DE4337675B4 - Verfahren zur Herstellung von stapelbaren Halbleitergehäusen - Google Patents
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Abstract
Verfahren
zur Herstellung eines stapelbaren Halbleitergehäuses, mit den Schritten:
– Anbringen einer Vielzahl von Anschlusselementen (20), die in zwei Reihen einander gegenüberstehen, an einer oberen Oberfläche eines Klebstreifens (10), wobei jedes der Anschlusselemente eine erste Stufe (20a) und eine zweite Stufe (20b) aufweist, die auf einem höheren Niveau als die erste Stufe (20a) angeordnet ist;
– Anbringen eines Halbleiterchips (1) an den ersten Stufen (20a) der Anschlusselemente (20) durch einen isolierenden Kleber (30);
– Verbinden der Anschlussflecken des Halbleiterchips (1) mit den zweiten Stufen (20b) der Anschlusselemente (20) durch Metalldrähte (5) mit Hilfe eines Draht-Bond-Verfahrens; und
– Eingießen der Anschlusselemente (20), des Halbleiterchips (1) und der Metalldrähte (5) durch eine Gießmasse (6), in ein Gehäuse unter der Bedingung, dass die Anschlusselemente (20) an den unteren und oberen Oberflächen des Gehäuses (6) nach außen hin freiliegen.
– Anbringen einer Vielzahl von Anschlusselementen (20), die in zwei Reihen einander gegenüberstehen, an einer oberen Oberfläche eines Klebstreifens (10), wobei jedes der Anschlusselemente eine erste Stufe (20a) und eine zweite Stufe (20b) aufweist, die auf einem höheren Niveau als die erste Stufe (20a) angeordnet ist;
– Anbringen eines Halbleiterchips (1) an den ersten Stufen (20a) der Anschlusselemente (20) durch einen isolierenden Kleber (30);
– Verbinden der Anschlussflecken des Halbleiterchips (1) mit den zweiten Stufen (20b) der Anschlusselemente (20) durch Metalldrähte (5) mit Hilfe eines Draht-Bond-Verfahrens; und
– Eingießen der Anschlusselemente (20), des Halbleiterchips (1) und der Metalldrähte (5) durch eine Gießmasse (6), in ein Gehäuse unter der Bedingung, dass die Anschlusselemente (20) an den unteren und oberen Oberflächen des Gehäuses (6) nach außen hin freiliegen.
Description
- Hintergrund der Erfindungen
- Gebiet der Erfindungen
- Die vorliegenden Erfindungen betreffen die Herstellung von stapelbaren Halbleitergehäusen mit Anschlusselementen.
- Beschreibung des Standes der Technik
- Unter Bezugnahme auf
1 wird ein herkömmliches Halbleitergehäuse erläutert. Wie in1 gezeigt, weist das Halbleitergehäuse einen Anschlussrahmen11 auf, der durch eine Vielzahl von inneren Anschlüssen3 , eine Vielzahl von äußeren Anschlüssen4 , und ein mit den Anschlüssen3 und4 einstückiges Tragplättchen2 gebildet ist. Auf dem Tragplättchen2 des Anschlussrahmens11 sind mittels eines Klebstoffes Halbleiterchips fest angeordnet. Die inneren Anschlüsse3 , die symmetrisch an beiden Seiten der Halbleiterchips verlaufen, sind elektrisch mit Verbindungsanschlüssen des Halbleiterchips1 durch Verwendung von Metalldrähten5 verbunden, die jeweils aus Gold oder Aluminium bestehen. Die Verbindung der inneren Anschlüsse3 wird durch Anwenden eines Draht-Bondverfahrens hergestellt. Die sich so ergebende Struktur wird in einer Form unter Verwendung eines Gießharzes6 gegossen. Das Eingießen wird so ausgeführt, dass die äußeren Anschlüsse4 nach außen aus der eingegossenen Struktur herausragen. Die herausragenden äußeren Anschlüsse4 werden dann einem Trimm-Vorgang, einem Form-Vorgang und einem Beschichtungs-Vorgang unterworfen. Auf diese Weise wird ein in1 gezeigtes Halbleitergehäuse hergestellt. - Bei der Herstellung eines derartigen Halbleitergehäuses wird zuerst ein Gießklebeverfahrensschritt ausgeführt, um einzelne Halbleiterchips
1 auf dem Tragplättchen2 des Anschlussrahmens11 mit Hilfe eines Klebstoffs fest anzukleben. Danach wird ein DrahtBondverfahrensschritt ausgeführt, um Anschlussflecken des Halbleiterchips1 mit den entsprechenden inneren Anschlüssen3 des Anschlussrahmens11 jeweils elektrisch zu verbin den. Ein Gieß-Verfahrensschritt wird dann ausgeführt, um einen vorbestimmten Anteil der sich ergebenden Struktur, die die Halbleiterchips1 und die inneren Anschlüsse3 des Anschlussrahmens11 aufweist, durch eine Gießmasse6 einzuschließen. Durch dieses Vergießen wird ein Gehäuse hergestellt. Danach wird das Gehäuse einem Trimm-Verfahrensschritt, einem Form-Verfahrensschritt und einem Plattier-Verfahrensschritt unterworfen. - Bei den Trimm- und Form-Verfahrensschritten werden (nicht gezeigte) Verbindungsstäbe, die das Tragplättchen
2 und (nicht gezeigte) Abstandsstäbe, die die Anschlüsse tragen, abgeschnitten. Bei diesen Schritten werden die äußeren Anschlüsse4 gebogen, um eine vorbestimmte Gestalt zu haben. Die Trimm- und Form-Verfahrensschritte werden einzeln ausgeführt. Entsprechend der gebogenen Gestalt der äußeren Anschlüsse4 können so unterschiedliche Typen von Oberflächenmontagegehäusen, z.B. ein kleines außenliegendes J-Anschluss-Gehäuse und ein Dual-in-line-Gehäuse, erhalten werden. Wenn eine Speichererweiterung gewünscht ist, wird das hergestellte Halbleitergehäuse elektrisch mit einer gedruckten Leiterplatte8 unter Verwendung von leitenden Kügelchen7 verbunden, wie dies in2 gezeigt ist. - Das in der oben beschriebenen Weise zusammengebaute Halbleitergehäuse wird verwendet, nachdem es einem elektrischen Eigenschaftstest unterworfen worden ist. Das Halbleitergehäuse wird in einer Oberflächenmontage-Weise oder in einer Einsetzweise an einer Leiterplatte unterschiedlicher Anwendungen oder Sätze montiert, je nach dem Typ, um eine gewünschte Betriebsart auszuführen.
- Allerdings ist das vorstehend beschriebene herkömmliche Halbleitergehäuse, aufgrund der Verwendung komplexer Herstellungsverfahrensschritte teuer. Da das metallische Tragplättchen
2 in dem Gehäuse angeordnet ist, kann ein Bruch des Gehäuses aufgrund eines Unterschiedes in dem thermischen Ausdehnungskoeffizienten zwischen dem Halbleiterchip1 und dem Tragplättchen2 auftreten, wenn das Gehäuse einem Wiederaufschmelz-Lötverfahren (Reflowsoldering) unterworfen wird. Des weiteren können die langgestreckten Metalldrähte5 die elektrischen Eigenschaften des Halbleiterchips verschlechtern. - Bei diesem Halbleitergehäuse wird ein größeres Montagefeld benötigt, wenn das Halbleitergehäuse auf einer gedruckten Leiterplatte angebracht wird. Dies liegt daran, dass die Anschlüsse des Anschlussrahmens sehr weitgehend nach außen aus einem Gießabschnitt des Gehäuses abstehen. Darüber hinaus ist es unmöglich, die Halbleitergehäuse in einer gestapelten Weise zu montieren, da die Anschlüsse entlang der unteren Oberfläche jedes Halbleitergehäuses angeordnet sind.
-
JP 61-101067 A JP 04-030561 A -
JP 62-119952 A - Das Gehäuse gemäß
JP 62-119952A - Aufgabe der Erfindungen
- Die Aufgaben der Erfindungen bestehen darin, Verfahren zur Herstellung von Halbleitergehäusen bereitzustellen, die Anschlusselemente anstelle von Anschlussrahmen aufweisen, wodurch es möglich ist, die Montagefläche zu verringern, und Anschlusselemente haben, die an unteren und oberen Oberflächen der Gehäuse nach außen hin freiliegen, um so eine gestapelte Montage und eine Speichererweiterung zu ermöglichen, wobei keine Trimm- und Form-Verfahrensschritten erforderlich sind, um die Gesamtverfahrensschritte zu vereinfachen und die Herstellungskosten zu verringern.
- Zusammenfassung der Erfindungen
- Zur Lösung dieser Aufgabe stellen die vorliegenden Erfindungen Verfahren gemäß den Ansprüchen 1 und 3 bereit.
- Kurzbeschreibung der Zeichnung
- Weitere Ziele und Gesichtspunkte der Erfindungen werden aus der nachfolgenden Beschreibung der Ausführungsformen unter Bezugnahme auf die beigefügte Zeichnung deutlich, in denen:
-
1 eine Schnittdarstellung eines herkömmlichen Halbleitergehäuses zeigt; -
2 eine Schnittdarstellung eines Zustandes zeigt, in dem das herkömmliche Halbleitergehäuse auf einer gedruckten Leiterplatte montiert ist; -
3 eine Schnittansicht eines nach der Erfindung gemäß Anspruch 1 hergestellten Halbleitergehäuses gemäß einer Ausführungsform zeigt; -
4 eine perspektivische Ansicht zeigt, die einen Zustand erläutert, in dem das Halbleitergehäuse von3 an einem Klebstreifen angebracht ist; -
5 eine Schnittansicht zeigt, die einen Zustand erläutert, in dem das Halbleitergehäuse von3 mehrfach gestapelt auf einer gedruckten Leiterplatte montiert ist; und -
6 eine Schnittdarstellung eines nach der Erfindung gemäß Anspruch 3 hergestellten Halbleitergehäuses gemäß einer Ausführungsform zeigt. - Detaillierte Beschreibung der bevorzugten Ausführungsformen
-
3 zeigt eine Schnittdarstellung eines nach der Erfindung gemäß Anspruch 1 hergestellten Halbleitergehäuses gemäß einer Ausführungsform. Wie in3 veranschaulicht, weist das Halbleitergehäuse eine Vielzahl von Anschlusselementen20 auf, die an der oberen Oberfläche eines Polyimid-basierten Klebstreifens10 angebracht sind. Die Anschlusselemente20 sind in zwei Reihen in einer einander gegenüberliegenden Weise an beiden Seiten des Polyimid-basierten Klebstoffstreifens10 angeordnet. Jedes Anschlusselement20 hat eine gestufte Gestalt, die eine erste Stufe20a und eine zweite Stufe20b aufweist, die auf einem höheren Niveau als die erste Stufe20a angebracht ist. An den ersten Stufen20a der Anschlusselemente20 ist ein Halbleiterchip1 mit Hilfe von einem isolierenden Kleber30 befestigt. Der Halbleiterchip1 ist mit all den zweiten Stufen20b der Anschlusselemente20 mit Hilfe von Metalldrähten5 elektrisch verbunden. Das Halbleitergehäuse weist des weiteren eine gegossene Struktur auf, die durch Verwendung einer Gießzusammensetzung6 erhalten worden ist. In dem Halbleitergehäuse sind die oberen und unteren Oberflächen der Anschlusselemente20 nach außen von der gegossenen Struktur freigelegt, die eine Höhe hat, die zwischen den oberen und unteren Oberflächen der Anschlusselemente20 bestimmt ist. -
4 ist eine perspektivische Ansicht der Anschlusselemente20 , die an dem Polyimid-basierten Klebstoffstreifen10 befestigt sind und mit dem Halbleiterchip1 verbunden sind.5 ist eine Schnittansicht von gestapelten Gehäusen von Halbleiterchips, die auf einer gedruckten Leiterplatte in Übereinstimmung mit einer der vorliegenden Erfindungen angeordnet sind. Das Anordnen der Halbleitergehäuse, die in Übereinstimmung mit einer der vorliegenden Erfindungen hergestellt worden sind, auf einer gedruckten Leiterplatte wird durch leitende Kügelchen (bumps) realisiert, die aus Blei (Pb) oder einer Blei-Zinn-Legierung (PbSn) hergestellt sind. - Bei der Herstellung des Halbleitergehäuses mit der obenstehend beschriebenen Konstruktion, wird zuerst ein Befestigungsschritt einer Vielzahl von beabstandeter Anschlusselemente
20 auf dem Polyimid-basierten Klebstoffstreifen10 ausgeführt. Die Anschlusselemente20 sind in zwei Reihen in einer einander gegenüberstehenden Weise auf beiden Seiten des Polyimid-basierten Klebstoffstreifens10 angeordnet. Danach wird ein Klebeschritt ausgeführt, um an allen ersten Stufen20a der Anschlusselemente20 durch Verwenden eines isolierenden Klebstoffs oder isolierenden Bändern anzukleben. Ein Verdrahtungs-Bond-Schritt wird dann ausgeführt, um die zweiten Stufen20b der Anschlusselemente20 elektrisch mit den Anschlussflecken des Halbleiterchips1 durch Verwendung von Metalldrähten5 jeweils zu verbinden. Danach wird ein Gießschritt ausgeführt, um die erhaltene Struktur durch Verwendung einer Gießharzzusammensetzung6 zu vergießen, um eine vergossene Struktur zu erhalten, die eine Höhe hat, die zwischen den oberen und den unteren Oberflächen der Anschlusselemente20 definiert ist. Schließlich wird ein Schritt ausgeführt, um den Polyimid-basierten Klebstoffstreifen10 zu entfernen, der an den unteren Oberflächen der Anschlusselemente20 befestigt ist. - Wenn die Kapazität des Halbleiterchips
1 zu erweitern ist, werden Halbleitergehäuse mit dem obenstehend beschriebenen Aufbau vertikal übereinandergestapelt. In diesem Fall werden leitfähige Kügelchen (bumps)7 an der unteren Oberfläche jedes Anschlusselementes20 jedes Halbleitergehäuses angebracht. Obwohl die Kapazität des Halbleiterchips1 in der obenstehend beschriebenen Weise erweitert wird, tritt ein schlechter Kontakt beim Löten nur selten auf, da die untere Oberfläche jedes Anschlusselementes20 eine größere Oberflächenabmessung hat als die obere Oberfläche jedes Anschlusselementes20 , wodurch ein größerer Rand bereitgestellt wird, um das leitfähige Kügelchen7 anzubringen. -
6 zeigt eine Schnittansicht eines nach der Erfindung gemäß Anspruch 3 hergestellten Halbleitergehäuses gemäß einer Ausführungsform. In6 sind Elemente, die mit denen in3 übereinstimmen, mit den gleichen Bezugszeichen versehen. Wie in6 gezeigt, weist das Halbleitergehäuse eine Vielzahl von L-förmigen Anschlusselementen20 auf, die an der oberen Oberfläche eines Polyimid-basierten Klebstoffstreifens10 angebracht sind. Jedes Anschlusselement20 hat einen Halbleiterchip-Verbindungsabschnitt20c . Die Anschlusselemente20 sind in zwei Reihen in einander gegenüberliegender Weise an beiden Seiten des Polyimid-basierten Klebstoffstreifens10 angebracht. Mit den Verbindungsabschnitten20c der Anschlusselemente20 ist ein Halbleiterchip1 elektrisch mit Hilfe von leitfähigen Kügelchen7 verbunden. Das Halbleitergehäuse weist des weiteren eine vergossene Struktur auf, die durch Verwendung einer Gießzusammensetzung6 erhalten wird. In dem Halbleitergehäuse sind die oberen und unteren Oberflächen der Anschlusselemente20 nach außen aus der vergossenen Struktur freigelegt, die eine Höhe hat, die durch die oberen und unteren Oberflächen der Anschlusselemente20 definiert ist. In Übereinstimmung mit dieser Ausführungsform ist der Halbleiterchip1 elektrisch mit den Anschlusselementen20 durch leitfähige Kügelchen7 in direkter Weise ohne Verwendung eines Draht-Bond-Prozeßschrittes verbunden. Dementsprechend ist es möglich, die Anzahl der Prozeßschritte und die Montagefläche durch die vorstehend beschriebene Ausführungsform zu verringern. - Bei der Herstellung des Halbleitergehäuses mit dem vorstehend beschriebenen Aufbau von
6 in Übereinstimmung mit einer der vorliegenden Erfindungen wird zuerst ein Schritt ausgeführt, bei dem eine Vielzahl von beabstandeten Anschlusselementen20 auf dem Polyimid-basierten Klebstoffstreifen10 angebracht wird. Die Anschlusselemente20 werden in zwei Reihen in einander gegenüberstehender Weise auf beiden Seiten des Polyimid-basierten Klebstoffstreifens10 befestigt. Danach wird ein Schritt ausgeführt, um die Anschlussflecken, die an der unteren Oberfläche des Halbleiterchips1 vorgesehen sind, mit dem jeweiligen Halbleiterchip-Verbindungsabschnitt20c der Anschlusselemente20 durch Verwendung der leitfä higen Kügelchen7 elektrisch zu verbinden. Dann wird ein Gießschritt ausgeführt, um die so erhaltene Struktur durch Verwendung einer Gießzusammensetzung6 zu vergießen, um eine vergossene Struktur zu erhalten, die eine Höhe hat, die zwischen den oberen und unteren Oberflächen der Anschlusselemente20 definiert ist. Schließlich wird ein Schritt ausgeführt, um den Polyimid-basierten Klebstoffstreifen10 zu entfernen, der an den unteren Oberflächen der Anschlusselemente20 befestigt ist. - Wie aus der vorstehenden Beschreibung deutlich wird, stellen die vorliegenden Erfindungen jeweils ein Halbleitergehäuse mit Anschlusselementen bereit, die in der Lage sind, äußere Anschlüsse überflüssig werden zu lassen, die nach außen von dem Gehäuse wegstehen, wenn das Gehäuse auf einer Leiterplatte montiert ist, wodurch sich die Montagefläche verringert. Da gemäß der vorliegenden Erfindungen kein Tragplättchen verwendet wird, kann die Ausschußrate stark verringert werden. Die Packungsdichte der Halbleiterchips in dem jeweiligen Gehäuse ist ebenfalls verringert. Des weiteren verbessern sich die elektrischen Eigenschaften, da der Abstand zwischen dem Halbleiterchip und jedem Anschlussflecken verringert ist. Die vorliegenden Erfindungen machen auch die Verwendung von Trimm- und Form-Verfahrensschritten überflüssig. Als ein Ergebnis hiervon ist es möglich, einen Mikro-Spalt zu eliminieren, der während des Form-Verfahrensschrittes durch Kräfte hervorgerufen wird. Dies bedeutet auch eine Verbesserung der Gehäuse-Abdichtungseigenschaften. Die Anschlüsse sind nach außen an den oberen und unteren Oberflächen des Gehäuses freigelegt, so dass sie als Wärmeableitungen dienen, um Wärme aus dem Gehäuse nach außen abzuführen. Wenn die Kapazität des Halbleiterchips ausgedehnt werden soll, kann die Vergrößerung der Kapazität dadurch erreicht werden, dass Halbleitergehäuse vertikal übereinander gestapelt werden und leitende Kügelchen aus Blei oder Blei-Zinn zur Verbindung verwendet werden. In Übereinstimmung mit den vorliegenden Erfindungen kann eine hochdichte Packung erzielt werden, da Anschlüsse beim Montieren des Gehäuses auf einer gedruckten Leiterplatte nicht abstehen. Wenn Halbleitergehäuse auf beiden Oberflächen einer gedruckten Leiterplatte oder einer Speicherkarte angebracht werden, ist die Anbringung des jeweiligen Halbleitergehäuses und das Stapeln von Halbleitergehäusen für eine Speichererweiterung auf beiden Seiten der gedruckten Schaltungsplatine oder der Speicherkarte möglich, da die Anschlusselemente nach außen sowohl an der oberen als auch an der unteren Oberfläche des jeweiligen Halbleitergehäuses freiliegen. In anderen Worten ist ein oberes und unteres Konzept für das jeweilige Halbleitergehäuse der vorliegenden Erfindungen nicht erforderlich. Zusätz lich ist kein nachfolgender Verarbeitungsschritt nach dem Gieß-Verfahrensschritt gemäß den vorliegenden Erfindungen notwendig. Dementsprechend ist es möglich, verringerte Arbeitsaufwendungen und einen verringerten Montageraum für eine Gehäusemontage zu erzielen.
Claims (4)
- Verfahren zur Herstellung eines stapelbaren Halbleitergehäuses, mit den Schritten: – Anbringen einer Vielzahl von Anschlusselementen (
20 ), die in zwei Reihen einander gegenüberstehen, an einer oberen Oberfläche eines Klebstreifens (10 ), wobei jedes der Anschlusselemente eine erste Stufe (20a ) und eine zweite Stufe (20b ) aufweist, die auf einem höheren Niveau als die erste Stufe (20a ) angeordnet ist; – Anbringen eines Halbleiterchips (1 ) an den ersten Stufen (20a ) der Anschlusselemente (20 ) durch einen isolierenden Kleber (30 ); – Verbinden der Anschlussflecken des Halbleiterchips (1 ) mit den zweiten Stufen (20b ) der Anschlusselemente (20 ) durch Metalldrähte (5 ) mit Hilfe eines Draht-Bond-Verfahrens; und – Eingießen der Anschlusselemente (20 ), des Halbleiterchips (1 ) und der Metalldrähte (5 ) durch eine Gießmasse (6 ), in ein Gehäuse unter der Bedingung, dass die Anschlusselemente (20 ) an den unteren und oberen Oberflächen des Gehäuses (6 ) nach außen hin freiliegen. - Verfahren nach Anspruch 1, das des weiteren den Schritt aufweist, Entfernen des Klebstreifens (
10 ) nach dem Gießschritt. - Verfahren zum Herstellen eines stapelbaren Halbleitergehäuses mit den Schritten: – Anbringen einer Vielzahl von Anschlusselementen (
20 ) in zwei Reihen in einander gegenüberliegender Weise an einer oberen Oberfläche eines Klebstreifens (10 ), wobei jedes der Anschlusselemente (20 ) einen Halbleiterchip-Verbindungsabschnitt (20c ) aufweist; – elektrisches Verbinden der Anschlussflecken des Halbleiterchips (1 ) mit den jeweiligen Halbleiterchip-Verbindungsabschnitten (20c ) der Anschlusselemente (20 ) durch leitfähige Kügelchen (7 ); und – Eingießen der so erhaltenen Struktur mit einer Gießmasse in ein Gehäuse (6 ) unter der Bedingung, dass die Anschlusselemente (20 ) an den unteren und oberen Oberflächen des Gehäuses (6 ) nach außen freigelegt sind. - Verfahren nach Anspruch 3, das des weiteren den Schritt des Entfernens des Klebstreifens (
10 ) nach dem Gießschritt umfasst.
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---|---|---|---|
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Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3475306B2 (ja) * | 1994-10-26 | 2003-12-08 | 大日本印刷株式会社 | 樹脂封止型半導体装置の製造方法 |
KR100214463B1 (ko) * | 1995-12-06 | 1999-08-02 | 구본준 | 클립형 리드프레임과 이를 사용한 패키지의 제조방법 |
KR0179803B1 (ko) * | 1995-12-29 | 1999-03-20 | 문정환 | 리드노출형 반도체 패키지 |
KR100186309B1 (ko) * | 1996-05-17 | 1999-03-20 | 문정환 | 적층형 버텀 리드 패키지 |
US5817530A (en) * | 1996-05-20 | 1998-10-06 | Micron Technology, Inc. | Use of conductive lines on the back side of wafers and dice for semiconductor interconnects |
US5847458A (en) * | 1996-05-21 | 1998-12-08 | Shinko Electric Industries Co., Ltd. | Semiconductor package and device having heads coupled with insulating material |
KR100206910B1 (ko) * | 1996-06-14 | 1999-07-01 | 구본준 | 반도체 패키지의 디플래쉬 방법 |
KR0179924B1 (ko) * | 1996-06-14 | 1999-03-20 | 문정환 | 버텀리드 반도체 패키지 |
KR0179925B1 (ko) * | 1996-06-14 | 1999-03-20 | 문정환 | 리드프레임 및 그를 이용한 버텀 리드 반도체 패키지 |
KR100232221B1 (ko) * | 1996-12-31 | 1999-12-01 | 김영환 | 반도체 패키지 및 그 제조 방법 |
US5940687A (en) * | 1997-06-06 | 1999-08-17 | International Business Machines Corporation | Wire mesh insert for thermal adhesives |
KR100431315B1 (ko) * | 1997-06-26 | 2004-10-06 | 주식회사 하이닉스반도체 | 반도체패키지및그제조방법 |
US6157074A (en) * | 1997-07-16 | 2000-12-05 | Hyundai Electronics Industries Co., Ltd. | Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same |
KR100271657B1 (ko) * | 1998-05-30 | 2000-11-15 | 김영환 | 칼럼 리드형 반도체 패키지 및 그 제조방법 |
US6831352B1 (en) * | 1998-10-22 | 2004-12-14 | Azimuth Industrial Company, Inc. | Semiconductor package for high frequency performance |
JP3297387B2 (ja) | 1998-11-20 | 2002-07-02 | 沖電気工業株式会社 | 半導体装置の製造方法 |
US6265761B1 (en) * | 1999-05-07 | 2001-07-24 | Maxim Integrated Products, Inc. | Semiconductor devices with improved lead frame structures |
KR100344927B1 (ko) * | 1999-09-27 | 2002-07-19 | 삼성전자 주식회사 | 적층 패키지 및 그의 제조 방법 |
KR100426494B1 (ko) * | 1999-12-20 | 2004-04-13 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 이것의 제조방법 |
JP4637380B2 (ja) | 2001-02-08 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4598316B2 (ja) * | 2001-07-06 | 2010-12-15 | パナソニック株式会社 | 樹脂封止型半導体装置およびその製造方法 |
JP3801121B2 (ja) * | 2002-08-30 | 2006-07-26 | 松下電器産業株式会社 | 樹脂封止型半導体装置およびその製造方法 |
JP3736516B2 (ja) * | 2002-11-01 | 2006-01-18 | 松下電器産業株式会社 | リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法 |
FR2851374B1 (fr) * | 2003-02-18 | 2005-12-16 | St Microelectronics Sa | Boitier-semi-conducteur a puce de circuits integres portee par les pattes de connexion electrique |
US20060201709A1 (en) * | 2003-04-07 | 2006-09-14 | Mciver Chandler H | Low profile small outline leadless semiconductor device package |
JP3910598B2 (ja) * | 2004-03-04 | 2007-04-25 | 松下電器産業株式会社 | 樹脂封止型半導体装置およびその製造方法 |
US7161232B1 (en) * | 2004-09-14 | 2007-01-09 | National Semiconductor Corporation | Apparatus and method for miniature semiconductor packages |
FR2917236B1 (fr) * | 2007-06-07 | 2009-10-23 | Commissariat Energie Atomique | Procede de realisation de via dans un substrat reconstitue. |
JP2009094118A (ja) * | 2007-10-04 | 2009-04-30 | Panasonic Corp | リードフレーム、それを備える電子部品及びその製造方法 |
JP5167963B2 (ja) * | 2007-11-02 | 2013-03-21 | 大日本印刷株式会社 | 樹脂封止型半導体装置とそれに用いられるエッチング加工部材、および積層型樹脂封止型半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5060844A (en) * | 1990-07-18 | 1991-10-29 | International Business Machines Corporation | Interconnection structure and test method |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4649415A (en) * | 1985-01-15 | 1987-03-10 | National Semiconductor Corporation | Semiconductor package with tape mounted die |
US5233221A (en) * | 1990-10-24 | 1993-08-03 | International Business Machines Corporation | Electronic substrate multiple location conductor attachment technology |
US5227232A (en) * | 1991-01-23 | 1993-07-13 | Lim Thiam B | Conductive tape for semiconductor package, a lead frame without power buses for lead on chip package, and a semiconductor device with conductive tape power distribution |
US5166772A (en) * | 1991-02-22 | 1992-11-24 | Motorola, Inc. | Transfer molded semiconductor device package with integral shield |
KR940006164B1 (ko) * | 1991-05-11 | 1994-07-08 | 금성일렉트론 주식회사 | 반도체 패키지 및 그 제조방법 |
-
1992
- 1992-11-07 KR KR1019920020847A patent/KR960005042B1/ko not_active IP Right Cessation
-
1993
- 1993-11-04 DE DE19934337675 patent/DE4337675B4/de not_active Expired - Fee Related
- 1993-11-05 JP JP27660493A patent/JP3388609B2/ja not_active Expired - Lifetime
-
1995
- 1995-03-23 US US08/409,911 patent/US5471088A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5060844A (en) * | 1990-07-18 | 1991-10-29 | International Business Machines Corporation | Interconnection structure and test method |
Non-Patent Citations (6)
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JP 04030561 A in Patent Abstracts of Japan |
JP 04030561 A in: Patent Abstracts of Japa * |
JP 61101067 A in Patent Abstracts of Japan |
JP 61101067 A in: Patent Abstracts of Japa * |
JP 62119952 A in Patent Abstracts of Japan |
JP 62119952 A in: Patent Abstracts of Japa * |
Also Published As
Publication number | Publication date |
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DE4337675A1 (de) | 1994-05-11 |
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KR960005042B1 (ko) | 1996-04-18 |
JPH06209069A (ja) | 1994-07-26 |
KR940012549A (ko) | 1994-06-23 |
US5471088A (en) | 1995-11-28 |
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