JP4547086B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4547086B2 JP4547086B2 JP2000391890A JP2000391890A JP4547086B2 JP 4547086 B2 JP4547086 B2 JP 4547086B2 JP 2000391890 A JP2000391890 A JP 2000391890A JP 2000391890 A JP2000391890 A JP 2000391890A JP 4547086 B2 JP4547086 B2 JP 4547086B2
- Authority
- JP
- Japan
- Prior art keywords
- tab
- semiconductor chip
- lead
- back surface
- qfn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29005—Structure
- H01L2224/29007—Layer connector smaller than the underlying bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29111—Tin [Sn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3201—Structure
- H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
- H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3205—Shape
- H01L2224/32052—Shape in top view
- H01L2224/32055—Shape in top view being circular or elliptic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0103—Zinc [Zn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01039—Yttrium [Y]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1433—Application-specific integrated circuit [ASIC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、温度サイクル性の向上に適用して有効な技術に関する。
【0002】
【従来の技術】
近年、高密度実装化に伴い、半導体製品の小形化や薄形化が要求されており、このような要求に応える技術として、特開平11−74440号公報に、半導体チップを搭載するタブがアップセット処理(タブ上げ加工)された樹脂封止形の半導体装置とその製造方法が開示されている。
【0003】
特開平11−74440号公報に記載された半導体装置は、封止部の裏面(半導体装置実装側の面)の周縁部に複数のリードが配置されるとともに、吊りリードの曲げによってタブをリードより高い位置に配置して、タブの裏面にも封止用樹脂を周り込ませ、これにより、タブを封止用樹脂内に埋め込む構造のものであり、高信頼性と薄形化の達成を目的とするものである。
【0004】
【発明が解決しようとする課題】
ところが、前記特開平11−74440号公報に記載された構造の半導体装置の場合、タブの裏面に封止用樹脂が周り込むものの、タブ上げを吊りリードにおける曲げのみで行っている(アップセット処理)ため、リードとタブの間に段差が生じる分、チップ位置が高くなる。
【0005】
その結果、前記特開平11−74440号公報の半導体装置では、薄形化が十分に図れていないことが問題である。
【0006】
そこで、タブ裏面に配置される封止用樹脂の厚さを薄くするかもしくは無くす構造(例えば、タブ露出構造)とすると、半導体チップの上下の封止用樹脂のバランスであるレジンバランスが悪くなり、このような構造の半導体装置では、温度サイクル時にパッケージクラックが発生するという問題が起こる。
【0007】
本発明の目的は、パッケージクラックを防止することができる半導体装置を提供することにある。
【0008】
本発明のその他の目的は、半導体チップ上下のレジンバランスを保ちながら薄形化を図ることができる半導体装置を提供することにある。
【0009】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0011】
本発明の半導体装置は、表面、前記表面とは反対側の裏面、および前記表面上に形成された複数の電極を有する半導体チップと、前記半導体チップが搭載された第1表面、および前記第1表面とは反対側の第1裏面を有するタブと、第2表面、および前記第2表面とは反対側の第2裏面を有し、前記タブを支持する吊りリードと、第3表面、および前記第3表面とは反対側の第3裏面を有し、チップ搭載部の周囲に配置された複数のリードと、前記複数の電極とこれに対応する前記複数のリードとをそれぞれ接続するための複数のワイヤと、前記半導体チップの表面と同一方向を向いた上面、および前記上面とは反対側の下面を有し、前記半導体チップ、前記タブ、前記吊りリードの一部、および前記複数のリードのそれぞれの一部を封止する封止体と、を有し、前記タブの外形は、前記半導体チップの外形よりも小さく、前記半導体チップの裏面の一部は前記封止体と密着しており、前記複数のリードのそれぞれの第3裏面は、前記封止体の下面より露出しており、前記吊りリードは、前記タブと接続された側とは反対側の端部に前記封止体の下面から露出する露出部を含み、前記タブの第1表面が前記吊りリードの第2表面よりも高くなるように前記吊りリードはアップセット処理されており、前記アップセット処理は、平面視において前記半導体チップの外周よりも外側の前記露出部を除いた領域で行われており、前記タブの第1裏面および前記露出部以外の前記吊りリードの第2裏面が、前記封止体の厚さ方向において、前記露出部の厚さよりも薄くなるように加工されているものである。
【0012】
本発明によれば、封止部におけるタブの裏面側の厚さを厚くでき、これにより、半導体チップの上側(主面側)と下側(裏面側)の封止部の厚さの差を少なくすることができる。その結果、半導体チップの上側と下側の封止用樹脂のバランスであるレジンバランスを良くすることができ、したがって、温度サイクル時に半導体チップの下側の封止部にかかる応力を低減できる。
【0013】
さらに、半導体チップの裏面の一部が封止用樹脂と密着していることにより、半導体チップの裏面側の封止用樹脂と半導体チップとの密着度を高めることができる。したがって、半導体チップの上下のレジンバランスの向上と、半導体チップの裏面の封止用樹脂との密着度向上とによって温度サイクル時のパッケージクラックの発生を抑えることができ、これにより、温度サイクル性の向上を図ることができる。
【0019】
【発明の実施の形態】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0020】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【0021】
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【0022】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0023】
(実施の形態1)
図1は本発明の実施の形態1の半導体装置(QFN)の構造の一例を示す外観斜視図、図2は図1に示すQFNの構造を示す底面図、図3は図1に示すQFNの内部構造を封止部および半導体チップを透過して示す平面図、図4は図3に示すQFNの断面の構造を示す図であり、(a)は図3のA−A線に沿った断面の断面図、(b)は図3のB−B線に沿った断面の断面図、図5は図1に示すQFNの組み立てに用いられるリードフレームの一例であるマトリクスフレームの構造を示す平面図、図6は図5のC部の構造を示す拡大部分平面図、図7(a),(b),(c),(d),(e) は図1に示すQFNの組み立てにおける主要工程ごとの構造の一例を示す断面フロー図、図8は図7に示すQFNの組み立てにおけるダイボンディング方法の一例を示す部分断面図である。
【0024】
本実施の形態1の半導体装置は、図1、図2に示すように、外部接続用の端子としてリード2の一部が前記半導体装置の封止部(樹脂体)12の裏面(半導体装置実装側の面)12aの周縁部に露出する構造を有する面実装形のQFN(Quad Flat Non-leaded Package) 1であり、このような構造の半導体装置は、ペリフェラル形と呼ばれる。
【0025】
なお、QFN1は、銅系や鉄系からなる任意の形状に加工された薄板を備えており、この薄板は、図3、図5、図6に示すように中央部に4本の吊りリード(支持リード)4によって支持されたタブ(チップ搭載部)5と、タブ5の周囲近傍にタブ5を囲むように配置された複数のリード2とを有している。
【0026】
図1〜図4を用いて、本実施の形態1のQFN1の詳細の構造について説明すると、半導体チップ8を支持し、かつ半導体チップ8より小さなタブ5と、半導体チップ8が樹脂封止されて形成された封止部12と、タブ5を支持する支持部4aとこれに繋がり封止部12の裏面12aに露出する露出部4bとを備え、かつ支持部4aでアップセット処理(タブ上げのための曲げ加工)された吊りリード4と、タブ5の周囲に配置され、かつ封止部12の裏面12aに露出する複数のリード2と、半導体チップ8の表面電極であるパッド(ボンディングパッド)7とこれに対応するリード2とを接続する金属細線であるワイヤ(ボンディングワイヤ)10とからなり、タブ5および吊りリード4の支持部4aが露出部4bやリード2より薄く形成されるとともに、半導体チップ8の主面8aと反対側の面である裏面8bの一部が封止用樹脂11と密着しているものである。
【0027】
すなわち、図4(b)に示すように、タブ5と吊りリード4の支持部4aの裏面側が、吊りリード4の端部である露出部4bや各リード2の約半分程度の厚さとなっており、さらに、吊りリード4の支持部4aで曲げ加工によるタブ上げ加工が施され、これによって、図4(a)に示すように、タブ5の高さ方向の位置が、各リード2の位置より高く配置されている。
【0028】
その結果、QFN1は、封止部12の裏面12aにおいてタブ5が露出しないタブ埋め込み構造のものであり、図4(b)に示すように、半導体チップ8の厚さ(L)を薄くすることなく、パッケージ厚を薄く設定することができ、さらに、タブ上(半導体チップ8上)レジン厚(M)とタブ下レジン厚(N)の差を小さくするものである。
【0029】
したがって、QFN1は、封止部12において半導体チップ8の主面8a側の封止用樹脂11の量と半導体チップ8の裏面8b側の封止用樹脂11の量との差が少なくなる構造としている。
【0030】
なお、タブ5と吊りリード4の支持部4aの裏面側の厚さを、吊りリード4の露出部4bや各リード2の約半分程度の厚さに薄くする加工は、ハーフエッチング加工によって行うことが好ましいが、ただし、ハーフエッチング加工以外の、例えば、コイニングなどのプレス加工で行ってもよい。
【0031】
また、タブ5の高さ方向の位置を各リード2の位置より高く配置する支持部4aでの曲げ加工をアップセット処理と呼ぶ。
【0032】
すなわち、吊りリード4は、支持部4aにおいて、その端部である露出部4bの露出面4cから離れる方向(QFN1の封止部12の裏面12aと反対の表面方向)に変形されており、これによって、タブ5が、吊りリード4の露出部4bや各リード2の位置より高い箇所に配置されている。
【0033】
なお、吊りリード4の支持部4aにおいて前記アップセット処理が行われたアップセット処理部を段差部6とする。
【0034】
さらに、本実施の形態1のQFN1では、図3および図4(b)に示すように、4つの吊りリード4のそれぞれの支持部4aにおいて、半導体チップ8の外側箇所でアップセット処理すなわちタブ上げのための曲げ加工が施されている。
【0035】
つまり、吊りリード4の支持部4aにおける段差部6が、半導体チップ8の下部領域ではなく、半導体チップ8の外側領域に形成されている。
【0036】
また、QFN1では、タブ5が、半導体チップ8より小さなチップ支持面5aを有しており、本実施の形態1のタブ5は、図6に示すようなチップ支持面5aが十字形を成すクロスタブであり、これを小タブとも呼ぶ。
【0037】
すなわち、図3、図4(a)に示すように、半導体チップ8の裏面8bの面積よりタブ5のチップ支持面5aの面積の方が確実に小さいため、半導体チップ8の裏面8bの周縁部がタブ5より水平方向に突出し、これにより、半導体チップ8の裏面8bの周縁部(一部)と封止用樹脂11とが密着している。
【0038】
また、半導体チップ8の主面8aには、マイコン、ASIC(Application Specific Integrated Circuit)、ゲートアレイ、システムLSI(Large Scale Integration)、メモリなどの所定の半導体集積回路や、これら半導体集積回路の外部端子となるアルミニウムなどからなる複数のパッド7が形成されている。
【0039】
さらに、この半導体チップ8が、半導体集積回路を上方に向けた状態で導電性ペーストまたは非導電性フィルムなどのダイボンディング材である接着剤9によってタブ5のチップ支持面5aに固定されている。
【0040】
この半導体チップ8の各パッド7は、金(Au)やアルミニウム(Al)などからなる導電性の金属細線であるワイヤ10によって、各パッド7に対応するリード2の一主面と接続されている。
【0041】
また、半導体チップ8、ワイヤ10、タブ5、露出部4bの露出面4cを除く吊りリード4およびリード2(上面部および側面部)は、保護、耐湿性の向上を目的に、例えば、熱硬化性のエポキシ樹脂などの封止用樹脂11によって形成された封止部12により封止されている。ただし、それぞれのリード2の下面部(他の主面)は、QFN1の外部接続用の端子として封止部12の裏面12aの周縁部に露出して配置されている。
【0042】
なお、耐湿性の向上およびQFN1を実装基板へ実装する際の実装性の向上を目的に封止部12の裏面12aに露出されるリード2の下面部にはPb−Sn系半田による半田メッキ処理などの外装処理が施されている。
【0043】
以下、前記外装処理によって形成された薄膜を、図4(a)に示すメッキ部13と称する。なお、前記外装処理は、Sn−Ag系、Sn−Zn系などのPbフリー半田によるメッキ処理でも良く、また、メッキ部13の厚さは、例えば、10μm程度である。
【0044】
次に、本実施の形態1のQFN1の製造方法を図7に示す断面フロー図にしたがって、図1〜図8を用いて説明する。
【0045】
まず、半導体チップ8を支持可能で、かつ半導体チップ8より小さなタブ5と、タブ5を支持する支持部4aおよびこれに繋がる露出部4bからなるとともに支持部4aでアップセット処理された吊りリード4と、タブ5の周囲に配置された複数のリード2とを有し、タブ5および支持部4aがリード2や露出部4bより薄く形成されたリードフレームである図5に示すマトリクスリードフレーム14を準備する。
【0046】
すなわち、図5および図6に示すそれぞれの単位リードフレーム15の吊りリード4において、その支持部4aで、露出部4bの露出面4cから離れる方向に曲げ変形されている。
【0047】
つまり、各単位リードフレーム15においてタブ上げ加工が施されている。
【0048】
さらに、タブ5およびこれを支持する吊りリード4の支持部4aが、ハーフエッチングによって吊りリード4の露出部4bより薄く加工されている。ただし、コイニングによるプレス加工によって薄く形成されたものであってもよい。
【0049】
また、タブ5は、そのチップ支持面5aが、半導体チップ8より確実に小さいものである。
【0050】
ここで、マトリクスリードフレーム14は、銅系や鉄系からなる金属板をエッチングによってパターンニングすることによって形成される。図5に示すようにマトリクスリードフレーム14には、QFN1の1個分に相当する領域である単位リードフレーム15が一定の間隔で、例えば、長手方向に5列、短辺方向に2列の合計10個マトリクス配置で形成されている。
【0051】
また、それぞれの単位リードフレーム15の周縁には、図6に示すように、製造工程内でマトリクスリードフレーム14に加わる応力を緩和するためのスリットである応力緩和スリット16が形成され、さらに、マトリクスリードフレーム14の長辺には、製造工程で保持や位置合わせ用のピンの案内となるガイド孔17が形成されている。
【0052】
また、単位リードフレーム15の中央部には、4本の吊りリード4によって支持されたタブ5があり、タブ5の周縁近傍にはタブ5を囲むように複数のリード2が延在し、これらは枠部14aによって支持されている。
【0053】
次に、図7(a)に示すように、タブ5と半導体チップ8の裏面8bの中央部(一部)とを接合するダイボンディングを行う。
【0054】
その際、マトリクスリードフレーム14の各タブ5に導電性ペースト、非導電性ペーストまたは非導電性フィルムなどの接着剤9によって半導体チップ8を固着する。
【0055】
まず、吊りリード4の支持部4aの段差部6(アップセット処理部)を図8に示すボンディングステージ3の外側に配置する。すなわち、4つの吊りリード4は、それぞれの支持部4aにおいて、半導体チップ8の外側箇所でタブ上げのための曲げ加工(アップセット処理)が施されている。
【0056】
つまり、吊りリード4の支持部4aにおける段差部6が、半導体チップ8の下部領域ではなく、半導体チップ8の外側領域に形成されているため、図8に示すように、半導体チップ8より大きなステージ面3aを備えたボンディングステージ3を使用することができ、このボンディングステージ3のステージ面3aによって半導体チップ8とタブ5と吊りリード4とを確実に支持できる。
【0057】
続いて、ボンディングステージ3によってタブ5および吊りリード4の一部、すなわちタブ5と吊りリード4の支持部4aにおける段差部6より内側箇所とを支持した状態でタブ5と半導体チップ8とを接着剤9によって接合(ダイボンディング)する。
【0058】
その後、図7(b)に示すように、半導体チップ8の各パッド7とこれに対応するリード2とをAuなどからなる導電性のワイヤ10(金属細線)によって接続する。すなわち、ワイヤ10を用いてワイヤボンディングを行う。
【0059】
その後、図7(c)に示すように、半導体チップ8、ワイヤ10、タブ5、露出部4bの露出面4cを除く吊りリード4(図4(b)参照)およびリード2の上面および側面領域をトランスファーモールド法によりエポキシ樹脂やシリコン樹脂などの封止用樹脂11によって樹脂封止する。
【0060】
なお、タブ5が半導体チップ8より小さいことにより、半導体チップ8の側面がタブ5より突出しており、したがって、モールド時には、半導体チップ8の側面に接触する封止用樹脂11をタブ5のチップ支持面5a側からその反対の面側すなわち裏面5b側に回り込ませることができる。
【0061】
これにより、図4(a)に示すように、半導体チップ8の裏面8bの周縁部(一部)を封止用樹脂11と密着させることができ、さらに、封止部12の裏面12aに複数のリード2および吊りリード4の露出部4bの露出面4cを配置して封止部12を形成できる。
【0062】
その後、図7(d)に示すように、耐湿性向上およびQFN1を実装基板へ実装する際の実装性の向上を目的に封止部12の裏面12aに露出するリード2の外装処理を行う。前記外装処理は、Pb−Sn系半田による半田メッキ処理が好ましいが、Sn−Ag系、Sn−Zn系などのPbフリー半田によるメッキ処理でも良い。また、前記外装処理によるメッキ部13の厚さを10μm程度とすることにより、QFN1において、メッキ部13の厚さ分のスタンドオフを確保できる。
【0063】
その後、図7(e)に示すように、マトリクスリードフレーム14の各単位リードフレーム15において、各封止部12よりやや外側の位置で各リード2および吊りリード4を切断する。
【0064】
これにより、図4(b)に示すように、吊りリード4の露出部4bで吊りリード4を分割するとともに、複数のリード2をマトリクスリードフレーム14の枠部14aから分離し、その結果、図1に示すようなQFN1を取得できる。
【0065】
なお、前記した製造方法では、半田メッキ処理による外装処理を説明したが、これに限定されるものではなく、予め、半導体装置から露出されるリード領域にPdメッキ処理などの外装処理を行ったマトリクスリードフレーム14を用意しても良い。この場合、QFN1の製造工程で外装処理を行う必要がないため工程数が減少し、生産性を向上できる。
【0066】
本実施の形態1のQFN1およびその製造方法によれば、以下のような作用効果を得ることができる。
【0067】
すなわち、タブ5および吊りリード4の支持部4aが露出部4bより薄く形成され、かつ吊りリード4がその支持部4aでアップセット処理(タブ上げ加工)されていることにより、封止部12におけるタブ5の裏面5b側の厚さ(図4(b)に示す厚さ(N))を厚くできる。
【0068】
これにより、半導体チップ8の上側(主面8a側)と下側(裏面8b側)の封止部12の厚さの差を少なくすることができる。
【0069】
つまり、図4(b)に示すように、タブ上レジン厚(M)とタブ下レジン厚(N)の差を小さくすることができる。
【0070】
その結果、半導体チップ8の上側と下側の封止用樹脂11のバランスであるレジンバランスを良くすることができ、したがって、温度サイクル時に半導体チップ8の下側の封止部12にかかる応力を低減できる。
【0071】
さらに、半導体チップ8の裏面8bが封止用樹脂11と密着していることにより、半導体チップ8の裏面8b側の封止用樹脂11と半導体チップ8との密着度を高めることができる。
【0072】
したがって、半導体チップ8の上下のレジンバランスの向上と、半導体チップ8の裏面8bの封止用樹脂11との密着度向上とによって温度サイクル時のパッケージクラックの発生を抑えることができ、これにより、温度サイクル性の向上を図ることができる。
【0073】
さらに、本実施の形態1のタブ5のように、半導体チップ8の裏面8bの一部、例えば、周縁部が封止用樹脂11と密着するような形状のタブ5であることにより、半導体チップ8の裏面8bに配置される封止用樹脂11の量を増やすことができる。
【0074】
これにより、半導体チップ8の上下のレジンバランスの向上をさらに図ることができ、温度サイクル性の向上を図ることができる。
【0075】
なお、タブ5の大きさが半導体チップ8より小さいことにより、封止部12がタブ5によってその上側と下側とで分断されずに半導体チップ8の側面から裏面8bに亘って密着した状態を形成することができる。
【0076】
その結果、さらに温度サイクル性の向上を図ることができる。
【0077】
また、タブ5および吊りリード4の支持部4aが薄く形成され、かつ吊りリード4がその支持部4aでアップセット処理(タブ上げ加工)されていることにより、半導体チップ8の高さ方向の位置を前記アップセット処理のみを行った場合と同じ位置として半導体チップ8の上下のレジンバランスを向上させることができる。
【0078】
したがって、半導体チップ8の上下のレジンバランスを保った状態でQFN1の薄形化を図ることができる。
【0079】
また、本実施の形態1のQFN1では、吊りリード4の支持部4aにおける段差部6が、半導体チップ8の下部領域ではなく、半導体チップ8の外側領域に形成されているため、図8に示すように、半導体チップ8より大きなステージ面3aを備えたボンディングステージ3を使用することができる。
【0080】
これにより、ダイボンディング時に、ボンディングステージ3のステージ面3aによって半導体チップ8とタブ5と吊りリード4とを確実に支持でき、したがって、QFN1の組み立て性を向上できる。
【0081】
また、本実施の形態1のQFN1では、吊りリード4の段差部6が、半導体チップ8の外側領域に形成されているため、封止部12における吊りリード4の支持部4aおよびタブ5の下部領域の封止用樹脂11の体積を大きくすることができる。
【0082】
したがって、樹脂封止の際に、吊りリード4およびタブ5の下部領域に流れ込む封止用樹脂11がその上部領域の封止用樹脂11に追従し易いため、樹脂封止時のレジン流動性を向上できる。
【0083】
その結果、QFN1の品質および信頼性を向上できる。
【0084】
さらに、半導体チップ8および吊りリード4の上下のレジン流動性が良いため、前記上下におけるレジン流動性の差が少なく、したがって、タブ5の上下方向の位置が変動しにくい。
【0085】
したがって、QFN1におけるタブロケーションの安定化を図ることができ、QFN1の品質を向上できる。
【0086】
(実施の形態2)
図9は本発明の実施の形態2の半導体装置(QFN)の構造の一例を示す外観斜視図、図10は図9に示すQFNの内部構造を封止部および半導体チップを透過して示す平面図、図11は図10に示すQFNの断面の構造を示す図であり、(a)は図10のD−D線に沿った断面の断面図、(b)は図10のE−E線に沿った断面の断面図である。
【0087】
図9に示す本実施の形態2のQFN18は、実施の形態1で説明したQFN1とほぼ同様のものであるため、ここでは、その特徴部分のみについて説明し、実施の形態1との重複部分の説明については省略する。
【0088】
QFN18は、図11(b)に示すように、吊りリード4が、その支持部4aにおいて半導体チップ8の下部でアップセット処理(タブ上げのための曲げ加工)されているものである。
【0089】
すなわち、吊りリード4の支持部4aのタブ5の直ぐ近傍においてアップセット処理が行われたものであり、これにより、支持部4aのアップセット処理部である段差部6が半導体チップ8の裏面8bの下部に配置されている。
【0090】
なお、QFN18のその他の構造は、実施の形態1で説明したQFN1と同様である。
【0091】
本実施の形態2のQFN18の組み立てでは、樹脂封止の際に、図11(b)に示すように、半導体チップ8の裏面8bの中央部の外側箇所(一部)と吊りリード4の支持部4aとの隙間に封止用樹脂11が入り込み、その結果、支持部4aおよびその段差部6上で封止用樹脂11と半導体チップ8の裏面8bとを密着させることができる。
【0092】
なお、支持部4aの段差部6が、半導体チップ8の裏面8bの周縁部に対応した箇所に形成されている場合は、支持部4aの段差部6上で封止用樹脂11と半導体チップ8の裏面8bとが密着する構造となる。
【0093】
本実施の形態2のQFN18によれば、少なくとも吊りリード4の支持部4aの段差部6上で半導体チップ8の裏面8bと封止用樹脂11とを密着させることができ、これにより、半導体チップ8の裏面8bと封止用樹脂11との密着面積を増やすことができる。
【0094】
その結果、QFN18の耐リフロークラック性を向上できる。
【0095】
なお、QFN18およびその製造方法によって得られるその他の効果については、実施の形態1のQFN1と同様であるため、その重複説明は省略する。
【0096】
(実施の形態3)
図12は本発明の実施の形態3の半導体装置(QFN)の構造の一例を示す外観斜視図、図13は図12に示すQFNの内部構造を封止部および半導体チップを透過して示す平面図、図14は図13に示すQFNの断面の構造を示す図であり、(a)は図13のF−F線に沿った断面の断面図、(b)は図13のG−G線に沿った断面の断面図である。
【0097】
図12に示す本実施の形態3のQFN19は、実施の形態1で説明したQFN1とほぼ同様のものであるため、ここでは、その特徴部分のみについて説明し、実施の形態1との重複部分の説明については省略する。
【0098】
QFN19は、図14(a)に示すように、それぞれのリード2が、封止部12の裏面12aに露出し、かつ厚さ方向に対して段差を形成する肉厚部2aと、これより薄く、かつ内側に向かって延在する肉薄部2bとを有している。
【0099】
すなわち、封止部12の裏面12aの周縁部に配置される各リード2に、肉厚部2aと肉薄部2bとが設けられ、そのうち肉厚部2aの一面(下面)が封止部12の裏面12aの周縁部に露出するとともに、肉薄部2bが封止用樹脂11によって覆われている。
【0100】
つまり、リード2には、封止部12の裏面12aに露出する肉厚部2aに比べて厚さの薄い肉薄部2bが形成されており、そのうち、ワイヤ10が接続される肉薄部2bは、封止部12に埋め込まれてインナリードの役割を成し、一方、肉厚部2aは、その封止部12の裏面12aに露出する面がアウタリードの役割を成す。
【0101】
その際、それぞれのリード2の肉薄部2bは、半導体チップ8に向かってパッケージ内側に延在している。
【0102】
なお、QFN19のリード2における肉厚部2aと肉薄部2bとによる段差の加工(肉薄部2bを形成する加工)は、例えば、ハーフエッチング加工あるいはコイニングなどのプレス加工によって行うことができる。
【0103】
本実施の形態3のQFN19およびその製造方法によれば、リード2に段差すなわち肉薄部2bと肉厚部2aとが設けられ、そのうち肉薄部2bが封止部12に埋め込まれることにより、リード2のQFN高さ方向における封止部12からの脱落を防ぐことができ、その結果、リード2の封止部12からの引き抜き防止を図ることができる。
【0104】
さらに、リード2に、パッケージ内側に向けて延在する肉薄部2bが形成されたことにより、QFN19の大きさが大きくなった場合あるいは半導体チップ8が小さくなった場合もしくはその両者の場合に、ワイヤ10の長さを長くすることなくQFN19を実現できる。
【0105】
なお、QFN19およびその製造方法によって得られるその他の効果については、実施の形態1のQFN1と同様であるため、その重複説明は省略する。
【0106】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0107】
例えば、前記実施の形態1〜3では、タブ5の形として十字形のものを説明したが、タブ5の形状は、特に限定されるものではなく、図15に示す変形例のような円形であってもよい。
【0108】
図15に示す円形のタブ5においても、半導体装置の温度サイクル性を向上できる。
【0109】
また、前記実施の形態1〜3では、タブ5が、半導体チップ8より小さな場合を説明したが、図16および図17に示す変形例のように、半導体チップ8より大きなものであってもよい。
【0110】
図16に示す変形例のタブ5は、そのチップ支持面5aの大きさが半導体チップ8より大きく、かつそのチップ支持面5aに、細長いスリット状の4つの貫通孔5cが十字形に配置されて形成されている。
【0111】
また、図17に示す変形例のタブ5は、そのチップ支持面5aの外周の大きさが半導体チップ8より大きく、かつそのチップ支持面5aの中央部に四角形の貫通孔5cが形成され、これにより、チップ支持面5aが枠状となっている。
【0112】
図16および図17に示す変形例のタブ5を備えたマトリクスリードフレーム14(図5参照)によれば、タブ5のチップ支持面5aに貫通孔5cが形成されているため、半導体チップ8の裏面8bと封止用樹脂11との密着面積をさらに増やすことができるとともに、タブ5の下部に配置される封止用樹脂11の量を増加できる。
【0113】
これにより、半導体装置の温度サイクル性を向上できる。
【0114】
したがって、本発明の半導体装置のタブ5は、半導体チップ8の裏面8bの一部とその下部に配置される封止用樹脂11とを密着させることが可能な形状であれば、チップ支持面5aの外形の大きさは、半導体チップ8より小さくても、あるいは大きくてもよい。
【0115】
なお、前記実施の形態1〜3では、リードフレームがマトリクスリードフレーム14の場合について説明したが、前記リードフレームは、単位リードフレーム15を1列に配置した短冊状の多連のものであってもよい。
【0116】
また、前記実施の形態1〜3では、半導体装置がQFN1,18,19の場合について説明したが、前記半導体装置は、モールドによる樹脂封止形で、かつリードフレームを用いて組み立てるペリフェラル形のものであれば、QFN以外のものであってもよい。
【0117】
【発明の効果】
本願において開示される発明のうち、代表的なものによって選られる効果を簡単に説明すれば以下のとおりである。
【0118】
(1).タブおよび吊りリードの支持部が露出部より薄く形成され、かつ吊りリードがその支持部でアップセット処理されていることにより、半導体チップの上側と下側の封止部の厚さの差を少なくすることができる。その結果、半導体チップの上側と下側のレジンバランスを良くすることができ、したがって、温度サイクル時に半導体チップの下側の封止部にかかる応力を低減できる。
【0119】
(2).半導体チップの裏面の一部が封止用樹脂と密着していることにより、半導体チップとその裏面側の封止用樹脂との密着度を高めることができる。したがって、前記(1)による半導体チップの上下のレジンバランスの向上と、半導体チップの裏面の封止用樹脂との密着度向上とによって温度サイクル時のパッケージクラックの発生を抑えることができ、これにより、温度サイクル性の向上を図ることができる。
【0120】
(3).半導体チップの裏面の一部が封止用樹脂と密着するような形状のタブであることにより、半導体チップの裏面に配置される封止用樹脂の量を増やすことができる。これにより、温度サイクル性の向上を図ることができる。
【0121】
(4).タブの大きさが半導体チップより小さいことにより、封止部がタブによってその上側と下側とで分断されずに半導体チップの側面から裏面に亘って密着した状態を形成することができ、その結果、さらに温度サイクル性の向上を図ることができる。
【0122】
(5).タブおよび吊りリードの支持部が薄く形成され、かつ吊りリードがその支持部でアップセット処理されていることにより、半導体チップの上下のレジンバランスを保った状態で半導体装置の薄形化を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1の半導体装置(QFN)の構造の一例を示す外観斜視図である。
【図2】図1に示すQFNの構造を示す底面図である。
【図3】図1に示すQFNの内部構造を封止部および半導体チップを透過して示す平面図である。
【図4】(a),(b)は図3に示すQFNの断面の構造を示す図であり、(a)は図3のA−A線に沿った断面の断面図、(b)は図3のB−B線に沿った断面の断面図である。
【図5】図1に示すQFNの組み立てに用いられるリードフレームの一例であるマトリクスフレームの構造を示す平面図である。
【図6】図5のC部の構造を示す拡大部分平面図である。
【図7】(a),(b),(c),(d),(e) は図1に示すQFNの組み立てにおける主要工程ごとの構造の一例を示す断面フロー図である。
【図8】図7に示すQFNの組み立てにおけるダイボンディング方法の一例を示す部分断面図である。
【図9】本発明の実施の形態2の半導体装置(QFN)の構造の一例を示す外観斜視図である。
【図10】図9に示すQFNの内部構造を封止部および半導体チップを透過して示す平面図である。
【図11】(a),(b)は図10に示すQFNの断面の構造を示す図であり、(a)は図10のD−D線に沿った断面の断面図、(b)は図10のE−E線に沿った断面の断面図である。
【図12】本発明の実施の形態3の半導体装置(QFN)の構造の一例を示す外観斜視図である。
【図13】図12に示すQFNの内部構造を封止部および半導体チップを透過して示す平面図である。
【図14】(a),(b)は図13に示すQFNの断面の構造を示す図であり、(a)は図13のF−F線に沿った断面の断面図、(b)は図13のG−G線に沿った断面の断面図である。
【図15】図5に示すマトリクスフレームの変形例のマトリクスフレームの構造を示す拡大部分平面図である。
【図16】図5に示すマトリクスフレームの変形例のマトリクスフレームの構造を示す拡大部分平面図である。
【図17】図5に示すマトリクスフレームの変形例のマトリクスフレームの構造を示す拡大部分平面図である。
【符号の説明】
1 QFN(半導体装置)
2 リード
2a 肉厚部
2b 肉薄部
3 ボンディングステージ
3a ステージ面
4 吊りリード
4a 支持部
4b 露出部
4c 露出面
5 タブ
5a チップ支持面
5b 裏面(反対側の面)
5c 貫通孔
6 段差部(アップセット処理部)
7 パッド(表面電極)
8 半導体チップ
8a 主面
8b 裏面(反対側の面)
9 接着剤
10 ワイヤ(金属細線)
11 封止用樹脂
12 封止部
12a 裏面(半導体装置実装側の面)
13 メッキ部
14 マトリクスリードフレーム(リードフレーム)
14a 枠部
15 単位リードフレーム
16 応力緩和スリット
17 ガイド孔
18,19 QFN(半導体装置)
Claims (5)
- 表面、前記表面とは反対側の裏面、および前記表面上に形成された複数の電極を有する半導体チップと、
前記半導体チップが搭載された第1表面、および前記第1表面とは反対側の第1裏面を有するタブと、
第2表面、および前記第2表面とは反対側の第2裏面を有し、前記タブを支持する吊りリードと、
第3表面、および前記第3表面とは反対側の第3裏面を有し、チップ搭載部の周囲に配置された複数のリードと、
前記複数の電極とこれに対応する前記複数のリードとをそれぞれ接続するための複数のワイヤと、
前記半導体チップの表面と同一方向を向いた上面、および前記上面とは反対側の下面を有し、前記半導体チップ、前記タブ、前記吊りリードの一部、および前記複数のリードのそれぞれの一部を封止する封止体と、を有し、
前記タブの外形は、前記半導体チップの外形よりも小さく、
前記半導体チップの裏面の一部は前記封止体と密着しており、
前記複数のリードのそれぞれの第3裏面は、前記封止体の下面より露出しており、前記吊りリードは、前記タブと接続された側とは反対側の端部に前記封止体の下面から露出する露出部を含み、
前記タブの第1表面が前記吊りリードの第2表面よりも高くなるように前記吊りリードはアップセット処理されており、
前記アップセット処理は、平面視において前記半導体チップの外周よりも外側の前記露出部を除いた領域で行われており、
前記タブの第1裏面および前記露出部以外の前記吊りリードの第2裏面が、前記封止体の厚さ方向において、前記露出部の厚さよりも薄くなるように加工されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記タブの第1表面の高さは、前記リードの第3表面の高さよりも高いことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記吊りリードの前記露出面以外の部分の厚さは、前記露出面の厚さの約半分程度の厚さとなっていることを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、
前記吊りリードの加工は、ハーフエッチング加工もしくはコイニングなどのプレス加工によって行われていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記タブは、十字形状もしくは円形状になっていることを特徴とする半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000391890A JP4547086B2 (ja) | 2000-12-25 | 2000-12-25 | 半導体装置 |
TW090128140A TW569406B (en) | 2000-12-25 | 2001-11-13 | Semiconductor device and the manufacturing method thereof |
US09/988,645 US6700193B2 (en) | 2000-12-25 | 2001-11-20 | Semiconductor package with elevated tub |
KR1020010073674A KR100804341B1 (ko) | 2000-12-25 | 2001-11-26 | 반도체장치 및 그 제조방법 |
US10/752,676 US6943064B2 (en) | 2000-12-25 | 2004-01-08 | Method of manufacturing a semiconductor package with elevated tub |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000391890A JP4547086B2 (ja) | 2000-12-25 | 2000-12-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002198482A JP2002198482A (ja) | 2002-07-12 |
JP4547086B2 true JP4547086B2 (ja) | 2010-09-22 |
Family
ID=18857967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000391890A Expired - Fee Related JP4547086B2 (ja) | 2000-12-25 | 2000-12-25 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6700193B2 (ja) |
JP (1) | JP4547086B2 (ja) |
KR (1) | KR100804341B1 (ja) |
TW (1) | TW569406B (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6608366B1 (en) * | 2002-04-15 | 2003-08-19 | Harry J. Fogelson | Lead frame with plated end leads |
JP2005057067A (ja) * | 2003-08-05 | 2005-03-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2005079181A (ja) * | 2003-08-28 | 2005-03-24 | Matsushita Electric Ind Co Ltd | リードフレーム、それを用いた樹脂封止型半導体装置およびその製造方法 |
JP2005159103A (ja) | 2003-11-27 | 2005-06-16 | Renesas Technology Corp | 半導体装置およびその製造方法 |
KR100652517B1 (ko) * | 2004-03-23 | 2006-12-01 | 삼성전자주식회사 | 리드-칩 직접 부착형 반도체 패키지, 그 제조 방법 및 장치 |
DE602005027217D1 (de) * | 2004-07-13 | 2011-05-12 | Draper Lab Charles S | Vorrichtung zum aussetzen einer vorrichtung in chipgrösse und einem atomuhrensystem |
DE102005039479B3 (de) * | 2005-08-18 | 2007-03-29 | Infineon Technologies Ag | Halbleiterbauteil mit gedünntem Halbleiterchip und Verfahren zur Herstellung des gedünnten Halbleiterbauteils |
US8174096B2 (en) * | 2006-08-25 | 2012-05-08 | Asm Assembly Materials Ltd. | Stamped leadframe and method of manufacture thereof |
US7932587B2 (en) * | 2007-09-07 | 2011-04-26 | Infineon Technologies Ag | Singulated semiconductor package |
JP2010135723A (ja) * | 2008-10-29 | 2010-06-17 | Panasonic Corp | 半導体装置 |
JP5407474B2 (ja) * | 2009-03-25 | 2014-02-05 | 凸版印刷株式会社 | 半導体素子基板の製造方法 |
JP4535513B2 (ja) * | 2009-09-30 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP5842086B2 (ja) * | 2010-10-28 | 2016-01-13 | パナソニックIpマネジメント株式会社 | 電源装置、およびそれを用いた照明装置 |
KR102520070B1 (ko) * | 2022-08-25 | 2023-04-10 | 김민선 | 아이씨 타입 점퍼 패키지 및 이를 장착한 인쇄회로기판 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10189830A (ja) * | 1996-10-22 | 1998-07-21 | Matsushita Electron Corp | 樹脂封止型半導体装置およびその製造方法 |
JPH11191608A (ja) * | 1997-12-26 | 1999-07-13 | Hitachi Ltd | 半導体装置およびその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01151259A (ja) * | 1987-12-08 | 1989-06-14 | Seiko Epson Corp | 半導体装置 |
US5349225A (en) * | 1993-04-12 | 1994-09-20 | Texas Instruments Incorporated | Field effect transistor with a lightly doped drain |
JPH07211852A (ja) * | 1994-01-21 | 1995-08-11 | Sony Corp | リードフレーム、それを用いた半導体装置及びその製造装置 |
JP2915892B2 (ja) | 1997-06-27 | 1999-07-05 | 松下電子工業株式会社 | 樹脂封止型半導体装置およびその製造方法 |
JP2000349222A (ja) * | 1999-06-07 | 2000-12-15 | Sony Corp | リードフレーム及び半導体パッケージ |
JP3878781B2 (ja) * | 1999-12-27 | 2007-02-07 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
-
2000
- 2000-12-25 JP JP2000391890A patent/JP4547086B2/ja not_active Expired - Fee Related
-
2001
- 2001-11-13 TW TW090128140A patent/TW569406B/zh not_active IP Right Cessation
- 2001-11-20 US US09/988,645 patent/US6700193B2/en not_active Expired - Lifetime
- 2001-11-26 KR KR1020010073674A patent/KR100804341B1/ko not_active IP Right Cessation
-
2004
- 2004-01-08 US US10/752,676 patent/US6943064B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10189830A (ja) * | 1996-10-22 | 1998-07-21 | Matsushita Electron Corp | 樹脂封止型半導体装置およびその製造方法 |
JPH11191608A (ja) * | 1997-12-26 | 1999-07-13 | Hitachi Ltd | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US6943064B2 (en) | 2005-09-13 |
KR20020052930A (ko) | 2002-07-04 |
US20020079563A1 (en) | 2002-06-27 |
JP2002198482A (ja) | 2002-07-12 |
TW569406B (en) | 2004-01-01 |
US20040140541A1 (en) | 2004-07-22 |
KR100804341B1 (ko) | 2008-02-15 |
US6700193B2 (en) | 2004-03-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5564392B2 (ja) | 半導体装置 | |
JP4173346B2 (ja) | 半導体装置 | |
US8102035B2 (en) | Method of manufacturing a semiconductor device | |
US20060097363A1 (en) | Semiconductor device having post-mold nickel/palladium/gold plated leads | |
JP4547086B2 (ja) | 半導体装置 | |
JP3470111B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
US6692991B2 (en) | Resin-encapsulated semiconductor device and method for manufacturing the same | |
JP3072291B1 (ja) | リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
US20110309483A1 (en) | Semiconductor Device | |
JP2004363365A (ja) | 半導体装置及びその製造方法 | |
JP4243270B2 (ja) | 半導体装置の製造方法 | |
JP4764608B2 (ja) | 半導体装置 | |
JP4651218B2 (ja) | 半導体装置の製造方法 | |
JP3891772B2 (ja) | 半導体装置 | |
JP2003188332A (ja) | 半導体装置およびその製造方法 | |
JP4109995B2 (ja) | 半導体装置 | |
JPH0855856A (ja) | 半導体装置とその製造方法 | |
JP3854459B2 (ja) | 半導体装置 | |
JP3361917B2 (ja) | リードフレーム、半導体装置および半導体装置の製造方法 | |
JP2005135938A (ja) | 半導体装置およびその製造方法 | |
JP4357519B2 (ja) | 半導体装置 | |
JP2001077273A (ja) | リードフレームとそれを用いた樹脂封止型半導体装置の製造方法 | |
JP2002043471A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071211 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20071211 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091201 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100127 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100527 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100622 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100705 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |