JP6348234B2 - メモリコントローラ、メモリ制御方法および半導体記憶装置 - Google Patents

Description

本発明は、半導体素子間で信号を伝送する信号伝送技術に関する。

近年、フラッシュメモリを利用したストレージ製品の市場が拡大傾向にあり、それに伴ってストレージ製品の大容量および高性能化への需要も高まっている。ストレージ製品を大容量化するためには、チップ、ＬＳＩ、ＡＳＩＣ、ＣＰＵなどの各種デバイスの基板への実装密度を向上することが重要である。

例えばメモリコントローラを小型化できれば、基板上のデバイスの実装密度を高めることができる。メモリコントローラなどのシリコンチップは所定サイズのパッケージに封入される。パッケージの物理的なサイズはピン数に依存するので、メモリコントローラを小型化するには、その信号線の数を削減するのが有効である。

特許文献１には、信号線およびチップのピン数等の増加を抑制しつつ必要なメモリ帯域を確保するための技術が開示されている。特許文献１の要約には、「複数のメモリには、メモリ毎に独立してデータバスが接続される。また、複数のメモリには、メモリ毎に独立して選択信号線が接続される。コマンド信号線は、複数のメモリの間で共有して接続される。制御部は、複数のメモリのうちの少なくとも２つのメモリに対するバスマスタからのアクセス要求が出力された場合に、当該アクセス要求に応じたコマンドがコマンド信号線において重複して発行されないようにコマンド制御を行う」と記載されている。この技術により、信号線の数およびチップのピン数を低減し、デバイスの小型と製品の高密度実装を実現することができる。

特開２０１２−２２６４９１号公報

しかしながら、特許文献１に記載された技術は、半導体メモリ素子のアドレス・コマンド信号とデータ信号を共通の信号線で伝送するインターフェース（以下「マルチプレックスインターフェース」という）に適用することができない。理由は、マルチプレックスインターフェースでは、データ信号とアドレス信号とコマンド信号を同じ信号線で伝送するため、データバスと選択信号線を複数のメモリにそれぞれ独立して設け、コマンド信号線を複数のメモリに共通に設けるという構成が採用できないからである。

本発明の目的は、マルチプレックスインタフェースを用いるメモリコントローラの性能低下を抑えつつ信号線数を削減することを可能にする技術を提供することである。

本発明の一つの実施態様に従うメモリコントローラは、複数のメモリ装置を制御するメモリコントローラである。メモリコントローラは、複数のメモリ装置毎にコマンドとアドレスとデータを同一のバス信号線にて伝送し、バス信号線におけるコマンドとアドレスとデータを識別するための識別信号を複数のメモリ装置に共通のメモリ共通信号線にて伝送するように信号線に信号が配置されている。メモリコントローラは、識別信号でデータを示して第１のメモリ装置にバス信号線にてデータを転送させているとき、第１のメモリ装置にデータの転送を中断させ、識別信号でコマンドを示して第２のメモリ装置へのコマンドを発行し、識別信号でアドレスを示して第２のメモリ装置へのアドレスを発行する。

本発明によれば、コマンドとアドレスとデータを同一のバス信号線で伝送する信号伝送構成において、バス信号線における識別信号を複数のメモリ装置に共通のメモリ共通信号線にて伝送するように信号線に信号を配置することで信号線の数を削減するとともに、いずれかのメモリ装置がデータ転送中であってもそれを中断して他のメモリ装置へのコマンドおよびアドレスを発行することで、データ転送の性能劣化を抑制することができる。

本実施形態による半導体記憶装置の一例を示す図である。 実施例１にかかる半導体記憶装置の構成例を示す図である。 実施例１との比較のために、識別信号をバス毎に個別に設けた場合の書き込み時のメモリコントローラの動作例を示すタイミングチャートである。 実施例１における書き込み時のメモリコントローラの動作例を示すタイミングチャートである。 実施例１にかかる半導体記憶装置のバスの制御フローチャートの例である。 実施例１にかかるメモリコントローラ２００の内部動作を説明するための図である。 実施例２にかかる半導体記憶装置の構成例を示す図である。 実施例３にかかる半導体記憶装置の構成例を示す図である。 実施例４にかかる半導体記憶装置の構成例を示す図である。

まず本実施形態について説明する。

図１は、本実施形態による半導体記憶装置の一例を示す図である。図１を参照すると、基板１０上にメモリコントローラ２０および複数のメモリ装置３０が実装されている。メモリコントローラ２０は複数のメモリ装置３０に接続されている。メモリ装置３０はメモリ素子であってもよいし、複数のメモリ素子の集合体であってもよい。

メモリコントローラ２０は、コマンドとアドレスとデータを同一のバス信号線１１、１２で伝送するマルチプレックスインタフェースを用いたメモリコントローラである。

メモリコントローラ２０は、複数のメモリ装置３０毎にコマンドとアドレスとデータを同一のバス信号線１１、１２にて時分割で伝送し、バス信号線１１、１２におけるコマンドとアドレスとデータを識別するための識別信号を複数のメモリ装置に共通のメモリ共通信号線２１にて時分割で伝送するように信号線に信号が配置されている。

メモリコントローラ２０は、メモリ共通信号線２１の識別信号でデータを示して第１のメモリ装置（例えばメモリ装置＃０）にバス信号線１１にてデータを転送させているとき、第１のメモリ装置にデータの転送を中断させ、識別信号でコマンドを示して第２のメモリ装置（例えばメモリ装置＃１）へのコマンドを発行し、識別信号でアドレスを示して第２のメモリ装置へのアドレスを発行する。

このように、マルチプレックスインタフェースを用いたメモリコントローラ２０において、バス信号線１１、１２におけるコマンドとアドレスとデータを識別するための識別信号を複数のメモリ装置３０に共通のメモリ共通信号線２１にて時分割で伝送するように信号線に信号を配置することで、信号線の数を削減する。それとともに、いずれかのメモリ装置３０がデータ転送中であってもそれを中断して他のメモリ装置３０へのコマンドおよびアドレスを発行することで、データ転送の性能劣化を抑制することができる。

その際、メモリコントローラ２０は、第１のメモリ装置３０にデータの転送を中断させ、識別信号でコマンドを示して第２のメモリ装置３０へのコマンドを発行し、識別信号でアドレスを示して第２のメモリ装置３０へのアドレスを発行したら、第１のメモリ装置３０にデータの転送を再開させ、第２のメモリ装置３０にデータの転送を開始させる。これにより、第１のメモリ装置３０と第２のメモリ装置３０を並行してデータ転送させることができるので、データ転送の性能劣化を良好に抑制することができる。

メモリコントローラ２０は、内部構成の一例として、コマンドおよびアドレスを所望のタイミングで送信するコマンドアドレス制御回路と、データを所望のタイミングで送受信するデータ送受信制御回路とをメモリ装置３０毎に有し、複数のコマンドアドレス制御回路間の識別信号の出力タイミングを調停する調停回路と、複数のコマンドアドレス制御回路からの識別信号をメモリ共通信号線２１に合成するＯＲ回路であるセレクト回路と、を複数のメモリ装置３０に共通に有するものとしてもよい。

また、メモリコントローラ２０は、第１のメモリ装置３０がデータ転送している間、他のメモリ装置３０へのコマンド発行要求の有無を監視することにしてもよい。その場合、メモリコントローラ２０は、コマンド発行要求を検知すると、第１のメモリ装置３０のデータ転送を中断させ、コマンド発行要求の対象となっているメモリ装置３０へのコマンドを発行することにするとよい。これにより、第１のメモリ装置３０がデータ転送中に他のメモリ装置３０のコマンド発行要求を監視し、コマンド発行要求を検知すると第１のメモリ装置３０のデータ転送を中断してコマンドを発行するので、無駄のない監視でコマンド発行要求を監視し、コマンド発行要求があれば迅速に検知してコマンドを発行することができる。

また、一例として、識別信号は、バス信号線１１、１２上のアドレスがラッチ可能であることを示すアドレス・ラッチ・イネーブル信号と、バス信号線１１、１２上のコマンドがラッチ可能であることを示すコマンド・ラッチ・イネーブル信号と、アドレスまたはコマンドをラッチするタイミングを示すライト・イネーブル信号とを含む。

また、複数のメモリ装置３０を、それぞれ複数のメモリ装置３０を含む複数のグループにグループ化してもよい。その場合、メモリコントローラ２０は、メモリ装置３０毎のバス信号線１１、１２と、グループに含まれる複数のメモリ装置３０に共通のグループ毎のメモリ共通信号線２１と、を出力することにするとよい。メモリ装置３０の個数が多くメモリ共通信号線２１を全てのメモリ装置３０に共通接続するとメモリ共通信号線２１の負荷容量が大きすぎて伝送速度が低下してしまう場合でも、本構成によれば、メモリ装置３０をグループ化してグループ毎にメモリ共通信号線２１を設けるのでメモリ共通信号線２１の負荷容量を低減することができる。この構成例を実施例２として後述する。

また、メモリコントローラ２０のメモリ共通信号線２１が、１対多の切替スイッチ回路（不図示）を介して複数のメモリ装置に接続される構成を採用してもよい。その場合、メモリコントローラ２０は、識別信号の送信先と連動して切替スイッチ回路を切り替えるスイッチ制御信号を更に出力することにするよい。メモリ装置３０の個数が多くメモリ共通信号線２１を全てのメモリ装置３０に共通接続するとメモリ共通信号線２１の負荷容量が大きすぎて伝送速度が低下してしまう場合でも、本構成によれば、切替スイッチ回路を設けることで、メモリコントローラ２０のメモリ共通信号線２１を１対１接続にし、負荷容量を低減することができる。この構成例を実施例３として後述する。

また、複数のメモリ装置３０はそれぞれ、複数のメモリ素子（不図示）と、バス信号線１１、１２およびメモリ共通信号線２１を複数のメモリ素子のいずれか１つに択一的に接続する切替スイッチ回路（不図示）と、を有することにしてもよい。その場合、メモリコントローラ２０のバス信号線１１、１２およびメモリ共通信号線２１は切替スイッチ回路を介して複数のメモリ素子に接続される。そして、メモリコントローラは、データ転送の対象として選択されるメモリ素子と連動して切替スイッチ回路を切り替えるスイッチ制御信号を更に出力する。これにより、メモリ素子の個数が多くメモリ共通信号線２１を全てのメモリ装置３０に共通接続するとメモリ共通信号線の負荷容量が大きすぎて伝送速度が低下してしまう場合でも、本構成によれば、それぞれに複数のメモリ素子に接続された複数の切替スイッチ回路を設けることで、メモリコントローラのメモリ共通信号線の負荷容量を低減することができる。この構成例を実施例４として後述する。

以下、更に具体的な実施例について図面を用いて説明する。

図２は、実施例１にかかる半導体記憶装置の構成例を示す図である。

基板１００上に、メモリコントローラ（チップ、ＡＳＩＣ、ＬＳＩ、ＣＰＵなどの半導体デバイス）２００と、複数の半導体メモリ素子３００が実装されている。

本実施例の半導体記憶装置では、メモリコントローラとメモリ素子の間の伝送方式として、マルチプレックスインターフェースを採用している。マルチプレックスインターフェースは、アドレス・コマンド信号とデータ信号を同一の信号線を使って伝送するインターフェースである。アドレス・コマンド信号のために専用ピンを設ける必要がないため、信号数を減らせるというメリットがある。ただし、アドレス・コマンド信号とデータ信号とを同一の信号線で伝送するため、その信号線を流れる信号を識別するための制御信号（識別信号１２１）が必要である。識別信号１２１は、例えば、半導体メモリ素子３００がＮＡＮＤフラッシュメモリである場合、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、およびライトイネーブル信号ＷＥ＃である。

複数の半導体メモリ素子３００のそれぞれ毎にメモリバスのデータ信号１０１、１０２がある。例えばＡＬＥ、ＣＬＥ、ＷＥ＃信号などの識別信号１２１は、複数の半導体メモリ素子３００に共有化されている。

メモリコントローラ２００には、データ信号１０１、１０２のデータバスをそれぞれ制御するための識別信号を、複数のデータバスに共有の識別信号１２１に統合するための調停回路（アービタ）２２０があり、調停回路２２０がＯＲ回路（セレクタ回路）２３０を制御することにより識別信号１２１を生成している。調停回路２２０は、識別信号を出力すべき半導体メモリ素子３００への識別信号を選択するようにＯＲ回路２３０を制御する。

本実施例では、識別信号１２１を複数の半導体メモリ素子３００で共有化することによりメモリコントローラ２００のピン数と基板１００上の信号線の本数を削減する。しかし、例えば、半導体メモリ素子３００に接続するバスが各半導体メモリ素子３００毎に存在する構成（図２の例では、Ｂｕｓ＃０とＢｕｓ＃１の２バス構成）において識別信号１２１を単純に共有化すると、物理的には２つのバスがあるにもかかわらず、バス１つ分のスループット性能しかでない。信号線の共有化に伴う性能の低下である。

そこで、本実施例では、識別信号１２１を複数のバスで共有するのに加えて、Ｂｕｓ＃０がデータ転送中においても、Ｂｕｓ＃１のアドレス・コマンドの発行できるようにメモリコントローラ２００にコマンド発行制御回路部２１１、２１２が追加される。このような構成を備えることにより、２バス分の性能を維持することが可能になる。

図３は、実施例１との比較のために、識別信号をバス毎に個別に設けた場合の書き込み時のメモリコントローラの動作例を示すタイミングチャートである。図４は、実施例１における書き込み時のメモリコントローラの動作例を示すタイミングチャートである。

図３、図４とも半導体メモリ素子３００がＮＡＮＤフラッシュメモリ素子である場合を例示している。ただし、半導体メモリ素子３００は、ＮＡＮＤフラッシュメモリ素子に限定されるものではなく、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＭＲＡＭ（Ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ ＲＡＭ）やＰＣＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）など様々なメモリ素子のいずれであってもよい。

図３に示すように、識別信号をバス毎に個別に設けた場合、各半導体メモリ素子３００に対して、全ての信号がそれぞれ独立に接続される。図３の例では、バスＢｕｓ＃０とバスＢｕｓ＃１にそれぞれ独立した、チップ選択信号ＣＥ＃、データ信号ＤＱ、ストローブ信号ＤＱＳ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、およびライトイネーブル信号ＷＥ＃が接続されている。そのため、Ｂｕｓ＃０とＢｕｓ＃１は、互いに相手のバスの状態に関係なく独立にデータ転送を行うことができる。つまり、図３の構成では、１つのバスによるデータ転送能力の２倍のデータ転送能力を得ることができる。

本実施例では、ＡＬＥ、ＣＬＥ、およびＷＥ＃という識別信号１２１をＢｕｓ＃０とＢｕｓ＃１で共有しているため、メモリコントローラ２００は、図４に示すように、アドレス・コマンド信号を発行するときには、Ｂｕｓ＃０、＃１のどちらか一方のバスしか動作させることができない。一方、データ転送中は、Ｂｕｓ＃０とＢｕｓ＃１に共有されている識別信号１２１は固定されているので、Ｂｕｓ＃０のデータ転送とＢｕｓ＃１のデータ転送を同時に実行することができる。そこで本実施例ではアドレス・コマンド信号をデータ転送よりも優先させることにより、できるだけ、データ転送の要求が生じた場合にはそのデータ転送をできるだけ早く開始させる。

図４に示すように、例えば、Ｂｕｓ＃０のデータ転送中にＢｕｓ＃１のアドレス・コマンド信号を発行する要求（以下「アドレス・コマンド発行要求」という）が発生したら、メモリコントローラ２００はＢｕｓ＃０のチップ選択信号ＣＥ１１１（ＣＥ＃０）を非選択に切り替え、データ信号１０１（データ信号ＤＱおよびストローブ信号ＤＱＳ）を停止することにより、データ転送を中断する。

データ転送が中断されると識別信号１２１を使用することが可能になるため、メモリコントローラ２００はＢｕｓ＃１のアドレス・コマンド信号を発行することが可能になる。メモリコントローラ２００は、Ｂｕｓ＃１のアドレス・コマンド信号を発行したら、その後続けてＢｕｓ＃１のデータ転送を開始する。Ｂｕｓ＃１のデータ転送を開始した後はデータ転送を中断していたＢｕｓ＃０のデータ転送も可能になるため、メモリコントローラ２００はＢｕｓ＃０のデータ転送を再開する。データ転送中は、Ｂｕｓ＃０とＢｕｓ＃１に共有されている識別信号１２１は固定されるため、Ｂｕｓ＃０のデータ転送とＢｕｓ＃１のデータ転送を同時に実行できるからである。

図５は、実施例１にかかる半導体記憶装置のバスの制御フローチャートの例である。

いずれかのバス（Ｂｕｓ＃ｘ）のデータ転送を行うとき、メモリコントローラ２００は、まず複数のバスが共有している識別信号をＢｕｓ＃ｘのために確保し（ステップＳ１０１）、アドレス・コマンド信号を発行する（ステップＳ１０２）。その後、メモリコントローラ２００は、Ｂｕｓ＃ｘのデータ転送を開始する（ステップＳ１０３）。

データ転送中、メモリコントローラ２００は、他のバスのアドレス・コマンド発行要求が生じているか否かデータ転送の終了まで継続的に確認する（ステップＳ１０４）。

Ｂｕｓ＃ｘのデータ転送中に他のバス（Ｂｕｓ＃ｙ）のアドレス・コマンド発行要求が生じれば（ステップＳ１０４のあり）、メモリコントローラ２００は、Ｂｕｓ＃ｘのデータ転送を中断し（ステップＳ１０５）、アドレス・コマンド信号を発行する（ステップＳ１０６）。

その後、メモリコントローラ２００は、中断していたＢｕｓ＃ｘのデータ転送を再開し（ステップＳ１０７）、データ転送が終了したか否か判断する（ステップＳ１０８）。

データ転送中に、メモリコントローラ２００は、Ｂｕｓ＃ｙのバスのアドレス・コマンド発行要求が生じなければ（ステップＳ１０４のＮＯ）、メモリコントローラ２００はＢｕｓ＃ｘのデータ転送が終了したか否か判断する（ステップＳ１０８）。

データ転送が終了していなければ（ステップＳ１０８のＮｏ）、メモリコントローラ２００はステップＳ１０３に戻る。データ転送が終了していれば（ステップＳ１０８のＹｅｓ）、メモリコントローラ２００は処理を終了する。

図６は、実施例１にかかるメモリコントローラ２００の内部動作を説明するための図である。図６には、識別信号１２１を共有するＢｕｓ＃０とＢｕｓ＃１の２バス構成が例示されている。

いずれか一方のバス（ここでは一例としてＢｕｓ＃０）のデータ転送中に、他方のバス（ここでは一例としてＢｕｓ＃１）のデータ転送の要求が発生したときのメモリコントローラ２００の動作について説明する。

（１）Ｂｕｓ＃０のデータ送信制御回路２０１がＢｕｓ＃０によるデータ転送中に、（２）Ｂｕｓ＃１のコマンド発行制御回路部２１２がＢｕｓ＃１のアドレス・コマンド発行要求を調停回路２２０とＢｕｓ＃０のデータ送信制御回路２０１に発行する。

アドレス・コマンド発行要求を受信すると、（３）Ｂｕｓ＃０のデータ送信制御回路２０１はデータ転送を中断するためにＢｕｓ＃０のチップ選択信号１１１とデータ信号１０１を停止する。ここで、チップ選択信号１１１は、チップセレクト信号ＣＳおよびチップイネーブル信号ＣＥ＃などである。ここで停止されるデータ信号１０１はストローブ信号（ＤＱＳ及びＤＱＳ＃）も含む。

その後、（４）Ｂｕｓ＃０のデータ送信制御回路２０１が、アドレス・コマンド信号の発行の許可（以下「アドレス・コマンド発行許可」）をＢｕｓ＃１のコマンド発行制御回路部２１１へ送信し、かつ、（５）Ｂｕｓ＃０の調停回路２２０が、発行許可信号をＢｕｓ＃１のコマンド発行制御回路２１１へ送信する。

データ送信制御回路２０１からの（４）のアドレス・コマンド発行許可の信号と、調停回路２２０からの（５）の発行許可信号を受信したＢｕｓ＃１のコマンド発行制御回路部２１２は、（６）アドレス・コマンド信号を発行する。

その後、（７）Ｂｕｓ＃１のコマンド発行制御回路部２１２は、アドレス・コマンド信号の発行完了の通知をＢｕｓ＃０のデータ送信制御回路２０１へ送信する。さらに、（８）Ｂｕｓ＃１のデータ送信制御回路２０２はＢｕｓ＃１のデータ転送を開始する。

また、（７）にてアドレス・コマンドの発行完了通知を受けたＢｕｓ＃０のデータ送信制御回路２０１は、（９）データ転送を再開する。

図６に示した動作により、一時的に短時間のデータ転送の中断は発生するが、その後で２つのバスが同時にデータ転送を行うことが可能になる。

以下、データ転送の中断時間を算出する。ここではＮＡＮＤフラッシュメモリへのデータ書き込みの場合を例示する。

ＮＡＮＤフラッシュメモリへのデータ書き込みの場合、アドレス・コマンド信号の発行に要する時間が１２０ｎｓである。一方、データ転送に要する時間が８０ｕｓであり、ビジー時間が２５００ｕｓである。そのため、アドレス・コマンド信号を発行するためのデータ転送の中断することによる時間増加分が０．００５％以下と性能の低下が小さく、ほぼバス２個分の性能を維持することが可能である。よって、本実施例では複数のバスのトータル性能を維持しつつ、メモリコントローラ２００のピン数および基板１００上の配線の本数を削減することが可能になる。

なお、本実施例では、主に、マルチプレックスインタフェースが用いられるＮＡＮＤフラッシュメモリを制御するメモリコントローラを例にして説明を行ったが、本発明がこれに限定されることは無い。本実施例に適用した技術は、アドレス・コマンド信号とデータ信号を同一の信号線で伝送し、アドレス、コマンド、およびデータを識別するための信号を有するインタフェースを用いた複数のメモリバスを制御するメモリコントローラおよびその信号伝送システムに広く適用可能である。

図７は、実施例２にかかる半導体記憶装置の構成例を示す図である。

実施例２では、メモリコントローラ２００は実施例１のものに比べてより多くの半導体メモリ素子３００を制御する。実施例２は、メモリコントローラ２００と半導体メモリ素子３００の間で複数のバスが同一の識別信号を共有する点において実施例１と同様である。

ただし、全ての半導体メモリ素子３００が１つの識別信号を共有すると、識別信号の信号線への負荷容量が大きくなり、識別信号の波形が鈍り、伝送速度が低下してしまう。そこで実施例２では複数の半導体メモリ素子３００を複数のグループに分け、同じグループに属する半導体メモリ素子３００が識別信号を共有することにしている。各グループに属する半導体メモリ素子３００の個数は、それだけの半導体メモリ素子３００が１つの識別信号を共有しても負荷容量が許容範囲内となる個数である。図７の例では、１のグループに２つの半導体メモリ素子３００が属している。これにより、識別信号の負荷容量の増大で伝送速度が低下するのを防止しつつ、識別信号の共有によりメモリコントローラのピン数を低減することが可能となる。

図７を参照すると、半導体メモリ素子３００はグループＡ、Ｂ・・・に分けられている。実施例２のメモリコントローラ２００は、図２に示した実施例１のメモリコントローラの内部回路を複数個内蔵した構成である。内部回路は、データ送信制御回路２０１、２０２、コマンド発行制御回路部２１１、２１２、調停回路２２０、およびセレクタ回路２３０を有している。実施例１のメモリコントローラの内部回路の個数はグループ数を同数であり、メモリコントローラの内部回路のそれぞれが各グループに対応している。

各内部回路に含まれる、データ送信制御回路２０１、２０２、コマンド発行制御回路部２１１、２１２、調停回路２２０、およびセレクタ回路２３０のそれぞれの動作は実施例１のものと同様である。

以上説明したように、実施例２では、メモリコントローラ２００と複数の半導体メモリ素子３００の間でデータ転送を行う信号伝送システムにおいて、実施例１と異なり、複数の半導体メモリ素子３００をグループ化し、同じグループに属する半導体メモリ素子３００で同一の識別信号を共有化している。それにより、半導体メモリ素子３００の個数が多くなっても識別信号の信号線への負荷容量を許容範囲内に抑えて信号の伝送速度の低下を抑えつつ、メモリコントローラ２００のピン数を削減することが可能となっている。

図８は、実施例３にかかる半導体記憶装置の構成例を示す図である。

実施例３も実施例２と同様、メモリコントローラ２００が実施例１のものに比べてより多くの半導体メモリ素子３００を制御する。また、実施例３は、メモリコントローラ２００と半導体メモリ素子３００の間で複数のバスが同一の識別信号を共有する点において実施例１と同様である。

全ての半導体メモリ素子３００が１つの識別信号を共有すると、識別信号の信号線への負荷容量が大きくなり、識別信号の波形が鈍り、伝送速度が低下してしまう。そこで実施例３では、メモリコントローラ２００と半導体メモリ素子３００の間にスイッチ回路４００を設け、メモリコントローラ２００からの識別信号１２１を接続する半導体メモリ素子３００をスイッチ回路４００で切り替える。これにより、識別信号の信号線に複数の半導体メモリ素子３００を接続しなくてよくなるので、負荷容量による伝送速度の低下を抑えることができる。

図８を参照すると、基板１００上に、メモリコントローラ２００と複数の半導体メモリ素子３００とスイッチ回路４００が実装されている。スイッチ回路４００は、制御信号１３１で選択を切り替える１対多のセレクト回路である。スイッチ回路４００の例としては、バススイッチ回路、アナログスイッチ回路、デジタルスイッチ回路などがある。メモリコントローラ２００からの識別信号１２１が、スイッチ回路４００の端子が１つの側の端子に接続されている。スイッチ回路４００の端子が複数の側の複数の端子のそれぞれは複数の半導体メモリ素子３００に接続されている。

複数の半導体メモリ素子３００に識別信号１２１を共有化してメモリコントローラ２００のピン数を低減するとともに、識別信号１２１の信号線の負荷容量により伝送速度が低下するのを防止することができる。

図８を参照すると、実施例３のメモリコントローラ２００は図２に示した実施例１のメモリコントローラ２００と同様の構成である。ただし、実施例３では、調停回路２２０は実施例１のものと同様にＯＲ回路２３０を制御するとともに、その制御と連動してＯＲ回路２３０が出力する識別信号１２１の接続先を切り替えるための制御信号１３１を生成する。

図９は、実施例４にかかる半導体記憶装置の構成例を示す図である。

実施例４も実施例２、３と同様、メモリコントローラ２００が実施例１のものに比べてより多くの半導体メモリ素子３００を制御する。また、実施例４は、メモリコントローラ２００と半導体メモリ素子３００の間で複数のバスが同一の識別信号を共有する点において実施例１と同様である。

ただし、全ての半導体メモリ素子３００が１つの識別信号を共有すると、識別信号の信号線への負荷容量が大きくなり、識別信号の波形が鈍り、伝送速度が低下してしまう。そこで実施例４では、図２に示した半導体メモリ素子３００の代わりにメモリ装置５００を設けている。メモリ装置５００は、複数の半導体メモリ素子３００、３０１・・・とスイッチ回路４００を有している。

Ｂｕｓ＃０とＢｕｓ＃１のメモリ装置５００は同一構成であるが、例えばＢｕｓ＃０では、スイッチ回路４００は、メモリコントローラ２００からのデータ信号１０１、チップ選択信号１１１、および識別信号１２１をいずれかの半導体メモリ素子３００、３０１に択一的に接続する。スイッチ回路４００の選択切り替えを制御するための制御信号１３１は、メモリコントローラ２００から与えられる。

実施例４のメモリコントローラ２００に含まれる、データ送信制御回路２０１、２０２、コマンド発行制御回路部２１１、２１２、調停回路２２０、およびセレクタ回路２３０のそれぞれの動作は実施例１のものと同様である。

ただし、コマンド発行制御回路部２１１、２１２は、対応するメモリ装置５００に含まれる複数の半導体メモリ素子３００、３０１に対するコマンド信号の発行を制御する。そして、その際、コマンド発行制御回路２１１、２１２は、複数の半導体メモリ素子３００、３０１のうちからデータ転送の対象として選択される半導体メモリ素子３００、３０１と連動してスイッチ回路４００の選択切り替えを制御するための制御信号１３１を生成する。

以上の構成により、実施例４では、識別信号の信号線に接続する素子数を負荷容量が許容範囲となるように抑えることができるので、メモリコントローラ２００のピン数を低減するとともに、負荷容量による伝送速度の低下を抑えることができる。

図９を参照すると、基板１００上に、メモリコントローラ２００と、複数の半導体メモリ素子３００、３０１と、複数のスイッチ回路４００が実装されている。１つのスイッチ回路４００と複数の半導体メモリ素子３００、３０１で１つのメモリ装置５００を構成しており、メモリコントローラ２００は、メモリ装置５００毎にメモリバスが設けられている。メモリコントローラ２００は、制御信号１３１によって、識別信号１２１の接続先を何れかの半導体メモリ素子３００、３０１に決める。

実施例４でスイッチ回路４００を用いる理由は、１つのメモリバスに多段の半導体メモリ素子３００、３０１を接続することを可能にするためである。スイッチ回路４００が無ければ、１つの信号線に複数の半導体メモリ素子３００、３０１を接続する必要があり、信号線への負荷容量が大きくなり、高速のデータ転送ができなくなり、スループット（性能）の低下をまねく可能性がある。

実施例４では、スイッチ回路４００を介して接続する信号線の内、アドレス・コマンド信号とデータ信号を識別するための識別信号１２１を複数のバスが共有している。言い換えれば、複数のスイッチ回路４００が識別信号１２１を共有しているともいえる。これにより、スイッチ回路４００を用いて複数の半導体メモリ素子３００、３０１を多段接続する信号伝送システムにおいても、共有化により識別信号１２１を削減し、メモリコントローラ２００のピン数を削減することができる。

以上、各種の実施形態および実施例について図面を参照して説明したが、それらは、本発明の説明のための例示であり、本発明の範囲をそれらの実施形態あるいは実施例のみに限定する趣旨ではない。当業者は、本発明の要旨を逸脱することなしに、他の様々な態様で本発明を実施することができる。

１０…基板、１００…基板、１０１…データ信号、１０２…データ信号、１１…バス信号線、１１１…チップ選択信号、１１２…チップ選択信号、１２１…識別信号、１３１…制御信号、２…バス、２０…メモリコントローラ、２００…メモリコントローラ、２０１…データ送信制御回路、２０２…データ送信制御回路、２１…メモリ共通信号線、２１１…コマンド発行制御回路部、２１２…コマンド発行制御回路部、２２０…調停回路、２３０…ＯＲ回路（セレクタ回路）、３０…メモリ装置、３００…半導体メモリ素子、４００…スイッチ回路、５００…メモリ装置

Claims (10)

1. 複数のメモリ装置を制御するメモリコントローラにおいて、
   複数のメモリ装置毎にコマンドとアドレスとデータを同一のバス信号線にて伝送し、前記バス信号線におけるコマンドとアドレスとデータを識別するための識別信号を複数のメモリ装置に共通のメモリ共通信号線にて伝送するように信号線に信号が配置され、前記識別信号でデータを示して第１のメモリ装置に前記バス信号線にてデータを転送させているとき、前記第１のメモリ装置にデータの転送を中断させ、前記識別信号でコマンドを示して第２のメモリ装置へのコマンドを発行し、前記識別信号でアドレスを示して前記第２のメモリ装置へのアドレスを発行する、ことを特徴とするメモリコントローラ。
2. 前記メモリコントローラは、前記第１のメモリ装置にデータの転送を中断させ、前記識別信号でコマンドを示して前記第２のメモリ装置へのコマンドを発行し、前記識別信号でアドレスを示して前記第２のメモリ装置へのアドレスを発行したら、前記第１のメモリ装置にデータの転送を再開させ、前記第２のメモリ装置にデータの転送を開始させる、請求項１に記載のメモリコントローラ。
3. コマンドおよびアドレスを所望のタイミングで送信するコマンドアドレス制御回路と、データを所望のタイミングで送受信するデータ送受信制御回路とを前記メモリ装置毎に有し、
   複数の前記コマンドアドレス制御回路間の識別信号の出力タイミングを調停する調停回路と、複数の前記コマンドアドレス制御回路からの識別信号を前記メモリ共通信号線に合成するＯＲ回路であるセレクト回路と、を前記複数のメモリ装置に共通に有する、
   請求項１に記載のメモリコントローラ。
4. 前記第１のメモリ装置がデータ転送している間、他のメモリ装置へのコマンド発行要求の有無を監視し、前記コマンド発行要求を検知すると、前記第１のメモリ装置のデータ転送を中断させ、前記コマンド発行要求の対象となっているメモリ装置へのコマンドを発行する、請求項１に記載のメモリコントローラ。
5. 前記識別信号は、前記バス信号線上の前記アドレスがラッチ可能であることを示すアドレス・ラッチ・イネーブル信号と、前記バス信号線上の前記コマンドがラッチ可能であることを示すコマンド・ラッチ・イネーブル信号と、前記アドレスまたは前記コマンドをラッチするタイミングを示すライト・イネーブル信号とを含む、請求項１に記載のメモリコントローラ。
6. 前記複数のメモリ装置は、それぞれ複数のメモリ装置を含む複数のグループにグループ化され、
   前記メモリコントローラは、前記メモリ装置毎のバス信号線と、前記グループに含まれる複数のメモリ装置に共通の前記グループ毎のメモリ共通信号線と、を出力する、
   請求項１に記載のメモリコントローラ。
7. 前記メモリコントローラの前記メモリ共通信号線は、１対多の切替スイッチ回路を介して前記複数のメモリ装置に接続され、
   前記メモリコントローラは、前記識別信号の送信先と連動して前記切替スイッチ回路を切り替えるスイッチ制御信号を更に出力する、
   請求項１に記載のメモリコントローラ。
8. 前記複数のメモリ装置はそれぞれ、複数のメモリ素子と、前記バス信号線および前記メモリ共通信号線を複数のメモリ素子のいずれか１つに択一的に接続する切替スイッチ回路と、を有し、
   前記メモリコントローラの前記バス信号線および前記メモリ共通信号線は前記切替スイッチ回路を介して前記複数のメモリ素子に接続され、
   前記メモリコントローラは、データ転送の対象として選択されるメモリ素子と連動して前記切替スイッチ回路を切り替えるスイッチ制御信号を更に出力する、
   請求項１に記載のメモリコントローラ。
9. 複数のメモリ装置を制御するメモリコントローラによるメモリ制御方法であって、
   複数のメモリ装置毎にコマンドとアドレスとデータを同一のバス信号線にて伝送し、前記バス信号線におけるコマンドとアドレスとデータを識別するための識別信号を複数のメモリ装置に共通のメモリ共通信号線にて伝送するように信号線に信号が配置され、
   前記識別信号でデータを示して第１のメモリ装置に前記バス信号線にてデータを転送させているとき、前記第１のメモリ装置にデータの転送を中断させ、
   前記識別信号でコマンドを示して第２のメモリ装置へのコマンドを発行し、
   前記識別信号でアドレスを示して前記第２のメモリ装置へのアドレスを発行する、メモリ制御方法。
10. 複数のメモリ装置と、
    前記複数のメモリ装置を制御するメモリコントローラとを有し、
    前記メモリコントローラは、複数のメモリ装置毎にコマンドとアドレスとデータを同一のバス信号線にて伝送し、前記バス信号線におけるコマンドとアドレスとデータを識別するための識別信号を複数のメモリ装置に共通のメモリ共通信号線にて伝送するように信号線に信号が配置され、前記識別信号でデータを示して第１のメモリ装置に前記バス信号線にてデータを転送させているとき、前記第１のメモリ装置にデータの転送を中断させ、前記識別信号でコマンドを示して第２のメモリ装置へのコマンドを発行し、前記識別信号でアドレスを示して前記第２のメモリ装置へのアドレスを発行する、半導体記憶装置。

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