JP4410676B2 - 方向性結合式バスシステム - Google Patents
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Description
このDDRメモリシステムを実現するバス方式の一つに、SSTL(Stub Series Terminated Logic)と呼ばれる方式がある。図24に、コマンド及びアドレスバスとデータバスが共にSSTLとされている場合の構成図を示す。このメモリシステムは、ボード100と、複数のメモリ10が搭載された複数のメモリモジュール(以下で、モジュールと略す)20と、ボードとモジュールを接続するための複数のコネクタ50と、メモリの制御機構を有するMC1と、モジュール20上の複数のメモリへコマンド及びアドレス信号を転送するための複数のレジスタ2と、スタブ抵抗と呼ばれる複数の抵抗素子60と、MC1から見て伝送線路の最遠端に配置され適当な終端電圧Vttに接続された図示されていない終端抵抗61と、分岐を有する複数の配線からなるデータバス40と、アドレス及びコマンドバス30とからなるメモリバスで構成される。
なお、図24では説明の都合上、一本のバス配線や、4枚のモジュールと各モジュール上には1個のレジスタと4個のメモリが示されているが、実際にはバス幅に応じた複数本のバス配線と、4枚に限定されないモジュールと各モジュール上には1個のレジスタと4個のメモリに限定されない複数個のデバイスがある。なお複数のメモリはモジュールの表裏に実装されても構わない。また、図24ではレジスタを介してメモリへ信号が転送される形式のメモリモジュール、すなわちRegistered DIMM(Dual In−line Memory Module)と呼ばれるメモリモジュールが示されている。このRegistered DIMMには通常、モジュール20上のレジスタ2と複数のメモリ10へクロック信号を分配する機能を有するPLL(Phase Locked Loop)と呼ばれるデバイスが存在するが、説明の簡略化のために図示されていない。
また、このSSTLよりもバスのデータ転送速度を高速化する方式が、例えば特開2001−256772号公報(US出願中09/803148)「メモリモジュール」に記載されている。この方式に対する一般的な名称はないが、本明細書においては説明の都合上、SLT(Stub Less Terminated Logic)と呼ぶことにする。
図25に、コマンド及びアドレスバスとデータバスが共にSLTとされている場合の構成図を示す。このメモリシステムは、ボード100と、複数のモジュール20と、ボード100とモジュール20を接続するための複数のコネクタ50と、MC1と、モジュール20上の複数のメモリへコマンド及びアドレス信号を転送するための複数のレジスタ2と、MC1から見て伝送線路の最遠端に配置され適当な終端電圧Vttに接続された図示されていない終端抵抗および、分岐のない一筆書きの配線からなるデータバス40とアドレス及びコマンドバス30からなるメモリバスで構成される。図から明らかなように、データバス40とアドレス及びコマンドバス30における伝送線路は分岐を持たない。また、メモリ10やレジスタ2のデバイス近傍において集中定数回路的にインピーダンス整合を取ることで、前記のSLTよりも信号反射を大幅に抑制することが出来る。このため、SLTにおいては前記のSSTLよりもバスのデータ転送速度を高速化することが可能である。
さらに、このSLTよりもバスのデータ転送速度を高速化する方式が、例えば特開平07−141079号公報(USP5638402)「非接触バス」や、特開2001−027987号公報(US出願中09/569876)「方向性結合式メモリシステム」に記載されている。本明細書においては説明の都合上、この転送方式をXTL(Crosstalk Transfer Logic)と呼ぶことにする。
図26に、コマンド及びアドレスバスが前記のSSTLで、データバスがXTLとされている場合の構成図を示す。このメモリシステムは、ボード100と、複数のモジュール20と、ボード100とモジュール20を接続するための複数のコネクタ50と、MC1と、MC1から伸びる主伝送線路としてのデータバス40と、そのMC1から見て主伝送線路の最遠端に配置され適当な終端電圧Vttに接続された図示されていない終端抵抗と、メモリ10から伸びる副伝送線路としてのデータバス41と、それらのメモリ10から見て副伝送線路の最遠端に配置され適当な終端電圧Vttに接続された図示されていない終端抵抗および、誘導性および容量性結合により主伝送線路と副伝送線路とを直流的に分離かつ交流的に接続させる方向性結合器70で構成される。
なお、この構成はXTLの一形態を示しているに過ぎず、XTLを実現する形態はこれに限定されるものではない。XTLにおける信号伝送の様子は、特開平07−141079号公報「非接触バス」に記載されている通りであるが、ここで簡単に説明しておく。
MC1から出力されたデータ信号は、主伝送線路40上を伝播して行く。信号が方向性結合器70に達すると方向性結合器70の働きにより、副伝送線路41上にメモリ10方向へ向かう後方クロストーク信号が生成される。通常、クロストークにおいては、副伝送線路41上の終端抵抗方向へ向かう前方クロストーク信号も生成されるが、方向性結合器をストリップ・ラインで構成することにより、その前方クロストーク信号の生成を防ぐことも出来る。さて、前記の副伝送線路41上に伝送された信号は図27に示す様に、主伝送線路上に伝送されたNRZ(No Return to Zero)信号(A)を微分した形状のRTZ(Return To Zero)信号(B)の状態で、各メモリ10に到達する。このRTZ信号はメモリ10において、例えば図28に示された入力回路4’により、終端電圧Vttよりやや大きい電圧Vref1とやや小さい電圧Vref2を参照電圧とする電圧比較回路5で検出および出力され(C)、復調回路6で元のNRZ信号(D)に復元される。なおメモリ10の入力部は終端されていないため、メモリ10に到達した信号はほぼ全反射して再び方向性結合器70に向かう。しかしその反射波は、その先の図示されていない終端抵抗により吸収されるため、副伝送線路41上に多重反射は起こらない。以上の説明のようにXTLにおいては、主伝送線路と副伝送線路が方向性結合器を介して直流的に分離かつ交流的に接続され、分岐が存在しない各々の伝送線路が分布定数回路的にインピーダンス整合されることにより、前記のSSTLやSLTに比べてバスのデータ転送の高速化が可能である。
本発明の目的は、データ転送の高速化が可能なメモリシステムを提供することである。
本発明の他の目的は、メモリコントローラとレジスタ間のコマンド及びアドレスバスの配線数を削減することによって、データ転送の高速化が可能なメモリシステムを安価に提供することである。
上記の目的を達成するために本発明は、データバスは、方向性結合器を介して直流的に分離かつ交流的に接続された主伝送線路と副伝送線路による転送方式とし、コマンド及びアドレスバスは、MC(メモリコントローラ)とメモリ間にレジスタを有し、レジスタを介して複数のメモリへ信号を転送することを特徴とする。
上記コマンド及びアドレスバスの転送に関する好ましい例(第1の例)では、MCとレジスタ間が分岐のない一筆書きの配線により接続される。これにより、コマンド及びアドレスバスに関してはSSTLによるデータ転送速度の律速が起こらず、またデータバスに関してはSLTによるデータ転送速度の律速が起こらない。このため、従来よりもデータ転送の高速化が可能なメモリシステムを構築することが出来る。
また、上記コマンド及びアドレスバスの転送に関する好ましい例(第2の例)では、方向性結合器を介して直流的に分離かつ交流的に接続された主伝送線路と副伝送線路により信号を転送するものである。これにより、上記第1の例による転送方式を用いた場合よりもメモリシステムのデータ転送の高速化が可能となる。
さらに、上記コマンド及びアドレスバスの転送に関する好ましい例(第3の例)では、MCと第1のレジスタ間が、分岐のない複数の配線により一対一に接続され、また第1のレジスタ以降のレジスタ間も同様に分岐のない複数の配線により一対一に接続されて信号が転送され、それらのレジスタがボードまたはモジュールに搭載され、そのレジスタを介して複数のメモリへ信号を転送するものである。これにより、コマンド及びアドレスバスに関しては、上記第2の例による転送方式を用いた場合よりもデータ転送の高速化が可能である。尚この場合にはデータバスのデータ転送速度によってメモリシステム全体のデータ転送速度が律速されることになる。つまりメモリシステムのデータ転送速度としては、上記第2の例による転送方式の場合と同じであり、上記第1の例の転送方式を用いた場合よりもメモリシステムのデータ転送の高速化が可能である。
また、本発明の他の目的を達成するために、データバスは、方向性結合器を介して直流的に分離かつ交流的に接続された主伝送線路と副伝送線路による転送方式とされ、コマンド及びアドレスバスは、MCとメモリ間にレジスタを有し、レジスタを介して複数のメモリへ信号を転送する構成とし、さらにデータバスにおけるデータ信号の転送速度(第1のデータ転送速度)に対して、MCにおいてコマンド及びアドレス信号を多重化(MUX)することにより、レジスタへ転送されるコマンド及びアドレス信号における第2のデータ転送速度を、第1のデータ転送速度と同じかあるいは2倍に高速化し、レジスタにおいて逆多重化(DEMUX)することにより、レジスタから複数のメモリへ転送されるコマンド及びアドレス信号の第3のデータ転送速度を、第1のデータ転送速度の1/2とするように構成することを特徴とする。これにより、ボード上におけるコマンド及びアドレスバスの配線数を最少で、1/2あるいは1/4に削減することが可能となる。この場合、削減された配線数に相当する数の出力部がMCにおいて不要となるため、MCのボール数およびチップ面積が削減されるのでMCの製造コストを削減することが出来る。さらに、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。
図2は、第1の実施例によるメモリバスシステムで、空きスロットが無い場合の側面図(a)及び回路図(b)である。
図3は、第1の実施例で空きスロットが有る場合の側面図(a)及び回路図(b)である。
図4は、第2の実施例によるメモリバスシステムの構成を示す図である。
図5は、第2の実施例で空きスロットが無い場合の側面図(a)及び回路図(b)である。
図6は、第2の実施例で空きスロットが有る場合の側面図(a)及び回路図(b)である。
図7は、第3の実施例によるメモリバスシステムの構成を示す図である。
図8は、第3の実施例で空きスロットが無い場合の側面図(a)及び回路図(b)である。
図9は、第3の実施例で空きスロットが有る場合の側面図(a)及び回路図(b)である。
図10は、第4の実施例によるメモリバスシステムの構成を示す図である。
図11は、第4の実施例で空きスロットが無い場合の側面図(a)及び回路図(b)である。
図12は、第4の実施例で空きスロットが有る場合の側面図(a)及び回路図(b)である。
図13は、第5の実施例で空きスロットが無い場合の側面図(a)及び回路図(b)である。
図14は、第5の実施例で空きスロットが有る場合の側面図(a)及び回路図(b)である。
図15は、第6の実施例で空きスロットが無い場合の側面図(a)及び回路図(b)である。
図16は、第6の実施例で空きスロットが有る場合の側面図(a)及び回路図(b)である。
図17は、第7の実施例によるメモリバスシステムの構成を示す図である。
図18は、信号の多重化および逆多重化を説明する図である。
図19は、信号の2:1多重化および1:2逆多重化の回路図である。
図20は、第8の実施例によるメモリバスシステムの構成を示す図である。
図21は、第9の実施例によるメモリバスシステムの構成を示す図である。
図22は、信号の4:1多重化および1:4逆多重化の回路図である。
図23は、第9の実施例によるメモリバスシステムの構成を示す図である。
図24は、第1の従来例におけるメモリバスシステムを示す図である。
図25は、第2の従来例におけるメモリバスシステムを示す図である。
図26は、第3の従来例におけるメモリバスシステムを示す図である。
図27は、方向性結合器を伝送される信号を示す図である。
図28は、RTZ信号用レシーバを示す図である。
40はMC1から伸びる主伝送線路としてのデータバスであり、丸い点線で囲まれた方向性結合器70を介してメモリ10から伸びる副伝送線路としてのデータバス41と、直流的に分離かつ交流的に接続されている。図1における70は、ボード100に形成された方向性結合器の一つであり、この方向性結合線路は平行な有限の長さを持つ2線、すなわち主結合線路と副結合線路からなる。ボード100は、他のメモリへのデータ信号に対しても同様な働きをする方向性結合器を搭載しているが、簡単のためこれらは図示されていない。主伝送線路のデータバス40の遠端は図示されていない終端抵抗により整合終端されている。また、副伝送線路としてのデータバス41は各モジュール20のデータ信号端子にコネクタ50を介して接続され、他方の端は図示されていない抵抗により整合終端されている。30はコマンド及びアドレスバスである。コマンド及びアドレスバス30は、MC1から各モジュール20にそれぞれ分岐のない一筆書きの配線により接続され、MC1から見て伝送線路の最遠端に配置され適当な終端電圧Vttに接続された図示されていない抵抗により整合終端されている。
従来例と同様に図1でも示されていないが、クロック信号はMC1から各モジュール20へと配線されている。従来、クロック信号は前記のRegistered DIMMにおいては、MC1から各モジュール20上の図示されていないPLLと呼ばれるデバイスに分配され、そのデバイスを介してモジュール20上のレジスタ2と呼ばれるデバイスと各メモリ10へクロックが分配される構成になっている。この場合、クロック信号は特別な信号であるため、各モジュール20に対するコマンド及びアドレスバス30と同じ方式で伝送されても良いし、全く異なる方式で伝送されても良い。この実施例では、(以降の実施例でも同様に)2をレジスタと称することにするが、30にクロック信号を含む場合には、レジスタ2に上記のPLLと同等の機能を有するものとする。
また、この実施例では(以降の実施例でも同様に)、モジュール上のコマンド及びアドレス信号とクロック信号のレジスタ2やPLLから各メモリ10への転送方式については限定しない。これは動作上問題なければ、図24のモジュール20で示されている様な従来の転送方式でも良いし、あるいは分岐のない一筆書きの配線とその終端が整合終端された様な転送方式でも良い。さらに可能であれば、レジスタ2やPLLから各メモリ10へ一対一に伝送される転送方式が取られても良い。つまり本発明においては、レジスタやPLLから各メモリへの転送方式を問わない。このことは以降の実施例を含めて同様である。
さて、上記のデータバス40の転送方式は前述のXTLに、コマンド及びアドレスバス30の転送方式は前述のSLTに相当している。この場合、コマンド及びアドレスバスに関してはSSTLによるデータ転送速度の律速が起こらず、またデータバスに関してはSLTによるデータ転送速度の律速が起こらない。ただし、モジュールやコネクタの端子数は、第1の従来例の端子数よりも約2割程度増える。つまり、モジュールやコネクタの端子数は、現状で、コマンド及びアドレス信号とそれらの電気的シールドの役割を兼ねる電源及びグランド等の端子が全体の約1/4を占めているが、コマンド・アドレスバスをSLTへ変更することにより、これらの各信号はモジュールにおいて導入および導出される必要があるため、コマンド及びアドレスバスに関しては従来の2倍の端子が必要となる。しかし、全体で見ると端子総数は約2割程度増えるだけであり、この程度の増加はほとんど問題にならない。
次に、第1の実施例によるメモリバスシステムにおいて、メモリモジュール20の空きスロットが無い場合、及び有る場合について図2及び図3を参照して説明する。図2、図3において、(a)及び(b)は図1に対応するコマンド及びアドレスバスに関する側面図及び回路図である。
図2は空きスロットが存在しない場合を、図3は空きスロットが存在する場合を示す。図1と同じ機能の要素については同じ符号を付してある。図2(b)と図3(b)においてモジュール20とコネクタ50は視認性を良くするため点線で示している。なお配線接続は図1と同じであるが、図1で明示していないところを中心に説明する。
コマンド及びアドレスバス30はMC1から引き出され最遠端で抵抗61により整合終端されている。MC1と各レジスタ2は、分岐のない信号配線30により接続されている。図3(b)では空いている第3スロットに、レジスタ2やメモリ等のデバイスが搭載されていない、第2−第4スロット間のコマンド及びアドレス信号を分岐のない複数の配線によって接続するためにダミー・メモリモジュール21が挿入されている。
以上の様に、第1の実施例においては、空きスロットが存在する場合には特別なダミー・メモリモジュールが必要となるが、レジスタにおいては、入出力信号を従来のNRZ信号とすることが出来るので、RTZ信号を取り扱うXTL専用のインターフェースを備える必要がなく従来のレジスタをそのまま使用することが出来るなどの理由により、従来よりデータ転送の高速化が可能なメモリシステムを安価に構築することが出来る。
第2の実施例を、図4の構成図を用いて説明する。前記第1の実施例との違いは、コマンド及びアドレスバス30の転送方式が、第2実施例ではXTLという点である。
主伝送線路としてのコマンド及びアドレスバス30と副伝送線路としてのコマンド及びアドレスバス31は、方向性結合器70を介して直流的に分離かつ交流的に接続されている。コマンド及びアドレスバス信号は、MC1からモジュール20上の各レジスタ2へと方向性結合器70を介して転送される。ボード100は、他のレジスタへのコマンド及びアドレス信号や他のメモリへのデータ信号に対しても同様な働きをする方向性結合器を搭載しているが、これらは簡単のため図には示されていない。
また、前記第1の実施例と同様に、モジュール20上にはクロック信号専用に図示されていないPLLが設けられても良いが、第2の実施例おけるレジスタ2やPLL等のデバイスは、入力されたXTLのRTZ信号の検知とNRZ信号の復元を行い、その復元された信号を各メモリへ伝送する機能を有する。例えばそのレシーバは、前記の図28で示したレシーバ4’により実現される。
さて、上記のデータバス40の転送方式はXTLに、またコマンド及びアドレスバス30の転送方式もXTLに相当している。このため、第2の実施例では、コマンド及びアドレスバスは、SLTのデータ転送速度で律速されないので、前記第1の実施例よりもデータ転送の高速化が可能である。また、モジュールやコネクタの端子数は、前記第1の従来例と同じに出来る。
次に本実施例において、空きスロットが存在する場合を、図4に対応するコマンド及びアドレスバスに関する側面図(a)と回路図(b)である図5と図6を用いて説明する。図5は空きスロットが存在しない場合を、図6は空きスロットが存在する場合を示している。
主伝送線路としてのコマンド及びアドレスバス30はMC1から引き出され最遠端で抵抗61により整合終端されている。コマンド及びアドレス信号は、MC1と各レジスタ2間において、方向性結合器70とコネクタ50を介して転送される。副伝送線路としてのコマンド及びアドレスバス31は、MC1に対して前方側がすべて抵抗62で整合終端されている。ここで前方とは主伝送線路を信号が流れる向きに対して言っている。図6(b)の空いている第3スロットでは、副伝送線路としてのコマンド及びアドレスバスは、終端抵抗62の反対側がコネクタ50において開放端となっている。しかし、これはスロットが空いていない場合でもレジスタ2の入力部は終端されていないので実効的に開放端であり、状態としては変わらない。同様にデータバスもXTLの転送方式であるため、スロットに空きが存在する場合でも他のスロットに影響が及ばない。
以上の様に、第2の実施例においては、空きスロットが存在する場合においても、特別な制御や部品を必要としない。しかも前述の様に、モジュールやコネクタの端子数を第1の従来例と同じに出来るなどの理由により、前記第1の実施例よりもメモリシステムのデータ転送の高速化が可能なメモリシステムを安価に構築することが出来る。さらに、このメモリシステムにおいては、ボード上の主伝送線路とモジュール上の副伝送線路が方向性結合器によって直流的に分離されているため、システムの動作中にモジュールを抜き差しして入れ替えや追加が行える、いわゆる活線挿抜が可能である。
第3の実施例を、図7の構成図を用いて説明する。第3の実施例において、コマンド及びアドレスバス30の信号は一対一転送(Point to Point、以下で、P2Pと記す)の方式が取られる。30はMC1からモジュール20上第1のレジスタ2へ複数の一対一配線で接続され、さらに各レジスタ2間も同様に複数の一対一配線で接続される。
さて、上記のデータバス40の転送方式はXTLに相当している一方、コマンド及びアドレスバス30の転送方式は上記の様にP2Pである。P2Pは、前述したSSTL、SLT、XTLの内で最もデータの転送速度を高速化することが可能な転送方式である。なぜなら、XTLの方式においても信号の減衰が生じるが、P2Pの方式ではほとんど信号の減衰が起こらないからである。つまりXTLにおいて、方向性結合器で主結合線路から副結合線路への信号が伝送されるということは、エネルギーの保存則から言えば、主伝送線路上を伝播する信号がエネルギーを失うことを意味するので、複数の方向性結合器を通過するごとに信号が少しずつ減衰するのに対し、P2Pでは高周波信号における伝送配線の表皮抵抗やボードを構成する誘電体による誘電損失による不可避の要因を除いては信号の減衰がほとんど起こらない。
このため、第3の実施例においては、コマンド及びアドレスバス30のデータ転送速度はデータバス40のデータ転送速度よりも原理的には高速化が可能である。しかし、メモリシステムとしてのデータ転送速度は、結局、XTLの転送方式が取られているデータバス40のデータ転送速度によって律速されるため、前記第2の実施例でのメモリシステムと同じデータ転送速度までしか高速化することが出来ない。ところで、モジュールおよびコネクタの端子数は、前記第1の実施例と同様の理由により、前記第1の従来例の端子数よりも約2割程度増えることになるが、この程度の増加はほとんど問題にならない。
次に、本実施例において、空きスロットが存在する場合を、図7に対応するコマンド及びアドレスバスに関する側面図(a)と回路図(b)である図8と図9を用いて説明する。図8は空きスロットが存在しない場合を、図9は空きスロットが存在する場合を示している。
コマンド及びアドレスバス30はMC1から引き出され、P2Pで第1のレジスタ2に接続される。この時、コマンド及びアドレスバス30は、レジスタ2のレシーバ4の近傍あるいはレジスタ内部で抵抗61により整合終端される。第1のレジスタ2は従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能だけでなく、MCから出力された信号を受け、それを第2のレジスタ2へとバッファリングする機能も備えている。なお図では簡単のため、レジスタから各メモリへのドライバは図示されていない。そして第2のレジスタ以降のレジスタも同様に、従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能だけでなく、前段のレジスタから出力された信号を受け、それを後段のレジスタへとバッファリングする機能を備えている。
図9(b)の様に空きスロットが存在する場合、メモリを搭載したモジュールはMC1から近い順に挿入される必要がある。また、MCから最遠端に縦続接続されるレジスタにおいては、後段のレジスタへとバッファリングする上記の機能が活性化されないように制御される。
以上の様に、第3の実施例においては、空きスロットが存在する場合にはメモリを搭載したモジュールはMC1から近い順に挿入される必要があるが、前記第2の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムを構築することが出来る。
第4の実施例を、図10の構成図を用いて説明する。第4の実施例においては、前記第3の実施例と同様に、コマンド及びアドレスバス30はP2Pの方式が取られるが、レジスタがモジュール20上ではなくボード100上に搭載されている点が異なる。
さて、上記のデータバス40の転送方式はXTLに相当している一方、コマンド及びアドレスバス30の転送方式は第3の実施例と同様にP2Pである。このため、第4の実施例においても、コマンド及びアドレスバス30のデータ転送速度はデータバス40のデータ転送速度よりも原理的には高速化が可能である。しかし、前記第3の従来例と同じ理由により、前記第2の実施例でのメモリシステムと同じデータ転送速度までしか高速化することが出来ない。ところで、第4の実施例では前記第3の実施例とは異なり、コマンド及びアドレス信号はモジュールにおいて導入されるだけで良く導出される必要がないので、モジュールおよびコネクタにおける端子数は、前記第1の従来例の端子数と同じに出来る。
次に、本実施例において、空きスロットが存在する場合を、図10に対応するコマンド及びアドレスバスに関する側面図(a)と回路図(b)である図11と図12を用いて説明する。図11は空きスロットが存在しない場合を、図12は空きスロットが存在する場合を示している。
コマンド及びアドレスバス30はMC1から引き出され、P2Pで第1のレジスタ2に接続される。この時、コマンド及びアドレスバス30は、レジスタ2のレシーバ4の近傍あるいはレジスタ内部で抵抗61により整合終端される。第1のレジスタ2は従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能だけでなく、MCから出力された信号を受け、それを第2のレジスタ2へとバッファリングする機能も備えている。そして第2のレジスタ以降のレジスタも同様に、従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能だけでなく、前段のレジスタから出力された信号を受け、それを後段のレジスタへとバッファリングする機能を備えている。図12(b)の様に空きスロットが存在する場合、前記第3の実施例とは異なり、メモリを搭載したモジュールはMC1から近い順に挿入される必要がない。なぜなら、レジスタ間はモジュールを介してではなく、ボード100上でP2Pに接続されているからである。ただし、MCから最遠端に縦続接続されるレジスタにおいては、後段のレジスタへとバッファリングする上記の機能が活性化されない様に制御される。また、空きスロットに対するレジスタにおいては、従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能が活性化されない様に制御される。
以上の様に、第4の実施例においては、空きスロットが存在する場合においても、特別な部品を必要とせず、モジュールやコネクタの端子数を第1の従来例と同じに出来るなどの理由により、前記第2の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムを安価に構築することが出来る。
第5の実施例は、前記第1の実施例と同様にデータバスにXTLを、コマンド及びアドレスバスにSLTを用いる点では同じであるが、コマンド及びアドレスバスの終端方法が異なる。
第5の実施例において、空きスロットが存在する場合を、図1に対応するコマンド及びアドレスバスに関する側面図(a)と回路図(b)である図13と図14を用いて説明する。図13は空きスロットが存在しない場合を、図14は空きスロットが存在する場合を示している。
コマンド及びアドレスバス30はMC1から引き出され、終端専用モジュール22において整合終端されている。この時、終端抵抗61は終端専用モジュール22上のレジスタ2の近傍に搭載されても良いし、終端専用モジュール22で示されている様に、バス配線の終端に搭載されても良い。終端専用モジュール22内のコマンド及びアドレスバス30の配線は、通常のモジュール20と同じであっても構わないが、その場合、終端抵抗の搭載位置によっては一部の配線が冗長になるため、理想的な整合終端とならない。このため、終端専用モジュール内のコマンド及びアドレスバスの配線は、終端専用モジュール22で示されている様に、終端抵抗と接続されている以降の冗長な配線部は取り除かれている方が、信号品質的には有利である。さて第5の実施例においては、終端専用モジュール22が設けられたことから、空きスロットが存在する場合には、前記第1の実施例の様なダミーモジュールが不要になった代わりに、通常のモジュールがMC1から近い順に挿入され、その最終スロットの次スロットに終端専用モジュール22が挿入される必要がある。
以上の様に、第5の実施例においては、前記第1の実施例の様な特別なダミー・メモリモジュールが不要になるため、従来よりデータ転送の高速化が可能なメモリシステムを前記第1の従来例よりも安価に構築することが出来る。
第6の実施例は、前記第1の実施例と同様にデータ信号にXTLを、コマンド及びアドレス信号にSLTを用いる点では同じであるが、コマンド及びアドレス信号の終端方法が異なる。
第6の実施例において、空きスロットが存在する場合を、図1に対応するコマンド及びアドレスバスに関する側面図(a)と回路図(b)である図15と図16を用いて説明する。図15は空きスロットが存在しない場合を、図16は空きスロットが存在する場合を示している。
コマンド及びアドレスバス30はMC1から引き出され、MC1と接続されている最後尾のモジュール20上のレジスタ2内部に搭載された能動抵抗素子63によって整合終端されている。この能動抵抗素子63は、MC1から最遠端のレジスタ2内部のものだけが活性化され、他のレジスタ内部の能動抵抗素子は活性化されない様に制御される。なお、これらの活性化されないレジスタ内部の能動抵抗素子は、図15(b)と図16(b)に点線で図示されている。さて第6の実施例においては、空きスロットが存在する場合には、前記第1の実施例の様なダミーモジュールが不要になった代わりに、通常のモジュールがMC1から近い順に挿入される必要がある。また本実施例では、MC1と接続されている最後尾のモジュールにおいては、レジスタ2から先の一部の配線が冗長になるため、理想的な整合終端とならない。そこで、この冗長な配線部を取り除いた終端専用モジュールを設けることによって、さらに信号品質を向上させることも可能である。
以上の様に、第6の実施例においては、前記第1の実施例の様な特別なダミー・メモリモジュールが不要になるだけではなく、さらにレジスタ2内部に能動抵抗素子63が設けられたことにより、前記第5の実施例の様な終端専用モジュールも不要になるため、従来よりデータ転送の高速化が可能なメモリシステムを前記第5の実施例よりも安価に構築することが出来る。
第7の実施例を、図17の構成図を用いて説明する。第7の実施例は、第1の実施例と同様にデータバスにXTLを、コマンド及びアドレスバスにSLTを用いる点では同じであるが、MCとレジスタ間のコマンド及びアドレスバスのデータ転送速度が従来の2倍にされている点が異なる。従来のDDRメモリシステムにおいては、コマンド及びアドレスバスのデータ転送速度は、データバスの転送速度の1/2であるが、このデータ転送速度はメモリにおいて成立していれば良く、MCとレジスタ間のコマンド及びアドレスバスのデータ転送速度は、従来より高速化されていても問題ない。この時、MC1は図18(a)に示す様に、コマンド及びアドレス信号30を従来の2倍に多重化(MUX)する機能を有し、各モジュール上のレジスタ2は図18(b)に示す様に、多重化されたコマンド及びアドレス信号を逆多重化(DEMUX)して、従来のデータ転送速度のコマンド及びアドレス信号を各メモリへ転送する機能を有する。なお本実施例では図17に示す様に、前記第1の実施例と比べて、コマンド及びアドレスバス30の配線数を最少で1/2、すなわちモジュールおよびコネクタの総端子数を、前記第1の従来例とほぼ同数とすることが可能である。
この多重化(MUX)および逆多重化(DEMUX)の機能は、例えば図19示すように、2:1マルチプレクサ7や1:2デマルチプレクサ8を用いることによって実現することが出来る。さらに、削減されたコマンド及びアドレスのバスの配線数に相当する数の出力部がMCにおいて不要となるため、MCのボール数およびチップ面積が削減されるのでMCの製造コストを削減することが出来る。さらにこの時、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。
以上の様に、第7の実施例においては、前記第1の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムをより安価に構築することが出来る。
第8の実施例を、図20の構成図を用いて説明する。第8の実施例は、前記第2の実施例と同様にデータバスにXTLを、コマンド及びアドレスバスにもXTLを用いる点では同じであるが、コマンド及びアドレスバスのデータ転送速度が従来の2倍にされている点が異なる。つまりデータバスとコマンド及びアドレスバスが共に同じデータ転送速度にされるが、両方とも同じ転送方式であるから、原理的には信号品質を同程度にすることが可能である。この時、MC1は、コマンド及びアドレス信号30を従来の2倍に多重化する機能を有し、各モジュール上のレジスタ2は、多重化されたコマンド及びアドレス信号を逆多重化して、従来のデータ転送速度のコマンド及びアドレス信号を各メモリへ転送する機能を有する。この多重化および逆多重化の機能は、例えば前記の図19示した様な、2:1マルチプレクサ7や1:2デマルチプレクサ8を用いることによって実現することが出来るが、レジスタ2のレシーバには、XTLによって転送されたRTZ信号を受信して元のNRZ信号に復元するための前記の図28で示した回路も必要である。本実施例では図20に示す様に、第2の実施例と比べて、コマンド及びアドレスバス30の配線数を最少で1/2、すなわちモジュールおよびコネクタの総端子数を、前記第1の従来例よりも削減することが可能である。また前記第7の実施例と同様に、削減されたコマンド及びアドレスのバスの配線数に相当する数の出力部がMCにおいて不要となるため、MCのボール数およびチップ面積が削減されるのでMCの製造コストを削減することが出来る。さらにこの時、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。
以上の様に、第8の実施例においては、前記第2の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムをより安価に構築することが出来る。
第9の実施例を、図21の構成図を用いて説明する。第9の実施例は、第3の実施例と同様にデータバスにXTLを、コマンド及びアドレスバスにP2Pを用いる点では同じであるが、コマンド及びアドレスバスのデータ転送速度が従来の2倍あるいは4倍にされている点が異なる。P2Pという転送方式は、XLTよりも高速転送が可能であり、P2Pで従来の4倍のデータ転送速度とした場合でも、従来の2倍のデータ転送速度としたXLTと同等の信号品質を確保出来る可能性がある。この時、MC1は、コマンド及びアドレス信号30を従来の2倍あるいは4倍に多重化する機能を有し、各モジュール上のレジスタ2は、多重化されたコマンド及びアドレス信号を逆多重化して、従来のデータ転送速度のコマンド及びアドレス信号を各メモリへ転送する機能を有する。この多重化および逆多重化の機能は、前述の例えば前記の図19示した様な、2:1マルチプレクサ7や1:2デマルチプレクサ8や、それらを組み合わせた図22に示す様な、4:1マルチプレクサ(a)や1:4デマルチプレクサ(b)を用いることによって実現することが出来る。本実施例では図21に示す様に、前記第3の実施例と比べて、コマンド及びアドレスバス30の配線数を最少で1/2あるいは1/4に削減することが出来る。すなわちモジュールおよびコネクタの総端子数を、前記第1の実施例のほぼ同数以下とすることが可能である。また前記第8の実施例と同様に、削減されたコマンド及びアドレスのバスの配線数に相当する数の出力部がMCにおいて不要となるため、MCのボール数およびチップ面積が削減されるのでMCの製造コストを削減することが出来る。さらにこの時、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。
以上の様に、第9の実施例においては、前記第2の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムをより安価に構築することが出来る。
第10の実施例を、図23の構成図を用いて説明する。第10の実施例は、前記第4の実施例と同様にデータバスにXTLを、コマンド及びアドレスバスにP2Pを用いる点では同じであるが、コマンド及びアドレス信号のデータ転送速度が従来の2倍あるいは4倍にされている点が異なる。また前記第9の実施例と異なる点は、レジスタ2の搭載場所がそれぞれモジュール20とボード100であるという点である。
本実施例では図23に示す様に、前記第9の実施例と同様に、コマンド及びアドレスバス30の配線数を最少で1/2あるいは1/4に削減することが出来るので、削減されたコマンド及びアドレスのバスの配線数に相当する数の出力部がMCにおいて不要となるため、MCのボール数およびチップ面積が削減されるのでMCの製造コストを削減することが出来る。さらにこの時、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。一方、モジュールおよびコネクタの総端子数は、レジスタ2とメモリ10間のコマンド及びアドレスバスの転送速度は従来通りとするため、総端子数に関しては、前記第1の従来例と同数である。
以上の様に、第10の実施例においては、前記第2の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムをより安価に構築することが出来る。
以上の実施例では、方向性結合器がボード内の転送線路として構成されている場合について述べたが、一部あるいは全ての方向性結合器を部品の形態で搭載している例についても容易に適用することが出来る。
また上記実施例では、方向性結合器がボードに搭載されている場合について述べたが、一部あるいは全ての方向性結合器がモジュールに搭載された例についても容易に適用できよう。さらに以上の実施例で示されている以外の、コマンド及びアドレスバスの転送速度を従来の2倍あるいは4倍とする組み合わせの実施例についても容易に適応可能である。
更に、前述した図18を参照した好ましい実施例に対して、更に一般的に、データ信号における第1のデータ転送速度に対して、メモリコントローラでコマンド及びアドレス信号を多重化して、レジスタへ転送されるコマンド及びアドレス信号における第2のデータ転送速度を、第1のデータ転送速度と同じかあるいはn倍にし、レジスタにおいて逆多重化して、レジスタから複数のメモリへ転送されるコマンド及びアドレス信号の第3のデータ転送速度を第1のデータ転送速度の1/nとすることも可能である。これは、図18、図19に示す例において、n:1マルチプレクサ及び1:nデマルチプレクサを用いることにより容易に構成できる。但しここで、nは整数である。
従来のメモリシステムのデータ転送速度を律速しているバスについて、それらのデータ転送速度を高速化することが出来るので、従来に比べてデータ転送の高速化が可能なメモリシステムを実現出来る。またMCとレジスタ間のコマンド及びアドレスバスのデータ転送速度を従来の2倍あるいは4倍に高速化し、それらの配線数を削減することによって、従来に比べてデータ転送の高速化が図れ、かつ安価なメモリシステムが得られる。
Claims (4)
- メモリコントローラを有するボードに複数個搭載されてメモリシステムを構成するためのメモリモジュールであって、
複数のメモリと、
方向性結合器により直流的に分離されかつ交流的に接続された主伝送線路及び副伝送線路を介して、前記メモリコントローラとの間でデータの授受を行う手段と、
前記メモリコントローラから発せられたコマンド及びアドレス信号を、前記メモリコントローラもしくは他のメモリモジュールとの1対1接続を介して受信し、前記複数のメモリに供給するとともに、該コマンド及びアドレス信号を別の1対1接続を介して次のメモリモジュールに伝達するレジスタと備えることを特徴とするメモリモジュール。 - 前記レジスタの内部または外部近傍には、前記コマンド及びアドレス信号の受端部を整合終端する抵抗素子を有し、さらに前記レジスタは、入力された前記コマンド及びアドレス信号を1対1接続されている他のメモリモジュールのレジスタへ転送する第1の機能を有し、前記メモリコントローラから最遠端に縦続接続されたレジスタにおいては前記第1の機能を停止する手段を有することを特徴とする請求項1記載のメモリモジュール。
- メモリコントローラを有するボードに複数個搭載されてメモリシステムを構成するためのメモリモジュールであって、
複数のメモリと、
方向性結合器により直流的に分離されかつ交流的に接続された主伝送線路及び副伝送線路を介して、前記メモリコントローラとの間でデータの授受を行う手段と、
前記メモリコントローラから発せられたコマンド及びアドレス信号を、前記メモリコントローラから直接、もしくは他のメモリモジュールを介して受け、かつ別のメモリモジュールに転送するための配線と、該配線で受けたコマンドおよびアドレス信号を前記複数のメモリに供給する手段とを有するレジスタとを備え、
該メモリモジュールが前記ボードに複数個搭載されることにより、前記メモリコントローラから発せられた前記コマンド及びアドレス信号が伝送される一筆書きの信号線が形成され、かつ、
前記レジスタの内部に、前記一筆書きの信号線を終端するための終端抵抗が能動素子として搭載され、該能動素子は、当該メモリモジュールが前記ボードに搭載されたメモリモジュール配列中で前記メモリコントローラから最遠端であった場合に活性化されることを特徴とするメモリモジュール。 - 複数のメモリを搭載したメモリモジュールと、メモリバスを介して前記メモリモジュールに接続されるメモリコントローラを有し、該バスを介してコマンド及びアドレス信号、ならびにデータ信号を転送するメモリシステムであって、
方向性結合器により直流的に分離されかつ交流的に接続された主伝送線路及び副伝送線路を用い、前記メモリコントローラとメモリモジュールとの間でデータ信号を転送する第1のバス接続路と、
前記メモリコントローラとメモリモジュールとの間で、直流的かつ交流的に接続された配線によりコマンド及びアドレス信号を転送する第2のバス接続路と、
前記第2のバス接続路を介して転送されるコマンド及びアドレス信号を前記複数のメモリに供給するためのレジスタとを備え、
前記メモリコントローラには、前記コマンド及びアドレス信号を多重化して前記第2のバス接続路に伝送させる手段を備え、
前記メモリモジュールには、前記第2のバス接続路上のコマンド及びアドレス信号を逆多重化して前記複数のメモリに供給する手段を備え、
もって前記第2のバス接続路におけるデータ転送速度を前記第1のバス接続路におけるデータ転送速度と同じ、もしくはそのn倍としたことを特徴とするメモリシステム。
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