JP4410676B2 - 方向性結合式バスシステム - Google Patents
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Description
本発明は情報処理装置におけるマルチプロセッサやメモリ等の素子間（たとえばＣＭＯＳ等により構成されたデジタル回路間またはその機能ブロック間）の信号伝送技術に関し、特に、複数の素子が同一の伝送線路に接続されたバスにおけるデータ転送の高速化技術に関するものである。特に、メモリコントローラと複数のメモリモジュールとを接続するバスを用いるシステムに関する。
メモリコントローラ（以下で、ＭＣと記す）と終端抵抗とをつなぐ伝送線路上に複数のデバイスが接続されたメモリシステムにおいて、ＭＣとメモリ間で双方向に転送されるデータ信号が、クロック周波数の２倍のデータ転送速度を持つＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）を用いたメモリシステムがある。以下では、このメモリシステムをＤＤＲメモリシステムと呼ぶことにする。このＤＤＲメモリシステムでは、ＭＣからメモリへ一方向に転送される、リードやライトなどの状態を示すコマンド信号とアクセスにかかるアドレスを示すアドレス信号は、クロック周波数と同じデータ転送速度、すなわち前記データ信号の１／２のデータ転送速度を持つ。
このＤＤＲメモリシステムを実現するバス方式の一つに、ＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）と呼ばれる方式がある。図２４に、コマンド及びアドレスバスとデータバスが共にＳＳＴＬとされている場合の構成図を示す。このメモリシステムは、ボード１００と、複数のメモリ１０が搭載された複数のメモリモジュール（以下で、モジュールと略す）２０と、ボードとモジュールを接続するための複数のコネクタ５０と、メモリの制御機構を有するＭＣ１と、モジュール２０上の複数のメモリへコマンド及びアドレス信号を転送するための複数のレジスタ２と、スタブ抵抗と呼ばれる複数の抵抗素子６０と、ＭＣ１から見て伝送線路の最遠端に配置され適当な終端電圧Ｖｔｔに接続された図示されていない終端抵抗６１と、分岐を有する複数の配線からなるデータバス４０と、アドレス及びコマンドバス３０とからなるメモリバスで構成される。
なお、図２４では説明の都合上、一本のバス配線や、４枚のモジュールと各モジュール上には１個のレジスタと４個のメモリが示されているが、実際にはバス幅に応じた複数本のバス配線と、４枚に限定されないモジュールと各モジュール上には１個のレジスタと４個のメモリに限定されない複数個のデバイスがある。なお複数のメモリはモジュールの表裏に実装されても構わない。また、図２４ではレジスタを介してメモリへ信号が転送される形式のメモリモジュール、すなわちＲｅｇｉｓｔｅｒｅｄ ＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）と呼ばれるメモリモジュールが示されている。このＲｅｇｉｓｔｅｒｅｄ ＤＩＭＭには通常、モジュール２０上のレジスタ２と複数のメモリ１０へクロック信号を分配する機能を有するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）と呼ばれるデバイスが存在するが、説明の簡略化のために図示されていない。
また、このＳＳＴＬよりもバスのデータ転送速度を高速化する方式が、例えば特開２００１−２５６７７２号公報（ＵＳ出願中０９／８０３１４８）「メモリモジュール」に記載されている。この方式に対する一般的な名称はないが、本明細書においては説明の都合上、ＳＬＴ（Ｓｔｕｂ Ｌｅｓｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）と呼ぶことにする。
図２５に、コマンド及びアドレスバスとデータバスが共にＳＬＴとされている場合の構成図を示す。このメモリシステムは、ボード１００と、複数のモジュール２０と、ボード１００とモジュール２０を接続するための複数のコネクタ５０と、ＭＣ１と、モジュール２０上の複数のメモリへコマンド及びアドレス信号を転送するための複数のレジスタ２と、ＭＣ１から見て伝送線路の最遠端に配置され適当な終端電圧Ｖｔｔに接続された図示されていない終端抵抗および、分岐のない一筆書きの配線からなるデータバス４０とアドレス及びコマンドバス３０からなるメモリバスで構成される。図から明らかなように、データバス４０とアドレス及びコマンドバス３０における伝送線路は分岐を持たない。また、メモリ１０やレジスタ２のデバイス近傍において集中定数回路的にインピーダンス整合を取ることで、前記のＳＬＴよりも信号反射を大幅に抑制することが出来る。このため、ＳＬＴにおいては前記のＳＳＴＬよりもバスのデータ転送速度を高速化することが可能である。
さらに、このＳＬＴよりもバスのデータ転送速度を高速化する方式が、例えば特開平０７−１４１０７９号公報（ＵＳＰ５６３８４０２）「非接触バス」や、特開２００１−０２７９８７号公報（ＵＳ出願中０９／５６９８７６）「方向性結合式メモリシステム」に記載されている。本明細書においては説明の都合上、この転送方式をＸＴＬ（Ｃｒｏｓｓｔａｌｋ Ｔｒａｎｓｆｅｒ Ｌｏｇｉｃ）と呼ぶことにする。
図２６に、コマンド及びアドレスバスが前記のＳＳＴＬで、データバスがＸＴＬとされている場合の構成図を示す。このメモリシステムは、ボード１００と、複数のモジュール２０と、ボード１００とモジュール２０を接続するための複数のコネクタ５０と、ＭＣ１と、ＭＣ１から伸びる主伝送線路としてのデータバス４０と、そのＭＣ１から見て主伝送線路の最遠端に配置され適当な終端電圧Ｖｔｔに接続された図示されていない終端抵抗と、メモリ１０から伸びる副伝送線路としてのデータバス４１と、それらのメモリ１０から見て副伝送線路の最遠端に配置され適当な終端電圧Ｖｔｔに接続された図示されていない終端抵抗および、誘導性および容量性結合により主伝送線路と副伝送線路とを直流的に分離かつ交流的に接続させる方向性結合器７０で構成される。
なお、この構成はＸＴＬの一形態を示しているに過ぎず、ＸＴＬを実現する形態はこれに限定されるものではない。ＸＴＬにおける信号伝送の様子は、特開平０７−１４１０７９号公報「非接触バス」に記載されている通りであるが、ここで簡単に説明しておく。
ＭＣ１から出力されたデータ信号は、主伝送線路４０上を伝播して行く。信号が方向性結合器７０に達すると方向性結合器７０の働きにより、副伝送線路４１上にメモリ１０方向へ向かう後方クロストーク信号が生成される。通常、クロストークにおいては、副伝送線路４１上の終端抵抗方向へ向かう前方クロストーク信号も生成されるが、方向性結合器をストリップ・ラインで構成することにより、その前方クロストーク信号の生成を防ぐことも出来る。さて、前記の副伝送線路４１上に伝送された信号は図２７に示す様に、主伝送線路上に伝送されたＮＲＺ（Ｎｏ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号（Ａ）を微分した形状のＲＴＺ（Ｒｅｔｕｒｎ Ｔｏ Ｚｅｒｏ）信号（Ｂ）の状態で、各メモリ１０に到達する。このＲＴＺ信号はメモリ１０において、例えば図２８に示された入力回路４’により、終端電圧Ｖｔｔよりやや大きい電圧Ｖｒｅｆ１とやや小さい電圧Ｖｒｅｆ２を参照電圧とする電圧比較回路５で検出および出力され（Ｃ）、復調回路６で元のＮＲＺ信号（Ｄ）に復元される。なおメモリ１０の入力部は終端されていないため、メモリ１０に到達した信号はほぼ全反射して再び方向性結合器７０に向かう。しかしその反射波は、その先の図示されていない終端抵抗により吸収されるため、副伝送線路４１上に多重反射は起こらない。以上の説明のようにＸＴＬにおいては、主伝送線路と副伝送線路が方向性結合器を介して直流的に分離かつ交流的に接続され、分岐が存在しない各々の伝送線路が分布定数回路的にインピーダンス整合されることにより、前記のＳＳＴＬやＳＬＴに比べてバスのデータ転送の高速化が可能である。
このＤＤＲメモリシステムを実現するバス方式の一つに、ＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）と呼ばれる方式がある。図２４に、コマンド及びアドレスバスとデータバスが共にＳＳＴＬとされている場合の構成図を示す。このメモリシステムは、ボード１００と、複数のメモリ１０が搭載された複数のメモリモジュール（以下で、モジュールと略す）２０と、ボードとモジュールを接続するための複数のコネクタ５０と、メモリの制御機構を有するＭＣ１と、モジュール２０上の複数のメモリへコマンド及びアドレス信号を転送するための複数のレジスタ２と、スタブ抵抗と呼ばれる複数の抵抗素子６０と、ＭＣ１から見て伝送線路の最遠端に配置され適当な終端電圧Ｖｔｔに接続された図示されていない終端抵抗６１と、分岐を有する複数の配線からなるデータバス４０と、アドレス及びコマンドバス３０とからなるメモリバスで構成される。
なお、図２４では説明の都合上、一本のバス配線や、４枚のモジュールと各モジュール上には１個のレジスタと４個のメモリが示されているが、実際にはバス幅に応じた複数本のバス配線と、４枚に限定されないモジュールと各モジュール上には１個のレジスタと４個のメモリに限定されない複数個のデバイスがある。なお複数のメモリはモジュールの表裏に実装されても構わない。また、図２４ではレジスタを介してメモリへ信号が転送される形式のメモリモジュール、すなわちＲｅｇｉｓｔｅｒｅｄ ＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）と呼ばれるメモリモジュールが示されている。このＲｅｇｉｓｔｅｒｅｄ ＤＩＭＭには通常、モジュール２０上のレジスタ２と複数のメモリ１０へクロック信号を分配する機能を有するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）と呼ばれるデバイスが存在するが、説明の簡略化のために図示されていない。
また、このＳＳＴＬよりもバスのデータ転送速度を高速化する方式が、例えば特開２００１−２５６７７２号公報（ＵＳ出願中０９／８０３１４８）「メモリモジュール」に記載されている。この方式に対する一般的な名称はないが、本明細書においては説明の都合上、ＳＬＴ（Ｓｔｕｂ Ｌｅｓｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）と呼ぶことにする。
図２５に、コマンド及びアドレスバスとデータバスが共にＳＬＴとされている場合の構成図を示す。このメモリシステムは、ボード１００と、複数のモジュール２０と、ボード１００とモジュール２０を接続するための複数のコネクタ５０と、ＭＣ１と、モジュール２０上の複数のメモリへコマンド及びアドレス信号を転送するための複数のレジスタ２と、ＭＣ１から見て伝送線路の最遠端に配置され適当な終端電圧Ｖｔｔに接続された図示されていない終端抵抗および、分岐のない一筆書きの配線からなるデータバス４０とアドレス及びコマンドバス３０からなるメモリバスで構成される。図から明らかなように、データバス４０とアドレス及びコマンドバス３０における伝送線路は分岐を持たない。また、メモリ１０やレジスタ２のデバイス近傍において集中定数回路的にインピーダンス整合を取ることで、前記のＳＬＴよりも信号反射を大幅に抑制することが出来る。このため、ＳＬＴにおいては前記のＳＳＴＬよりもバスのデータ転送速度を高速化することが可能である。
さらに、このＳＬＴよりもバスのデータ転送速度を高速化する方式が、例えば特開平０７−１４１０７９号公報（ＵＳＰ５６３８４０２）「非接触バス」や、特開２００１−０２７９８７号公報（ＵＳ出願中０９／５６９８７６）「方向性結合式メモリシステム」に記載されている。本明細書においては説明の都合上、この転送方式をＸＴＬ（Ｃｒｏｓｓｔａｌｋ Ｔｒａｎｓｆｅｒ Ｌｏｇｉｃ）と呼ぶことにする。
図２６に、コマンド及びアドレスバスが前記のＳＳＴＬで、データバスがＸＴＬとされている場合の構成図を示す。このメモリシステムは、ボード１００と、複数のモジュール２０と、ボード１００とモジュール２０を接続するための複数のコネクタ５０と、ＭＣ１と、ＭＣ１から伸びる主伝送線路としてのデータバス４０と、そのＭＣ１から見て主伝送線路の最遠端に配置され適当な終端電圧Ｖｔｔに接続された図示されていない終端抵抗と、メモリ１０から伸びる副伝送線路としてのデータバス４１と、それらのメモリ１０から見て副伝送線路の最遠端に配置され適当な終端電圧Ｖｔｔに接続された図示されていない終端抵抗および、誘導性および容量性結合により主伝送線路と副伝送線路とを直流的に分離かつ交流的に接続させる方向性結合器７０で構成される。
なお、この構成はＸＴＬの一形態を示しているに過ぎず、ＸＴＬを実現する形態はこれに限定されるものではない。ＸＴＬにおける信号伝送の様子は、特開平０７−１４１０７９号公報「非接触バス」に記載されている通りであるが、ここで簡単に説明しておく。
ＭＣ１から出力されたデータ信号は、主伝送線路４０上を伝播して行く。信号が方向性結合器７０に達すると方向性結合器７０の働きにより、副伝送線路４１上にメモリ１０方向へ向かう後方クロストーク信号が生成される。通常、クロストークにおいては、副伝送線路４１上の終端抵抗方向へ向かう前方クロストーク信号も生成されるが、方向性結合器をストリップ・ラインで構成することにより、その前方クロストーク信号の生成を防ぐことも出来る。さて、前記の副伝送線路４１上に伝送された信号は図２７に示す様に、主伝送線路上に伝送されたＮＲＺ（Ｎｏ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号（Ａ）を微分した形状のＲＴＺ（Ｒｅｔｕｒｎ Ｔｏ Ｚｅｒｏ）信号（Ｂ）の状態で、各メモリ１０に到達する。このＲＴＺ信号はメモリ１０において、例えば図２８に示された入力回路４’により、終端電圧Ｖｔｔよりやや大きい電圧Ｖｒｅｆ１とやや小さい電圧Ｖｒｅｆ２を参照電圧とする電圧比較回路５で検出および出力され（Ｃ）、復調回路６で元のＮＲＺ信号（Ｄ）に復元される。なおメモリ１０の入力部は終端されていないため、メモリ１０に到達した信号はほぼ全反射して再び方向性結合器７０に向かう。しかしその反射波は、その先の図示されていない終端抵抗により吸収されるため、副伝送線路４１上に多重反射は起こらない。以上の説明のようにＸＴＬにおいては、主伝送線路と副伝送線路が方向性結合器を介して直流的に分離かつ交流的に接続され、分岐が存在しない各々の伝送線路が分布定数回路的にインピーダンス整合されることにより、前記のＳＳＴＬやＳＬＴに比べてバスのデータ転送の高速化が可能である。
第１の従来例では、ＳＳＴＬによる転送方式のため、伝送線路の各分岐点では分岐配線と分岐によるインピーダンス不整合のために信号の反射が起こる。スタブ抵抗は、それらの点での信号の反射を押さえるために設置されているが、信号周波数の増大に伴い反射の抑制が困難となり、信号の多重反射が原因となって信号品質が悪化してデータ転送速度の高速化が制限されるという問題があった。一方、第２の従来例ではＳＬＴによる転送方式のため、ＳＳＴＬの様な分岐が伝送線路に存在しないので、ＳＳＴＬの場合よりも信号品質を改善することが出来る。しかし、伝送線路に分岐は存在しないものの、集中定数回路的にインピーダンス整合が取られている領域を分布定数回路的に取り扱う必要が出てくる周波数領域の信号に対しては、インピーダンスの不整合が生じることなどにより、このＳＬＴを用いてもデータ転送速度の高速化が制限されるという問題があった。さらに、第３の従来例では、データバスにおいてはＸＴＬによる転送方式が取られているので、前記のＳＳＴＬやＳＬＴに比べてバスのデータ転送の高速化が可能であるが、コマンド及びアドレスバスにおいてはＳＳＴＬによる転送方式が取られているため、これがメモリシステムのデータ転送速度を律速してしまうという問題があった。以上をまとめると、第１の従来例においては、コマンド及びアドレスバスとデータバスの両方のデータ転送速度がＳＳＴＬの転送方式によって制限され、第２の従来例においては、データバスのデータ転送速度がＳＬＴの転送方式によって制限され、第３の従来例においては、コマンド及びアドレスバスのデータ転送速度がＳＳＴＬの転送方式によって制限されることにより、メモリシステム全体のデータ転送の高速化が律速されてしまうという問題があった。
本発明の目的は、データ転送の高速化が可能なメモリシステムを提供することである。
本発明の他の目的は、メモリコントローラとレジスタ間のコマンド及びアドレスバスの配線数を削減することによって、データ転送の高速化が可能なメモリシステムを安価に提供することである。
上記の目的を達成するために本発明は、データバスは、方向性結合器を介して直流的に分離かつ交流的に接続された主伝送線路と副伝送線路による転送方式とし、コマンド及びアドレスバスは、ＭＣ（メモリコントローラ）とメモリ間にレジスタを有し、レジスタを介して複数のメモリへ信号を転送することを特徴とする。
上記コマンド及びアドレスバスの転送に関する好ましい例（第１の例）では、ＭＣとレジスタ間が分岐のない一筆書きの配線により接続される。これにより、コマンド及びアドレスバスに関してはＳＳＴＬによるデータ転送速度の律速が起こらず、またデータバスに関してはＳＬＴによるデータ転送速度の律速が起こらない。このため、従来よりもデータ転送の高速化が可能なメモリシステムを構築することが出来る。
また、上記コマンド及びアドレスバスの転送に関する好ましい例（第２の例）では、方向性結合器を介して直流的に分離かつ交流的に接続された主伝送線路と副伝送線路により信号を転送するものである。これにより、上記第１の例による転送方式を用いた場合よりもメモリシステムのデータ転送の高速化が可能となる。
さらに、上記コマンド及びアドレスバスの転送に関する好ましい例（第３の例）では、ＭＣと第１のレジスタ間が、分岐のない複数の配線により一対一に接続され、また第１のレジスタ以降のレジスタ間も同様に分岐のない複数の配線により一対一に接続されて信号が転送され、それらのレジスタがボードまたはモジュールに搭載され、そのレジスタを介して複数のメモリへ信号を転送するものである。これにより、コマンド及びアドレスバスに関しては、上記第２の例による転送方式を用いた場合よりもデータ転送の高速化が可能である。尚この場合にはデータバスのデータ転送速度によってメモリシステム全体のデータ転送速度が律速されることになる。つまりメモリシステムのデータ転送速度としては、上記第２の例による転送方式の場合と同じであり、上記第１の例の転送方式を用いた場合よりもメモリシステムのデータ転送の高速化が可能である。
また、本発明の他の目的を達成するために、データバスは、方向性結合器を介して直流的に分離かつ交流的に接続された主伝送線路と副伝送線路による転送方式とされ、コマンド及びアドレスバスは、ＭＣとメモリ間にレジスタを有し、レジスタを介して複数のメモリへ信号を転送する構成とし、さらにデータバスにおけるデータ信号の転送速度（第１のデータ転送速度）に対して、ＭＣにおいてコマンド及びアドレス信号を多重化（ＭＵＸ）することにより、レジスタへ転送されるコマンド及びアドレス信号における第２のデータ転送速度を、第１のデータ転送速度と同じかあるいは２倍に高速化し、レジスタにおいて逆多重化（ＤＥＭＵＸ）することにより、レジスタから複数のメモリへ転送されるコマンド及びアドレス信号の第３のデータ転送速度を、第１のデータ転送速度の１／２とするように構成することを特徴とする。これにより、ボード上におけるコマンド及びアドレスバスの配線数を最少で、１／２あるいは１／４に削減することが可能となる。この場合、削減された配線数に相当する数の出力部がＭＣにおいて不要となるため、ＭＣのボール数およびチップ面積が削減されるのでＭＣの製造コストを削減することが出来る。さらに、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。
本発明の目的は、データ転送の高速化が可能なメモリシステムを提供することである。
本発明の他の目的は、メモリコントローラとレジスタ間のコマンド及びアドレスバスの配線数を削減することによって、データ転送の高速化が可能なメモリシステムを安価に提供することである。
上記の目的を達成するために本発明は、データバスは、方向性結合器を介して直流的に分離かつ交流的に接続された主伝送線路と副伝送線路による転送方式とし、コマンド及びアドレスバスは、ＭＣ（メモリコントローラ）とメモリ間にレジスタを有し、レジスタを介して複数のメモリへ信号を転送することを特徴とする。
上記コマンド及びアドレスバスの転送に関する好ましい例（第１の例）では、ＭＣとレジスタ間が分岐のない一筆書きの配線により接続される。これにより、コマンド及びアドレスバスに関してはＳＳＴＬによるデータ転送速度の律速が起こらず、またデータバスに関してはＳＬＴによるデータ転送速度の律速が起こらない。このため、従来よりもデータ転送の高速化が可能なメモリシステムを構築することが出来る。
また、上記コマンド及びアドレスバスの転送に関する好ましい例（第２の例）では、方向性結合器を介して直流的に分離かつ交流的に接続された主伝送線路と副伝送線路により信号を転送するものである。これにより、上記第１の例による転送方式を用いた場合よりもメモリシステムのデータ転送の高速化が可能となる。
さらに、上記コマンド及びアドレスバスの転送に関する好ましい例（第３の例）では、ＭＣと第１のレジスタ間が、分岐のない複数の配線により一対一に接続され、また第１のレジスタ以降のレジスタ間も同様に分岐のない複数の配線により一対一に接続されて信号が転送され、それらのレジスタがボードまたはモジュールに搭載され、そのレジスタを介して複数のメモリへ信号を転送するものである。これにより、コマンド及びアドレスバスに関しては、上記第２の例による転送方式を用いた場合よりもデータ転送の高速化が可能である。尚この場合にはデータバスのデータ転送速度によってメモリシステム全体のデータ転送速度が律速されることになる。つまりメモリシステムのデータ転送速度としては、上記第２の例による転送方式の場合と同じであり、上記第１の例の転送方式を用いた場合よりもメモリシステムのデータ転送の高速化が可能である。
また、本発明の他の目的を達成するために、データバスは、方向性結合器を介して直流的に分離かつ交流的に接続された主伝送線路と副伝送線路による転送方式とされ、コマンド及びアドレスバスは、ＭＣとメモリ間にレジスタを有し、レジスタを介して複数のメモリへ信号を転送する構成とし、さらにデータバスにおけるデータ信号の転送速度（第１のデータ転送速度）に対して、ＭＣにおいてコマンド及びアドレス信号を多重化（ＭＵＸ）することにより、レジスタへ転送されるコマンド及びアドレス信号における第２のデータ転送速度を、第１のデータ転送速度と同じかあるいは２倍に高速化し、レジスタにおいて逆多重化（ＤＥＭＵＸ）することにより、レジスタから複数のメモリへ転送されるコマンド及びアドレス信号の第３のデータ転送速度を、第１のデータ転送速度の１／２とするように構成することを特徴とする。これにより、ボード上におけるコマンド及びアドレスバスの配線数を最少で、１／２あるいは１／４に削減することが可能となる。この場合、削減された配線数に相当する数の出力部がＭＣにおいて不要となるため、ＭＣのボール数およびチップ面積が削減されるのでＭＣの製造コストを削減することが出来る。さらに、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。
図１は、第１の実施例によるメモリバスシステムの構成を示す図である。
図２は、第１の実施例によるメモリバスシステムで、空きスロットが無い場合の側面図（ａ）及び回路図（ｂ）である。
図３は、第１の実施例で空きスロットが有る場合の側面図（ａ）及び回路図（ｂ）である。
図４は、第２の実施例によるメモリバスシステムの構成を示す図である。
図５は、第２の実施例で空きスロットが無い場合の側面図（ａ）及び回路図（ｂ）である。
図６は、第２の実施例で空きスロットが有る場合の側面図（ａ）及び回路図（ｂ）である。
図７は、第３の実施例によるメモリバスシステムの構成を示す図である。
図８は、第３の実施例で空きスロットが無い場合の側面図（ａ）及び回路図（ｂ）である。
図９は、第３の実施例で空きスロットが有る場合の側面図（ａ）及び回路図（ｂ）である。
図１０は、第４の実施例によるメモリバスシステムの構成を示す図である。
図１１は、第４の実施例で空きスロットが無い場合の側面図（ａ）及び回路図（ｂ）である。
図１２は、第４の実施例で空きスロットが有る場合の側面図（ａ）及び回路図（ｂ）である。
図１３は、第５の実施例で空きスロットが無い場合の側面図（ａ）及び回路図（ｂ）である。
図１４は、第５の実施例で空きスロットが有る場合の側面図（ａ）及び回路図（ｂ）である。
図１５は、第６の実施例で空きスロットが無い場合の側面図（ａ）及び回路図（ｂ）である。
図１６は、第６の実施例で空きスロットが有る場合の側面図（ａ）及び回路図（ｂ）である。
図１７は、第７の実施例によるメモリバスシステムの構成を示す図である。
図１８は、信号の多重化および逆多重化を説明する図である。
図１９は、信号の２：１多重化および１：２逆多重化の回路図である。
図２０は、第８の実施例によるメモリバスシステムの構成を示す図である。
図２１は、第９の実施例によるメモリバスシステムの構成を示す図である。
図２２は、信号の４：１多重化および１：４逆多重化の回路図である。
図２３は、第９の実施例によるメモリバスシステムの構成を示す図である。
図２４は、第１の従来例におけるメモリバスシステムを示す図である。
図２５は、第２の従来例におけるメモリバスシステムを示す図である。
図２６は、第３の従来例におけるメモリバスシステムを示す図である。
図２７は、方向性結合器を伝送される信号を示す図である。
図２８は、ＲＴＺ信号用レシーバを示す図である。
図２は、第１の実施例によるメモリバスシステムで、空きスロットが無い場合の側面図（ａ）及び回路図（ｂ）である。
図３は、第１の実施例で空きスロットが有る場合の側面図（ａ）及び回路図（ｂ）である。
図４は、第２の実施例によるメモリバスシステムの構成を示す図である。
図５は、第２の実施例で空きスロットが無い場合の側面図（ａ）及び回路図（ｂ）である。
図６は、第２の実施例で空きスロットが有る場合の側面図（ａ）及び回路図（ｂ）である。
図７は、第３の実施例によるメモリバスシステムの構成を示す図である。
図８は、第３の実施例で空きスロットが無い場合の側面図（ａ）及び回路図（ｂ）である。
図９は、第３の実施例で空きスロットが有る場合の側面図（ａ）及び回路図（ｂ）である。
図１０は、第４の実施例によるメモリバスシステムの構成を示す図である。
図１１は、第４の実施例で空きスロットが無い場合の側面図（ａ）及び回路図（ｂ）である。
図１２は、第４の実施例で空きスロットが有る場合の側面図（ａ）及び回路図（ｂ）である。
図１３は、第５の実施例で空きスロットが無い場合の側面図（ａ）及び回路図（ｂ）である。
図１４は、第５の実施例で空きスロットが有る場合の側面図（ａ）及び回路図（ｂ）である。
図１５は、第６の実施例で空きスロットが無い場合の側面図（ａ）及び回路図（ｂ）である。
図１６は、第６の実施例で空きスロットが有る場合の側面図（ａ）及び回路図（ｂ）である。
図１７は、第７の実施例によるメモリバスシステムの構成を示す図である。
図１８は、信号の多重化および逆多重化を説明する図である。
図１９は、信号の２：１多重化および１：２逆多重化の回路図である。
図２０は、第８の実施例によるメモリバスシステムの構成を示す図である。
図２１は、第９の実施例によるメモリバスシステムの構成を示す図である。
図２２は、信号の４：１多重化および１：４逆多重化の回路図である。
図２３は、第９の実施例によるメモリバスシステムの構成を示す図である。
図２４は、第１の従来例におけるメモリバスシステムを示す図である。
図２５は、第２の従来例におけるメモリバスシステムを示す図である。
図２６は、第３の従来例におけるメモリバスシステムを示す図である。
図２７は、方向性結合器を伝送される信号を示す図である。
図２８は、ＲＴＺ信号用レシーバを示す図である。
第１の実施例を、図１の構成図を用いて説明する。なお、図１ではメモリバスを構成する部品及び配線について示してある。ボード１００はメモリシステムを構成する部品を搭載する基板であり、メモリの制御機構を有するＭＣ１はこのボード１００上に実装されている。２０はメモリ１０を複数個搭載したモジュールである。メモリは、例えばＤＲＡＭである。モジュール２０は電源及びグランド等の端子とデータ信号用、コマンド及びアドレス信号用、クロック信号用などの信号端子を持つ。なお、図１には、一本のバス配線や、４枚のモジュール２０と各モジュール上には１個のレジスタ２と４個のメモリ１０が示されているが、実際にはバス幅に応じた複数本のバス配線の数、モジュール２０の枚数、と各モジュール２０上に実装されるレジスタ及びメモリの数、等はこれに限定されない。なお複数のメモリ１０はモジュール２０の表裏に実装されても構わない。このことは、以降の実施例を含めて同じである。
４０はＭＣ１から伸びる主伝送線路としてのデータバスであり、丸い点線で囲まれた方向性結合器７０を介してメモリ１０から伸びる副伝送線路としてのデータバス４１と、直流的に分離かつ交流的に接続されている。図１における７０は、ボード１００に形成された方向性結合器の一つであり、この方向性結合線路は平行な有限の長さを持つ２線、すなわち主結合線路と副結合線路からなる。ボード１００は、他のメモリへのデータ信号に対しても同様な働きをする方向性結合器を搭載しているが、簡単のためこれらは図示されていない。主伝送線路のデータバス４０の遠端は図示されていない終端抵抗により整合終端されている。また、副伝送線路としてのデータバス４１は各モジュール２０のデータ信号端子にコネクタ５０を介して接続され、他方の端は図示されていない抵抗により整合終端されている。３０はコマンド及びアドレスバスである。コマンド及びアドレスバス３０は、ＭＣ１から各モジュール２０にそれぞれ分岐のない一筆書きの配線により接続され、ＭＣ１から見て伝送線路の最遠端に配置され適当な終端電圧Ｖｔｔに接続された図示されていない抵抗により整合終端されている。
従来例と同様に図１でも示されていないが、クロック信号はＭＣ１から各モジュール２０へと配線されている。従来、クロック信号は前記のＲｅｇｉｓｔｅｒｅｄ ＤＩＭＭにおいては、ＭＣ１から各モジュール２０上の図示されていないＰＬＬと呼ばれるデバイスに分配され、そのデバイスを介してモジュール２０上のレジスタ２と呼ばれるデバイスと各メモリ１０へクロックが分配される構成になっている。この場合、クロック信号は特別な信号であるため、各モジュール２０に対するコマンド及びアドレスバス３０と同じ方式で伝送されても良いし、全く異なる方式で伝送されても良い。この実施例では、（以降の実施例でも同様に）２をレジスタと称することにするが、３０にクロック信号を含む場合には、レジスタ２に上記のＰＬＬと同等の機能を有するものとする。
また、この実施例では（以降の実施例でも同様に）、モジュール上のコマンド及びアドレス信号とクロック信号のレジスタ２やＰＬＬから各メモリ１０への転送方式については限定しない。これは動作上問題なければ、図２４のモジュール２０で示されている様な従来の転送方式でも良いし、あるいは分岐のない一筆書きの配線とその終端が整合終端された様な転送方式でも良い。さらに可能であれば、レジスタ２やＰＬＬから各メモリ１０へ一対一に伝送される転送方式が取られても良い。つまり本発明においては、レジスタやＰＬＬから各メモリへの転送方式を問わない。このことは以降の実施例を含めて同様である。
さて、上記のデータバス４０の転送方式は前述のＸＴＬに、コマンド及びアドレスバス３０の転送方式は前述のＳＬＴに相当している。この場合、コマンド及びアドレスバスに関してはＳＳＴＬによるデータ転送速度の律速が起こらず、またデータバスに関してはＳＬＴによるデータ転送速度の律速が起こらない。ただし、モジュールやコネクタの端子数は、第１の従来例の端子数よりも約２割程度増える。つまり、モジュールやコネクタの端子数は、現状で、コマンド及びアドレス信号とそれらの電気的シールドの役割を兼ねる電源及びグランド等の端子が全体の約１／４を占めているが、コマンド・アドレスバスをＳＬＴへ変更することにより、これらの各信号はモジュールにおいて導入および導出される必要があるため、コマンド及びアドレスバスに関しては従来の２倍の端子が必要となる。しかし、全体で見ると端子総数は約２割程度増えるだけであり、この程度の増加はほとんど問題にならない。
次に、第１の実施例によるメモリバスシステムにおいて、メモリモジュール２０の空きスロットが無い場合、及び有る場合について図２及び図３を参照して説明する。図２、図３において、（ａ）及び（ｂ）は図１に対応するコマンド及びアドレスバスに関する側面図及び回路図である。
図２は空きスロットが存在しない場合を、図３は空きスロットが存在する場合を示す。図１と同じ機能の要素については同じ符号を付してある。図２（ｂ）と図３（ｂ）においてモジュール２０とコネクタ５０は視認性を良くするため点線で示している。なお配線接続は図１と同じであるが、図１で明示していないところを中心に説明する。
コマンド及びアドレスバス３０はＭＣ１から引き出され最遠端で抵抗６１により整合終端されている。ＭＣ１と各レジスタ２は、分岐のない信号配線３０により接続されている。図３（ｂ）では空いている第３スロットに、レジスタ２やメモリ等のデバイスが搭載されていない、第２−第４スロット間のコマンド及びアドレス信号を分岐のない複数の配線によって接続するためにダミー・メモリモジュール２１が挿入されている。
以上の様に、第１の実施例においては、空きスロットが存在する場合には特別なダミー・メモリモジュールが必要となるが、レジスタにおいては、入出力信号を従来のＮＲＺ信号とすることが出来るので、ＲＴＺ信号を取り扱うＸＴＬ専用のインターフェースを備える必要がなく従来のレジスタをそのまま使用することが出来るなどの理由により、従来よりデータ転送の高速化が可能なメモリシステムを安価に構築することが出来る。
第２の実施例を、図４の構成図を用いて説明する。前記第１の実施例との違いは、コマンド及びアドレスバス３０の転送方式が、第２実施例ではＸＴＬという点である。
主伝送線路としてのコマンド及びアドレスバス３０と副伝送線路としてのコマンド及びアドレスバス３１は、方向性結合器７０を介して直流的に分離かつ交流的に接続されている。コマンド及びアドレスバス信号は、ＭＣ１からモジュール２０上の各レジスタ２へと方向性結合器７０を介して転送される。ボード１００は、他のレジスタへのコマンド及びアドレス信号や他のメモリへのデータ信号に対しても同様な働きをする方向性結合器を搭載しているが、これらは簡単のため図には示されていない。
また、前記第１の実施例と同様に、モジュール２０上にはクロック信号専用に図示されていないＰＬＬが設けられても良いが、第２の実施例おけるレジスタ２やＰＬＬ等のデバイスは、入力されたＸＴＬのＲＴＺ信号の検知とＮＲＺ信号の復元を行い、その復元された信号を各メモリへ伝送する機能を有する。例えばそのレシーバは、前記の図２８で示したレシーバ４’により実現される。
さて、上記のデータバス４０の転送方式はＸＴＬに、またコマンド及びアドレスバス３０の転送方式もＸＴＬに相当している。このため、第２の実施例では、コマンド及びアドレスバスは、ＳＬＴのデータ転送速度で律速されないので、前記第１の実施例よりもデータ転送の高速化が可能である。また、モジュールやコネクタの端子数は、前記第１の従来例と同じに出来る。
次に本実施例において、空きスロットが存在する場合を、図４に対応するコマンド及びアドレスバスに関する側面図（ａ）と回路図（ｂ）である図５と図６を用いて説明する。図５は空きスロットが存在しない場合を、図６は空きスロットが存在する場合を示している。
主伝送線路としてのコマンド及びアドレスバス３０はＭＣ１から引き出され最遠端で抵抗６１により整合終端されている。コマンド及びアドレス信号は、ＭＣ１と各レジスタ２間において、方向性結合器７０とコネクタ５０を介して転送される。副伝送線路としてのコマンド及びアドレスバス３１は、ＭＣ１に対して前方側がすべて抵抗６２で整合終端されている。ここで前方とは主伝送線路を信号が流れる向きに対して言っている。図６（ｂ）の空いている第３スロットでは、副伝送線路としてのコマンド及びアドレスバスは、終端抵抗６２の反対側がコネクタ５０において開放端となっている。しかし、これはスロットが空いていない場合でもレジスタ２の入力部は終端されていないので実効的に開放端であり、状態としては変わらない。同様にデータバスもＸＴＬの転送方式であるため、スロットに空きが存在する場合でも他のスロットに影響が及ばない。
以上の様に、第２の実施例においては、空きスロットが存在する場合においても、特別な制御や部品を必要としない。しかも前述の様に、モジュールやコネクタの端子数を第１の従来例と同じに出来るなどの理由により、前記第１の実施例よりもメモリシステムのデータ転送の高速化が可能なメモリシステムを安価に構築することが出来る。さらに、このメモリシステムにおいては、ボード上の主伝送線路とモジュール上の副伝送線路が方向性結合器によって直流的に分離されているため、システムの動作中にモジュールを抜き差しして入れ替えや追加が行える、いわゆる活線挿抜が可能である。
第３の実施例を、図７の構成図を用いて説明する。第３の実施例において、コマンド及びアドレスバス３０の信号は一対一転送（Ｐｏｉｎｔ ｔｏ Ｐｏｉｎｔ、以下で、Ｐ２Ｐと記す）の方式が取られる。３０はＭＣ１からモジュール２０上第１のレジスタ２へ複数の一対一配線で接続され、さらに各レジスタ２間も同様に複数の一対一配線で接続される。
さて、上記のデータバス４０の転送方式はＸＴＬに相当している一方、コマンド及びアドレスバス３０の転送方式は上記の様にＰ２Ｐである。Ｐ２Ｐは、前述したＳＳＴＬ、ＳＬＴ、ＸＴＬの内で最もデータの転送速度を高速化することが可能な転送方式である。なぜなら、ＸＴＬの方式においても信号の減衰が生じるが、Ｐ２Ｐの方式ではほとんど信号の減衰が起こらないからである。つまりＸＴＬにおいて、方向性結合器で主結合線路から副結合線路への信号が伝送されるということは、エネルギーの保存則から言えば、主伝送線路上を伝播する信号がエネルギーを失うことを意味するので、複数の方向性結合器を通過するごとに信号が少しずつ減衰するのに対し、Ｐ２Ｐでは高周波信号における伝送配線の表皮抵抗やボードを構成する誘電体による誘電損失による不可避の要因を除いては信号の減衰がほとんど起こらない。
このため、第３の実施例においては、コマンド及びアドレスバス３０のデータ転送速度はデータバス４０のデータ転送速度よりも原理的には高速化が可能である。しかし、メモリシステムとしてのデータ転送速度は、結局、ＸＴＬの転送方式が取られているデータバス４０のデータ転送速度によって律速されるため、前記第２の実施例でのメモリシステムと同じデータ転送速度までしか高速化することが出来ない。ところで、モジュールおよびコネクタの端子数は、前記第１の実施例と同様の理由により、前記第１の従来例の端子数よりも約２割程度増えることになるが、この程度の増加はほとんど問題にならない。
次に、本実施例において、空きスロットが存在する場合を、図７に対応するコマンド及びアドレスバスに関する側面図（ａ）と回路図（ｂ）である図８と図９を用いて説明する。図８は空きスロットが存在しない場合を、図９は空きスロットが存在する場合を示している。
コマンド及びアドレスバス３０はＭＣ１から引き出され、Ｐ２Ｐで第１のレジスタ２に接続される。この時、コマンド及びアドレスバス３０は、レジスタ２のレシーバ４の近傍あるいはレジスタ内部で抵抗６１により整合終端される。第１のレジスタ２は従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能だけでなく、ＭＣから出力された信号を受け、それを第２のレジスタ２へとバッファリングする機能も備えている。なお図では簡単のため、レジスタから各メモリへのドライバは図示されていない。そして第２のレジスタ以降のレジスタも同様に、従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能だけでなく、前段のレジスタから出力された信号を受け、それを後段のレジスタへとバッファリングする機能を備えている。
図９（ｂ）の様に空きスロットが存在する場合、メモリを搭載したモジュールはＭＣ１から近い順に挿入される必要がある。また、ＭＣから最遠端に縦続接続されるレジスタにおいては、後段のレジスタへとバッファリングする上記の機能が活性化されないように制御される。
以上の様に、第３の実施例においては、空きスロットが存在する場合にはメモリを搭載したモジュールはＭＣ１から近い順に挿入される必要があるが、前記第２の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムを構築することが出来る。
第４の実施例を、図１０の構成図を用いて説明する。第４の実施例においては、前記第３の実施例と同様に、コマンド及びアドレスバス３０はＰ２Ｐの方式が取られるが、レジスタがモジュール２０上ではなくボード１００上に搭載されている点が異なる。
さて、上記のデータバス４０の転送方式はＸＴＬに相当している一方、コマンド及びアドレスバス３０の転送方式は第３の実施例と同様にＰ２Ｐである。このため、第４の実施例においても、コマンド及びアドレスバス３０のデータ転送速度はデータバス４０のデータ転送速度よりも原理的には高速化が可能である。しかし、前記第３の従来例と同じ理由により、前記第２の実施例でのメモリシステムと同じデータ転送速度までしか高速化することが出来ない。ところで、第４の実施例では前記第３の実施例とは異なり、コマンド及びアドレス信号はモジュールにおいて導入されるだけで良く導出される必要がないので、モジュールおよびコネクタにおける端子数は、前記第１の従来例の端子数と同じに出来る。
次に、本実施例において、空きスロットが存在する場合を、図１０に対応するコマンド及びアドレスバスに関する側面図（ａ）と回路図（ｂ）である図１１と図１２を用いて説明する。図１１は空きスロットが存在しない場合を、図１２は空きスロットが存在する場合を示している。
コマンド及びアドレスバス３０はＭＣ１から引き出され、Ｐ２Ｐで第１のレジスタ２に接続される。この時、コマンド及びアドレスバス３０は、レジスタ２のレシーバ４の近傍あるいはレジスタ内部で抵抗６１により整合終端される。第１のレジスタ２は従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能だけでなく、ＭＣから出力された信号を受け、それを第２のレジスタ２へとバッファリングする機能も備えている。そして第２のレジスタ以降のレジスタも同様に、従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能だけでなく、前段のレジスタから出力された信号を受け、それを後段のレジスタへとバッファリングする機能を備えている。図１２（ｂ）の様に空きスロットが存在する場合、前記第３の実施例とは異なり、メモリを搭載したモジュールはＭＣ１から近い順に挿入される必要がない。なぜなら、レジスタ間はモジュールを介してではなく、ボード１００上でＰ２Ｐに接続されているからである。ただし、ＭＣから最遠端に縦続接続されるレジスタにおいては、後段のレジスタへとバッファリングする上記の機能が活性化されない様に制御される。また、空きスロットに対するレジスタにおいては、従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能が活性化されない様に制御される。
以上の様に、第４の実施例においては、空きスロットが存在する場合においても、特別な部品を必要とせず、モジュールやコネクタの端子数を第１の従来例と同じに出来るなどの理由により、前記第２の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムを安価に構築することが出来る。
第５の実施例は、前記第１の実施例と同様にデータバスにＸＴＬを、コマンド及びアドレスバスにＳＬＴを用いる点では同じであるが、コマンド及びアドレスバスの終端方法が異なる。
第５の実施例において、空きスロットが存在する場合を、図１に対応するコマンド及びアドレスバスに関する側面図（ａ）と回路図（ｂ）である図１３と図１４を用いて説明する。図１３は空きスロットが存在しない場合を、図１４は空きスロットが存在する場合を示している。
コマンド及びアドレスバス３０はＭＣ１から引き出され、終端専用モジュール２２において整合終端されている。この時、終端抵抗６１は終端専用モジュール２２上のレジスタ２の近傍に搭載されても良いし、終端専用モジュール２２で示されている様に、バス配線の終端に搭載されても良い。終端専用モジュール２２内のコマンド及びアドレスバス３０の配線は、通常のモジュール２０と同じであっても構わないが、その場合、終端抵抗の搭載位置によっては一部の配線が冗長になるため、理想的な整合終端とならない。このため、終端専用モジュール内のコマンド及びアドレスバスの配線は、終端専用モジュール２２で示されている様に、終端抵抗と接続されている以降の冗長な配線部は取り除かれている方が、信号品質的には有利である。さて第５の実施例においては、終端専用モジュール２２が設けられたことから、空きスロットが存在する場合には、前記第１の実施例の様なダミーモジュールが不要になった代わりに、通常のモジュールがＭＣ１から近い順に挿入され、その最終スロットの次スロットに終端専用モジュール２２が挿入される必要がある。
以上の様に、第５の実施例においては、前記第１の実施例の様な特別なダミー・メモリモジュールが不要になるため、従来よりデータ転送の高速化が可能なメモリシステムを前記第１の従来例よりも安価に構築することが出来る。
第６の実施例は、前記第１の実施例と同様にデータ信号にＸＴＬを、コマンド及びアドレス信号にＳＬＴを用いる点では同じであるが、コマンド及びアドレス信号の終端方法が異なる。
第６の実施例において、空きスロットが存在する場合を、図１に対応するコマンド及びアドレスバスに関する側面図（ａ）と回路図（ｂ）である図１５と図１６を用いて説明する。図１５は空きスロットが存在しない場合を、図１６は空きスロットが存在する場合を示している。
コマンド及びアドレスバス３０はＭＣ１から引き出され、ＭＣ１と接続されている最後尾のモジュール２０上のレジスタ２内部に搭載された能動抵抗素子６３によって整合終端されている。この能動抵抗素子６３は、ＭＣ１から最遠端のレジスタ２内部のものだけが活性化され、他のレジスタ内部の能動抵抗素子は活性化されない様に制御される。なお、これらの活性化されないレジスタ内部の能動抵抗素子は、図１５（ｂ）と図１６（ｂ）に点線で図示されている。さて第６の実施例においては、空きスロットが存在する場合には、前記第１の実施例の様なダミーモジュールが不要になった代わりに、通常のモジュールがＭＣ１から近い順に挿入される必要がある。また本実施例では、ＭＣ１と接続されている最後尾のモジュールにおいては、レジスタ２から先の一部の配線が冗長になるため、理想的な整合終端とならない。そこで、この冗長な配線部を取り除いた終端専用モジュールを設けることによって、さらに信号品質を向上させることも可能である。
以上の様に、第６の実施例においては、前記第１の実施例の様な特別なダミー・メモリモジュールが不要になるだけではなく、さらにレジスタ２内部に能動抵抗素子６３が設けられたことにより、前記第５の実施例の様な終端専用モジュールも不要になるため、従来よりデータ転送の高速化が可能なメモリシステムを前記第５の実施例よりも安価に構築することが出来る。
第７の実施例を、図１７の構成図を用いて説明する。第７の実施例は、第１の実施例と同様にデータバスにＸＴＬを、コマンド及びアドレスバスにＳＬＴを用いる点では同じであるが、ＭＣとレジスタ間のコマンド及びアドレスバスのデータ転送速度が従来の２倍にされている点が異なる。従来のＤＤＲメモリシステムにおいては、コマンド及びアドレスバスのデータ転送速度は、データバスの転送速度の１／２であるが、このデータ転送速度はメモリにおいて成立していれば良く、ＭＣとレジスタ間のコマンド及びアドレスバスのデータ転送速度は、従来より高速化されていても問題ない。この時、ＭＣ１は図１８（ａ）に示す様に、コマンド及びアドレス信号３０を従来の２倍に多重化（ＭＵＸ）する機能を有し、各モジュール上のレジスタ２は図１８（ｂ）に示す様に、多重化されたコマンド及びアドレス信号を逆多重化（ＤＥＭＵＸ）して、従来のデータ転送速度のコマンド及びアドレス信号を各メモリへ転送する機能を有する。なお本実施例では図１７に示す様に、前記第１の実施例と比べて、コマンド及びアドレスバス３０の配線数を最少で１／２、すなわちモジュールおよびコネクタの総端子数を、前記第１の従来例とほぼ同数とすることが可能である。
この多重化（ＭＵＸ）および逆多重化（ＤＥＭＵＸ）の機能は、例えば図１９示すように、２：１マルチプレクサ７や１：２デマルチプレクサ８を用いることによって実現することが出来る。さらに、削減されたコマンド及びアドレスのバスの配線数に相当する数の出力部がＭＣにおいて不要となるため、ＭＣのボール数およびチップ面積が削減されるのでＭＣの製造コストを削減することが出来る。さらにこの時、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。
以上の様に、第７の実施例においては、前記第１の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムをより安価に構築することが出来る。
第８の実施例を、図２０の構成図を用いて説明する。第８の実施例は、前記第２の実施例と同様にデータバスにＸＴＬを、コマンド及びアドレスバスにもＸＴＬを用いる点では同じであるが、コマンド及びアドレスバスのデータ転送速度が従来の２倍にされている点が異なる。つまりデータバスとコマンド及びアドレスバスが共に同じデータ転送速度にされるが、両方とも同じ転送方式であるから、原理的には信号品質を同程度にすることが可能である。この時、ＭＣ１は、コマンド及びアドレス信号３０を従来の２倍に多重化する機能を有し、各モジュール上のレジスタ２は、多重化されたコマンド及びアドレス信号を逆多重化して、従来のデータ転送速度のコマンド及びアドレス信号を各メモリへ転送する機能を有する。この多重化および逆多重化の機能は、例えば前記の図１９示した様な、２：１マルチプレクサ７や１：２デマルチプレクサ８を用いることによって実現することが出来るが、レジスタ２のレシーバには、ＸＴＬによって転送されたＲＴＺ信号を受信して元のＮＲＺ信号に復元するための前記の図２８で示した回路も必要である。本実施例では図２０に示す様に、第２の実施例と比べて、コマンド及びアドレスバス３０の配線数を最少で１／２、すなわちモジュールおよびコネクタの総端子数を、前記第１の従来例よりも削減することが可能である。また前記第７の実施例と同様に、削減されたコマンド及びアドレスのバスの配線数に相当する数の出力部がＭＣにおいて不要となるため、ＭＣのボール数およびチップ面積が削減されるのでＭＣの製造コストを削減することが出来る。さらにこの時、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。
以上の様に、第８の実施例においては、前記第２の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムをより安価に構築することが出来る。
第９の実施例を、図２１の構成図を用いて説明する。第９の実施例は、第３の実施例と同様にデータバスにＸＴＬを、コマンド及びアドレスバスにＰ２Ｐを用いる点では同じであるが、コマンド及びアドレスバスのデータ転送速度が従来の２倍あるいは４倍にされている点が異なる。Ｐ２Ｐという転送方式は、ＸＬＴよりも高速転送が可能であり、Ｐ２Ｐで従来の４倍のデータ転送速度とした場合でも、従来の２倍のデータ転送速度としたＸＬＴと同等の信号品質を確保出来る可能性がある。この時、ＭＣ１は、コマンド及びアドレス信号３０を従来の２倍あるいは４倍に多重化する機能を有し、各モジュール上のレジスタ２は、多重化されたコマンド及びアドレス信号を逆多重化して、従来のデータ転送速度のコマンド及びアドレス信号を各メモリへ転送する機能を有する。この多重化および逆多重化の機能は、前述の例えば前記の図１９示した様な、２：１マルチプレクサ７や１：２デマルチプレクサ８や、それらを組み合わせた図２２に示す様な、４：１マルチプレクサ（ａ）や１：４デマルチプレクサ（ｂ）を用いることによって実現することが出来る。本実施例では図２１に示す様に、前記第３の実施例と比べて、コマンド及びアドレスバス３０の配線数を最少で１／２あるいは１／４に削減することが出来る。すなわちモジュールおよびコネクタの総端子数を、前記第１の実施例のほぼ同数以下とすることが可能である。また前記第８の実施例と同様に、削減されたコマンド及びアドレスのバスの配線数に相当する数の出力部がＭＣにおいて不要となるため、ＭＣのボール数およびチップ面積が削減されるのでＭＣの製造コストを削減することが出来る。さらにこの時、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。
以上の様に、第９の実施例においては、前記第２の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムをより安価に構築することが出来る。
第１０の実施例を、図２３の構成図を用いて説明する。第１０の実施例は、前記第４の実施例と同様にデータバスにＸＴＬを、コマンド及びアドレスバスにＰ２Ｐを用いる点では同じであるが、コマンド及びアドレス信号のデータ転送速度が従来の２倍あるいは４倍にされている点が異なる。また前記第９の実施例と異なる点は、レジスタ２の搭載場所がそれぞれモジュール２０とボード１００であるという点である。
本実施例では図２３に示す様に、前記第９の実施例と同様に、コマンド及びアドレスバス３０の配線数を最少で１／２あるいは１／４に削減することが出来るので、削減されたコマンド及びアドレスのバスの配線数に相当する数の出力部がＭＣにおいて不要となるため、ＭＣのボール数およびチップ面積が削減されるのでＭＣの製造コストを削減することが出来る。さらにこの時、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。一方、モジュールおよびコネクタの総端子数は、レジスタ２とメモリ１０間のコマンド及びアドレスバスの転送速度は従来通りとするため、総端子数に関しては、前記第１の従来例と同数である。
以上の様に、第１０の実施例においては、前記第２の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムをより安価に構築することが出来る。
以上の実施例では、方向性結合器がボード内の転送線路として構成されている場合について述べたが、一部あるいは全ての方向性結合器を部品の形態で搭載している例についても容易に適用することが出来る。
また上記実施例では、方向性結合器がボードに搭載されている場合について述べたが、一部あるいは全ての方向性結合器がモジュールに搭載された例についても容易に適用できよう。さらに以上の実施例で示されている以外の、コマンド及びアドレスバスの転送速度を従来の２倍あるいは４倍とする組み合わせの実施例についても容易に適応可能である。
更に、前述した図１８を参照した好ましい実施例に対して、更に一般的に、データ信号における第１のデータ転送速度に対して、メモリコントローラでコマンド及びアドレス信号を多重化して、レジスタへ転送されるコマンド及びアドレス信号における第２のデータ転送速度を、第１のデータ転送速度と同じかあるいはｎ倍にし、レジスタにおいて逆多重化して、レジスタから複数のメモリへ転送されるコマンド及びアドレス信号の第３のデータ転送速度を第１のデータ転送速度の１／ｎとすることも可能である。これは、図１８、図１９に示す例において、ｎ：１マルチプレクサ及び１：ｎデマルチプレクサを用いることにより容易に構成できる。但しここで、ｎは整数である。
従来のメモリシステムのデータ転送速度を律速しているバスについて、それらのデータ転送速度を高速化することが出来るので、従来に比べてデータ転送の高速化が可能なメモリシステムを実現出来る。またＭＣとレジスタ間のコマンド及びアドレスバスのデータ転送速度を従来の２倍あるいは４倍に高速化し、それらの配線数を削減することによって、従来に比べてデータ転送の高速化が図れ、かつ安価なメモリシステムが得られる。
４０はＭＣ１から伸びる主伝送線路としてのデータバスであり、丸い点線で囲まれた方向性結合器７０を介してメモリ１０から伸びる副伝送線路としてのデータバス４１と、直流的に分離かつ交流的に接続されている。図１における７０は、ボード１００に形成された方向性結合器の一つであり、この方向性結合線路は平行な有限の長さを持つ２線、すなわち主結合線路と副結合線路からなる。ボード１００は、他のメモリへのデータ信号に対しても同様な働きをする方向性結合器を搭載しているが、簡単のためこれらは図示されていない。主伝送線路のデータバス４０の遠端は図示されていない終端抵抗により整合終端されている。また、副伝送線路としてのデータバス４１は各モジュール２０のデータ信号端子にコネクタ５０を介して接続され、他方の端は図示されていない抵抗により整合終端されている。３０はコマンド及びアドレスバスである。コマンド及びアドレスバス３０は、ＭＣ１から各モジュール２０にそれぞれ分岐のない一筆書きの配線により接続され、ＭＣ１から見て伝送線路の最遠端に配置され適当な終端電圧Ｖｔｔに接続された図示されていない抵抗により整合終端されている。
従来例と同様に図１でも示されていないが、クロック信号はＭＣ１から各モジュール２０へと配線されている。従来、クロック信号は前記のＲｅｇｉｓｔｅｒｅｄ ＤＩＭＭにおいては、ＭＣ１から各モジュール２０上の図示されていないＰＬＬと呼ばれるデバイスに分配され、そのデバイスを介してモジュール２０上のレジスタ２と呼ばれるデバイスと各メモリ１０へクロックが分配される構成になっている。この場合、クロック信号は特別な信号であるため、各モジュール２０に対するコマンド及びアドレスバス３０と同じ方式で伝送されても良いし、全く異なる方式で伝送されても良い。この実施例では、（以降の実施例でも同様に）２をレジスタと称することにするが、３０にクロック信号を含む場合には、レジスタ２に上記のＰＬＬと同等の機能を有するものとする。
また、この実施例では（以降の実施例でも同様に）、モジュール上のコマンド及びアドレス信号とクロック信号のレジスタ２やＰＬＬから各メモリ１０への転送方式については限定しない。これは動作上問題なければ、図２４のモジュール２０で示されている様な従来の転送方式でも良いし、あるいは分岐のない一筆書きの配線とその終端が整合終端された様な転送方式でも良い。さらに可能であれば、レジスタ２やＰＬＬから各メモリ１０へ一対一に伝送される転送方式が取られても良い。つまり本発明においては、レジスタやＰＬＬから各メモリへの転送方式を問わない。このことは以降の実施例を含めて同様である。
さて、上記のデータバス４０の転送方式は前述のＸＴＬに、コマンド及びアドレスバス３０の転送方式は前述のＳＬＴに相当している。この場合、コマンド及びアドレスバスに関してはＳＳＴＬによるデータ転送速度の律速が起こらず、またデータバスに関してはＳＬＴによるデータ転送速度の律速が起こらない。ただし、モジュールやコネクタの端子数は、第１の従来例の端子数よりも約２割程度増える。つまり、モジュールやコネクタの端子数は、現状で、コマンド及びアドレス信号とそれらの電気的シールドの役割を兼ねる電源及びグランド等の端子が全体の約１／４を占めているが、コマンド・アドレスバスをＳＬＴへ変更することにより、これらの各信号はモジュールにおいて導入および導出される必要があるため、コマンド及びアドレスバスに関しては従来の２倍の端子が必要となる。しかし、全体で見ると端子総数は約２割程度増えるだけであり、この程度の増加はほとんど問題にならない。
次に、第１の実施例によるメモリバスシステムにおいて、メモリモジュール２０の空きスロットが無い場合、及び有る場合について図２及び図３を参照して説明する。図２、図３において、（ａ）及び（ｂ）は図１に対応するコマンド及びアドレスバスに関する側面図及び回路図である。
図２は空きスロットが存在しない場合を、図３は空きスロットが存在する場合を示す。図１と同じ機能の要素については同じ符号を付してある。図２（ｂ）と図３（ｂ）においてモジュール２０とコネクタ５０は視認性を良くするため点線で示している。なお配線接続は図１と同じであるが、図１で明示していないところを中心に説明する。
コマンド及びアドレスバス３０はＭＣ１から引き出され最遠端で抵抗６１により整合終端されている。ＭＣ１と各レジスタ２は、分岐のない信号配線３０により接続されている。図３（ｂ）では空いている第３スロットに、レジスタ２やメモリ等のデバイスが搭載されていない、第２−第４スロット間のコマンド及びアドレス信号を分岐のない複数の配線によって接続するためにダミー・メモリモジュール２１が挿入されている。
以上の様に、第１の実施例においては、空きスロットが存在する場合には特別なダミー・メモリモジュールが必要となるが、レジスタにおいては、入出力信号を従来のＮＲＺ信号とすることが出来るので、ＲＴＺ信号を取り扱うＸＴＬ専用のインターフェースを備える必要がなく従来のレジスタをそのまま使用することが出来るなどの理由により、従来よりデータ転送の高速化が可能なメモリシステムを安価に構築することが出来る。
第２の実施例を、図４の構成図を用いて説明する。前記第１の実施例との違いは、コマンド及びアドレスバス３０の転送方式が、第２実施例ではＸＴＬという点である。
主伝送線路としてのコマンド及びアドレスバス３０と副伝送線路としてのコマンド及びアドレスバス３１は、方向性結合器７０を介して直流的に分離かつ交流的に接続されている。コマンド及びアドレスバス信号は、ＭＣ１からモジュール２０上の各レジスタ２へと方向性結合器７０を介して転送される。ボード１００は、他のレジスタへのコマンド及びアドレス信号や他のメモリへのデータ信号に対しても同様な働きをする方向性結合器を搭載しているが、これらは簡単のため図には示されていない。
また、前記第１の実施例と同様に、モジュール２０上にはクロック信号専用に図示されていないＰＬＬが設けられても良いが、第２の実施例おけるレジスタ２やＰＬＬ等のデバイスは、入力されたＸＴＬのＲＴＺ信号の検知とＮＲＺ信号の復元を行い、その復元された信号を各メモリへ伝送する機能を有する。例えばそのレシーバは、前記の図２８で示したレシーバ４’により実現される。
さて、上記のデータバス４０の転送方式はＸＴＬに、またコマンド及びアドレスバス３０の転送方式もＸＴＬに相当している。このため、第２の実施例では、コマンド及びアドレスバスは、ＳＬＴのデータ転送速度で律速されないので、前記第１の実施例よりもデータ転送の高速化が可能である。また、モジュールやコネクタの端子数は、前記第１の従来例と同じに出来る。
次に本実施例において、空きスロットが存在する場合を、図４に対応するコマンド及びアドレスバスに関する側面図（ａ）と回路図（ｂ）である図５と図６を用いて説明する。図５は空きスロットが存在しない場合を、図６は空きスロットが存在する場合を示している。
主伝送線路としてのコマンド及びアドレスバス３０はＭＣ１から引き出され最遠端で抵抗６１により整合終端されている。コマンド及びアドレス信号は、ＭＣ１と各レジスタ２間において、方向性結合器７０とコネクタ５０を介して転送される。副伝送線路としてのコマンド及びアドレスバス３１は、ＭＣ１に対して前方側がすべて抵抗６２で整合終端されている。ここで前方とは主伝送線路を信号が流れる向きに対して言っている。図６（ｂ）の空いている第３スロットでは、副伝送線路としてのコマンド及びアドレスバスは、終端抵抗６２の反対側がコネクタ５０において開放端となっている。しかし、これはスロットが空いていない場合でもレジスタ２の入力部は終端されていないので実効的に開放端であり、状態としては変わらない。同様にデータバスもＸＴＬの転送方式であるため、スロットに空きが存在する場合でも他のスロットに影響が及ばない。
以上の様に、第２の実施例においては、空きスロットが存在する場合においても、特別な制御や部品を必要としない。しかも前述の様に、モジュールやコネクタの端子数を第１の従来例と同じに出来るなどの理由により、前記第１の実施例よりもメモリシステムのデータ転送の高速化が可能なメモリシステムを安価に構築することが出来る。さらに、このメモリシステムにおいては、ボード上の主伝送線路とモジュール上の副伝送線路が方向性結合器によって直流的に分離されているため、システムの動作中にモジュールを抜き差しして入れ替えや追加が行える、いわゆる活線挿抜が可能である。
第３の実施例を、図７の構成図を用いて説明する。第３の実施例において、コマンド及びアドレスバス３０の信号は一対一転送（Ｐｏｉｎｔ ｔｏ Ｐｏｉｎｔ、以下で、Ｐ２Ｐと記す）の方式が取られる。３０はＭＣ１からモジュール２０上第１のレジスタ２へ複数の一対一配線で接続され、さらに各レジスタ２間も同様に複数の一対一配線で接続される。
さて、上記のデータバス４０の転送方式はＸＴＬに相当している一方、コマンド及びアドレスバス３０の転送方式は上記の様にＰ２Ｐである。Ｐ２Ｐは、前述したＳＳＴＬ、ＳＬＴ、ＸＴＬの内で最もデータの転送速度を高速化することが可能な転送方式である。なぜなら、ＸＴＬの方式においても信号の減衰が生じるが、Ｐ２Ｐの方式ではほとんど信号の減衰が起こらないからである。つまりＸＴＬにおいて、方向性結合器で主結合線路から副結合線路への信号が伝送されるということは、エネルギーの保存則から言えば、主伝送線路上を伝播する信号がエネルギーを失うことを意味するので、複数の方向性結合器を通過するごとに信号が少しずつ減衰するのに対し、Ｐ２Ｐでは高周波信号における伝送配線の表皮抵抗やボードを構成する誘電体による誘電損失による不可避の要因を除いては信号の減衰がほとんど起こらない。
このため、第３の実施例においては、コマンド及びアドレスバス３０のデータ転送速度はデータバス４０のデータ転送速度よりも原理的には高速化が可能である。しかし、メモリシステムとしてのデータ転送速度は、結局、ＸＴＬの転送方式が取られているデータバス４０のデータ転送速度によって律速されるため、前記第２の実施例でのメモリシステムと同じデータ転送速度までしか高速化することが出来ない。ところで、モジュールおよびコネクタの端子数は、前記第１の実施例と同様の理由により、前記第１の従来例の端子数よりも約２割程度増えることになるが、この程度の増加はほとんど問題にならない。
次に、本実施例において、空きスロットが存在する場合を、図７に対応するコマンド及びアドレスバスに関する側面図（ａ）と回路図（ｂ）である図８と図９を用いて説明する。図８は空きスロットが存在しない場合を、図９は空きスロットが存在する場合を示している。
コマンド及びアドレスバス３０はＭＣ１から引き出され、Ｐ２Ｐで第１のレジスタ２に接続される。この時、コマンド及びアドレスバス３０は、レジスタ２のレシーバ４の近傍あるいはレジスタ内部で抵抗６１により整合終端される。第１のレジスタ２は従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能だけでなく、ＭＣから出力された信号を受け、それを第２のレジスタ２へとバッファリングする機能も備えている。なお図では簡単のため、レジスタから各メモリへのドライバは図示されていない。そして第２のレジスタ以降のレジスタも同様に、従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能だけでなく、前段のレジスタから出力された信号を受け、それを後段のレジスタへとバッファリングする機能を備えている。
図９（ｂ）の様に空きスロットが存在する場合、メモリを搭載したモジュールはＭＣ１から近い順に挿入される必要がある。また、ＭＣから最遠端に縦続接続されるレジスタにおいては、後段のレジスタへとバッファリングする上記の機能が活性化されないように制御される。
以上の様に、第３の実施例においては、空きスロットが存在する場合にはメモリを搭載したモジュールはＭＣ１から近い順に挿入される必要があるが、前記第２の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムを構築することが出来る。
第４の実施例を、図１０の構成図を用いて説明する。第４の実施例においては、前記第３の実施例と同様に、コマンド及びアドレスバス３０はＰ２Ｐの方式が取られるが、レジスタがモジュール２０上ではなくボード１００上に搭載されている点が異なる。
さて、上記のデータバス４０の転送方式はＸＴＬに相当している一方、コマンド及びアドレスバス３０の転送方式は第３の実施例と同様にＰ２Ｐである。このため、第４の実施例においても、コマンド及びアドレスバス３０のデータ転送速度はデータバス４０のデータ転送速度よりも原理的には高速化が可能である。しかし、前記第３の従来例と同じ理由により、前記第２の実施例でのメモリシステムと同じデータ転送速度までしか高速化することが出来ない。ところで、第４の実施例では前記第３の実施例とは異なり、コマンド及びアドレス信号はモジュールにおいて導入されるだけで良く導出される必要がないので、モジュールおよびコネクタにおける端子数は、前記第１の従来例の端子数と同じに出来る。
次に、本実施例において、空きスロットが存在する場合を、図１０に対応するコマンド及びアドレスバスに関する側面図（ａ）と回路図（ｂ）である図１１と図１２を用いて説明する。図１１は空きスロットが存在しない場合を、図１２は空きスロットが存在する場合を示している。
コマンド及びアドレスバス３０はＭＣ１から引き出され、Ｐ２Ｐで第１のレジスタ２に接続される。この時、コマンド及びアドレスバス３０は、レジスタ２のレシーバ４の近傍あるいはレジスタ内部で抵抗６１により整合終端される。第１のレジスタ２は従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能だけでなく、ＭＣから出力された信号を受け、それを第２のレジスタ２へとバッファリングする機能も備えている。そして第２のレジスタ以降のレジスタも同様に、従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能だけでなく、前段のレジスタから出力された信号を受け、それを後段のレジスタへとバッファリングする機能を備えている。図１２（ｂ）の様に空きスロットが存在する場合、前記第３の実施例とは異なり、メモリを搭載したモジュールはＭＣ１から近い順に挿入される必要がない。なぜなら、レジスタ間はモジュールを介してではなく、ボード１００上でＰ２Ｐに接続されているからである。ただし、ＭＣから最遠端に縦続接続されるレジスタにおいては、後段のレジスタへとバッファリングする上記の機能が活性化されない様に制御される。また、空きスロットに対するレジスタにおいては、従来のレジスタとしてのコマンド及びアドレス信号のメモリへの転送機能が活性化されない様に制御される。
以上の様に、第４の実施例においては、空きスロットが存在する場合においても、特別な部品を必要とせず、モジュールやコネクタの端子数を第１の従来例と同じに出来るなどの理由により、前記第２の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムを安価に構築することが出来る。
第５の実施例は、前記第１の実施例と同様にデータバスにＸＴＬを、コマンド及びアドレスバスにＳＬＴを用いる点では同じであるが、コマンド及びアドレスバスの終端方法が異なる。
第５の実施例において、空きスロットが存在する場合を、図１に対応するコマンド及びアドレスバスに関する側面図（ａ）と回路図（ｂ）である図１３と図１４を用いて説明する。図１３は空きスロットが存在しない場合を、図１４は空きスロットが存在する場合を示している。
コマンド及びアドレスバス３０はＭＣ１から引き出され、終端専用モジュール２２において整合終端されている。この時、終端抵抗６１は終端専用モジュール２２上のレジスタ２の近傍に搭載されても良いし、終端専用モジュール２２で示されている様に、バス配線の終端に搭載されても良い。終端専用モジュール２２内のコマンド及びアドレスバス３０の配線は、通常のモジュール２０と同じであっても構わないが、その場合、終端抵抗の搭載位置によっては一部の配線が冗長になるため、理想的な整合終端とならない。このため、終端専用モジュール内のコマンド及びアドレスバスの配線は、終端専用モジュール２２で示されている様に、終端抵抗と接続されている以降の冗長な配線部は取り除かれている方が、信号品質的には有利である。さて第５の実施例においては、終端専用モジュール２２が設けられたことから、空きスロットが存在する場合には、前記第１の実施例の様なダミーモジュールが不要になった代わりに、通常のモジュールがＭＣ１から近い順に挿入され、その最終スロットの次スロットに終端専用モジュール２２が挿入される必要がある。
以上の様に、第５の実施例においては、前記第１の実施例の様な特別なダミー・メモリモジュールが不要になるため、従来よりデータ転送の高速化が可能なメモリシステムを前記第１の従来例よりも安価に構築することが出来る。
第６の実施例は、前記第１の実施例と同様にデータ信号にＸＴＬを、コマンド及びアドレス信号にＳＬＴを用いる点では同じであるが、コマンド及びアドレス信号の終端方法が異なる。
第６の実施例において、空きスロットが存在する場合を、図１に対応するコマンド及びアドレスバスに関する側面図（ａ）と回路図（ｂ）である図１５と図１６を用いて説明する。図１５は空きスロットが存在しない場合を、図１６は空きスロットが存在する場合を示している。
コマンド及びアドレスバス３０はＭＣ１から引き出され、ＭＣ１と接続されている最後尾のモジュール２０上のレジスタ２内部に搭載された能動抵抗素子６３によって整合終端されている。この能動抵抗素子６３は、ＭＣ１から最遠端のレジスタ２内部のものだけが活性化され、他のレジスタ内部の能動抵抗素子は活性化されない様に制御される。なお、これらの活性化されないレジスタ内部の能動抵抗素子は、図１５（ｂ）と図１６（ｂ）に点線で図示されている。さて第６の実施例においては、空きスロットが存在する場合には、前記第１の実施例の様なダミーモジュールが不要になった代わりに、通常のモジュールがＭＣ１から近い順に挿入される必要がある。また本実施例では、ＭＣ１と接続されている最後尾のモジュールにおいては、レジスタ２から先の一部の配線が冗長になるため、理想的な整合終端とならない。そこで、この冗長な配線部を取り除いた終端専用モジュールを設けることによって、さらに信号品質を向上させることも可能である。
以上の様に、第６の実施例においては、前記第１の実施例の様な特別なダミー・メモリモジュールが不要になるだけではなく、さらにレジスタ２内部に能動抵抗素子６３が設けられたことにより、前記第５の実施例の様な終端専用モジュールも不要になるため、従来よりデータ転送の高速化が可能なメモリシステムを前記第５の実施例よりも安価に構築することが出来る。
第７の実施例を、図１７の構成図を用いて説明する。第７の実施例は、第１の実施例と同様にデータバスにＸＴＬを、コマンド及びアドレスバスにＳＬＴを用いる点では同じであるが、ＭＣとレジスタ間のコマンド及びアドレスバスのデータ転送速度が従来の２倍にされている点が異なる。従来のＤＤＲメモリシステムにおいては、コマンド及びアドレスバスのデータ転送速度は、データバスの転送速度の１／２であるが、このデータ転送速度はメモリにおいて成立していれば良く、ＭＣとレジスタ間のコマンド及びアドレスバスのデータ転送速度は、従来より高速化されていても問題ない。この時、ＭＣ１は図１８（ａ）に示す様に、コマンド及びアドレス信号３０を従来の２倍に多重化（ＭＵＸ）する機能を有し、各モジュール上のレジスタ２は図１８（ｂ）に示す様に、多重化されたコマンド及びアドレス信号を逆多重化（ＤＥＭＵＸ）して、従来のデータ転送速度のコマンド及びアドレス信号を各メモリへ転送する機能を有する。なお本実施例では図１７に示す様に、前記第１の実施例と比べて、コマンド及びアドレスバス３０の配線数を最少で１／２、すなわちモジュールおよびコネクタの総端子数を、前記第１の従来例とほぼ同数とすることが可能である。
この多重化（ＭＵＸ）および逆多重化（ＤＥＭＵＸ）の機能は、例えば図１９示すように、２：１マルチプレクサ７や１：２デマルチプレクサ８を用いることによって実現することが出来る。さらに、削減されたコマンド及びアドレスのバスの配線数に相当する数の出力部がＭＣにおいて不要となるため、ＭＣのボール数およびチップ面積が削減されるのでＭＣの製造コストを削減することが出来る。さらにこの時、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。
以上の様に、第７の実施例においては、前記第１の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムをより安価に構築することが出来る。
第８の実施例を、図２０の構成図を用いて説明する。第８の実施例は、前記第２の実施例と同様にデータバスにＸＴＬを、コマンド及びアドレスバスにもＸＴＬを用いる点では同じであるが、コマンド及びアドレスバスのデータ転送速度が従来の２倍にされている点が異なる。つまりデータバスとコマンド及びアドレスバスが共に同じデータ転送速度にされるが、両方とも同じ転送方式であるから、原理的には信号品質を同程度にすることが可能である。この時、ＭＣ１は、コマンド及びアドレス信号３０を従来の２倍に多重化する機能を有し、各モジュール上のレジスタ２は、多重化されたコマンド及びアドレス信号を逆多重化して、従来のデータ転送速度のコマンド及びアドレス信号を各メモリへ転送する機能を有する。この多重化および逆多重化の機能は、例えば前記の図１９示した様な、２：１マルチプレクサ７や１：２デマルチプレクサ８を用いることによって実現することが出来るが、レジスタ２のレシーバには、ＸＴＬによって転送されたＲＴＺ信号を受信して元のＮＲＺ信号に復元するための前記の図２８で示した回路も必要である。本実施例では図２０に示す様に、第２の実施例と比べて、コマンド及びアドレスバス３０の配線数を最少で１／２、すなわちモジュールおよびコネクタの総端子数を、前記第１の従来例よりも削減することが可能である。また前記第７の実施例と同様に、削減されたコマンド及びアドレスのバスの配線数に相当する数の出力部がＭＣにおいて不要となるため、ＭＣのボール数およびチップ面積が削減されるのでＭＣの製造コストを削減することが出来る。さらにこの時、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。
以上の様に、第８の実施例においては、前記第２の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムをより安価に構築することが出来る。
第９の実施例を、図２１の構成図を用いて説明する。第９の実施例は、第３の実施例と同様にデータバスにＸＴＬを、コマンド及びアドレスバスにＰ２Ｐを用いる点では同じであるが、コマンド及びアドレスバスのデータ転送速度が従来の２倍あるいは４倍にされている点が異なる。Ｐ２Ｐという転送方式は、ＸＬＴよりも高速転送が可能であり、Ｐ２Ｐで従来の４倍のデータ転送速度とした場合でも、従来の２倍のデータ転送速度としたＸＬＴと同等の信号品質を確保出来る可能性がある。この時、ＭＣ１は、コマンド及びアドレス信号３０を従来の２倍あるいは４倍に多重化する機能を有し、各モジュール上のレジスタ２は、多重化されたコマンド及びアドレス信号を逆多重化して、従来のデータ転送速度のコマンド及びアドレス信号を各メモリへ転送する機能を有する。この多重化および逆多重化の機能は、前述の例えば前記の図１９示した様な、２：１マルチプレクサ７や１：２デマルチプレクサ８や、それらを組み合わせた図２２に示す様な、４：１マルチプレクサ（ａ）や１：４デマルチプレクサ（ｂ）を用いることによって実現することが出来る。本実施例では図２１に示す様に、前記第３の実施例と比べて、コマンド及びアドレスバス３０の配線数を最少で１／２あるいは１／４に削減することが出来る。すなわちモジュールおよびコネクタの総端子数を、前記第１の実施例のほぼ同数以下とすることが可能である。また前記第８の実施例と同様に、削減されたコマンド及びアドレスのバスの配線数に相当する数の出力部がＭＣにおいて不要となるため、ＭＣのボール数およびチップ面積が削減されるのでＭＣの製造コストを削減することが出来る。さらにこの時、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。
以上の様に、第９の実施例においては、前記第２の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムをより安価に構築することが出来る。
第１０の実施例を、図２３の構成図を用いて説明する。第１０の実施例は、前記第４の実施例と同様にデータバスにＸＴＬを、コマンド及びアドレスバスにＰ２Ｐを用いる点では同じであるが、コマンド及びアドレス信号のデータ転送速度が従来の２倍あるいは４倍にされている点が異なる。また前記第９の実施例と異なる点は、レジスタ２の搭載場所がそれぞれモジュール２０とボード１００であるという点である。
本実施例では図２３に示す様に、前記第９の実施例と同様に、コマンド及びアドレスバス３０の配線数を最少で１／２あるいは１／４に削減することが出来るので、削減されたコマンド及びアドレスのバスの配線数に相当する数の出力部がＭＣにおいて不要となるため、ＭＣのボール数およびチップ面積が削減されるのでＭＣの製造コストを削減することが出来る。さらにこの時、メモリシステムを構成するデバイスの大部分を占めるメモリにおいては、コマンド及びアドレス信号のデータ転送速度は従来通りで良いので、このことによるコスト増が発生しないという効果がある。一方、モジュールおよびコネクタの総端子数は、レジスタ２とメモリ１０間のコマンド及びアドレスバスの転送速度は従来通りとするため、総端子数に関しては、前記第１の従来例と同数である。
以上の様に、第１０の実施例においては、前記第２の実施例と同程度にメモリシステムのデータ転送の高速化が可能なメモリシステムをより安価に構築することが出来る。
以上の実施例では、方向性結合器がボード内の転送線路として構成されている場合について述べたが、一部あるいは全ての方向性結合器を部品の形態で搭載している例についても容易に適用することが出来る。
また上記実施例では、方向性結合器がボードに搭載されている場合について述べたが、一部あるいは全ての方向性結合器がモジュールに搭載された例についても容易に適用できよう。さらに以上の実施例で示されている以外の、コマンド及びアドレスバスの転送速度を従来の２倍あるいは４倍とする組み合わせの実施例についても容易に適応可能である。
更に、前述した図１８を参照した好ましい実施例に対して、更に一般的に、データ信号における第１のデータ転送速度に対して、メモリコントローラでコマンド及びアドレス信号を多重化して、レジスタへ転送されるコマンド及びアドレス信号における第２のデータ転送速度を、第１のデータ転送速度と同じかあるいはｎ倍にし、レジスタにおいて逆多重化して、レジスタから複数のメモリへ転送されるコマンド及びアドレス信号の第３のデータ転送速度を第１のデータ転送速度の１／ｎとすることも可能である。これは、図１８、図１９に示す例において、ｎ：１マルチプレクサ及び１：ｎデマルチプレクサを用いることにより容易に構成できる。但しここで、ｎは整数である。
従来のメモリシステムのデータ転送速度を律速しているバスについて、それらのデータ転送速度を高速化することが出来るので、従来に比べてデータ転送の高速化が可能なメモリシステムを実現出来る。またＭＣとレジスタ間のコマンド及びアドレスバスのデータ転送速度を従来の２倍あるいは４倍に高速化し、それらの配線数を削減することによって、従来に比べてデータ転送の高速化が図れ、かつ安価なメモリシステムが得られる。
本発明によるメモリシステムは、コマンド及びアドレスバスのデータ転送速度を高速化するため、システム全体としてデータ転送の高速化が可能なメモリシステムに適用可能である。
Claims (4)
- メモリコントローラを有するボードに複数個搭載されてメモリシステムを構成するためのメモリモジュールであって、
複数のメモリと、
方向性結合器により直流的に分離されかつ交流的に接続された主伝送線路及び副伝送線路を介して、前記メモリコントローラとの間でデータの授受を行う手段と、
前記メモリコントローラから発せられたコマンド及びアドレス信号を、前記メモリコントローラもしくは他のメモリモジュールとの１対１接続を介して受信し、前記複数のメモリに供給するとともに、該コマンド及びアドレス信号を別の１対１接続を介して次のメモリモジュールに伝達するレジスタと備えることを特徴とするメモリモジュール。 - 前記レジスタの内部または外部近傍には、前記コマンド及びアドレス信号の受端部を整合終端する抵抗素子を有し、さらに前記レジスタは、入力された前記コマンド及びアドレス信号を１対１接続されている他のメモリモジュールのレジスタへ転送する第１の機能を有し、前記メモリコントローラから最遠端に縦続接続されたレジスタにおいては前記第１の機能を停止する手段を有することを特徴とする請求項１記載のメモリモジュール。
- メモリコントローラを有するボードに複数個搭載されてメモリシステムを構成するためのメモリモジュールであって、
複数のメモリと、
方向性結合器により直流的に分離されかつ交流的に接続された主伝送線路及び副伝送線路を介して、前記メモリコントローラとの間でデータの授受を行う手段と、
前記メモリコントローラから発せられたコマンド及びアドレス信号を、前記メモリコントローラから直接、もしくは他のメモリモジュールを介して受け、かつ別のメモリモジュールに転送するための配線と、該配線で受けたコマンドおよびアドレス信号を前記複数のメモリに供給する手段とを有するレジスタとを備え、
該メモリモジュールが前記ボードに複数個搭載されることにより、前記メモリコントローラから発せられた前記コマンド及びアドレス信号が伝送される一筆書きの信号線が形成され、かつ、
前記レジスタの内部に、前記一筆書きの信号線を終端するための終端抵抗が能動素子として搭載され、該能動素子は、当該メモリモジュールが前記ボードに搭載されたメモリモジュール配列中で前記メモリコントローラから最遠端であった場合に活性化されることを特徴とするメモリモジュール。 - 複数のメモリを搭載したメモリモジュールと、メモリバスを介して前記メモリモジュールに接続されるメモリコントローラを有し、該バスを介してコマンド及びアドレス信号、ならびにデータ信号を転送するメモリシステムであって、
方向性結合器により直流的に分離されかつ交流的に接続された主伝送線路及び副伝送線路を用い、前記メモリコントローラとメモリモジュールとの間でデータ信号を転送する第１のバス接続路と、
前記メモリコントローラとメモリモジュールとの間で、直流的かつ交流的に接続された配線によりコマンド及びアドレス信号を転送する第２のバス接続路と、
前記第２のバス接続路を介して転送されるコマンド及びアドレス信号を前記複数のメモリに供給するためのレジスタとを備え、
前記メモリコントローラには、前記コマンド及びアドレス信号を多重化して前記第２のバス接続路に伝送させる手段を備え、
前記メモリモジュールには、前記第２のバス接続路上のコマンド及びアドレス信号を逆多重化して前記複数のメモリに供給する手段を備え、
もって前記第２のバス接続路におけるデータ転送速度を前記第１のバス接続路におけるデータ転送速度と同じ、もしくはそのｎ倍としたことを特徴とするメモリシステム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002191582 | 2002-07-01 | ||
| JP2002191582 | 2002-07-01 | ||
| PCT/JP2003/008356 WO2004003758A1 (ja) | 2002-07-01 | 2003-07-01 | 方向性結合式バスシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2004003758A1 JPWO2004003758A1 (ja) | 2005-10-27 |
| JP4410676B2 true JP4410676B2 (ja) | 2010-02-03 |
Family
ID=29996938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004517343A Expired - Fee Related JP4410676B2 (ja) | 2002-07-01 | 2003-07-01 | 方向性結合式バスシステム |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP4410676B2 (ja) |
| WO (1) | WO2004003758A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5165233B2 (ja) * | 2005-12-09 | 2013-03-21 | 三星電子株式会社 | メモリシステム |
| JP2007257230A (ja) * | 2006-03-23 | 2007-10-04 | Nec Corp | アレイ装置及びデータ領域増加方法 |
| JP2008097814A (ja) * | 2007-10-25 | 2008-04-24 | Elpida Memory Inc | 積層メモリ、メモリモジュール及びメモリシステム |
| US8504789B2 (en) * | 2009-06-29 | 2013-08-06 | Mosaid Technologies Incorporated | Bridging device having a frequency configurable clock domain |
Family Cites Families (9)
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|---|---|---|---|---|
| JPH07282000A (ja) * | 1994-04-04 | 1995-10-27 | Hitachi Ltd | バスインタフェース回路及びデータ転送システム |
| JPH08335871A (ja) * | 1995-06-07 | 1996-12-17 | Matsushita Electron Corp | 半導体装置 |
| JP3865790B2 (ja) * | 1997-06-27 | 2007-01-10 | 株式会社ルネサステクノロジ | メモリモジュール |
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| JP4717983B2 (ja) * | 2000-06-14 | 2011-07-06 | 株式会社日立製作所 | 省消費電力型メモリモジュール及び計算機システム |
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-
2003
- 2003-07-01 JP JP2004517343A patent/JP4410676B2/ja not_active Expired - Fee Related
- 2003-07-01 WO PCT/JP2003/008356 patent/WO2004003758A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2004003758A1 (ja) | 2005-10-27 |
| WO2004003758A1 (ja) | 2004-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060629 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060629 |
|
| RD02 | Notification of acceptance of power of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091113 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |