JP4430343B2 - メモリモジュールおよびバスシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数のモジュールで共有するコマンド・アドレスバスをもつバスシステムおよびバスシステムに接続されたメモリモジュールに関する。
【0002】
【従来の技術】
近年、プロセッサの動作周波数の向上に伴い、バスの高速化、メモリの大容量化が進んできている。近年では、1.6Gbpsの転送レートを要求されるバスシステムもある。また、メモリの大容量化により、メモリが多モジュール化し、それらを接続するバスシステムも、複雑化してきている。
【0003】
図18に、従来のバスシステムの一例を示す。このバスシステムでは、メモリコントローラ(MC)10−1と、複数のDIMM10−2とのバス接続の例を示している。
【0004】
MC10−1には、データバス18−2、システムクロックバス18−3、コマンドアドレスバス18−4a、18−4b、およびエラーバス18−5が、接続されている。
【0005】
DIMM10−2は、複数のDRAM10−21と、コマンドアドレスレジスタ(CAReg)10−3とを有する。
【0006】
DRAM10−21は、データバス18−2を介して、MC10−1と接続し、データの送受信を行なっている。その際、データバス18−2は、スタブ(stub)18−1により、DRAM10−21に分岐する配線となっている。
【0007】
CAReg10−3は、MC10−1からの入力用バスであるシステムクロックバス18−3、およびコマンドアドレスバス18−4a、18−4b、によって、MC10−1と接続している。また、MC10−1への出力用バスとして、エラーバス18−5を有する。
【0008】
MC10−1とDIMM10−2とは、発振器10−4より供給されるシステムクロック(CK)を、システムクロックバス18−3を介して、受信している。
【0009】
コマンドアドレスバス18−4aは、MC10−1とCAReg10−3とを1対1に直接接続し、MC10−1からのコマンド・アドレス信号(CS:チップセレクト、CKE:クロックエンネーブル)をCAReg10−3に送信している。
【0010】
コマンドアドレスバス18−4bは、MC10−1とCAReg10−3とを、スタブ18−1を介して接続している。MC10−1からCAReg10−3に送信されるコマンド・アドレス信号は、ロウアドレスストローブ(RASN)、コラムアドレスストローブ(CASN)、ライトエンネーブル(WEN)、およびアドレスなどである。
【0011】
エラーバス18−5は、MC10−1とCAReg10−3とを、1対1で、直接接続している。エラーバス18−5は、CAReg10−3で検出されたパリティエラー信号(ERR)を、MC10−1に送信する。
【0012】
データバス18−2は、発振器10−4より供給するシステムクロックバス18−3のCKに対して、Double Data Rate(DDR)を採用する事により転送レートを向上させている。
【0013】
一方、コマンドアドレスバス18−4a、18−4bは、発振器10−4より供給するシステムクロックバス18−3のCKに対して、Single Data Rate(SDR)を採用している。
【0014】
図18に示されるバス配線では、モジュールへの引出し配線(スタブ18−1)の位置でバス配線の実効的特性インピーダンスが低下し、インピーダンスミスマッチが生じて信号波形の歪みが大きくなる。したがって、メモリーの大容量化に伴いバス配線に接続されるDIMMの数が増えると、あるいは、DIMM内のDRAMの数が増えると、インピーダンスミスマッチによる信号波形の歪みは、より顕著となる。そして、この信号波形の歪みは、バスシステム全体における転送レートの高速化、特に、モジュール間でSingle Data Rate(SDR)を採用しているコマンド・アドレスバスの高速化を行う際の障害となる。
【0015】
この問題を解決する技術として、特許文献1に示される、方向性結合式バスシステム技術がある。この技術は、バス配線に接続されている機能モジュールを、クロストークを用いて結合するものである。この技術によるバスシステムの構成例を図19に示す。
【0016】
長さLの区間だけ、バス配線19−1aとスタブ配線19−1bとが近接している。機能モジュール19−2a、19−2bは、それぞれ、バス配線19−1a、スタブ配線19−1bに接続されている。集積回路19−3a、19−3bは、それぞれ、機能モジュール19−2a、19−2bに設けられている。送信回路19−4a、19−4bは、集積回路19−3a、19−3bに内蔵されている。受信回路19−5a、19−5bも、同様に、集積回路19−3a、19−3bに内蔵されている。終端抵抗19−6aの一端はバス配線19−1aに、もう一端は終端電圧Vtに接続されている。また、終端抵抗19−6bの一端はスタブ配線19−1bに、もう一端は終端電圧Vtに接続されている。
【0017】
この例では、バス配線19−1aとスタブ配線19−1bとの、長さLの区間で近接している部分でのクロストークによって、クロストーク信号が発生する。クロストーク信号は、送信回路19−4a、19−4bの信号レベルが切り替わる瞬間に発生する。この例では、発生するクロストーク信号のうち、後方クロストークを受信する構成となっている。
【0018】
受信回路19−5a、19−5bは、このクロストーク信号を受信し、その内部回路によってクロストーク信号を元の信号に復元する。その結果、クロストークを用いた結合は、バス配線19−1aとスタブ配線19−1bとが直接接続されている場合と同様に、集積回路19−3aと集積回路19−3bとの間で信号の送受信ができる。また、従来の直接接続されている場合と比較して、クロストークを用いた結合は、バス配線19−1aとスタブ配線19−1bとの結合部分における信号の反射(実効的特性インピーダンスの低下)を、低く抑えることができる。
【0019】
この方向性結合式バスシステムにより、バス配線に接続される機能モジュール数の増加に伴う、実効インピーダンスの低下を抑えることができる。そのため、モジュール数が増えても波形歪みが発生しない。したがって、バスシステムの多モジュール化と高速化を同時に図ることが可能となる。
【0020】
なお、前述のクロストークを用いた方向性結合式バス接続を実現する回路として特許文献2に記載の技術がある。また、前述の受信回路の方向性結合式バスシステム用復元回路による有極性RZ信号のエラー検出の方法として特許文献3に記載の技術がある。
【0021】
【特許文献1】
特開平7−141079
【特許文献2】
特開平11−220793
【特許文献3】
特開平10−306645
【0022】
【発明が解決しようとする課題】
しかし、システムの転送レートをさらに向上させるために、データバスだけではなく、モジュール全体の転送レートを向上させることが求められている。
【0023】
コマンドアドレスバスでは、Single Data Rate(SDR)で動作させていた為、データバスの半分の動作周波数でコマンド・アドレスを受信していた。しかし、モジュール全体の転送レートを向上させる為には、従来のデータバスだけでなく、コマンドアドレスバスの高速化が必要である。そのため、例えば、コマンドアドレスバスを、方向性結合式バスシステムにすることによりスタブ接続による波形歪みを無くし、モジュール全体の動作周波数を向上させることにより高速化する検討が進められている。
【0024】
しかし、コマンドアドレスバスの高速化のために方向性結合式バスシステムを利用するには、いくつかの問題がある。
【0025】
第1に、コマンドアドレスバスのスタブ接続部に、方向性結合を利用した場合(例えば、特許文献2で提案されている方向性結合式バスシステムとそれに伴う受信回路を利用した場合)は、コマンド・アドレス信号がコマンドアドレスバスに繋がれたモジュール間で、正確に復元できない場合がある。
【0026】
第2に、データバスにはError-Correcting Code(ECC)が付加され、ビット化けを修正することが可能であるが、コマンド・アドレスバスにはParity bit付加によるエラー検出であり、高速化に伴って発生するコマンド・アドレスバスの個々のビット化けに対応していないために、信頼性が低下する可能性がある。
【0027】
第3に、メモリの高速大容量化のために複数のモジュールを接続することにより、制御側のモジュールのピン数が増加することとなる。ピン数が増加すると集積回路のピン形状や前記集積回路の数量、および、前記集積回路を実装する基板のパターンの微細化が発生し、全体のコストが増加してしまう可能性がある。
【0028】
本発明は、上記事情に鑑みてなされたものであり、本発明の課題は、モジュール全体の転送レートを向上させることにある。また、コマンド・アドレスバスの受信の信頼性を向上させることにある。また、低コスト化の可能なバスシステムを提供することにある。
【0029】
【課題を解決するための手段】
上記課題を解決するために本発明の一態様では、メモリモジュールおよびメモリコントローラ間を接続するメモリバスのコマンドアドレスバスに、方向性結合を持たせている。そして、前記メモリコントローラが出力するNRZ信号を、方向性結合によって有極性RZ信号に変換する。また、前記メモリモジュールに、前記コマンドアドレスバスより入力される有極性RZ信号を受信してNRZ信号を復元する受信手段を設けている。
【0030】
そして、前記受信手段に、コマンドアドレスを表す有極性RZ信号の受信に先立って、前記メモリコントローラより出力されるLレベルおよびHレベルの組み合わせのNRZ信号を前記方向性結合により変換することで得られる有極性RZ信号のパルスにより、前記メモリコントローラより出力されるNRZ信号および前記コマンドアドレスバスより入力される有極性RZから復元するNRZ信号のレベルを一致させる初期化処理を行わせている。
【0031】
あるいは、前記受信手段に、コマンドアドレスを表す有極性RZ信号の受信に先立って、前記メモリコントローラより出力されるNRZ信号の初期化要求信号に従い、出力をリセットし、前記メモリコントローラより出力されるNRZ信号および前記コマンドアドレスバスより入力される有極性RZから復元するNRZ信号のレベルを一致させる初期化手段を設けている。
【0032】
あるいは、前記受信手段に、前記コマンドアドレスバスより入力された有極性RZ信号から復元したNRZ信号と、当該有極性RZ信号より1つ前に前記コマンドアドレスバスより入力された有極性RZ信号から復元したNRZ信号とを比較して、両NRZ信号の極性が異なる場合にエラー検出信号を出力するエラー検出手段を設けている。
【0033】
あるいは、前記受信手段に、復元したNRZ信号の前記メモリモジュールが備えるDRAMへの出力タイミングを、クロック信号に同期させる同期化手段を設けている。
【0034】
あるいは、前記受信手段に、復元したNRZ信号がDRAMで受信不可能なコマンド・アドレス信号である場合に、エラー検出信号を出力するエラー検出手段を設けている。
【0035】
また、本発明の他の態様では、前記メモリコントローラに、コマンドアドレスを表すNRZ信号を、DDR(Doubke Data Rate)により前記メモリモジュールが備えるDRAMにおけるコマンド・アドレス信号入力速度の2倍で出力する。そして、前記受信手段に、復元したNRZ信号を速度変換して、1つの復元したNRZ信号から2つのDRAMに入力するコマンド・アドレス信号を生成させる。
【0036】
【発明の実施の形態】
本発明の実施形態を説明する。
【0037】
先ず、本発明の第1実施形態を説明する。
【0038】
図1は、本発明の第1実施形態が適用されたバスシステムの概略構成図である。図示するように、本実施形態のバスシステムは、コマンドアドレスバスを含むバスによりメモリコントローラ(MC)1−1およびDIMM1−2が接続された構成を有する。
【0039】
N個のDIMM#1〜#N(1−2)は、データバス1−5、システムクロックバス1−6、コマンドアドレスバス1−7a、bおよびエラーバス1−12を含むバスによってMC1−1と、接続されている。
【0040】
N個のDIMM#1〜#N(1−2)の各々は、複数のDRAM1−21と、1つのコマンドアドレスレジスタ(CAReg)1−3とを備えて構成される。
【0041】
DRAM1−21の各々は、自身のDRAM1−21に接続されたスタブ配線とデータバス1−5との間の方向性結合により、MC1−1とデータの送受信を行なう。具体的には、DRAM1−21は、受信回路1−211および送信回路1−212を有し、MC1−1の送信回路1−101および受信回路1−102と、方向性結合によるデータの送受信を行なう。
【0042】
CAReg1−3は、クロック受信回路1−301、コマンド・アドレス信号受信回路1−302、1−303、および、エラー信号送信回路1−304を備えて構成される。
【0043】
クロック受信回路1−301は、システムクロックバス1−6の発振器1−4からのシステムクロック(CKおよびCKN)を、方向性結合により受信する。
【0044】
コマンド・アドレス信号受信回路1−302は、コマンド・アドレスバス1−7aのNRZ信号(クロックイネーブル(CKE)およびチップセレクト(CSN))を、1対1接続により受信する。
【0045】
コマンド・アドレス信号受信回路1−303は、コマンド・アドレスバス1−7bの有極性RZ信号(ロウ・アドレス・ストローブ(RASN)、カラム・アドレス・ストローブ(CASN)、ライト・イネーブル(WEN)、および、アドレス(Adrees))を、コマンド・アドレスバス1−7bとスタブ配線1−8との方向性結合により受信する。ここで、コマンド・アドレスバス1−7bには終端抵抗1−14が接続され、スタブ配線1−8には終端抵抗1−9が接続される。
【0046】
エラー信号送信回路1−304は、エラー信号(ERR)を、スタブ配線1−10とエラーバス1−12との方向性結合によって、MC1−1のエラーレジスタ(Error Reg)1−103に送信する。ここで、スタブ配線1−10には終端抵抗1−11が接続され、エラーバス1−12には終端抵抗1−13が接続される。
【0047】
なお、MC1−1からDIMM#1〜#N(1−2)の各々に送信されるコマンド・アドレス信号は、発振器1−4からDIMM#1〜#N(1−2)に入力されるシステムクロック(CK、CKN)に同期する。
【0048】
DIMM1−2のCAReg1−3に入力されたコマンド・アドレス信号は、CAReg1−3の受信回路1−302、1−303でNRZ信号に変換された後に、CAReg1−3と同じDIMM1−2内にあるDRAM1−21に送信される。
【0049】
図2は、MC1−1とCAReg1−3との方向性結合と、CAReg1−3の送受信回路との概略構成図である。
【0050】
MC1−1に接続されたコマンドアドレスバス1−7bと、CAReg1−3に接続されたスタブ配線1−8とは、方向性結合2−3によって結合される。その方向性結合2−3を介して、コマンド・アドレス信号は、MC1−1からCAReg1−3に送信される。
【0051】
MC1−1の送信回路は、入力端子2−1、送信ドライバ2−2、それらを繋ぐ配線、および、送信ドライバ2−2から外部に配線されるコマンドアドレスバス1−7bによって構成される。
【0052】
CAReg1−3の受信回路は、方向性結合器2−3によってコマンドアドレスバス1−7bと方向性結合するスタブ配線1−8、入力端子2−4、基準電圧供給線2−5、電圧比較器2−6、2−7、RSフリップフロップ(RS−FF)2−8、出力端子2−9、および、それらを電気的に結ぶ配線を備えて構成される。
【0053】
電圧比較器2−6、2−7は、各々、正入力端子(+)および負入力端子(−)を有する。
【0054】
基準電圧供給線2−5は、基準電圧Vrefを、電圧比較器2−6の負入力端子(−)と、電圧比較器2−7の正入力端子(+)とに供給する。なお、基準電圧供給配線2−5は、ここで図示していない他の回路にも接続される共通配線である。この基準電圧供給配線2−5の電圧は、終端抵抗1−9に供給されている終端電圧と同じ電圧である。
【0055】
RS−FF2−8は、セット入力端子S、リセット入力端子R、および、出力端子Q、QNを備えている。電圧比較器2−6の出力端子、電圧比較器2−7の出力端子は、それぞれ、RS−FF2−8のセット入力端子S、リセット入力端子Rに接続されている。RS−FF2−8の出力端子Qに、CAReg1−3の受信回路の出力端子2−9が接続されている。
【0056】
次に、上記構成の、方向性結合器2−3で結合されたMC1−1とCAReg1−3との動作を説明する。
【0057】
MC1−1の入力端子2−1に入力されたNRZ信号(NRZ_IN)は、送信ドライバ2−2を経て、方向性結合器2−3に至る。NRZ_INが方向性結合器2−3の間を伝達する際に発生するクロストーク波形が、有極性RZ信号(RZ_IN)として入力端子2−4に入力される。
【0058】
入力端子2−4に入力されたRZ_INは、入力端子2−4と内部配線により繋がれた電圧比較器2−6の正入力端子(+)と、電圧比較器2−7の負入力端子(−)とに入力される。
【0059】
電圧比較器2−6、2−7は、入力されたRZ_INと予め設定された電圧の閾値とを比較し、その結果に応じて、それぞれの出力端子から、LレベルあるいはHレベルの出力信号A,Bを出力する。
【0060】
具体的には、電圧比較器2−6の正入力端子(+)に入力されたRZ_INと、電圧比較器2−6の電圧の閾値とを比較する。ここで、電圧比較器2−6の電圧の閾値とは、基準電圧供給配線2−5から電圧比較器2−6の負入力端子(−)に供給されるVrefと、予め定められたオフセット電圧Voffsとを加算し、電圧比較器2−6内部で生成される電圧である。
【0061】
RZ_INが電圧の閾値よりも高い場合は、電圧比較器2−6の出力信号AとしてHレベルを出力する。また、RZ_INが電圧の閾値よりも低い場合は、電圧比較器2−6の出力信号BとしてLレベルを出力する。
【0062】
一方、電圧比較器2−7の負入力端子(−)に入力されたRZ_INは、電圧比較器2−7の電圧の閾値と比較される。ここで、電圧比較器2−7の電圧の閾値とは、基準電圧供給配線2−5から電圧比較器2−7の正入力端子(+)に供給されるVrefから、予め定められたオフセット電圧Voffsを減算し、電圧比較器2−7内部で生成される電圧である。
【0063】
RZ_INが電圧の閾値よりも低い場合は、出力信号BとしてHレベルを出力する。また、RZ_INが電圧の閾値よりも高い場合は、出力信号BとしてLレベルを出力する。
【0064】
次に、電圧比較器2−6の出力信号Aは、RS_FF2−8のセット入力端子Sに入力される。また、電圧比較器2−7の出力Bは、RS_FF2−8のリセット入力端子Rに入力される。
【0065】
その際、RS−FF2−8は、セット入力端子SにHレベルが入力されると、出力端子QのレベルをHレベルに、出力端子QNのレベルをLレベルにする。また、リセット入力端子RにHレベルが入力されると、出力端子QのレベルをLレベルに、出力端子QNのレベルをHレベルする。セット入力端子Sおよびリセット入力端子Rの両方のレベルがLの場合(定常状態)には、出力端子Qのレベルを前の状態に維持する。
【0066】
RS_FF2−8の出力端子Qからの信号は、出力端子2−9から、出力信号NRZ_OUTとして、DIMM1−2内のDRAM1−21の各々へ出力される。
【0067】
図3(a)〜(e)は、図2に示すCAReg1−3の受信回路の各部分における、信号レベルの遷移を示すタイミングチャートである。
【0068】
図3(a)〜(e)に示す各波形は、上から、MC1−1内部のNRZ入力信号(NRZ_IN)、コマンド・アドレスレジスタへ入力される有極性RZ信号(RZ_IN)、電圧比較器2−6の出力端子からの出力信号A、電圧比較器2−7の出力端子からの出力信号B、そして、RS_FF2−8の出力端子2−9からの出力信号(NRZ_OUT)である。以下、各信号を、NRZ_IN、RZ_IN、A、B、NRZ_OUTと呼ぶことにする。
【0069】
図3(a)に示すNRZ_INが図2に示す入力端子2−1に入力された場合を考える。方向性結合器2−3によって、NRZ_INが、LレベルからHレベルに遷移する立ち上がり3−1では、パルス3−4が発生する。また、HレベルからLレベルに遷移する立下り3−2では、パルス3−5が発生する。NRZ_INがHレベルとLレベルとの間を遷移しないステージ3−3では、RZ_INにおける信号レベルは終端電圧Vrefの状態3−6に保たれている。このような信号は、有極性RZと呼ばれる。
【0070】
ここで、オフセット電圧Voffsを適当な値に設定にすることにより、電圧比較器2−6は、入力パルス3−4から出力パルス3−7を発生する。
【0071】
このパルス3−7は、RZ_INにおけるパルス3−4の信号振幅の絶対値がVref+Voffsよりも大きい場合に発生する。その際の振幅はHレベルである。RZ_INにおけるパルス3−4が定常状態に戻ると、Aにおける波形の振幅は、Lレベルに戻る。
【0072】
また、オフセット電圧Voffsを適当な値に設定にすることにより、電圧比較器2−7は、入力パルス3−5から出力パルス3−8を発生する。
【0073】
このパルス3−8は、RZ_INにおけるパルス3−5の信号振幅の絶対値がVref−Voffsよりも小さい場合に発生する。その際の振幅はHレベルである。RZ_INにおけるパルス3−5が定常状態に戻ると、Bにおける波形の振幅は、Lレベルに戻る。
【0074】
図2に示すRS_FF2−8には、セット入力端子Sに電圧比較器2−6の出力端子が、リセット入力端子Rに電圧比較器2−7の出力端子が接続されている。
【0075】
したがって、図3の(c)〜(e)に示すように、電圧比較器2−6の出力端子からパルス3−7が入力されるまで、RS_FF2−8の出力信号NRZ_OUTは、Lレベルを保つ。パルス3−7の立ち上がり部分でRS_FF2−8がセットされ、NRZ_OUTはHレベル3−9となる。
【0076】
また、電圧比較器2−7の出力端子からパルス3−8が入力されるまでは、RS_FF2−8の出力信号NRZ_OUTは、Hレベルを保つ。そして、パルス3−8の立ち上がり部分でRS_FF2−8がリセットされ、NRZ_OUTはLレベル3−10に戻る。
【0077】
結果として、図2の入力端子2−1に入力されたNRZ_INは、方向性結合器2−3によりRZ_INとなり、更に、CAReg1−3の受信回路により、入力信号NRZ_INと同一の出力信号NRZ_OUTとして復元される。
【0078】
しかし、図2に示すCAReg1−3の受信回路において、MC1−1からの入力信号NRZ_INと当該受信回路の出力信号NRZ_OUTとが異なる場合がある。それは、アドレスコマンド信号を受信する前のNRZ_INとNRZ_OUTの初期レベル(極性)が異なる場合である。
【0079】
ここで、初期レベルが異なる場合における図2のCAReg1−3の受信回路の動作について、図4を用いて説明する。
【0080】
図4(a)〜(f)の各波形は、上から、発信器1−4からDIMM1−2に入力されるシステムクロックCK、MC1−1内部のNRZ入力信号NRZ_IN、入力端子2−4へ入力される有極性RZ信号RZ_IN、電圧比較器2−6の出力信号A、電圧比較器2−7の出力信号B、そしてRS_FF2−8から出力される出力信号NRZ_OUTである。
【0081】
発信器1−4からDIMM1−2に入力されるシステムクロックCKに同期して、図4に示すような1クロック幅の4−13a、4−13b、4−13c、4−13dに示すタイミングでコマンド・アドレス信号が入力されるものとする。
【0082】
このタイミング4−13a〜4−13dで、有極性RZ信号からNRZ信号に変換したコマンド・アドレスの値と、NRZ信号で入力されるCKEおよびCSNの値とを、DRAMが受信することにりデータバスの送受信を行う。このタイミング4−13a〜4−13dで発生するコマンドアドレスバスによるDRAMへのアクセスは、MC1−1から非周期的に発生する。
【0083】
図2に示すCAReg1−3の受信回路に、図4(b)に示すNRZ_INが入力された場合の、出力NRZ_OUTをより詳細に説明する。
【0084】
NRZ_INが初期値のHレベルから遷移しないステージ4−1からステージ4−2の間では、RZ_INは終端電圧Vrefに保たれる。RS_FF2−8の出力信号NRZ_OUTは、初期値のLレベルであるステージ4−9の状態を保持して、ステージ4−10に移行する。
【0085】
NRZ_INがステージ4−3に示すHレベルからLレベルに遷移すると、RZ_INにパルス4−5が発生する。
【0086】
RZ_INにパルス4−5が入力された場合、パルス4−5の振幅の絶対値が電圧比較器2−7のVreff−Voffsを下回ると、電圧比較器2−7の出力端子より、出力信号Bとしてパルス4−8が出力される。
【0087】
電圧比較器2−7の出力信号Bとしてパルス4−8が発生することで、RS_FF2−8は、その出力信号NRZ_OUTをLレベルに設定しようとするが、すでにステージ4−11の状態がLレベルのため、レベルはLレベルのまま遷移しない。
【0088】
NRZ_INが4−4に示すLレベルからHレベルに遷移するステージでは、RZ_INに4−6に示すパルスが発生する。
【0089】
RZ_INにパルス4−6が入力された場合、パルス4−6の振幅の絶対値が電圧比較器2−6のVreff+Voffsを超えると、電圧比較器2−6の出力信号Aとしてパルス4−7が出力される。
【0090】
電圧比較器2−6の出力信号Aとしてパルス4−7が発生することで、RS_FF2−8の出力信号NRZ_OUTが、ステージ4−12に示すHレベルに設定される。
【0091】
すなわち、コマンド・アドレス信号を受信するステージ4−13aの前に、NRZ_INとNRZ_OUTとのレベルが違っていた場合、NRZ_INがNRZ_OUTと同レベルとなる遷移が行なわれるまで、NRZ_OUTはNRZ_INと異なったレベルを保持し続ける。したがって、ステージ4−13aでNRZ_INに乗せられたコマンド・アドレス信号は、本実施形態の回路の出力NRZ_OUTでは、レベルが逆(HからL)になる。
【0092】
このNRZ_INとNRZ_OUTとのレベルが異なる状態(4−1および4−9)は、MC1−1のドライバ2−2、DIMM1−2の電圧比較器2−6、2−7、およびRS_FF2−8のいずれかの動作が不定となる場合などに発生する。
【0093】
図5に、MC1−1内部のNRZ信号NRZ_INとCAReg1−3の受信回路から出力されるNRZ信号NRZ_OUTとのレベルが異なる状態が発生する場合のMC1−1の動作例を示す。
【0094】
図5(a)において、MC1−1にセルフリフレッシュ開始5−1のコマンドが設定されると、MC1−1はデバイスの消費電力を抑えるためにMC1−1のドライバ2−2を停止させる。ドライバ2−2の停止中にNRZ_IN2−1が変化しても、RZ_IN2−4が変化しないため、NRZ_IN2−1の変化がNRZ_OUT2−9に伝わらない。このため、MC1−1のドライバ2−2が動作を再開したときにNRZ_INとNRZ_OUTのレベルが異なる状態が発生することがある。
【0095】
図5(b)において、MC1−1にパワーダウン開始5−2のコマンドが設定されると、MC1−1は、デバイスの消費電力を抑えるためにMC1−1のドライバ2−2を停止する。このため、ドライバの停止中にNRZ_IN2−1の変化がNRZ_OUT2−9に伝わらない。したがって、MC1−1のドライバ2−2が動作を再開したときにNRZ_INとNRZ_OUTのレベルが異なる状態が発生することがある。
【0096】
図5(c)において、電源投入直後の電源が安定していない状態では、MC1−1側のドライバ2−2、DIMM1−2側の電圧比較器2−6、2−7、および、RS_FF2−8などの出力状態が不定である。このため、MC1−1のドライバ2−2が動作が安定したときに、NRZ_INとNRZ_OUTのレベルが異なる状態が発生することがある。
【0097】
この不定となる状態は、図5(c)に示すような電源投入後の初期化動作の他に、DIMMの活線挿入を行なった場合にも発生する。
【0098】
本実施形態で用いるコマンド・アドレスバスでは、クロック・イネーブル(CKE)、および、チップ・セレクト(CSN)を有極性RZ信号にせず、NRZ信号のレベル信号を1対1接続で常時受信することにより、非周期的に発生するコマンド・アドレスの入力の有無を判別する。さらに、CKE、及び、CSN以外のコマンド・アドレスを有極性RZ信号とすることで、コマンド・アドレスバスを高速化すると共に、コマンド・アドレス受信前に、MC1−1のNRZ信号NRZ_INとCAReg1−3の受信回路から出力されるNRZ信号NRZ_OUTのレベルを一致させる初期化手順を行なうようにしている。
【0099】
つぎに、この初期手順(NRZ初期化手順)を説明する。本実施形態では、NRZ_INに特徴的なパルスを加えることで、コマンドアドレス受信前に、NRZ_INとNRZ_OUTのレベルを一致させる初期化を行なっている。
【0100】
図6(a)〜(g)は、NRZ初期化手順を行なう図2に示すCAReg1−3の受信回路での信号レベル遷移を示すタイミングチャートである。
【0101】
図6(a)〜(g)の各波形は、上から、発振器1−4からのDIMM1−2に入力されるシステムクロックCK、MC1−1内部の入力信号NRZ_IN、CAReg1−3へ入力信号RZ_IN、電圧比較器2−6の出力信号A、電圧比較器2−7の出力信号B、Hレベルから始まるRS_FF2−8の出力端子2−9からの出力信号NRZ_OUT(1)、そして、Lレベルから始まるRS_FF2−8の出力端子2−9からの出力信号NRZ_OUT(2)である。
【0102】
ステージ6−7a、6−7bで受信回路がコマンド・アドレス信号を受信する直前に、MC1−1は、図6(b)に示すようなLレベルとHレベルを一組にしたパルス6−1、6−2をNRZ_INに追加する。
【0103】
NRZ_INに、LレベルからHレベルに遷移するパルス6−1、6−2を追加することで、受信回路にコマンドが入力されるステージ6−7a、6−7bの直前で、RZ_INにパルス6−3が発生する。
【0104】
RZ_INとしてパルス6−3が入力された場合、オフセット電圧Voffsを適当に選ぶことで、電圧比較器2−6から出力信号Aとして、パルス6−4が出力される。
【0105】
電圧比較器2−6の出力信号Aとしてパルス6−4が出力されることで、RZ_FF2−8の出力信号NRZ_OUTは、Hレベルに設定される。
【0106】
つまり、Hレベルから始まるNRZ_OUT(1)は、6−5に示すようにHレベルの出力を維持する。Lレベルから始まるNRZ_OUT(2)は、出力端子2−9の電圧がHレベルに設定される為に、6−6に示すようにLレベルからHレベルに遷移する。
【0107】
したがって、DIMM1−2へのコマンドアドレス入力前のステージ6−7a、6−7bでは、NRZ_IN6−2、NRZ_OUT(1)6−5およびNRZ_OUT(2)6−6のレベルが一致する。
【0108】
本実施形態によれば、前述のNRZ初期化手順、すなわち、DIMM1−2へのコマンドアドレスの入力前に、MC1−1がLレベルとHレベルを一組にしたパルスを追加することで、方向性結合式バスで構成するコマンド・アドレスバスの信号を初期化し、入力信号と出力信号のレベルを揃えることが可能となる。
【0109】
次に、本発明の第2実施形態を説明する。
【0110】
図7は、本発明の第2実施形態が適用されたCAReg1−3の受信回路の構成図である。
【0111】
本実施形態のCAReg1−3の受信回路は、図2に示される第1実施形態のCAReg1−3の受信回路に、初期化回路7−7(破線で囲った部分)を接続して構成されている。
【0112】
なお、上記の第1実施形態と共通なCAReg1−3の回路の部分は、図2と同じ番号を用い、その詳細な説明は省略する。
【0113】
初期化回路7−7は、DIMM1−2に入力されるCK7−1、入力端子7−2、7−3、Dフリップフロップ(D_FF)7−4、ANDゲート7−5、ORゲート7−6、および、それらを接続する配線で構成される。CK7−1は、ここでは図示していない他の回路にも接続される。
【0114】
入力端子7−2、7−3は、MC1−1と1対1接続している。
【0115】
D_FF7−4は、クロック入力端子(CK)、データ入力端子(D)、リセット入力端子(R)、および、出力端子(Q)を備えている。
【0116】
クロック入力端子(CK)には、CK7−1が接続されている。データ入力端子(D)は、入力端子7−2からの配線が接続され、リセット入力端子(R)には、入力端子7−3からの配線が接続されている。出力端子(Q)からの配線は、ANDゲート7−5の片方の入力端子に接続している。
【0117】
ANDゲート7−5の2つの入力端子には、D_FF7−4の出力端子(Q)からの配線と、入力端子7−2からの配線とが各々接続されている。ANDゲート7−5の出力は、ORゲート7−6の片方の入力端子に接続している。
【0118】
ORゲート7−6の2つの入力端子には、ANDゲート7−5の出力と入力端子7−3からの配線とが接続されている。ORゲート7−6の出力Dは、RS_FF2−8aのリセット端子(R2)に接続している。
【0119】
上述したように、図7のCAReg1−3の受信回路は、初期化回路7−7の部分を除けば、図2のCAReg1−3の受信回路とほぼ同様である。異なっているのは、RS_FF2−8aが2番目のリセット端子(R2)を備えていることである。R2には、初期化回路7−7からの出力Dが接続されている。
【0120】
CAReg1−3には、次の5つの端子に対して入力信号が入力される。
【0121】
入力端子2−4には、図2の方向性結合2−3によって、有極性RZ信号のRZ_INが入力される。
【0122】
入力端子2−5には、基準電圧供給配線により基準電圧Vrefが供給される。
【0123】
入力端子7−1には、発振器1−4から、クロックバス1−6を介して、システムクロックCKが供給される。
【0124】
入力端子7−2には、MC1−1との1対1接続により、MC1−1からNRZ信号である初期化要求信号INIT_NRZ_INが入力される(図1では不図示)。
【0125】
入力端子7−3には、MC1−1との1対1接続により、MC1−1からNRZ信号であるリセット信号RESETが入力される(図1では不図示)。
【0126】
RZ_INは、上記の第1実施形態と同様に、電圧比較器2−6、2−7において、Vrefと比較される。その比較の結果は、RS_FF2−8aのセット入力端子(S)と、リセット端子(R1)に、入力される。
【0127】
一方、入力端子7−1から入力されたCKは、D_FF7−4のクロック入力端子(CK)に入力される。入力端子7−2から入力されたINIT_NRZ_INは、D_FF7−4のデータ入力端子(D)に入力される。また、INIT_NRZ_INを反転させた値は、ANDゲート7−5へ入力される。入力端子7−3から入力されたRESETは、D_FF7−4のリセット入力端子(R)と、ORゲート7−6へと、入力される。
【0128】
図8(a)〜(i)は、図7に示すCAReg1−3の受信回路における、入出力信号の遷移を表わすタイミングチャートである。
【0129】
図8(a)〜(i)の各波形は、上から、入力端子7−1へ入力されるシステムクロックCK、入力端子7−2へ入力されるNRZ信号レベルの初期化要求信号INIT_NRZ_IN、D_FF7−4の出力信号C、ORゲート7−6の出力信号D、入力端子2−4へ入力される有極性RZ信号 RZ_IN、電圧比較器2−6の出力信号A、電圧比較器2−7の出力信号B、入力端子7−3へ入力されるリセット信号RESET、そして、RS_FF2−8aの出力端子2−9から出力されるNRZ信号NRZ_OUTである。また、ステージ8−6a、8−6bにおいて、コマンド・アドレス信号が、CAReg1−3に、RZ_INとして入力される。
【0130】
入力端子7−1、7−2および7−3に対し、図8(a)、(b)および(h)に示すCK、INIT_NRZ_INおよびRESETの3種類の信号が、各々入力される。上記3種類の信号は、そのままD_FF7−4に入力される。
【0131】
D_FF7−4において、INIT_NRZ_INのパルス8−1はCKの立上りエッジでラッチされて、出力信号Cとしてパルス信号8−2が出力される。
【0132】
ANDゲート7−5において、INIT_NRZ_INの反転信号と、D_FF7−4の出力信号Cとの論理和が取られて、その出力がORゲート7−6の一方の入力端子に入力される。
【0133】
ORゲート7−6では、ANDゲート7−5の出力と、RESETとの論理和が取られて、出力信号Dとして出力される(図8(d))。
【0134】
具体的には、INIT_NRZ_INのLレベルの入力と、D_FF7−4の出力信号CのHレベル出力とにより、ANDゲート7−5は、Hレベルを出力する。RESET入力端子がLレベルの入力の場合、ORゲート7−6は出力信号Dとして、パルス信号8−3を出力する。
【0135】
図2の方向性結合2−3によって、NRZ_IN(図8では不図示)は、コマンド・アドレスが入力されるステージ8−6aにおいて、有極性RZ信号RZ_INのパルス8−4となる。
【0136】
パルス8−4は入力端子2−4に入力され、入力端子2−5から入力されたVrefと、電圧比較器2−6、2−7で、それぞれ比較される。Voffsを適当な値に定めることによって、電圧比較器2−6の出力信号Aからパルス8−5が出力される。一方、電圧比較器2−7の出力信号Bは、Lのままである。
【0137】
ここで、INIT_NRZ_INは、パルス8−1により発生するパルス8−3が、パルス8−5とHレベルが重ならないように、予め定めてある。
【0138】
RS_FF2−8aのセット端子(S)には、電圧比較器2−6の出力信号Aが、2つのリセット端子(R1、R2)には、電圧比較器2−7の出力信号BおよびORゲート7−6の出力信号Dが、各々入力されている。したがって、RS_FF2−8aの出力NRZ_OUTは、パルス8−3および8−5の立ち上がりで切り替わる。よって、出力NRZ_OUTは、初期状態のHレベルから、Lレベル8−7に遷移し、また、Hレベル8−8に遷移する。
【0139】
その結果、コマンド・アドレスが設定される8−6a、および、8−6bの前において、初期化要求信号INIT_NRZ_INによって、NRZ_OUTのレベルと、MC1−1側の入力端子2−1から出力されるNRZ_INのレベルとが一致する。
【0140】
上述したように、本発明の第2実施形態は、図7に示す初期化回路7−7を、有極性RZ信号受信回路のRS_FF2−8aに接続し、初期化要求信号INIT_NRZ_INを初期化回路7−7に入力している。これにより、コマンド・アドレスが設定される直前に、MC1−1側の入力端子2−1でのNRZ_INのレベルとRS_FF2−8aの出力NRZ_OUTのレベルとを一致させる初期化が可能となる。
【0141】
なお、図7に示す初期化回路7−7は、コマンドアドレスが設定される直前にNRZ_INとNRZ_OUTのレベルを一致させるものであれば、他の構成も可能である。
【0142】
次に本発明の第3実施形態を説明する。
【0143】
図9は、本発明の第3実施形態が適用されたエラー検出回路付のCAReg1−3の受信回路の構成図である。
【0144】
図9は、上記の第1実施形態である図2のCAReg1−3に、ANDゲート9−1、9−2、ORゲート9−3、RSフリップフロップ(RS_FF)9−4、エラー検出出力端子9−5、チップセレクト信号入力端子(CSN)9−6、リセット端子7−3、および、エラー検出リセット端子9−7が追加された構成を有する。
【0145】
RS_FF9−4は、セット端子(S1、S2)、リセット端子(R)、および、出力端子(Q)を備えている。RS_FF9−4は、RS_FF2−8、2−8aと異なり、セット端子が2つあって、2つのうちどちらかがHレベルになると、出力端子Qの出力がHレベルになる。
【0146】
ANDゲート9−1、9−2は、RS_FF2−8で保持し出力している現在のデータと、RS_FF2−8の入力データとの比較を行い、コマンド・アドレス受信中のエラー検出する為のゲートである。ANDゲート9−1、9−2は、エラーを検出するとHレベルを出力する。
【0147】
ANDゲート9−1の3つの入力端子は、それぞれ、CSN入力端子9−6、電圧比較器2−6の出力端子、および、RS_FF2−8の出力端子Qに接続されている。
【0148】
ANDゲート9−2の3つの入力端子は、それぞれ、CSN入力端子9−6、電圧比較器2−7の出力端子、および、RS_FF2−8の反転出力端子QNに接続されている。
【0149】
ANDゲート9−1、9−2の出力端子は、RS_FF9−4のS1、S2の入力端子に接続されている。
【0150】
RS_FF9−4は、ANDゲート9−1、9−2で検出したエラー情報を保持するためのものである。
【0151】
RS_FF9−4は、受信したデータからエラーを検出すると、エラー検出出力端子9−5をHレベルとし、他の回路にエラーを検出したことを通知する。エラーがない通常の場合、この出力端子9−5をLレベルとする。
【0152】
電源投入時、システムの起動時、あるいは、コマンド・アドレスバスに有効なデータが送られてきていない場合等においては、RS_FF9−4の状態をリセットするために、MC1−1は、エラー検出リセット端子9−7をHレベルにする。この端子9−7は通常使用時にはLレベルにしておく。
【0153】
次に、図9に示すCAReg1−3の受信回路の動作を説明する。
【0154】
図10(a)〜(i)は、図9に示すCAReg1−3の受信回路の各部における入出力信号の遷移を表わすタイミングチャートである。
【0155】
図10(a)〜(i)の各波形は、上から、DIMMに入力されるシステムクロックCK、入力端子9−6に入力されるチップセレクト信号CSN、有極性RZ信号入力端子2−4に入力される有極性RZ信号RZ_IN、電圧比較器2−6の出力信号A、電圧比較器2−7の出力信号B、RS_FF2−8の出力端子2−9から出力されるNRZ信号NRZ_OUT、ANDゲート9−1の出力信号E、ANDゲート9−2の出力信号F、そして、エラー検出出力端子9−5からの出力信号ERR1である。
【0156】
ここで、RZ_INに、外部からノイズなどの影響を受けたことにより、Vreff+Voffsの電圧を超えるパルス11−2が、入力されたとする。
【0157】
パルス11−2により、電圧比較器2−6の出力信号Aにパルス11−4が発生する。そして、RS_FF2−8は、NRZ_OUTをHレベルにしようとする。
【0158】
しかし、パルス11−1によって発生した電圧比較器2−6の出力信号Aのパルス11−3により、既に、NRZ_OUTはHレベル11−5となっている。
【0159】
このことから、新たなパルス11−2によるNRZ_OUTの変化方向と、既にRS_FF2−8が保持しているデータとの間に矛盾が生じ、エラー(入力レベル(極性)エラー)であることが分かる。すなわち、RZ_INに同じレベル(極性)のパルスが連続して入力されたことが分かる。
【0160】
この場合、ANDゲート9−1の第1の入力であるCSN端子9−6からの信号は(チップセレクトされていないため)、Lレベルである。ANDゲート9−1の他の2つの入力である、RS_FF2−8の出力信号NRZ_OUTと電圧比較器2−6の出力信号Aとは、共にHレベルである。したがって、ANDゲート9−1の出力信号EはHレベルのパルス11−6となる。この出力信号Eは通常Lレベルである。
【0161】
このANDゲート9−1の出力信号EがHレベルのパルス11−6になることで、RS_FF9−2の出力端子9−5から出力される出力信号ERR1がHレベル11−7となり、エラーを検出したことを他の回路に通知する。この出力信号ERR1の状態は、システムリセット端子7−3またはエラー検出リセット端子9−7がHレベルになるまで保持される。
【0162】
以上のように、本実施形態は、上記の第1実施形態に、チップセレクト信号CSNの入力とエラー検出用の回路とを接続することにより、非周期的に発生するDRAMへのコマンド・アドレスの有効範囲を識別し、前記有効範囲における有極性RZ信号の、受信データのレベル異常によるコマンド・アドレス伝送中のエラー検出が可能となる。
【0163】
なお、図9に示すエラー検出用の回路は、出力されるチップセレクト信号によりコマンドアドレスの有効範囲を識別し、前記有効範囲における有極性RZ信号のエラーを検出できるものであれば、他の構成も可能である。
【0164】
次に本発明の第4実施形態を説明する。
【0165】
図11は、本発明の第4実施形態に用いられたCAReg1−3のエラー検出回路付の受信回路の構成図である。
【0166】
図11は、上記の第2実施形態で説明した図7のCAReg1−3に、エラー検出回路を接続した構成を有する。エラー検出回路は、ANDゲート9−1、9−2、ORゲート9−3、RSフリップフロップ(RS_FF)9−4、エラー検出出力端子9−5、チップセレクト信号入力端子CSN9−6、および、エラー検出リセット端子ERR_RST9−7を有する。
【0167】
RS_FF9−4は、セット入力端子2本S1、S2とリセット入力端子R、および、出力端子Qを備えている。RS_FF9−4は、RS_FF2−8aと異なり、セット入力端子が2本あって、2本のうちどちらかがHレベルになると、出力端子QがHレベルになる。
【0168】
ANDゲート9−1、9−2は、RS_FF2−8aで保持し出力している現在のデータと、RS_FF2−8aの入力データとの比較を行い、コマンド・アドレス受信中のエラー検出する為のゲートである。このANDゲートは、エラーを検出するとHレベルを出力する。
【0169】
ANDゲート9−1の3つの入力端子は、それぞれ、CSN入力端子9−6、電圧比較器2−6の出力端子、および、RS_FF2−8aの出力端子Qに接続されている。
【0170】
ANDゲート9−2の3つの入力端子は、それぞれ、CSN入力端子9−6、電圧比較器2−7の出力端子、および、RS_FF2−8aの反転出力端子QNに接続されている。
【0171】
ANDゲート9−1、9−2の出力端子E、Fは、RS_FF9−4の入力端子S1、S2に接続されている。
【0172】
RS_FF9−4は、ANDゲート9−1、9−2で検出したエラー情報を保持するためのものである。
【0173】
RS_FF9−4は、受信したデータからエラーを検出すると、エラー検出出力端子9−5をHレベルとし、他の回路にエラーを検出したことを通知する。エラーがない通常の場合、この出力端子9−5をLレベルとする。
【0174】
電源投入時、システムの起動時、あるいは、コマンド・アドレスバスに有効なデータが送られてきていない場合等においては、RS_FF9−4の状態をリセットするために、エラー検出リセット端子9−7をHレベルにする。この端子9−7は通常使用時にはLレベルにしておく。
【0175】
次に、図11に示すCAReg1−3の受信回路の動作を説明する。
【0176】
図12(a)〜(l)は、図11に示すCAReg1−3の受信回路の各部における、入出力信号の遷移を表わすタイミングチャートである。
【0177】
図12(a)〜(l)の各波形は、上から、入力端子7−1に入力されるシステムクロックCK、入力端子9−6に入力されるチップセレクト信号CSN、入力端子7−2に入力されるNRZ信号レベルの初期化要求信号INIT_NRZ_IN、D_FF7−4の出力信号C、ORゲート7−6の出力信号D、入力端子2−4に入力される有極性RZ信号RZ_IN、電圧比較器2−6の出力信号A、電圧比較器2−7の出力信号B、RS_FF(1)2−8aの出力信号NRZ_OUT、ANDゲート9−1の出力信号E、ANDゲート9−2出力信号F、そして、RS_FF(2)9−4から出力されるエラー検出出力(ERR1)である。
【0178】
ここで、RZ_INに、外部からノイズなどの影響を受けたことにより、Vreff−Voffsの電圧を下回るパルス12−2が入力されたとする。
【0179】
パルス12−2により、電圧比較器2−7の出力信号Bとしてパルス12−3が発生する。パルス12−3は、RS_FF(1)2−8aのリセット端子R1に入力される。パルス12−3の入力により、RS_FF2−8aは、出力端子QからLレベルの信号を出力する。すなわち、NRZ_OUTをLレベルにしようとする。
【0180】
しかし、既に、初期化要求信号INIT_NRZ_INのパルス12−1によって、NRZ_OUTはLレベル12−4となっている。
【0181】
このことから、新たなパルス12−2によるNRZ_OUTの変化方向とRS_FF(1)2−8aが保持し出力しているNRZ_OUTのレベルとの間に矛盾が生じ、エラー(入力レベル(極性)エラー)であることが分かる。
【0182】
この場合、ANDゲート9−2の第1の入力であるCSN端子9−6からのCSNの反転信号は(チップセレクトされていないため)、Hレベルである。ANDゲート9−2の他の2つの入力である、RS_FF2−8aの出力信号QN、電圧比較器2−7の出力信号Bは、共にHレベルである。したがって、ANDゲート9−2の出力信号FはHレベルのパルス12−5となる。この出力信号Fは通常Lレベルである。
【0183】
このANDゲート9−2の出力信号FがHレベルのパルス12−5になることで、RS_FF9−4の出力端子9−5から出力される出力信号ERR1がHレベル12−6となり、エラーを検出したことを他の回路に通知する。この出力ERR1の状態は、システムリセット端子7−3またはエラー検出リセット端子9−7がHレベルになるまで保持される。
【0184】
以上のように、本実施形態は、上記の第2実施形態に、チップセレクト信号CSNの入力とエラー検出用の回路とを接続することにより、非周期的に発生するDRAMへのコマンド・アドレスの有効範囲を識別し、前記有効範囲における有極性RZ信号の、受信データのレベル異常によるコマンド・アドレス伝送中のエラー検出が可能となる。
【0185】
なお、図11に示すエラー検出用の回路は、チップセレクト信号によりコマンドアドレスの有効範囲を識別し、前記有効範囲における有極性RZ信号のエラーを検出できるものであれば、他の構成も可能である。
【0186】
次に本発明の第5実施形態を説明する。
【0187】
図13は、本発明の第5実施形態が適用されたCAReg1−3の構成図である。
【0188】
CAReg1−3は、NRZ変換回路16−1と、ORゲート16−6、13−9と、リタイミング回路13−6と、イレギュラーコマンド入力エラー検出回路13−7と、入力端子2−4、1−5aと、出力端子1−10、16−8と、ドライバ16−9、16−10と、上記構成要素の各々を図13のように接続する配線とを備えて構成される。
【0189】
NRZ変換回路16−1の入力は、RZ_INの入力端子2−4とバス配線を介して接続している。また、NRZ変換回路16−1の2つの出力は、ORゲート16−6およびリタイミング回路13−6に接続している。
【0190】
NZR変換回路16−1は、電圧比較器で構成されるRZ受信回路16−2と、RS_FFで構成されるNRZレベル変換回路16−4、および、前記2つの回路16−2、16−4の出力を比較してNRZ信号レベル変換時のレベルを確認する入力極性エラー検出回路16−3とを有する。
【0191】
なお、複数の方向性結合2−3により複数の入力端子2−4がある場合、CAReg1−3内には、入力端子2−4と同数のNRZ変換回路16−1がある。
【0192】
ORゲート16−6への入力は、NRZ変換回路16−1からの出力16−5と接続し、ORゲート16−6の出力は、ORゲート13−9の入力に接続している。
【0193】
リタイミング回路13−6の入力の一方は、NRZ変換回路16−1の出力13−5である。リタイミング回路13−6の入力のもう一方は、ドライバ16−9を介して入力端子1−5aに入力された入力信号(CKE信号、CSN信号)である。
【0194】
リタイミング回路13−6の出力信号16−7は、イレギュラーコマンド入力エラー検出回路13−7へ入力されると共に、ドライバ16−10を介して、出力端子16−8から出力される。
【0195】
イレギュラーコマンド入力エラー検出回路13−7からの出力信号13−8は、ORゲート13−9に入力される。ORゲート13−9の出力信号は、出力端子1−10から出力される。
【0196】
図13に示すCAReg1−3の動作を説明する。
【0197】
方向性結合2−3により、有極性RZ信号である入力信号RZ_INが、入力端子2−4に入力される。また、NRZ信号であるCKEとCSNが、入力端子1−5aに入力される。
【0198】
なお、複数の方向性結合2−3がある場合は、複数の入力端子2−4に複数の有極性RZ信号RZ_INが入力される。
【0199】
入力信号RZ_INは、NZR変換回路16−1に入力される。RZ_INは、先ずRZ信号受信回路16−2に入力された後、NRZレベル変換回路16−4を経て、NRZ信号である出力13−5となる。また、RZ_INは、RZ信号受信回路16−2を経て、入力極性エラー検出回路16−3に入力される。入力極性エラー検出回路16−3は、入力信号RZ_IN毎に入力極性エラー検出を行い、RZ_INのエラー16−5をレジスタに格納する。
【0200】
入力信号RZ_IN毎に検出されたエラー16−5は、ORゲート16−6によってまとめられてエラー信号9−5(ERR1)として、ORゲート13−9に出力される。
【0201】
一方、NRZレベル変換回路16−4から出力されるNRZ信号13−5とNRZ信号で入力されるCKEおよびCSNは、リタイミング回路13−6において、システムクロックCK、CKN(図13では、不図示)に同期化され出力される。リタイミング回路13−6で同期化された出力信号16−7は、DRAM_OUTとして、出力端子16−8から出力されると共に、イレギュラーコマンド入力エラー検出回路13−7に入力される。
【0202】
イレギュラーコマンド入力エラー検出回路13−7は、出力信号16−7(コマンド・アドレス信号)の監視を行う。エラー検出回路13−7は、CAReg1−3に接続したDRAM1−21が受信可能なコマンド・アドレス信号(DRAM1−21のスペックで規定された、DRAM1−21の状態遷移を指令するコマンド・アドレス信号)を、メモリに保持している。そして、エラー検出回路13−7は、DRAM1−21が受信可能なコマンド・アドレス信号以外のコマンド・アドレス信号を検出すると、エラー状態をレジスタに格納すると共に、エラー出力信号13−8(ERR2)を出力する。
【0203】
エラー出力信号9−5(ERR1)、13−8(ERR2)は、ORゲート13−9で比較され、そのいずれかがエラー出力信号1−10(ERR)として、出力端子1−10から出力される。
【0204】
本実施形態を、更に詳細に説明する。
【0205】
図14は、図13に示すCAReg1−3への入出力と、CAReg1−3を構成する回路を更に詳細に図示するものである。
【0206】
CAReg1−3は、入出力インタフェースとしてMCインタフェース500、システムクロック入力600、DRAMインタフェース700を有する。CAReg1−3は、有極性RZ差動受信回路13−1、位相補正回路13−2、有極性RZ受信回路13−3、NRZ受信回路13−4、リタイミング回路13−6、イレギュラーコマンド入力エラー検出回路13−7、および、ドライバ16−9、16−10を備えて構成される。
【0207】
システムクロック入力600は図1の発振器1−4より供給される、正論理側クロック信号CKおよび負論理側クロック信号CKNを入力する。CK、CKNを入力する1対の入力端子20−4を有する。
【0208】
MCインタフェース500は、入力端子1−5a、1−8、7−3、および1−10から構成される。端子1−5aにはCSNおよびCKEが、端子1−8にはRASN、CASN、WEN、Adressが、端子7−3にはRESETが、そして、端子1−10にはERRが、それぞれ入力される。
【0209】
DRAMインタフェース700は、出力端子20−1〜20−3を有する。出力端子20−1からはRASN、CASN、WEN、Adressが、出力端子20−2からはCSNが、そして、出力端子20−3からはCKEが出力される。
【0210】
RZ差動受信回路13−1では、図2に示すCAReg1−3の受信回路の基準電圧(Vref)供給配線2−5の代わりに、もう1つの入力端子が設けられている。2つの方向性結合2−3によって発生する2つの有極性RZ信号CK、CKNが、RZ差動受信回路13−1に入力される。
【0211】
有極性RZ差動受信回路13−1の出力端子Q、QNには、位相補正回路13−2が接続されている。位相補正回路13−2は、入力されたシステムクロックCKおよびCKNの位相を調整するために設けた回路である。位相補正回路13−2の出力は、リタイミング回路13−6のD_FF各々のクロック入力端子(CK)に接続されている。
【0212】
有極性RZ受信回路13−3は、図9に示されるCAReg1−3の受信回路を、少なくとも1つ備えて構成される。有極性RZ受信回路13−3への入力は、方向性結合2−3から入力端子1−8を介して、有極性RZ信号RASN、CASN、WEN、Adressが入力される。また、スタブ接続により入力端子7−3を介して、NRZ信号であるRESETが入力される。
【0213】
有極性RZ受信回路13−3は、入力端子1−8に入力された有極性RZ信号の各々を対応するRS_FFによってNRZ信号に変換し、出力信号13−5とする。また、極性エラー信号9−5をERR1として出力する。
【0214】
NRZ受信回路13−4には、入力端子1−5aを介してスタブ接続により、NRZ信号であるCKEとCNSが入力される。入力されたCKEとCNSは、ドライバ16−9を介して、NRZ受信回路13−4から出力される。
【0215】
有極性RZ受信回路13−3の出力とNRZ受信回路13−4の出力端子は、リタイミング回路13−6の入力端子に接続されている。
【0216】
リタイミング回路13−6は、有極性RZ受信回路13−3およびNRZ受信回路13−4と接続される入力端子毎に、D_FFが各々設けられている。この入力端子は、D_FFのデータ入力端子(D)に接続されている。D_FF各々のクロック入力端子(CK)には、位相補正回路13−2の出力が接続されている。D_FFのリセット入力端子(R)は、リセット入力端子7−3と接続され、RESETが入力される。
【0217】
リタイミング回路13−6のD_FFのデータ入力端子(D)に入力されたNRZ信号13−5、CSNおよびCKEは、各々のD_FFによって、クロック入力端子(CK)に入力された位相補正後のシステムクロックに同期する。そして、同じタイミングで、D_FFの出力端子(Q)から出力され、ドライバ16−10を介して、出力端子20−1、20−2および20−3に出力される。
【0218】
つまり、リタイミング回路13−6内のD_FF各々は、有極性RZ受信回路13−3とNRZ受信回路13−4との違いから各々の出力に発生するディレイ差をなくす為に、位相補正回路13−2で調整したラッチタイミングで同期化するために設けたものである。
【0219】
イレギュラーコマンド入力エラー検出回路13−7の入力端子は、リタイミング回路13−6のD_FFの出力端子(Q)と接続されている。上述したようにイレギュラーコマンド入力エラー検出回路13−7は、CAReg1−3に接続したDRAM1−21の受信可能なコマンド・アドレス信号を、そのメモリに予め保持している。リタイミング回路13−6のD_FF出力端子(Q)からDRAM1−21へ出力されるコマンド・アドレス信号と、受信可能なコマンド・アドレス信号を比較することにより、DRAM1−21が受信不可能なコマンド・アドレス信号を検出すると、エラー検出出力端子13−8から出力される信号ERR2は、Hレベルとなる。エラーなしの通常の場合、この端子はLレベルである。そして、ERR2は、ORゲート13−9に出力される。
【0220】
ORゲート13−9の2つの入力は、有極性RZ受信回路13−3から出力されるERR1と、イレギュラーコマンド入力エラー検出回路13−7から出力されるERR2である。
【0221】
ORゲート13−9の出力ERRは、出力端子1−10に出力され、非接触バスにより複数のDIMMで共有し、MC1−1のERR入力端子1−12によりRZ信号で伝送される。これにより、CAReg1−3は、他の回路にエラーを検出したことを通知する
以上のように、本実施形態によるCAReg1−3を用いることで、データ転送の高速化に伴って発生するDRAM1−21へのコマンド・アドレス端子のディレイ差を低減することが可能になる。また、本実施形態によるCAReg1−3を用いることで、DRAM1−21への出力するコマンド・アドレスバスの信号を監視して、DRAM1−21が受信不可能なコマンド・アドレスバスの信号を、エラーとして検出することが可能となる。
【0222】
なお、本実施形態において図13および図14に示すCAReg1−3の回路は、有極性RZ受信回路13−3とNRZ受信回路13−4との違いから生じるコマンド・アドレス信号のディレイ差を低減することができるものであれば、他の構成も可能である。
【0223】
次に、本発明の第6実施形態を説明する。
【0224】
図15は、本発明の第6実施形態が適用された、CAReg1−3の概略構成図である。
【0225】
なお、本実施形態において、上記の第5実施形態と共通する構成に関しては、共通の番号を用い、説明を省略する。また、図15において、NRZ受信回路13−4、初期化回路7−7、入力極性エラー検出回路16−3、および、イレギュラーコマンド入力エラー検出回路13−7は省略している。
【0226】
本実施形態では、上記の第5実施形態におけるリタイミング回路13−6を応用した速度変換回路14−1を、新たにCAReg1−3に適用している。
【0227】
CAReg1−3の入出力端子は、n個の有極性RZ信号入力端子2−4と、2n個の出力端子14−5と、初期化要求信号INIT_NRZ_INの入力端子7−2と、リセット信号RESETの入力端子7−3とを備えて構成される。
【0228】
CAReg1−3の内部回路は、有極性RZ差動受信回路13−1と、位相補正回路13−2aと、有極性RZ受信回路13−3aと、速度変換回路14−1とを備えて構成される。
【0229】
有極性RZ差動受信回路13−1の出力は、位相補正回路13−2aに入力され、その出力は位相の反転した2つのクロック信号CK1およびCK2となる。
【0230】
有極性RZ受信回路13−3aは、上記の第5実施形態による有極性RZ受信回路13−3と共通の構成である。しかし、コマンド・アドレスピン(入出力端子)数、電圧比較器2−6、2−7およびRS_FFの数を半分にしている。n個の入力端子2−4から、n個の有極性RZ入力信号RZ_IN#1〜#nが、有極性RZ受信回路13−3aに入力される。そして、n個の電圧比較器2−6,2−7およびn個のRS_FF2−8を有する有極性RZ受信回路13−3aで変換された後、n個のRS_FF2−8の出力端子Qから、n個のNRZ信号NRZ_OUT#1〜#nとして、速度変換回路14−1へと出力される。
【0231】
速度変換回路14−1は、図15に示すように、n個の入力端子と、n個のDフリップフロップD_FF1(14−2)と、n個のDフリップフロップD_FF2(14−3)と、n個のDフリップフロップD_FF3(14−4)とを有する。n個のD_FF2(14−3)の出力端子Qは、アンプ16−11を介して、n個の出力端子14−5に接続されている。また、n個のD_FF3(14−4)の出力端子は、アンプ16−11を介して、n個の出力端子14−5に接続されている。
【0232】
更に、位相補正回路13−2aからの出力CK1が、n個のD_FF1(14−2)各々の入力端子(CK)に、入力している。また、位相補正回路13−2aからの出力CK2が、n個のD_FF2(14−3)およびn個のD_FF3(14−4)の各々の入力端子(CK)に、入力している。
【0233】
入力端子7−3からCAReg1−3に入力されるリセット信号RESETは、D_FF1、D_FF2およびD_FF3の全てのリセット端子(R)に入力される。
【0234】
n個のD_FF1(14−2)とn個のD_FF3(14−4)の各々の入力端子(D)には、n個の有極性RZ受信回路13−3aからの出力NRZ_OUT#1〜#nが入力する。例えば、1番目の出力NRZ_OUT#1は、1番目のD_FF1#1(14−2)の入力端子(D)と1番目のD_FF3#1(14−4)の入力端子(D)とに入力される。また、n番目の出力NRZ_OUT#nは、n番目のD_FF1#n(14−2)の入力端子(D)とn番目のD_FF3#n(14−4)の入力端子(D)とに入力される。
【0235】
n個のD_FF1の出力端子(Q)からの出力Gは、各々D_FF2の入力端子(D)に入力される。すなわち、1番目のD_FF1#1の出力G#1は、1番目のD_FF2#1の入力端子(D)に入力される。また、n番目のD_FF1#nの出力G#nは、n番目のD_FF2#nの入力端子(D)に入力される。
【0236】
n個のD_FF2の出力端子(Q)の出力は、各々、ドライバ16−11を介して、CAReg1−3のn個の出力端子14−5から、CMD#2N−1(Nは、1…n)として出力される。すなわち、1番目のD_FF2#1の出力端子(Q)からの出力は、1番目の出力端子14−5からCMD#1として出力される。また、n番目のD_FF2#nの出力端子(Q)からの出力は、2n−1番目の出力端子14−5から、CMD#2n−1として出力される。
【0237】
n個のD_FF3の出力端子(Q)からの出力は、各々、ドライバ16−11を介して、CAReg1−3のn個の出力端子14−5からCMD#2N(Nは、1…n)として出力される。すなわち、1番目のD_FF3#1の出力端子(Q)からの出力は、2番目の出力端子14−5からCMD#2として出力される。また、n番目のD_FF3#nの出力端子(Q)からの出力は、2n番目の出力端子14−5からCMD#2nとして出力される。
【0238】
上記構成を有するDIMM内に備えられたCAReg1−3の動作を説明する。
【0239】
図16(a)〜(j)は、図15に示すCAReg1−3の各部分における、信号レベルの遷移を示すタイミングチャートである。
【0240】
図16(a)〜(j)に示す各波形は、上から、位相補正回路13−2aから出力されるクロック信号CK1およびCK2、入力端子7−2に入力されるNRZ信号レベルの初期化要求信号INIT_NRZ_IN、1番目の入力端子2−4に入力される有極性RZ入力信号RZ_IN#1、1番目の入力端子2−4に接続された電圧比較器2−6の出力信号A、1番目の入力端子2−4に接続された電圧比較器2−7の出力信号B、RS_FF#1(2−8)の出力信号NRZ_OUT#1、D_FF1#1(14−2)の出力信号G#1、D_FF2#1(14−3)の出力信号CMD#1、そして、D_FF3#1(14−4)の出力信号CMD#2である。
【0241】
システムクロックCKの立上りと立下りに同期してDDR(Double Data Rate)でコマンド・アドレスを入力することにより、1クロック幅の間に、入力端子2−4にRZ_IN#1としてパルス信号15−1、15−2が入力される。15−1、15−2のパルス信号を受信することによって、RS_FF#1(2−8)の出力NRZ_OUT#1にHレベル15−3とLレベル15−4とが発生する。
【0242】
NRZ_OUT#1に発生したHレベル15−3をCK2の立上りで保持して、D_FF1#1(14−2)の出力信号G#1をNRZ_OUT#1と同じHレベル15−5へシフトさせる。
【0243】
出力信号G#1のHレベル15−5とNRZ_OUT#1のLレベル15−4をCK1の立上りで保持して、D_FF2#1(14−3)の出力信号CMD#1のHレベル15−6にシフトさせる共に、D_FF3#1(14−4)の出力信号CMD#2をNRZ_OUT#1と同じLレベル15−7へシフトさせ、SDR(Single Data Rate)のタイミングのCK1に同期化させる。
【0244】
以上のように、本実施形態によるコマンド・アドレスレジスタ回路を用いることで、Double Data Rateで入力されたコマンド・アドレス信号RZ_IN#1を、D_FF2#1(14−3)の出力信号CMD#1と、D_FF3#1(14−4)の出力信号CMD#2とが示すSDR幅に速度変換することができる。したがって、RZ受信回路に入力される端子数を、出力端子数に比べて削減することが可能となる。
【0245】
言い換えるならば、入力コマンド・アドレス信号RZ_INの速度を2倍にし、出力コマンド・アドレス信号の速度と出力端子数を変えないで、入力端子数を削減することができる。
以上、本発明の各実施形態について説明した。
【0246】
上記の各実施形態によれば、コマンド・アドレスバスに有極性RZ信号を使うことによって、データ伝送を高速に行うことが可能になる。
【0247】
また、上記の第3〜第6実施形態によれば、有極性RZ信号毎に極性を確認するエラー検出回路や、DRAMへのイレギュラーコマンド・アドレス信号を検出するエラー検出回路を設けているので、信頼性の高いバスシステムを構築することが可能となる。
【0248】
また、上記の第6実施形態によれば、入力側コマンド・アドレス信号の速度を2倍に上げることにより、前記入力側コマンド・アドレス信号のピン数を削減し、低コスト化が可能となる。
【0249】
なお、本発明は上記の実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。
【0250】
例えば、図13に示すCAReg1−3の構成に図7に示す初期化回路7−7を追加した構成も考えられる。図17は、初期化要求信号INIT_NZR_INを入力する入力端子56と、入力端子56と接続する初期化回路7−7と、初期化回路7−7の出力をNRZレベル変換回路へ入力する構成を、図13に追加したものである。
【0251】
初期化回路7−7では、NRZレベル変換回路16−4へのリセットタイミングパルスを生成し、前記NRZレベル変換回路16−4の出力13−5の出力レベルを初期化する。これにより、第5実施形態とは異なる方法で初期化の効果を得ることが期待できる。
【0252】
また、上記の実施形態では、メモリモジュールとしてDIMMを用いる場合を例にとり説明したが、本発明は様々なメモリモジュールに適用できる。
【0253】
【発明の効果】
以上説明したように、本発明によれば、モジュール全体の転送レートを向上させることができる。また、コマンド・アドレスバスの受信の信頼性を向上させることができる。また、低コスト化の可能なバスシステムを提供することができる。
【図面の簡単な説明】
【図1】有極性RZ信号を用いるコマンドアドレスバス接続を説明する図である。
【図2】第1実施形態の概略を示す図である
【図3】第1実施形態の動作を説明するためのタイミングチャートである。
【図4】コマンド・アドレス信号受信動作を説明するためのタイミングチャートである。
【図5】コマンドアドレスの動作モードを説明する図である。
【図6】第1実施形態の初期化動作を説明するタイミングチャートである。
【図7】第2実施形態の概略を示す図である。
【図8】第2実施形態の初期化動作を説明するタイミングチャートである。
【図9】第3実施形態の概略を示す図である。
【図10】第3実施形態の動作を説明するタイミングチャート図である。
【図11】第4実施形態の概略を示す図である。
【図12】第4実施形態の動作を説明するタイミングチャートである。
【図13】第5実施形態の概略を示すブロック図である。
【図14】第5実施形態の概略を示す図である。
【図15】第6実施形態の概略を示す図である。
【図16】第6実施形態の動作を説明するタイミングチャートである。
【図17】初期化回路付きコマンドアドレスレジスタの概略を示すブロック図である。
【図18】従来のコマンドアドレスレジスタの概略を示すブロック図である。
【図19】従来技術の概略を示す図である。
【符号の説明】
1−1・・・メモリコントローラ、1−2・・・デュアル・インライン・メモリモジュール、1−3・・・コマンド・アドレスレジスタ、1−4・・・発振器
1−5・・・データバス、1−6・・・システムクロック、
1−7a、1−7b・・・コマンド・アドレスバス、1−12・・・エラーバス、
1−9、1−11、1−13、1−14・・・終端抵抗
1−10・・・エラー検出出力、1−21・・・DRAM
1−101・・・送信回路、1−102・・・受信回路、1−103・・・エラー受信回路
1−211・・・受信回路、1−212・・・送信回路
1−301・・・クロック受信回路
1−302、1−303・・・コマンドアドレス受信回路
1−304・・・エラー信号送信回路
Claims (9)
- コマンドアドレスバスを含むメモリバスとのインターフェースを備えたメモリモジュールであって、
前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するNRZ(Non Return to Zero)信号を、方向性結合によって有極性RZ(Return to Zero)信号に変換し、
前記インターフェースは、前記コマンドアドレスバスより入力される有極性RZ信号を受信してNRZ信号を復元する受信手段を有し、
前記受信手段は、コマンドアドレスを表す有極性RZ信号の受信に先立って、前記メモリコントローラより出力されるLレベルおよびHレベルの組み合わせのNRZ信号を前記方向性結合により変換することで得られる有極性RZ信号のパルスにより、前記メモリコントローラより出力されるNRZ信号および前記コマンドアドレスバスより入力される有極性RZから復元するNRZ信号のレベルを一致させる初期化処理を行うこと
を特徴とするメモリモジュール。 - 請求項1記載のメモリモジュールであって、
前記受信手段は、
前記コマンドアドレスバスより入力される有極性RZ信号が第1の閾値以上の場合にHレベルを出力する第1の電圧比較値と、
前記コマンドアドレスバスより入力される有極性RZ信号が第2の閾値以下の場合にHレベルを出力する第2の電圧比較値と、
前記第1の電圧比較値の出力がセット入力端子に入力され、前記第2の電圧比較値の出力がリセット入力端子に入力されるRSフリップフロップと、を有すること
を特徴とするメモリモジュール。 - コマンドアドレスバスを含むメモリバスとのインターフェースを備えたメモリモジュールであって、
前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するNRZ(Non Return to Zero)信号を、方向性結合によって有極性RZ(Return to Zero)信号に変換し、
前記インターフェースは、前記コマンドアドレスバスより入力される有極性RZ信号を受信してNRZ信号を復元する受信手段を有し、
前記受信手段は、コマンドアドレスを表す有極性RZ信号の受信に先立って、前記メモリコントローラより出力されるNRZ信号の初期化要求信号に従い、出力をリセットし、前記メモリコントローラより出力されるNRZ信号および前記コマンドアドレスバスより入力される有極性RZ信号から復元するNRZ信号のレベルを一致させる初期化手段を有すること
を特徴とするメモリモジュール。 - 請求項3記載のメモリモジュールであって、
前記受信手段は、
前記コマンドアドレスバスより入力される有極性RZ信号が第1の閾値以上の場合にHレベルを出力する第1の電圧比較値と、
前記コマンドアドレスバスより入力される有極性RZ信号が第2の閾値以下の場合にHレベルを出力する第2の電圧比較値と、
前記第1の電圧比較値の出力がセット入力端子に入力され、前記第2の電圧比較値の出力が第1のリセット入力端子に入力され、前記初期化手段からの信号が第2のリセット入力端子に入力されるRSフリップフロップと、を有すること
を特徴とするメモリモジュール。 - コマンドアドレスバスを含むメモリバスとのインターフェースを備えたメモリモジュールであって、
前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するNRZ(Non Return to Zero)信号を、方向性結合によって有極性RZ(Return to Zero)信号に変換し、
前記インターフェースは、前記コマンドアドレスバスより入力される有極性RZ信号を受信してNRZ信号を復元する受信手段を有し、
前記受信手段は、メモリモジュールを選択する選択信号を受信した場合に、前記コマンドアドレスバスより入力された有極性RZ信号から復元したNRZ信号と、当該有極性RZ信号より1つ前に前記コマンドアドレスバスより入力された有極性RZ信号から復元したNRZ信号とを比較して、両NRZ信号のレベルが同じ場合にエラー検出信号を出力するエラー検出手段と、
コマンドアドレスを表す有極性RZ信号の受信に先立って、前記メモリコントローラより出力されるNRZ信号の初期化要求信号に従い、出力をリセットし、前記メモリコントローラより出力されるNRZ信号および前記コマンドアドレスバスより入力される有極性RZ信号から復元するNRZ信号のレベルを一致させる初期化手段を有すること
を特徴とするメモリモジュール。 - 請求項5記載のメモリモジュールであって、
前記受信手段は、
前記コマンドアドレスバスより入力される有極性RZ信号が第1の閾値以上の場合にHレベルを出力する第1の電圧比較値と、
前記コマンドアドレスバスより入力される有極性RZ信号が第2の閾値以下の場合にHレベルを出力する第2の電圧比較値と、
前記第1の電圧比較値の出力がセット入力端子に入力され、前記第2の電圧比較値の出力がリセット入力端子に入力されるRSフリップフロップと、を有し、
前記エラー検出手段は、
前記RSフリップフロップで保持し出力している信号のレベルと、前記RSフリップフロップに入力される前記第1および第2の電圧比較値の出力の信号レベルとを比較する比較手段を有すること
を特徴とするメモリモジュール。 - コマンドアドレスバスを含むメモリバスとのインターフェースとDRAMとを備えたメモリモジュールであって、
前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するNRZ(Non Return to Zero)信号を、方向性結合によって有極性RZ(Return to Zero)信号に変換し、
前記インターフェースは、前記コマンドアドレスバスより入力される有極性RZ信号を受信してNRZ信号を復元する受信手段を有し、
前記受信手段は、復元したNRZ信号の前記DRAMへの出力タイミングを、クロック信号に同期させる同期化手段を有すること
を特徴とするメモリモジュール。 - コマンドアドレスバスを含むメモリバスとのインターフェースとDRAMとを備えたメモリモジュールであって、
前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するNRZ(Non Return to Zero)信号を、方向性結合によって有極性RZ(Return to Zero)信号に変換し、
前記インターフェースは、前記コマンドアドレスバスより入力される有極性RZ信号を受信してNRZ信号を復元する受信手段を有し、
前記受信手段は、復元したNRZ信号が前記DRAMで受信不可能なコマンド・アドレス信号である場合に、エラー検出信号を出力するエラー検出手段を有すること
を特徴とするメモリモジュール。 - コマンドアドレスバスを含むメモリバスとのインターフェースとDRAMとを備えたメモリモジュールであって、
前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが、DDR(Double Data Rate)により前記DRAMでのコマンド・アドレス信号入力速度の2倍で出力するNRZ(Non Return to Zero)信号を、方向性結合によって有極性RZ(Return to Zero)信号に変換し、
前記インターフェースは、前記コマンドアドレスバスより入力される有極性RZ信号を受信し、NRZ信号を復元する受信手段を有し、
前記受信手段は、復元したNRZ信号のデータ伝送速度を速度変換して、1つの復元したNRZ信号から2つの前記DRAMに入力するコマンド・アドレス信号を生成すること
を特徴とするメモリモジュール。
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