DE10164915B4

DE10164915B4 - Datensynchronisations-Schaltungsanordnung

Info

Publication number: DE10164915B4
Application number: DE10164915A
Authority: DE
Inventors: Finbar Naven; Antony Sou; Wayne Eric Rashman
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Socionext Inc
Priority date: 2000-12-06
Filing date: 2001-11-27
Publication date: 2013-10-31
Anticipated expiration: 2021-11-28
Also published as: GB0409820D0; DE10164916B4; JP4940006B2; GB2397675A; JP3974390B2; GB2399264A; JP2007274706A; GB2369974B; US7187738B2; GB2399264B; JP4515482B2; GB2397733A; JP2007195256A; JP2002281007A; GB0029762D0; DE10157786B4; GB2369974A; JP2007251982A; GB2397733B; GB2397675B

Abstract

Datensynchronisationsschaltungsanordnung, zum sukzessiven Empfangen von ersten Datenelementen und zum sukzessiven Ausgeben von zweiten Datenelementen, die von den empfangenen ersten Elementen abgeleitet werden, wobei eines der ersten Elemente in jedem Zyklus eines ersten Taktsignals empfangen wird und eines der zweiten Elemente in jedem Zyklus eines zweiten Taktsignals ausgegeben wird, das eine Frequenz hat, die das N-fache derer des ersten Taktsignals beträgt, wobei N eine ganze Zahl ist, welche Schaltungsanordnung umfaßt: einen Rücksetzsignalgenerator zum Bewirken dessen, daß sich ein Rücksetzsignal an einem im voraus selektierten Punkt in einem Zyklus des ersten Taktsignals von einem aktiven Zustand in einen inaktiven Zustand verändert; einen Zähler, der zum Empfangen des zweiten Taktsignals und des Rücksetzsignals verbunden ist und im Anschluß an die Veränderung des Rücksetzsignals in den inaktiven Zustand betriebsfähig ist, um Impulse des zweiten Taktsignals zu zählen und Übertragungssteuersignale in Intervallen von N Zyklen des zweiten Taktsignals zu erzeugen; und einen Datenkonverter, der zum Empfangen der Übertragungssteuersignale und des zweiten Taktsignals verbunden ist und betriebsfähig ist, um als Reaktion auf die sukzessiven Übertragungssteuersignale jeweilige erste Elemente zu akzeptieren und die zweiten Elemente von den empfangenen ersten Elementen abzuleiten und eines der zweiten Elemente pro Zyklus des zweiten Taktsignals auszugeben.

Description

Die vorliegende Erfindung betrifft das Verarbeiten von digitalen Hochgeschwindigkeitssignalen und, im Besonderen, aber nicht ausschließlich, das Verarbeiten von digitalen Hochgeschwindigkeitssignalen, um Takt- und/oder Datensignale aus empfangenen Hochgeschwindigkeitssignalen zurückzugewinnen.
Die Zurückgewinnung eines Taktsignals aus einem seriellen Datenstrom erfordert das Verriegeln (Abtasten) von Daten sowohl an den ansteigenden als auch an den abfallenden Taktflanken, wobei die Datenabtastwerte dann verarbeitet werden, um ein zurückgewonnenes Taktsignal zu erzeugen.
Wenn die Frequenz des zurückgewonnenen Taktsignals (Taktfrequenz) hoch ist und an die maximale Operationsgeschwindigkeit der Schaltungselemente grenzt, die die Taktrückgewinnungsschaltungsanordnung bilden, ergeben sich, wie folgt, verschiedene Konstruktionsprobleme.
Erstens wird die Taktrückgewinnungsschaltungsanordnung Signale erfordern, die sich zu gewissen, wohldefinierten Momenten verändern. Es kann erforderlich sein, den Moment, zu dem sich ein Steuersignal wie etwa ein Rücksetzsignal verändert, mit einer Genauigkeit von einem halben Taktzyklus oder weniger zu steuern. Eine Standardrücksetzschaltung, deren Einsatz in solch einer Taktrückgewinnungsschaltungsanordnung zuvor in Betracht gezogen wurde, ist aus zwei Master-Slave-Verriegelungen gebildet. Es ist jedoch herausgefunden worden, dass es bei solch einer zuvor in Betracht gezogenen Rücksetzschaltung bei Frequenzen, die an die Grenze der Technik stoßen, nicht möglich ist zu garantieren, in welcher Hälfte des Taktzyklus ein Rücksetzsignal, das durch die Rücksetzschaltung erzeugt wird, von einem logischen Zustand in den anderen umgeschaltet wird. Dieses Problem ergibt sich deshalb, weil die Schaltzeit einer Master-Slave-Verriegelung auf Grund von Herstellungs- oder Verarbeitungstoleranzen, Spannungsspielräumen und Temperaturabweichungen (der sogenannten PVT-Abweichung) variiert.
Zweitens ist die Verarbeitung der obenerwähnten Datenabtastwerte auch bei sehr hohen Taktfrequenzen problematisch. Diese Verarbeitung wird im Allgemeinen durch eines von zwei verschiedenen Verfahren ausgeführt. Bei dem ersten Verfahren werden die Abtastwerte während der zweiten Hälfte des Taktzyklus geprüft, und das Resultat des Vergleichs wird am Ende des Taktzyklus (d. h., bei der nächsten ansteigenden Taktflanke) selbst verriegelt. Bei dem zweiten Verfahren werden die Datenabtastwerte am Ende des Taktzyklus (d. h., bei der nächsten ansteigenden Taktflanke) von einem ersten Satz von Verriegelungen zu einem zweiten Satz von Verriegelungen unverarbeitet weitergeleitet. Die Datenabtastwerte können dann während des nächsten Taktzyklus geprüft werden. In diesem Fall sind jetzt beide Abtastwerte an der ansteigenden Taktflanke ausgerichtet.
Bei beiden der obigen Verfahren müssen die Daten, die bei der abfallenden Taktflanke abgetastet werden, von einer Verriegelung zu einer anderen Verriegelung innerhalb eines halben Taktzyklus übertragen werden. Bei Frequenzen, die an die Grenze der Technik stoßen, kann dies sehr schwierig sein.
Drittens ist es in einer Taktrückgewinnungsschaltungsanordnung manchmal auch erforderlich, eine Zirkulationssteuerfolge (z. B. 0111, 1011, 1101, 1110, 0111, ...) an den Ausgängen eines Steuerregisters zu erzeugen. Die Steuerregisterausgänge werden zum Beispiel verwendet, um verschiedene jeweilige Verriegelungen freizugeben. In der Praxis kann die Zirkulationssteuerfolge jedoch verfälscht werden, mit dem Resultat, dass die Freigabe der verschiedenen Verriegelungen nicht mehr korrekt ausgeführt wird. Bei Steuerregistern, die eine kleine Bitanzahl haben (z. B. vier Bits oder weniger), kann die Korrektheit der tatsächlichen individuellen Steuerzustände (z. B. 0111, 1011, etc.) explizit detektiert und geprüft werden. Wenn die Länge der Steuerfolge jedoch zunimmt (zum Beispiel auf 8 Bits oder mehr), wird die Detektion der korrekten Steuerzustände schwieriger. Im Besonderen ist eine höhere Anzahl von Gattern erforderlich, um die Schaltungsanordnung zum Prüfen der Korrektheit der Steuerzustände zu implementieren, was unvermeidlich zu erhöhten Belastungen an den Steuerregisterausgängen führt. Bei Frequenzen, die die Grenze der Technik erreichen, muss solch eine erhöhte Belastung vermieden werden, falls dies überhaupt möglich ist.
Viertens kann es bei einer Schaltungsanordnung für die Verarbeitung von digitalen Hochgeschwindigkeitssignalen auch erforderlich sein, Datenelemente in einer Form in Datenelemente in einer anderen Form zu konvertieren. Zum Beispiel kann es erforderlich sein, parallele n-Bit-Daten (n = 8, zum Beispiel) in einen seriellen Bitstrom zur Übertragung mit der n-fachen Frequenz der parallelen Daten zu konvertieren. Für die parallelen Daten und die seriellen Daten sind im Allgemeinen separate Taktsignale vorgesehen, wobei das serielle Taktsignal eine Frequenz hat, die das n-fache von jener des parallelen Taktsignals beträgt. Ein Schieberegister oder dergleichen wird verwendet, um die parallelen Daten temporär zu speichern, bevor sie als serieller Bitstrom mit immer einem Bit pro seriellen Taktzyklus aus dem Register hinausgeschoben werden. Deshalb ist es erforderlich, in einem geeigneten Moment während jedes parallelen Taktzyklus ein Übertragungssteuersignal erzeugen zu können, um eine Übertragung eines neuen Elementes von parallelen Daten in das Schieberegister vollziehen zu können. Falls sich zum Beispiel die parallelen Daten bei jeder ansteigenden Flanke des parallelen Taktsignals verändern dürfen, umfasst eine zuvor in Betracht gezogene Lösung das Verwenden von ersten und zweiten seriell verbundenen Verriegelungen, wobei die erste Verriegelung das parallele Taktsignal als Dateneingabe hat und beide Verriegelungen durch das serielle Taktsignal getaktet werden. Bei n = 8 und unter der Annahme, dass das parallele Taktsignal ein Zeichen-Pausen-Verhältnis von 50% hat, koinzidiert in diesem Fall die ansteigende Flanke des Taktzyklus 4 des seriellen Taktsignals mit der abfallenden Flanke des parallelen Taktsignals. Dann wird erwartet, dass die erste Verriegelung den Zustand während des Taktzyklus 5 des seriellen Taktsignals verändert, wobei ein Detektionssignal erzeugt wird, da der Taktzyklus 5 der erste Zyklus ist, bei dem das parallele Taktsignal bei der ansteigenden Flanke des Zyklus den logischen L-Zustand hat. Bei dem nächsten seriellen Taktzyklus, dem Taktzyklus 6, verändert die zweite Verriegelung den Zustand, wobei das Übertragungssteuersignal erzeugt wird, und ein neues Element von parallelen Daten wird dann in das Schieberegister übertragen, aus dem die Daten mit immer einem Bit pro seriellen Taktzyklus als serieller Bitstrom hinausgeschoben würden.
Bei sehr hohen Frequenzen, die sich der Grenze der Technik nähern, ist es sehr schwierig, die relative Phase des seriellen Taktsignals bezüglich jener des parallelen Taktsignals zu steuern (d. h., in Anbetracht von allen PVT- und Layout-Abweichungen). Als Resultat kann der parallele Takt in der Praxis seine abfallende Flanke gerade vor, exakt bei oder gerade nach der ansteigenden Flanke des seriellen Taktes im Taktzyklus 4 haben. Falls sie vor der ansteigenden Flanke liegt, wäre es möglich, dass die erste Verriegelung das Detektionssignal während des Taktzyklus 4 statt während des Taktzyklus 5 erzeugt. Im schlimmsten Fall könnte das Detektionssignal dynamisch instabil werden, d. h., es könnte zufällig entweder im seriellen Taktzyklus 4 oder 5 erzeugt werden. Dies würde bewirken, dass Datenelemente in veränderlichen Intervallen von 7, 8 oder 9 seriellen Taktzyklen in das Schieberegister übertragen werden.
Fünftens wird in der zuvor in Betracht gezogenen Datenrückgewinnungsschaltungsanordnung ein Takt, der aus dem ankommenden seriellen Datenstrom zurückgewonnen wird, verwendet, um den seriellen Datenstrom zu verriegeln. In Abhängigkeit von der Form des Datenauges in dem seriellen Datenstrom kann es jedoch wünschenswert sein, einen Takt zu verwenden, der von dem zurückgewonnenen Takt versetzt ist, um die Verriegelung der seriellen Daten auszuführen. Das einfachste Verfahren zum Erzeugen solch eines versetzten Taktsignals wäre es, das Rückgewinnungstaktsignal unter Verwendung eines Verzögerungselementes zu verzögern. Dies hat jedoch inhärente Nachteile, und im Besonderen ist es schwierig, die Verzögerung in Anbetracht von Prozess-, Spannungs- und Temperaturabweichungen zu steuern. Ferner lässt sich solch ein Verzögerungselement von außerhalb der Taktrückgewinnungsschaltungsanordnung schwer steuern, und es kann eher eine Verzögerung (als ein Vorrücken) bezüglich des zurückgewonnenen Taktsignals auferlegen.
Die DE 195 29 690 A1 offenbart einen Mikrocomputer mit einem seriellen Eingabe-/Ausgabemittel zum Ausgeben von Daten durch Umwandeln von parallelen Daten in serielle Daten und zum Umwandeln von seriellen Eingabedaten in parallele Daten, einer eingebauten seriellen Eingabe-/Ausgabeschaltung mit einem Taktsignalversorgungsmittel zum Anlegen eines Übertragungstaktsignales an das serielle Eingabe-/Ausgabemittel und einem Initialisierungsmittel zum Initialisieren des Taktsignalversorgungsmittels als Reaktion auf ein Datenausgabeanweisungssignal von einer externen Schaltung, das eine Datenausgabe des seriellen Eingabe-/Ausgabemittels anweist.
Aus der US 6 140 946 A ist eine Parallel-in-Seriell-Konversionsschaltung bekannt. Die Schaltung wird zum Konvertieren von parallelen Bits, die eine Mehrzahl von Wörtern repräsentieren, in serielle Bits verwendet. Die Schaltung besteht aus Speichereinrichtungen, die eine Mehrzahl von Wortorten zum temporären Speichern der Mehrzahl von Wörtern mit einer parallelen Taktrate enthalten, und Serialisierungseinrichtungen, die mit den Speichereinrichtungen verbunden sind, um die parallelen Bits mit einer seriellen Taktrate in serielle Bits zu konvertieren. Jeder der Mehrzahl von Wortorten ist als eine Mehrzahl von Zellen organisiert, um jeweils ein Bit zu speichern. Außerdem enthalten die Serialisierungseinrichtungen parallele Zeigeeinrichtungen, die mit den Speichereinrichtungen verbunden sind, um synchron mit dem parallelen Takt auf die Mehrzahl von Wortorten zu zeigen, und serielle Zeigeeinrichtungen, die ebenfalls mit den Speichereinrichtungen verbunden sind, um synchron mit dem seriellen Takt auf die Mehrzahl von Zellen zu zeigen. Füllindikatoreinrichtungen sind sowohl mit den parallelen Zeigeeinrichtungen und den seriellen Zeigeeinrichtungen verbunden, um ein Statussignal zu erzeugen, das den Status ”leer” oder ”voll” der Speichereinrichtungen angibt, so dass die seriellen Zeigeeinrichtungen auf das Statussignal reagieren, um nacheinander auf die Mehrzahl von Zellen zu zeigen, wenn der Status ”voll” ist.
In der DE 20 12 819 A ist ein Digital-Parallel-Serien-Umformer offenbart, der enthält ein Register, das so ausgebildet ist, dass es Informationen in Parallelform mit einer vorbestimmten Geschwindigkeit aufnimmt, eine Mehrzahl von Übertragungstoren, deren jedes einen Ausgang hat, der mit einem der Ausgänge des Registers verbunden ist, und eine Einrichtung, welche Steuersignale für die Übertragungstore erzeugt, um die Informationen aus ihrer im Register vorliegenden Parallelform in Serienform zu übertragen, und welche eine Synchronisiereinrichtung enthält, welche die Steuersignale mit der vorbestimmten Geschwindigkeit synchronisiert.
Zur Verbesserung gegenüber den genannten Nachteilen schafft die vorliegende Erfindung eine Datensynchronisationsschaltungsanordnung nach dem Anspruch 1. Vorteilhafte und bevorzugte Weiterbildungen ergeben sich aus den abhängigen Ansprüchen und deren Kombinationen.
Gemäß der vorliegenden Erfindung ist eine Datensynchronisationsschaltungsanordnung vorgesehen, zum sukzessiven Empfangen von ersten Datenelementen und zum sukzessiven Ausgeben von zweiten Datenelementen, die von den empfangenen ersten Elementen abgeleitet werden, wobei eines der ersten Elemente in jedem Zyklus eines ersten Taktsignals empfangen wird und eines der zweiten Elemente in jedem Zyklus eines zweiten Taktsignals ausgegeben wird, das eine Frequenz hat, die das N-fache derer des ersten Taktsignals beträgt, wobei N eine ganze Zahl ist, welche Schaltungsanordnung umfasst: einen Rücksetzsignalgenerator zum Bewirken dessen, dass sich ein Rücksetzsignal an einem im Voraus selektierten Punkt in einem Zyklus des ersten Taktsignals von einem aktiven Zustand in einen inaktiven Zustand verändert; einen Zähler, der zum Empfangen des zweiten Taktsignals und des Rücksetzsignals verbunden ist und im Anschluss an die Veränderung des Rücksetzsignals in den inaktiven Zustand betriebsfähig ist, um Impulse des zweiten Taktsignals zu zählen und Übertragungssteuersignale in Intervallen von N Zyklen des zweiten Taktsignals zu erzeugen; und einen Datenkonverter, der zum Empfangen der Übertragungssteuersignale und des zweiten Taktsignals verbunden ist und betriebsfähig ist, um als Reaktion auf die sukzessiven Übertragungssteuersignale jeweilige erste Elemente zu akzeptieren und die zweiten Elemente von den empfangenen ersten Elementen abzuleiten und eines der zweiten Elemente pro Zyklus des zweiten Taktsignals auszugeben.
Die zweiten Elemente können von den ersten Elementen auf geeignete Weise durch den Datenkonverter abgeleitet werden. Der Datenkonverter kann ein Parallel-Serien-Konverter sein.
Da der Zähler in solch einer Datensynchronisationsschaltungsanordnung Übertragungssteuersignale immer in Intervallen von N Zyklen des zweiten Taktsignals erzeugt, ungeachtet von PVT-Abweichungen, kann garantiert werden, dass selbst dann, wenn das erste Taktsignal in der Phase bezüglich des zweiten Taktsignals abweicht, die ersten Datenelemente durch den Datenkonverter immer in Intervallen, die bezüglich des zweiten Taktsignals festgelegt sind, akzeptiert werden.
In Weiterbildung der vorliegenden Erfindung kann eine Verifizierungsschaltungsanordnung vorgesehen sein, zur Verbindung mit einem Zirkulationssteuerregister, um zu verifizieren, dass ein vorbestimmtes N-Bit-Steuermuster durch das Register korrekt zirkuliert, wobei das Register N Speicherelemente jeweils zum Speichern von einem Bit des Steuermusters hat und ein Bit des Steuermusters einen ersten Wert hat und jedes andere Bit einen zweiten Wert hat, welche Verifizierungsschaltungsanordnung umfasst: ein erstes Prüfmittel, das mit einem ersten Satz aus zwei oder mehr konsekutiven Speicherelementen des Registers operativ verbunden ist, zum Erzeugen eines ersten Prüfsignals, das einen ersten Zustand hat, wenn irgendeines der Speicherelemente des ersten Satzes den ersten Wert hat, und einen zweiten Zustand hat, wenn alle Speicherelemente des ersten Satzes den zweiten Wert haben; ein zweites Prüfmittel, das mit den verbleibenden Speicherelementen des Registers operativ verbunden ist, die einen zweiten Satz aus zwei oder mehr konsekutiven Speicherelementen bilden, zum Erzeugen eines zweiten Prüfsignals, das einen ersten Zustand hat, wenn irgendeines der Speicherelemente des zweiten Satzes den ersten Wert hat, und einen zweiten Zustand hat, wenn alle Speicherelemente des zweiten Satzes den zweiten Wert haben; und ein Detektionsmittel desselben Zustandes, das mit den ersten und zweiten Prüfmitteln verbunden ist, zum Erzeugen eines Detektionssignals, das angibt, dass das Steuermuster inkorrekt ist, wenn die ersten und zweiten Prüfsignale denselben Zustand haben.
Solch eine Verifizierungsschaltungsanordnung kann einfach unter Verwendung von einfachen Kombinationslogikgattern wie etwa von UND- oder NAND-Gattern und einem Exklusiv-ODER-Gatter implementiert werden. Ferner kann die Belastung, die dem Zirkulationssteuerregister durch die Schaltungsanordnung auferlegt wird, wünschenswert niedrig sein, so dass eine Hochgeschwindigkeitsoperation nicht gefährdet wird.
Solch ein Zirkulationssteuerregister kann zum Beispiel in Verbindung mit einem Zähler in der Datensynchronisationsschaltungsanordnung verwendet werden.
Als Beispiel wird nun Bezug auf die beiliegenden Zeichnungen genommen, in denen:
1 ein Beispiel für eine zuvor in Betracht gezogene nicht die vorliegende Erfindung verkörpernde, aber zum Umfeld der Erfindung gehörende und entsprechend zur Erläuterung beitragende Signalerzeugungsschaltungsanordnung zur Verwendung in einer Taktrückgewinnungsschaltungsanordnung zeigt;
2 ein Zeitlagendiagramm ist, das Wellenformen zeigt, die in der Schaltungsanordnung von 1 erzeugt werden, wenn sie in Gebrauch ist;
3 eine Signalerzeugungsschaltungsanordnung zeigt, die nicht die vorliegende Erfindung verkörpert;
4 und 5 Zeitlagendiagramme sind, die Wellenformen zeigen, die in der Schaltungsanordnung von 3 erzeugt werden, wenn sie in Gebrauch ist;
6 Teile einer Taktrückgewinnungsschaltungsanordnung zeigt, die nicht die vorliegende Erfindung verkörpert, aber zum Umfeld der Erfindung gehört und entsprechend zur Erläuterung beiträgt;
7 ein Schaltungsdiagramm ist, das eine mögliche Implementierung eines Zirkulationssteuerregisters in der Schaltungsanordnung von 6 zeigt;
8 ein Schaltungsdiagramm ist, das eine mögliche Implementierung eines Freigabesignalgenerators in der Schaltungsanordnung von 6 zeigt;
9 ein Schaltungsdiagramm ist, das eine mögliche Implementierung einer Anstiegflankenverriegelung in der Schaltungsanordnung von 6 zeigt;
10 ein Schaltungsdiagramm ist, das eine mögliche Implementierung einer Abfallflankenverriegelung in der Schaltungsanordnung von 6 zeigt;
11(A) und (B) Zeitlagendiagramme sind, die Wellenformen zeigen, die in der Schaltungsanordnung von 6 erzeugt werden, wenn sie in Gebrauch ist;
12 eine Verifizierungsschaltungsanordnung zeigt, die eine Weiterbildung der vorliegenden Erfindung verkörpert;
13 ein Beispiel für eine Datensynchronisationsschaltungsanordnung nach dem Stand der Technik zeigt;
14 ein Zeitlagendiagramm ist, das Wellenformen zeigt, die in der Schaltungsanordnung von 13 erzeugt werden, wenn sie in Gebrauch ist;
15 Teile einer Datensynchronisationsschaltungsanordnung zeigt, die die vorliegende Erfindung verkörpert;
16 ein Schaltungsdiagramm ist, das eine mögliche Implementierung eines Rücksetzsignalgenerators in der Schaltungsanordnung von 14 zeigt;
17(A) ein Blockdiagramm ist, das eine mögliche Implementierung eines Zählers in der Schaltungsanordnung von 15 zeigt;
17(B) ein detailliertes Schaltungsdiagramm ist, das 17(A) entspricht;
18 ein Zeitlagendiagramm ist, das Wellenformen zeigt, die in der Schaltungsanordnung von 15 erzeugt werden, wenn sie in Gebrauch ist;
19 ein Schaltungsdiagramm ist, das eine mögliche Implementierung eines Datenkonverters in der Schaltungsanordnung von 15 zeigt;
20 ein Schaltungsdiagramm zur Verwendung beim Erläutern der Operation einer Datenrückgewinnungsschaltungsanordnung ist, die nicht die vorliegende Erfindung verkörpert, aber zum Umfeld der Erfindung gehört und entsprechend zur Erläuterung beiträgt; und
21 Teile einer Datenrückgewinnungsschaltungsanordnung zeigt, die nicht die vorliegende Erfindung verkörpert, aber zum Umfeld der Erfindung gehört und entsprechend zur Erläuterung beiträgt.
Die zuvor in Betracht gezogene Signalerzeugungsschaltungsanordnung 10, die in 1 gezeigt ist, umfasst ein erstes Verriegelungselement 12 und ein zweites Verriegelungselement 14. Jedes der Verriegelungselemente 12 und 14 ist zum Beispiel ein bei positiver Flanke getriggertes Master/Slave-D-Typ-Verriegelungselement.
Jedes der Verriegelungselemente 12 und 14 hat einen Takteingang C, der verbunden ist, um ein Taktsignal CLK zu empfangen. Jedes Verriegelungselement 12 und 14 hat auch einen Rücksetzeingang R, der verbunden ist, um ein L-aktives asynchrones Rücksetzsignal ARST zu empfangen. Das Rücksetzsignal ARST ist bezüglich des Taktsignals CLK asynchron. Das erste Verriegelungselement 12 hat einen Dateneingang D, der verbunden ist, um auf dem logischen Pegel H (logische 1) zu sein. Das zweite Verriegelungselement 14 hat einen Dateneingang D, der mit einem Datenausgang Q des ersten Verriegelungselementes 12 verbunden ist, um von ihm ein erstes getaktetes Rücksetzsignal RCK1 zu empfangen. Ein zweites getaktetes Rücksetzsignal RCK2 wird an einem Datenausgang Q des zweiten Verriegelungselementes 14 erzeugt.
Das zweite getaktete Rücksetzsignal RCK2 wird zum Beispiel als Rücksetzsignal zum Zurücksetzen einer Taktrückgewinnungsschaltungsanordnung verwendet, die Freigabesignale zum Bewirken des Abtastens von Daten eines ankommenden seriellen Datenstroms erzeugt. In solch einer Schaltungsanordnung muss das Entfernen des Rücksetzsignals bezüglich des Taktsignals CLK akkurat gesteuert werden.
Unter Bezugnahme auf 2 wird nun die Operation der Signalerzeugungsschaltungsanordnung von 1 beschrieben. In 2 wird angenommen, dass das asynchrone Rücksetzsignal ARST anfangs auf dem logischen Zustand L (aktiv) ist und dann entfernt wird. Da das ARST-Signal ein asynchrones Signal ist, kann es an jedem Punkt während eines Zyklus des Taktsignals CLK entfernt werden. Bei dem in 2 gezeigten Beispiel wird das ARST-Signal in einem beliebigen Moment im Taktzyklus 0 entfernt. Bei der ersten ansteigenden Flanke R1 im Anschluss an die Entfernung des ARST-Signals wird der Zustand H am D-Eingang des ersten Verriegelungselementes 12 unmittelbar vor der ansteigenden Flanke R1 bei der ansteigenden Flanke R1 verriegelt und von dem Q-Ausgang des ersten Verriegelungselementes 12 ausgegeben. Das erste getaktete Rücksetzsignal RCK1 verändert sich deshalb während des Zyklus 1 von dem Zustand L auf den Zustand H. Der neue Zustand H am D-Eingang des zweiten Verriegelungselementes 14 gerade vor der nächsten ansteigenden Flanke R2 wird bei jener ansteigenden Flanke R2 durch das zweite Verriegelungselement 14 verriegelt. Der resultierende verriegelte Zustand H erscheint am Q-Ausgang des zweiten Verriegelungselementes 14 später während des Zyklus 2 und sieht das zweite getaktete Rücksetzsignal RCK2 vor. Als Reaktion auf das Entfernen des ARST-Signals im Zyklus 0 verändert sich daher das zweite getaktete Rücksetzsignal RCK2 von dem Zustand L auf den Zustand H zu einer Zeit während des Zyklus 2, die mit dem Taktsignal CLK synchron ist.
Übrigens ist der Grund zum Einsatz zweier seriell verbundener Verriegelungselemente 12 und 14 in der Signalerzeugungsschaltungsanordnung 10 von 1 wie folgt. Falls nur das erste Verriegelungselement 12 vorgesehen würde, um das Ausgangssignal der Schaltungsanordnung zu erzeugen (d. h., das Ausgangssignal wäre das Signal RCK1 anstelle des Signals RCK2), könnte es möglich sein, dass das Signal ARST vor einer vorbestimmten minimalen Aufbauzeit des ersten Verriegelungselementes 12 vor der nächsten ansteigenden Flanke (z. B. R1 in 2) entfernt wird. In diesem Fall kann das Signal RCK1 einen sogenannten metastabilen Zustand annehmen, bei dem es zwischen den Zuständen L und H bleibt oder zwei entgegengesetzte Zustandsveränderungen im Anschluss an die ansteigende Taktflanke erlebt. Indem das zweite Verriegelungselement 14 vorgesehen wird, um das Signal RCK1 gerade vor der folgenden ansteigenden Flanke zu verriegeln, ist die Wahrscheinlichkeit extrem hoch, dass das Signal RCK2 ein unverfälschtes Signal sein wird, selbst wenn der minimalen Aufbauzeit des ersten Verriegelungselementes 12 nicht entsprochen wird.
Bei Frequenzen, die sich der Grenze der Schaltungstechnik nähern, die zur Konstruktion der Signalerzeugungsschaltungsanordnung 10 zum Einsatz kommt, muss damit gerechnet werden, dass die Schaltzeit von jedem der Verriegelungselemente 12 und 14 dicht bei einer Hälfte einer Taktzyklusperiode liegt oder diese überschreiten kann. Dies bedeutet, dass es in 2 nicht möglich ist zu garantieren, in welcher Hälfte des Zyklus 2 sich das Signal RCK2 von dem Zustand L auf den Zustand H verändern wird, in Anbetracht von allen möglichen PVT- und anderen Abweichungen. Es gibt jedoch einige Anwendungen, bei denen es von entscheidender Bedeutung ist, garantieren zu können, in welchem halben Zyklus das Signal RCK2 den Zustand verändern wird. Solche Anwendungen enthalten eine Taktrückgewinnungsschaltungsanordnung.
Eine verbesserte Signalerzeugungsschaltungsanordnung ist in 3 gezeigt. Obwohl die Schaltung der 3 nicht die Erfindung verkörpert, ist ihre Beschreibung nützlich zum Verständnis der Ausführungsformen, die unten in Verbindung mit den 6 bis 11 beschrieben werden. In 3 sind Komponenten der Schaltungsanordnung 20, die dieselben wie die Komponenten der Signalerzeugungsschaltungsanordnung 10 von 1 sind oder diesen entsprechen, mit denselben Bezugszeichen versehen, und eine Beschreibung von ihnen wird weggelassen.
In 3 sind die ersten und zweiten Verriegelungselemente 12 und 14 vorhanden und so verbunden, wie es zuvor unter Bezugnahme auf 1 beschrieben wurde, um eine Eingangsschaltung 10 zu bilden. Das zweite getaktete Rücksetzsignal RCK2 wird verwendet, um ein erstes synchronisiertes Signal S1 vorzusehen. Die Schaltungsanordnung von 3 umfasst ferner ein drittes Verriegelungselement 22 und ein viertes Verriegelungselement 24. Die dritten und vierten Verriegelungselemente 22 und 24 sind Halb- (oder transparente) Verriegelungselemente, die jeweils einen Dateneingang D und einen Datenausgang Q haben.
Das dritte Verriegelungselement 22 hat einen L-aktiven Takteingang CL, während das vierte Verriegelungselement 24 einen H-aktiven Takteingang CH hat. Somit hat das dritte Verriegelungselement 22 einen ansprechbaren (offenen) Zustand, wenn sein Takteingang CL den L-Zustand hat. In diesem ansprechbaren Zustand verändert der Datenausgang Q den Zustand als Reaktion auf Zustandsveränderungen des Dateneingangs D. Wenn der CL-Eingang den H-Zustand hat, ist das dritte Verriegelungselement 22 in einem nichtansprechbaren (geschlossenen) Zustand, bei dem der Datenausgang Q den Zustand als Reaktion auf Zustandsveränderungen am Dateneingang D nicht verändert.
Das vierte Verriegelungselement 24 hat andererseits den ansprechbaren (offenen) Zustand, wenn sein Takteingang CH den H-Zustand hat, und sonst den nichtansprechbaren (geschlossenen) Zustand.
Der Dateneingang D des dritten Verriegelungselementes 22 ist mit dem Datenausgang Q des zweiten Verriegelungselementes 14 verbunden, um von ihm das erste synchronisierte Signal S1 (das zweite getaktete Rücksetzsignal RCK2) zu empfangen. Der Dateneingang D des vierten Verriegelungselementes 24 ist mit dem Datenausgang Q des dritten Verriegelungselementes 22 verbunden, um von ihm ein zweites synchronisiertes Signal S2 zu empfangen. Ein drittes synchronisiertes Signal S3 wird am Datenausgang Q des vierten Verriegelungselementes 24 erzeugt. Die CL- und CH-Takteingänge der Verriegelungselemente 22 und 24 sind zum Empfangen des Taktsignals CLK verbunden.
Unter Bezugnahme auf 4 und 5 wird nun die Operation der Signalerzeugungsschaltungsanordnung 20 von 3 beschrieben. 4 betrifft den Fall, bei dem die Schaltungsanordnung (im Besonderen die ersten und zweiten Verriegelungselemente 12 und 14 der Eingangsschaltung 10) auf Grund von Verarbeitungstoleranzen, Spannungsspielräumen und Temperaturabweichungen (PVT-Abweichungen) schnelle Schaltzeiten hat. 5 betrifft den Fall, bei dem die Signalerzeugungsschaltungsanordnung 20 aus PVT-Gründen langsame Schaltzeiten hat.
Sowohl in 4 als auch in 5 wird angenommen, dass das asynchrone Rücksetzsignal ARST während eines Taktzyklus 0 des Taktsignals CLK entfernt wird. Wie in der Schaltungsanordnung von 1 verändern sich die Signale RCK1 und S1 (RCK2) während der Taktzyklen 1 bzw. 2 von dem L- auf den H-Zustand. In dem schnellen Fall (4) ist ersichtlich, dass sich das Signal S1 eine Zeit t_early vor der abfallenden Flanke F2 im Zyklus 2 auf den H-Zustand verändert. Wenn die Frequenz des Taktsignals CLK zum Beispiel 622 MHz beträgt, kann t_early 0,36 ns ausmachen. So erfolgt in dem schnellen Fall die Veränderung des Signals S1 bequem in der ersten Hälfte des Taktzyklus 2.
Andererseits ist in dem langsamen Fall (5) ersichtlich, dass die längeren Schaltzeiten bedeuten, dass sich das Signal S1 erst eine Zeit t_late nach der abfallenden Flanke F2 in dem Taktzyklus 2 von dem L- auf den H-Zustand verändert. Zum Beispiel kann t_late 0,03 ns betragen, wenn sich die Taktfrequenz auf 622 MHz beläuft. So erfolgt die Zustandsveränderung von S1 in diesem Fall in der zweiten Hälfte des Taktzyklus 2.
In dem Fall, wenn sich S1 in der ersten Hälfte des Taktzyklus 2 auf den H-Zustand verändert (d. h., in dem schnellen Fall von 4), breitet sich jene Zustandsveränderung nicht durch das dritte Verriegelungselement 22 aus, das bis zu der abfallenden Flanke F2 in dem nichtansprechbaren Zustand bleibt. Dies bedeutet, dass sich das zweite synchronisierte Signal S2 erst kurze Zeit t_hl3 nach der abfallenden Flanke F2 von dem L- auf den H-Zustand verändert, welche kurze Zeit t_hl3 der Schaltzeit des dritten Verriegelungselementes 22 entspricht. Jene Veränderung von S2 breitet sich jedoch nicht unmittelbar durch das vierte Verriegelungselement 24 aus, da jenes Verriegelungselement bis zu der ansteigenden Flanke R3 zu Beginn des Taktzyklus 3 in dem nichtansprechbaren Zustand ist. So verändert sich das Signal S3 erst kurze Zeit t_hl4 nach der ansteigenden Flanke R3 von dem L- auf den H-Zustand, wobei jene kurze Zeit t_hl4 der Schaltzeit des vierten Verriegelungselementes 24 entspricht. Da die Schaltzeit t_hl4 des vierten Verriegelungselementes 24 klein ist, im Vergleich zu den Schaltzeiten t_fl1, t_fl2 der ersten und zweiten Verriegelungselemente 12 und 14, kann garantiert werden, dass das Signal S3 den Zustand in der ersten Hälfte des Taktzyklus 3 verändert. Zum Beispiel kann in dem schnellen Fall (4) die Zustandsveränderung von S3 eine Zeit t_fast wie etwa 0,41 ns vor der abfallenden Flanke F3 des Taktzyklus 3 erfolgen, wenn die Taktfrequenz 622 MHz beträgt.
In dem langsamen Fall, bei dem sich das Signal S1 nach der abfallenden Flanke F2 im Taktzyklus 2 verändert, breitet sich jene Veränderung während der zweiten Hälfte des Taktzyklus 2 sofort durch das dritte Verriegelungselement 22 aus, da das Verriegelungselement 22 zu dieser Zeit in dem ansprechbaren Zustand ist. So verändert sich das Signal S2 während der zweiten Hälfte des Taktzyklus 2 von dem L- auf den H-Zustand. Zu dieser Zeit ist das vierte Verriegelungselement 24 jedoch noch in dem nichtansprechbaren Zustand, so dass sich das Signal S3 von seinem Anfangszustand L nicht verändert. Die Veränderung des Signals S3 von dem L- auf den H-Zustand erfolgt erst nach der ansteigenden Flanke R3, wenn das vierte Verriegelungselement 24 in den ansprechbaren Zustand eintritt. Die Verzögerung der Zustandsveränderung des Signals S3 nach der ansteigenden Flanke R3 wird durch die Schaltzeit t_hl4 des vierten Verriegelungselementes 24 bestimmt. Selbst in dem langsamsten Fall, wie in 5 gezeigt, ist jene Schaltzeit t_hl4 niedrig genug, um zu garantieren, dass die Zustandsveränderung innerhalb der ersten Hälfte des Taktzyklus 3 auftritt, d. h., eine Zeit t_slow vor der abfallenden Flanke F3. Zum Beispiel beträgt t_slow 0,11 ns, wenn die Taktfrequenz 622 MHz ausmacht.
Daher ermöglicht es die Schaltungsanordnung von 3, dass das Signal S3 am Ausgang der Signalerzeugungsschaltungsanordnung den Zustand garantiert innerhalb der ersten Hälfte eines Taktzyklus verändert, ungeachtet von Schaltzeitabweichungen der Verriegelungselemente auf Grund von PVT- und anderen Abweichungen.
In der Schaltungsanordnung von 3 soll garantiert sein, dass die Zustandsveränderung des Endausgangssignals (S3) der Signalerzeugungsschaltungsanordnung den Zustand innerhalb der ersten Hälfte eines Taktzyklus verändert. Falls andererseits garantiert sein soll, dass die Zustandsveränderung in der zweiten Hälfte eines Taktzyklus erfolgt, kann ein weiteres Verriegelungselement nach den dritten und vierten Verriegelungselementen 22 und 24 verbunden werden, um ein viertes synchronisiertes Signal zu erzeugen, welches weitere Verriegelungselement einen L-aktiven Takteingang CL hat. Diese Möglichkeit wird später unter Bezugnahme auf 8 beschrieben.
Ähnlich erfolgen in der Schaltungsanordnung von 3 alle Zustandsveränderungen von L auf H, aber dies ist nicht unbedingt erforderlich. Beliebige Zustandsveränderungen können bei jedem der Signale RCK1 und S1 bis S3 bewirkt werden. Ferner ist es in der Eingangsschaltung 10 nicht unbedingt erforderlich, das zweite Verriegelungselement 14 in allen Fällen vorzusehen. Falls das erste Verriegelungselement 12 eine Schaltungsanordnung zum Minimieren oder Eliminieren irgendeines metastabilen Zustandes an seinem Ausgang RCK1 hat, kann jener Ausgang direkt mit dem D-Eingang des dritten Verriegelungselementes 22 verbunden werden und kann das zweite Verriegelungselement 14 weggelassen werden.
Anstelle der Halbverriegelungselemente kann irgendein geeignetes getaktetes Element verwendet werden, das eine Schaltzeit hat, die garantiert schnell genug ist, um eine Veränderung des synchronisierten Signals, das es erzeugt, innerhalb des geforderten Teils eines Taktzyklus zu bewirken, wie zum Beispiel eine Schaltzeit, die unter einem halben Zyklus liegt.
Als nächstes werden unter Bezugnahme auf 6 bis 11 Teile einer Taktrückgewinnungsschaltungsanordnung 30 erläutert, die nicht die vorliegende Erfindung verkörpert, aber zum Umfeld der Erfindung gehört und entsprechend zur Erläuterung beiträgt.
Unter Bezugnahme zuerst auf 6 umfasst die Taktrückgewinnungsschaltungsanordnung 30 ein Zirkulationssteuerregister 32 mit vier Speicherelementen 34 ₀, 34 ₁, 34 ₂ und 34 ₃. Jedes Speicherelement 34 ₀ bis 34 ₃ kann einen 1-Bit-Wert speichern, der als Ausgangssignal B0 bis B3 des betreffenden Speicherelementes ausgegeben wird.
Die Taktrückgewinnungsschaltungsanordnung 30 von 6 hat auch vier Verarbeitungsschaltungen 36 ₀ bis 36 ₃, wobei jede Verarbeitungsschaltung einem der Speicherelemente 34 ₀ bis 34 ₃ des Zirkulationssteuerregisters 32 entspricht.
Jede Verarbeitungsschaltung 36 umfasst einen Freigabesignalgenerator 38, eine Anstiegflankenverriegelung 40 und eine Abfallflankenverriegelung 42. Der Freigabesignalgenerator 38 in jeder Verarbeitungsschaltung 36 hat einen Eingang, der verbunden ist, um das Ausgangssignal B0 bis B3 des entsprechenden Speicherelementes 34 ₀ bis 34 ₃ zu empfangen. Der Freigabesignalgenerator 38 hat auch einen ersten Ausgang, an dem ein Anstiegflankenfreigabesignal ENr erzeugt wird, und einen zweiten Ausgang, an dem ein Abfallflankenfreigabesignal ENf erzeugt wird.
Die Anstieg- und Abfallflankenverriegelungen 40 und 42 in jeder Verarbeitungsschaltung haben jeweils einen Dateneingang D, der verbunden ist, um einen seriellen Datenstrom DIN zu empfangen. Die Anstiegflankenverriegelung 40 hat einen Freigabeeingang E, der verbunden ist, um das Anstiegflankenfreigabesignal ENr des Freigabesignalgenerators 38 in ihrer Verarbeitungsschaltung zu empfangen. Die Abfallflankenverriegelung 42 hat einen Freigabeeingang E, der verbunden ist, um das Abfallflankenfreigabesignal ENf zu empfangen, das durch den Freigabesignalgenerator 38 ihrer Verarbeitungsschaltung 36 erzeugt wird. Die Anstiegflankenverriegelung 40 hat einen Datenausgang Q, an dem ein Anstiegflankendatenabtastwert Dr erzeugt wird. Die Abfallflankenverriegelung 42 hat einen Datenausgang Q, an dem ein Abfallflankendatenabtastwert Df erzeugt wird. Die Datenabtastwerte Dr0 bis Dr3 und Df0 bis Df3, die durch die verschiedenen Verarbeitungsschaltungen 36 ₀ bis 36 ₃ erzeugt werden, werden durch weitere Schaltungen (nicht gezeigt) innerhalb der Taktrückgewinnungsschaltungsanordnung verwendet, um ein Taktsignal aus dem seriellen Datenstrom DIN zurückzugewinnen.
7 zeigt ein Beispiel für die Struktur des Zirkulationssteuerregisters 32. Bei dem Beispiel von 7 ist das Steuerregister 32 aus ersten, zweiten, dritten und vierten Verriegelungselementen 52, 54, 56 und 58 gebildet. In dieser Ausführungsform ist jedes Verriegelungselement 52, 54, 56 und 58 ein bei positiver Flanke getriggertes Master/Slave-D-Typ-Verriegelungselement. Jedes Verriegelungselement hat einen Dateneingang D, einen Datenausgang Q und einen Takteingang C. Der Dateneingang D des ersten Verriegelungselementes 52 ist mit dem Datenausgang Q des vierten Verriegelungselementes 58 verbunden. Der Dateneingang des zweiten Verriegelungselementes 54 ist mit dem Datenausgang Q des ersten Verriegelungselementes 52 verbunden. Der Dateneingang D des dritten Verriegelungselementes 56 ist mit dem Datenausgang Q des zweiten Verriegelungselementes 54 verbunden. Der Dateneingang D des vierten Verriegelungselementes 58 ist mit dem Datenausgang Q des dritten Verriegelungselementes 56 verbunden. Die jeweiligen Takteingänge C von allen vier Verriegelungselementen sind verbunden, um ein Taktsignal CLK zu empfangen.
Das erste Verriegelungselement 52 in 7 hat einen L-aktiven Rücksetzeingang R, während jedes der zweiten bis vierten Verriegelungselemente 54, 56 und 58 einen L-aktiven Voreinstellungseingang P hat. Der Rücksetzeingang R des ersten Verriegelungselementes 52 und die jeweiligen Voreinstellungseingänge P der zweiten bis vierten Verriegelungselemente 54, 56 und 58 sind verbunden, um ein Rücksetzsignal zu empfangen, das bei diesem Beispiel das synchronisierte Signal S3 ist, das durch die Signalerzeugungsschaltungsanordnung von 3 erzeugt wird.
Bei der Implementierung des Steuerregisters 32 von 7 sieht jedes Verriegelungselement eines der Speicherelemente 34 ₀ bis 34 ₃ des Steuerregisters 32 vor. So wird die Ausgabe B0 des Speicherelementes 34 ₀ in 6 am Datenausgang Q des ersten Verriegelungselementes 52 vorgesehen. Ähnlich sehen die Datenausgänge Q der zweiten bis vierten Verriegelungselemente 54, 56 und 58 jeweilig die Ausgaben B1, B2 und B3 des Steuerregisters 32 vor.
Bei Betrieb des Steuerregisters 32 von 7 wird das Register initialisiert, indem das Signal S3 in den aktiven Zustand (L) versetzt wird. Als Resultat wird der Datenausgang Q des ersten Verriegelungselementes 52 in den L-Zustand versetzt, während der Q-Ausgang von jedem der zweiten bis vierten Verriegelungselemente 54, 56 und 58 in den H-Zustand versetzt wird. Daher werden die Ausgangssignale B0 bis B3 auf ”0111” gesetzt, wie in 6 gezeigt.
Nachdem das Signal S3 entfernt ist (auf den H-Zustand verändert wurde), zirkuliert das Muster ”0111” als Reaktion auf jede ansteigende Flanke des CLK-Signals durch die Verriegelungselemente 52, 54, 56 und 58. So ergibt sich für die Ausgangssignale B0 bis B3 ”1011”, ”1101”, ”1110” und dann wieder ”0111” auf wiederholende Weise. Im Besonderen hat jedes Ausgangssignal B0 bis B3 den L-Zustand immer während eines von vier Taktzyklen, und während einer Folge von vier konsekutiven Zyklen nehmen die vier verschiedenen Ausgangssignale der Reihe nach den L-Zustand an.
Als nächstes wird unter Bezugnahme auf 8 ein Beispiel für die Implementierung des Freigabesignalgenerators 38 in jeder Verarbeitungsschaltung 36 ₀ bis 36 ₃ erläutert. Bei dem Beispiel von 8 wird angenommen, dass der Freigabesignalgenerator 38 der Freigabesignalgenerator der ersten Verarbeitungsschaltung 36 ₀ ist, der das Ausgangssignal B0 des Zirkulationssteuerregisters 32 empfängt. Die Freigabesignalgeneratoren in den übrigen Verarbeitungsschaltungen 36 ₁ bis 36 ₃ sind genauso wie der Freigabesignalgenerator 38 von 8 gebildet, empfangen aber stattdessen die Ausgangssignale B1 bis B3.
Der Freigabesignalgenerator 38 von 8 basiert auf der Signalerzeugungsschaltungsanordnung von 3 und umfasst jeweilige erste, zweite und dritte Verriegelungselemente 62, 64 und 66. In diesem Fall wird die Eingangsschaltung 10 von 3 nicht verwendet. Das erste Verriegelungselement 62 von 8 entspricht dem dritten Verriegelungselement 22 von 3; das zweite Verriegelungselement 64 von 8 entspricht dem vierten Verriegelungselement 24 von 3; das dritte Verriegelungselement 66 von 8 ist ein zusätzliches Verriegelungselement, das in 3 nicht vorhanden ist. Dieses zusätzliche Verriegelungselement ist auch ein Halb-(oder transparentes)Verriegelungselement.
Jedes Verriegelungselement 62, 64 und 66 hat einen Dateneingang D und einen Datenausgang Q. Die ersten und dritten Verriegelungselemente 62 und 66 haben jeweils einen L-aktiven Takteingang CL, und das zweite Verriegelungselement 64 hat einen H-aktiven Takteingang CH. Der Dateneingang D des ersten Verriegelungselementes 62 ist zum Empfangen des Ausgangssignals B0 des Zirkulationssteuerregisters verbunden. Der Dateneingang D des zweiten Verriegelungselementes 64 ist mit dem Datenausgang Q des ersten Verriegelungselementes 62 verbunden, um von ihm ein getaktetes Ausgangssignal BCK0 zu empfangen. Der Dateneingang D des dritten Verriegelungselementes 66 ist mit dem Datenausgang Q des zweiten Verriegelungselementes 64 verbunden. Das obenerwähnte Anstiegflankenfreigabesignal ENr0 wird an dem Datenausgang Q des zweiten Verriegelungselementes 64 erzeugt, und das obenerwähnte Abfallflankenfreigabesignal ENf0 wird an dem Datenausgang Q des dritten Verriegelungselementes 66 erzeugt. Der Takteingang CL oder CH von jedem Verriegelungselement 62, 64 und 66 ist zum Empfangen des Taktsignals CLK verbunden. Es ist ersichtlich, dass das Signal B0 in 8 dem ersten synchronisierten Signal S1 in 3 entspricht; das Signal BCK0 dem zweiten synchronisierten Signal S2 in 3 entspricht; und das Signal ENr0 dem dritten synchronisierten Signal S3 in 3 entspricht.
Bevor die Operation des Freigabesignalgenerators von 8 beschrieben wird, wird unter Bezugnahme auf 9 und 10 ein Beispiel für die Implementierung der Anstiegflankenverriegelung 40 und der Abfallflankenverriegelung 42 in der Verarbeitungsschaltung 36 ₀ erläutert, so dass die Operation der Verarbeitungsschaltung 36 ₀ insgesamt erklärt werden kann.
In 9 ist die Anstiegflankenverriegelung 40 ein bei positiver Flanke getriggertes Master-Slave-D-Typ-Flipflop. Das Flipflop 40 hat einen Dateneingang D, der den seriellen Datenstrom DIN empfängt; einen Freigabeeingang E, der das Anstiegflankenfreigabesignal ENr0 empfängt, einen Takteingang C, der das Taktsignal CLK empfängt; und einen Datenausgang Q, an dem der obenerwähnte Anstiegflankendatenabtastwert Dr0 erzeugt wird. Der Freigabeeingang E wird verwendet, um das Flipflop 40 zwischen einem freigegebenen Zustand und einem gesperrten Zustand umzuschalten. In dem freigegebenen Zustand (Freigabeeingang E im L-Zustand) wird der Zustand des D-Eingangs unmittelbar vor jeder ansteigenden Flanke des Signals CLK zu dem Datenausgang Q übertragen. In dem gesperrten Zustand (Freigabeeingang E im H-Zustand) spricht das Flipflop 40 auf den Dateneingang D nicht an.
Die Abfallflankenverriegelung 42 von 10 ist ein bei negativer Flanke getriggertes D-Typ-Flipflop, das abgesehen davon, dass es bei den abfallenden Flanken des Taktsignals CLK getriggert wird, sonst im Grunde genommen auf dieselbe Weise wie das Flipflop 40 von 9 arbeitet.
Unter Bezugnahme auf 11(A) und 11(B) wird nun die Operation der Schaltungsanordnung von 6 bis 10 beschrieben. Die Taktzyklen des Taktsignals CLK bilden eine Wiederholungsfolge von vier konsekutiven Zyklen A0–A3, B0–B3, C0–C3, etc., wobei jeder neue Zyklus bei einer ansteigenden Flanke des Taktsignals beginnt. In 11(A) und (B) sind nur die Zyklen A1–A3, B0–B3 und C0–C1 gezeigt.
Wenn das Signal CLK zu der Zeit A ansteigt, beginnt der Zyklus A2. Zu dieser Zeit ist der Inhalt des Steuerregisters 32 1110 (d. h., B0 = 1, B1 = 1, B2 = 1 und B3 = 0). Der Inhalt des Steuerregisters 32 gerade vor der ansteigenden Flanke ist in 6 um ein Speicherelement nach rechts verschoben, wobei der Inhalt des am weitesten rechts angeordneten Speicherelementes 34 ₃ in das am weitesten links angeordnete Speicherelement 34 ₀ verschoben wird. So treten in diesem Fall Veränderungen der Signale B0 und B3 etwa zu einer Zeit B während des Taktzyklus A2 auf. In Abhängigkeit von der Schaltzeit der Verriegelungselemente 52, 54, 56 und 58 in 7 könnte die Zeit B in der ersten Hälfte des Taktzyklus 2 (wie gezeigt) oder in der zweiten Hälfte des Taktzyklus A2 liegen, wie es zuvor unter Bezugnahme auf 5 beschrieben wurde. Diese Abweichung ist aus Gründen, die später erläutert werden, nicht von Bedeutung.
Jedes Signal B0 bis B3 wird zu seiner entsprechenden der Verarbeitungsschaltungen 36 ₀ bis 36 ₃ übertragen.
Das Verriegelungselement 62 in jedem Freigabesignalgenerator 38 ist in einem nichtansprechbaren Zustand, bis die zweite Hälfte des Taktzyklus A2 beginnt (Zeit C). Dies bedeutet, dass garantiert ist, dass bis zu einer Zeit D während der zweiten Hälfte des Taktzyklus A2 keine Veränderungen der Signale B0 bis B3 bei den entsprechenden getakteten Signalen BCK0 bis BCK3 auftreten. Selbst wenn die Veränderungen der Signale B0 bis B3 kurz nach der Zeit C auftreten (was möglich ist, falls die Verriegelungselemente 52, 54, 56 und 58 lange Schaltzeiten auf Grund von PVT-Abweichungen haben), ist noch garantiert, dass die entsprechenden Veränderungen der getakteten Signale BCK0 bis BCK3 innerhalb der zweiten Hälfte des Taktzyklus A2 erfolgen.
Das weitere Ausbreiten von jeder Veränderung der Signale BCK0 bis BCK3 wird verhindert, bis die erste Hälfte des Zyklus A3 zu der Zeit E beginnt. Zu dieser Zeit verändert sich das Verriegelungselement 64 in 8 von dem nichtansprechbaren Zustand in den ansprechbaren Zustand, so dass die Anstiegflankenfreigabesignale ENr0 bis ENr3 zu einer Zeit F während der ersten Hälfte des Taktzyklus A3 Zustandsveränderungen erleben, welche Veränderungen die Veränderungen von B0 bis B3 reflektieren, die zu der Zeit B auftraten.
So ist garantiert, dass das Anstiegflankenfreigabesignal ENr0 während der ersten Hälfte des Taktzyklus A3 aktiv wird. Jenes Anstiegflankenfreigabesignal ENr0 wird verwendet, um zu der Zeit J, d. h., zu Beginn des Taktzyklus B0, einen Anstiegflankenabtastwert Dr0 des seriellen Datenstroms DIN zu entnehmen. Die Anstiegflankenverriegelung 40 in der Verarbeitungsschaltung 36 ₀ hat deshalb eine ausreichende Aufbauzeit ab der Zeit F, zu der das Freigabesignal ENr0 aktiv wird, bis zu der Abtastzeit J. Diese Aufbauzeit beträgt garantiert wenigstens einen halben Taktzyklus. So wird der Zustand des seriellen Datenstroms DIN (L-Zustand) zu der Zeit J abgetastet und in der Anstiegflankenverriegelung 40 der ersten Verarbeitungsschaltung 36 verriegelt. Die abgetasteten Daten Dr0 stehen am Ausgang von jener Verriegelung 40 kurz nach der Zeit J zur Verfügung.
Zu der Zeit I während des Zyklus A3 verändert sich das Abfallflankenfreigabesignal ENf0 in den L-aktiven Zustand. Diese Veränderung erfolgt wieder garantiert in der zweiten Hälfte des Zyklus 2, da das Verriegelungselement 66 in 8 bis zu der zweiten Hälfte von jedem Zyklus in dem nichtansprechbaren Zustand gehalten wird. Dies bedeutet, dass sich die Veränderung des Anstiegflankenfreigabesignals ENr0 zu der Zeit F nicht vor der Zeit I durch das Verriegelungselement 66 ausbreitet. Die Zustandsveränderung des Abfallflankenfreigabesignals ENf0 bewirkt, dass ein Abfallflankenabtastwert Df0 im Zyklus B0 zu der Zeit K entnommen wird. Dieser Abtastwert reflektiert den Zustand des DIN-Datenstroms gerade vor der Zeit K, d. h., den H-Zustand. Der resultierende Datenabtastwert Df0 steht zu der Zeit L, gerade vor dem Ende des Zyklus B0, am Ausgang der Abfallflankenverriegelung 42 in der Verarbeitungsschaltung 36 ₀ zur Verfügung. Die Freigabeaufbauzeit für die Abfallflankenverriegelung 42 (ab der Zeit I bis zu der Zeit K) beträgt garantiert wieder wenigstens einen halben Taktzyklus.
In dem nächsten Zyklus B1 wird zu der Zeit M ein neuer Anstiegflankendatenabtastwert Dr1 entnommen, und zu der Zeit N wird ein neuer Abfallflankendatenabtastwert Df1 entnommen. In dem Zyklus B2 wird zu der Zeit O ein neuer Anstiegflankendatenabtastwert Dr2 entnommen, und zu der Zeit P wird ein neuer Abfallflankendatenabtastwert Df2 entnommen. In dem Taktzyklus B3 wird zu der Zeit Q ein neuer Anstiegflankendatenabtastwert Dr3 entnommen, und zu der Zeit R wird ein neuer Abfallflankendatenabtastwert entnommen.
Es ist offensichtlich, dass der Freigabesignalgenerator 38 auch dazu dient, zu gewährleisten, dass ungeachtet einer PVT-Abweichung jedes Freigabesignal ENr oder ENf innerhalb eines halben Zyklus der relevanten ansteigenden oder abfallenden Flanke, die es betrifft, in den inaktiven Zustand H verändert wird. Zum Beispiel wird das Anstiegflankenfreigabesignal ENr0 innerhalb eines halben Zyklus der abfallenden Flanke des Zyklus B0 (Zeit J) in den inaktiven Zustand verändert.
Es ist ersichtlich, dass in 11(A) und (B) die Anstieg- und Abfallflankenverriegelungen 40 und 42 von jeder Verarbeitungsschaltung 36 Abtastwerte innerhalb eines halben Taktzyklus voneinander entnehmen. Jede Verriegelung wird jedoch immer nur einmal in vier Taktzyklen aktualisiert. Zum Beispiel wird die Verriegelung 40 in der ersten Verarbeitungsschaltung 36 ₀ das nächste Mal im Zyklus CO der nächsten Folge von vier Zyklen C0–C3 aktualisiert. Diese Strategie gestattet etwa 3,5 Taktzyklen (anstelle von 0,5 Taktzyklen, wie in der früher in Betracht gezogenen Taktrückgewinnungsschaltungsanordnung), bevor die Datenabtastwerte wieder zu anderen Verriegelungen übertragen werden müssen oder direkt bewertet werden müssen, wodurch die Konstruktion der weiteren Schaltungsanordnung, die die Datenabtastwerte verarbeitet, viel einfacher wird.
In der Ausführungsform von 6 bis 11 hat das Zirkulationssteuerregister 32 vier Speicherelemente, und vier Verarbeitungsschaltungen sind vorhanden. Andere Ausführungsformen können jedoch verschiedene Anzahlen von Speicherelementen und Verarbeitungsschaltungen haben. Zum Beispiel könnte die Anzahl von Speicherelementen und Verarbeitungsschaltungen irgendeine ganze Zahl sein, die größer als oder gleich 2 ist. Wenn die Anzahl von Speicherelementen und Verarbeitungsschaltungen N beträgt, sind im Allgemeinen N – 0,5 Taktzyklen verfügbar, bevor die Datenabtastwerte wieder zu anderen Verriegelungen übertragen werden müssen oder direkt bewertet werden müssen.
Es ist vorzuziehen, wie in 7 gezeigt, wenn das Rücksetzsignal, das auf das Zirkulationssteuerregister 30 bei der Initialisierungsoperation angewendet wird, durch die Signalerzeugungsschaltungsanordnung vorgesehen wird, wie sie in 3 gezeigt ist. Da im Besonderen das Signal S3, das durch die Schaltungsanordnung von 3 erzeugt wird, den Zustand ungeachtet von PVT-Abweichungen garantiert in der ersten Hälfte eines Taktzyklus ändert, beträgt die Aufbauzeit, bevor die normale Operation (mit 0111 in dem Zirkulationssteuerregister 32) beginnt, garantiert wenigstens einen halben Taktzyklus.
Bei entsprechenden Ausführungsformen ist es wichtig, dass das Zirkulationssteuermuster (0111) nicht verfälscht wird, da sonst die Datenabtastwerte zu den falschen Zeiten entnommen werden, und als Resultat wird das Vermögen zum Wiederherstellen eines Taktsignals aus dem ankommenden seriellen Datenstrom DIN verlorengehen. Angesichts dieses Problems ist es wünschenswert, eine Verifizierungsschaltungsanordnung vorzusehen, die verifizieren kann, dass das korrekte Steuermuster durch das Steuerregister 32 zirkuliert.
12 zeigt ein Beispiel für solch eine Verifizierungsschaltungsanordnung 80. Die Schaltungsanordnung 80 umfasst jeweilige erste und zweite NAND-Gatter 82 und 84, ein Äquivalenz-(Exklusiv-ODER)-Gatter 86 und ein Flipflop 88. Das erste NAND-Gatter 82 ist verbunden, um die Ausgangssignale B0 und B1 zu empfangen, die zu einer ersten Hälfte des Steuerregisters 32 gehören. Das zweite NAND-Gatter 84 ist verbunden, um die Ausgangssignale B2 und B3 der zweiten Hälfte des Steuerregisters 32 zu empfangen. Ein Ausgang des ersten NAND-Gatters 82 ist mit einem ersten Eingang des Äquivalenzgatters 86 verbunden, um darauf ein Ersthälftenprüfsignal H1 anzuwenden. Ein Ausgang des zweiten NAND-Gatters 84 ist mit einem zweiten Eingang des Äquivalenzgatters 86 verbunden, um darauf ein Zweithälftenprüfsignal H2 anzuwenden. Ein Ausgang des Äquivalenzgatters 86 ist mit einem Dateneingang D des Flipflops 88 verbunden, um darauf ein Detektionssignal SAME anzuwenden. Das Flipflop 88 hat auch einen Takteingang C, der verbunden ist, um das Taktsignal CLK zu empfangen, und einen Datenausgang Q, an dem ein Fehlersignal ERR erzeugt wird.
Die Verifizierungsschaltungsanordnung 80 von 12 arbeitet wie folgt. Es wird angenommen, dass das Steuerregister 32 weiterschiebt, selbst wenn die Steuersequenz verfälscht wird. Das Steuerregister 32 ist in zwei Hälften geteilt, die separat geprüft werden. Die resultierenden Prüfsignale für die zwei Hälften sollten immer verschieden sein. Falls sie dieselben sind, muss dann eine Verfälschung der Steuersequenz aufgetreten sein.
Die Ausgangssignale B0 und B1 der ersten Hälfte des Steuerregisters werden zusammen NAND-verknüpft, um das Ersthälftenprüfsignal H1 zu erzeugen. Ähnlich werden die Zweithälftenausgangssignale B2 und B3 zusammen NAND-verknüpft, um das Zweithälftenprüfsignal H2 zu erzeugen. Falls die Steuersequenz korrekt ist, kann nur eines der Prüfsignale H1 und H2 den H-Zustand haben (der wenigstens einer 0 in der betreffenden Registerhälfte entspricht). Das andere Prüfsignal muss den L-Zustand haben (der den Ausgangssignalen in jener Registerhälfte entspricht, die alle 1 sind). Das Äquivalenzgatter 86 versetzt das Detektionssignal SAME in den L-Zustand, wenn die Prüfsignale H1 und H2 in demselben Zustand sind, und versetzt das Detektionssignal SAME in den H-Zustand, wenn die Prüfsignale H1 und H2 verschiedene Zustände haben. Der Zustand des Signals SAME gerade vor jeder ansteigenden Flanke des Signals CLK wird durch das Flipflop 88 abgetastet, und dieser Zustand wird verwendet, um das Signal ERR vorzusehen. Auf diese Weise wird das Signal SAME erst abgetastet, sobald sich die Prüfsignale H1 und H2 im Anschluss an eine Zirkulationsoperation des Steuerregisters 32 stabilisiert haben. Das Signal ERR ist in dieser Ausführungsform ein L-aktives Signal (da das Signal SAME den L-Zustand hat, wenn die zwei Prüfsignale H1 und H2 denselben Zustand haben, der eine Verfälschung der Steuersequenz repräsentiert).
Es ist ersichtlich, dass die Verifizierungsschaltungsanordnung 80 von 12 auf Grund ihrer Einfachheit die Korrektheit des Steuermusters in jedem Zyklus der Wiederholungsfolge von Zyklen (z. B. eine Serie von vier Zyklen, wie z. B. die Zyklen B0 bis B3 in der Ausführungsform von 6) nicht konkret verifiziert. So werden nicht alle Fehler sofort detektiert. Dennoch wird schließlich jeder Fehlertyp detektiert. Falls das Steuermuster im Besonderen so verfälscht wird, dass alle Ausgangssignale 1 werden, wird dies sofort detektiert. Falls das Steuermuster so verfälscht wird, dass mehr als ein Ausgangssignal Null wird, wird dies detektiert, wenn eine Null in jeder Hälfte des Steuerregisters existiert. Somit wird jede inkorrekte Anzahl (0, 2, 3, 4 in der Ausführungsform von 6) von zirkulierenden Nullen innerhalb einer kleinen Anzahl von Zyklen detektiert (die höchstens gleich der Länge des Musters ist), ohne explizit nach einem besonderen korrekten Muster in jedem Zyklus suchen zu müssen.
Obwohl in der Ausführungsform von 12 die Verifizierungsschaltungsanordnung dafür ausgelegt ist, die Korrektheit eines Vier-Bit-Steuerregisters zu prüfen, versteht sich, dass andere Ausführungsformen der Verifizierungsschaltungsanordnung hergestellt werden können, um mit Steuerregistern zu arbeiten, die eine Anzahl von Bits haben, die größer als 4 ist. Die zwei ”Hälften” brauchen keine gleichen Anzahlen von Bits zu haben. Zum Beispiel könnten bei einer Steuersequenz mit der Länge von 5 Bits die zwei Hälften 2 Bits bzw. 3 Bits haben (d. h., ein NAND-Gatter mit 2 Eingängen und ein NAND-Gatter mit 3 Eingängen). Die zwei Hälften müssen auch nicht mit den ersten und letzten Bits des Steuerregisters beginnen und enden. Da das Steuermuster zirkuliert, könnten die ersten und letzten Bits in derselben Hälfte sein. Zum Beispiel könnte bei 4 Bits eine Hälfte die Endbits 3 und 0 und die andere Hälfte die mittleren Bits 1 und 2 umfassen.
Die Vorteile der Verifizierungsschaltungsanordnung sind bei Steuerregistern mit großen Bitanzahlen, wie zum Beispiel mit 8 Bits oder mehr, besonders überzeugend. In diesem Fall würde eine Verifizierungsschaltungsanordnung, die in allen Zyklen explizite korrekte Zustände konkret identifizieren kann, kompliziert sein, und auf Grund der großen Anzahl von enthaltenen Gattern würde sie dazu tendieren, den Ausgangssignalen des Steuerregisters eine unerwünscht hohe Last aufzuerlegen, was mit einer zufriedenstellenden Hochgeschwindigkeitsoperation unvereinbar sein könnte.
Anstelle der zwei NAND-Gatter könnten zwei UND-Gatter verwendet werden. Alternativ könnten ein NAND-Gatter und ein UND-Gatter verwendet werden.
Die Verifizierungsschaltungsanordnung von 12 kann dafür ausgelegt sein, die Korrektheit einer zirkulierenden Steuersequenz zu verifizieren, die eine einzelne 1 hat, wobei alle anderen Bits 0 sind (im Gegensatz zu einer einzelnen 0, wobei alle anderen Bits 1 sind). In diesem Fall werden die ersten und zweiten NAND-Gatter 82 und 84 durch NOR- oder ODER-Gatter ersetzt.
Als nächstes werden Ausführungsformen der vorliegenden Erfindung beschrieben. Die vorliegende Erfindung sieht eine Lösung für ein Problem vor, das in einer früher in Betracht gezogenen Parallel-Serien-Datenkonvertierungsschaltungsanordnung nach dem Stand der Technik auftritt. 13 zeigt ein Beispiel für eine Datensynchronisationsschaltung 90 in einem früher in Betracht gezogenen Parallel-Serien-Datenkonverter. Die Synchronisationsschaltung 90 ist eine sogenannte Standard-Doppelpufferschaltung mit jeweiligen ersten und zweiten Master/Slave-Verriegelungselementen 92 und 94. Jedes Verriegelungselement 92 und 94 hat einen Takteingang C, der zum Empfangen eines seriellen Taktsignals SERCLK verbunden ist. Ein paralleles Taktsignal PARCLK wird auf einen Dateneingang D des ersten Verriegelungselementes 92 angewendet. Ein Datenausgang Q des ersten Verriegelungselementes 92 ist mit einem Dateneingang D des zweiten Verriegelungselementes 94 verbunden, um darauf ein gepuffertes paralleles Taktsignal BPCLK anzuwenden. Ein Datenausgang Q des zweiten Verriegelungselementes 94 ist mit einem Steuereingang des Schieberegisters 96 verbunden, um darauf ein Übertragungssteuersignal TFER anzuwenden. Das serielle Taktsignal SERCLK wird auch auf einen Takteingang des Schieberegisters 96 angewendet. Das Schieberegister 96 hat einen parallelen Dateneingang zum Empfangen eines Elementes PARDATA von parallelen Daten und einen seriellen Datenausgang zum Erzeugen eines seriellen Ausgangsdatenstroms DOUT.
Bei Betrieb dürfen sich die parallelen Daten nur bei ansteigenden Flanken des parallelen Taktsignals PARCLK verändern. Jedes Element paralleler Daten ist bei diesem Beispiel aus 8 Bits gebildet, so dass die serielle Taktfrequenz das 8fache der parallelen Taktfrequenz beträgt. So sind in jedem Zyklus des parallelen Taktsignals PARCLK 8 Zyklen des seriellen Taktsignals SERCLK vorhanden, die in 14 als Zyklen 0 bis 7 numeriert sind.
Das parallele Taktsignal PARCLK verändert sich während des Zyklus 4 des seriellen Taktsignals SERCLK auf den L-Zustand. Somit wird diese Veränderung zu Beginn des Zyklus 5 detektiert, und das Signal BPCLK verändert sich von H auf L. Dies bedeutet, dass sich das Übertragungssteuersignal TFER zu Beginn des Zyklus 6 von H auf L verändert. Der Steuereingang des Schieberegisters 96 detektiert die TFER-Pegelveränderung, so dass im Zyklus 7 ein neues Element PARDATA paralleler Daten in das Schieberegister 96 geladen wird. Im Zyklus 7 und in jedem nachfolgenden Zyklus des seriellen Taktsignals SERCLK (d. h., in den Zyklen 0 bis 6 des nächsten parallelen Taktzyklus) wird 1 Bit des Elementes, das zu Beginn des Zyklus 7 geladen wird, aus dem Schieberegister als serielle Daten DOUT ausgegeben. Zu Beginn des Zyklus 7 des nächsten parallelen Taktzyklus hat dann das Signal TFER seine nächste abfallende Flanke, so dass das nächste Element PARDATA paralleler Daten in das Schieberegister geladen wird.
In der Praxis ist es bei Frequenzen, die sich der Grenze der Technik nähern, sehr schwierig, die relative Phase des seriellen Taktsignals SERCLK bezüglich jener des parallelen Taktsignals PARCLK zu steuern. Obwohl der serielle Taktzyklus, bei dem zuerst detektiert wird, dass der parallele Takt in den L-Zustand eingetreten ist, der Taktzyklus 5 sein sollte, könnte es daher möglich sein, dass zu Beginn des Taktzyklus 4 detektiert wird, dass das parallele Taktsignal in dem L-Zustand ist. Dies könnte auftreten, falls die abfallende Flanke des parallelen Taktsignals PARCLK gerade vor der ansteigenden Flanke des seriellen Taktsignals SERCLK im Zyklus 4 auftritt. In diesem Fall verändern sich die Signale BPCLK und TFER einen Zyklus früher, wie es durch die gestrichelten Linien in 14 gezeigt ist. Im schlimmsten Fall könnte die Detektion entweder im Zyklus 4 oder im Zyklus 5 auf zufälliger Basis auftreten. Dies würde dazu führen, dass das Übertragungssteuersignal TFER in veränderlichen Intervallen von 7, 8 oder 9 Zyklen des seriellen Taktsignals SERCLK entweder mit einem Verlust oder einer Duplizierung von Bits in dem seriellen Datenstrom DOUT erzeugt wird.
Um dieses Problem zu vermeiden, wird eine Datensynchronisationsschaltungsanordnung verwendet, die die vorliegende Erfindung verkörpert.
15 zeigt eine Ausführungsform von solch einer Datensynchronisationsschaltungsanordnung. Die Schaltungsanordnung 100 umfasst einen Rücksetzsignalgenerator 102, einen Zähler 104 und einen Datenkonverter 106. Der Rücksetzsignalgenerator 102 empfängt sowohl ein paralleles Taktsignal PARCLK als auch ein serielles Taktsignal SERCLK. In dieser Ausführungsform wird angenommen, dass jedes Element paralleler Daten, das in einem einzelnen Taktzyklus des parallelen Taktsignals PARCLK in serielle Form zu bringen ist, aus 8 Bits gebildet ist, so dass die Taktfrequenz des seriellen Taktes SERCLK das 8fache von jener des parallelen Taktsignals PARCLK beträgt.
Der Rücksetzsignalgenerator 102 empfängt ein Rücksetzsignal ARST, das in bezug auf die beiden parallelen und seriellen Taktsignale asynchron entfernt (in einen inaktiven Zustand verändert) wird. Der Rücksetzsignalgenerator 102 wendet ein synchronisiertes Rücksetzsignal SRST auf den Zähler 104 an. Das synchronisierte Rücksetzsignal SRST ist bezüglich des seriellen Taktsignals SERCLK synchronisiert. Der Zähler 104 wird in einem Rücksetzzustand gehalten, wenn das Signal SRST in einem aktiven Zustand ist, und freigegeben, um mit dem Zählen von Impulsen des seriellen Taktsignals SERCLK zu beginnen, wenn das Signal SRST durch den Rücksetzsignalgenerator 102 in den inaktiven Zustand verändert wird.
Der Zähler 104 zählt die Anzahl von Impulsen des seriellen Taktsignals SERCLK, das empfangen wird, nachdem das synchronisierte Rücksetzsignal SRST entfernt ist. Nachdem der Zählwert 7 erreicht, wird der Zählwert wieder auf Null zurückgesetzt. Der Zähler 104 wendet ein Übertragungssteuersignal TFER auf den Datenkonverter 106 an. Wenn der Zählwert einen vorbestimmten Wert hat, zum Beispiel den Wert 3, wird das Übertragungssteuersignal TFER in den aktiven Zustand versetzt. Bei allen anderen Zählwerten hat das Übertragungssteuersignal TFER den inaktiven Zustand.
Der Datenkonverter 106 hat einen parallelen Dateneingang zum Empfangen eines 8-Bit-Elementes paralleler Daten. Immer wenn das Übertragungssteuersignal TFER durch den Zähler 104 in den aktiven Zustand versetzt wird, wird ein neues Element PARDATA paralleler Daten in den Datenkonverter 106 übertragen und in ihm gespeichert. Der Datenkonverter 106 hat in dieser Ausführungsform auch einen seriellen Datenausgang, an dem ein Strom von seriellen Daten DOUT erzeugt wird. Der Datenkonverter 106 empfängt das serielle Taktsignal SERCLK, und wenn das Übertragungssteuersignal TFER in dem inaktiven Zustand ist, werden die Bits des gespeicherten Elementes paralleler Daten in dem Datenkonverter 106 eines nach dem anderen aus dem seriellen Datenausgang hinausgeschoben, wobei in jedem Taktzyklus des seriellen Taktsignals SERCLK ein Bit ausgegeben wird.
Da der Zähler 104 in der Datensynchronisationsschaltungsanordnung von 15 tatsächliche Impulse des seriellen Taktsignals zählt, wird das Übertragungssteuersignal TFER garantiert in Intervallen von acht Zyklen des seriellen Taktsignals SERCLK erzeugt, ungeachtet von PVT-Abweichungen in der Schaltungsanordnung. So tritt bei dem Serialisierungsprozess keine Duplizierung oder kein Verlust von Datenbits auf.
16 zeigt ein Beispiel für die Implementierung des Rücksetzsignalgenerators 102 in der Ausführungsform von 15. Bei dieser Implementierung umfasst der Rücksetzsignalgenerator 102 erste, zweite, dritte und vierte Verriegelungselemente 110, 112, 114 und 116. Jedes der Verriegelungselemente ist der Master/Slave-Typ und hat einen Dateneingang D, einen Takteingang C, einen Rücksetzeingang R und einen Datenausgang Q. Die ersten und zweiten Verriegelungselemente 110 und 112 bilden eine erste Synchronisationsschaltung 118 ₁, deren Paar von Verriegelungselementen durch das parallele Taktsignal PARCLK getaktet wird. Die dritten und vierten Verriegelungselemente 114 und 116 bilden eine zweite Synchronisationsschaltung 118 ₂, deren Paar von Verriegelungselementen durch das serielle Taktsignal SERCLK getaktet wird. Alle vier Verriegelungselemente empfangen an ihren jeweiligen Rücksetzeingängen R das asynchrone Rücksetzsignal ARST, das in dieser Ausführungsform ein L-aktives Signal ist.
Der Dateneingang D des ersten Verriegelungselementes 110 bleibt permanent in dem H-Zustand. Der Datenausgang Q des ersten Verriegelungselementes 110 ist mit dem Dateneingang D des zweiten Verriegelungselementes 112 verbunden, um darauf synchron mit dem parallelen Taktsignal PARCLK ein ansteigendes Signal PR anzuwenden. Der Datenausgang Q des zweiten Verriegelungselementes 112 ist mit dem Dateneingang D des dritten Verriegelungselementes verbunden, um darauf ein Detektionssignal DET anzuwenden, das mit dem parallelen Taktsignal PARCLK synchron ist. Der Datenausgang Q des dritten Verriegelungselementes 114 ist mit dem Dateneingang D des vierten Verriegelungselementes 116 verbunden, um darauf ein ansteigendes Signal SR anzuwenden, das mit dem seriellen Taktsignal SERCLK synchron ist. Das synchronisierte Rücksetzsignal SRST wird am Datenausgang Q des vierten Verriegelungselementes 116 erzeugt.
17(A) und (B) zeigen ein Beispiel für die Implementierung des Zählers 104 in der Ausführungsform von 15. Der Zähler 104 kann, wie in 17(A) gezeigt, als Zirkulationssteuerregister 120 implementiert werden, das dem Zirkulationssteuerregister 32 von 6 ähnlich ist. In diesem Fall muss das Zirkulationssteuerregister 120 acht Bits haben (eines für jedes Bit der parallelen Daten, die pro parallelen Taktsignalzyklus in serielle Form zu bringen sind). Somit hat das Zirkulationssteuerregister 120 acht Speicherelemente 122 ₀ bis 122 ₇, wie in 17(A) gezeigt. Nur ein Ausgangssignal B3 des Speicherelementes 122 ₃ wird in dieser Ausführungsform verwendet. Dieses Ausgangssignal B3 kann verwendet werden, um das Übertragungssteuersignal TFER direkt vorzusehen. Alternativ kann das Übertragungssteuersignal TFER vorgesehen werden, indem ein Ausgangssignal des Zirkulationssteuerregisters 120 durch die Elemente 22 und 24 in 3 (oder durch die Elemente 62, 64 und 66 in 8) geführt wird. In diesem Fall kann das Ausgangssignal das Signal B2 anstelle des Signals B3 sein. Diese Maßnahme kann dazu beitragen, die Aufbauzeitforderungen der Logik, die zum parallelen Laden des Schieberegisters verwendet wird, zu erfüllen. In diesem Fall wird die Zwischenschaltungsanordnung nicht benötigt, um zu gewährleisten, dass das Schalten des TFER in einem besonderen halben Zyklus auftritt (obwohl dies garantiert ist); der Zweck ist einfach der, zu garantieren, dass die Aufbauzeitforderungen ungeachtet von PVT-Abweichungen erfüllt werden.
Die Struktur des Steuerregisters 120 ist im wesentlichen dieselbe wie jene des zuvor unter Bezugnahme auf 7 beschriebenen Zirkulationssteuerregisters, wie in 17(B) gezeigt, wobei ein Master/Slave-Verriegelungselement 124 ₀ bis 124 ₇ für jedes Speicherelement 122 ₀ bis 122 ₇ vorhanden ist. Das Verriegelungselement 124 ₀ hat einen Rücksetzeingang R, der verbunden ist, um das synchronisierte Rücksetzsignal SRST zu empfangen. Jedes der übrigen Verriegelungselemente 124 ₁ bis 124 ₇ hat einen Voreinstellungseingang P, der verbunden ist, um das synchronisierte Rücksetzsignal SRST zu empfangen. Wenn das synchronisierte Rücksetzsignal SRST in dem L-aktiven Zustand ist, werden daher die Ausgangssignale B0 bis B7 der Verriegelungselemente 124 ₀ bis 124 ₇ auf 01111111 initialisiert, wie in 17(A) gezeigt. Nachdem das synchronisierte Rücksetzsignal SRST entfernt (in den H-Zustand geändert) ist, wird das Steuermuster in 17(A) als Reaktion auf jede ansteigende Flanke des seriellen Taktsignals SERCLK auf zirkulierende Weise um eine Position nach rechts verschoben.
Unter Bezugnahme auf 18 wird nun die Operation des Rücksetzsignalgenerators 102 von 16 und des Zählers 104 (der als Zirkulationssteuerregister 120 von 17(A) und (B) implementiert ist) beschrieben. In 18 wird angenommen, dass sich die parallelen Daten PARDATA bei ansteigenden Flanken des parallelen Taktsignals PARCLK verändern. Die acht Zyklen des seriellen Taktsignals SERCLK in einem gegebenen Zyklus des parallelen Taktsignals PARCLK sind in 18 von 0 bis 7 numeriert.
In 18 beginnt ein neuer Zyklus P0 des parallelen Taktsignals PARCLK zu einer Zeit A. Zu einer Zeit B während jenes Zyklus P0 wird das Rücksetzsignal ARST entfernt, d. h., das ARST-Signal wird von dem L-aktiven Zustand in den inaktiven H-Zustand versetzt. Der inaktive Zustand des Signals ARST gerade vor Beginn des nächsten parallelen Taktzyklus P1 zu der Zeit C wird detektiert und durch das erste Verriegelungselement 110 zu der Zeit C verriegelt. Zu der Zeit D, kurz nach Beginn jenes nächsten parallelen Taktzyklus P1, verändert sich das ansteigende Signal PR, das mit dem parallelen Takt synchron ist, von dem L- auf den H-Zustand.
Dieselbe Veränderung tritt bei dem Detektionssignal DET zu einer Zeit F kurz nach Beginn (zu der Zeit E) des nächsten parallelen Taktzyklus P2 auf. Die Reaktion durch das dritte Verriegelungselement 114 hängt von der temporalen Beziehung zwischen dem seriellen Takt SERCLK und dem Detektionssignal DET ab, das mit dem parallelen Takt synchron ist. Die normale temporale Beziehung ist so, wie sie in 18 gezeigt ist. In diesem normalen Fall tritt in dem parallelen Taktzyklus P2, der zu der Zeit E beginnt, die ansteigende Flanke SRE des ersten Zyklus (Zyklus 0) des seriellen Taktsignals SERCLK vor der ansteigenden Flanke PRE des mit dem parallelen Takt synchronen Detektionssignals DET auf. In diesem Fall wird die Zustandsveränderung von L auf H von DET durch das dritte Verriegelungselement 114 bis zu der ansteigenden Flanke des seriellen Taktsignals SERCLK zu der Zeit G nicht detektiert. So verändert sich das mit dem seriellen Takt synchrone ansteigende Signal SR in dem seriellen Taktzyklus 1 gerade nach der Zeit G von dem L- auf den H-Zustand, und das synchronisierte Rücksetzsignal SRST erlebt zu einer Zeit H gerade nach Beginn des seriellen Taktzyklus 2 dieselbe Veränderung. Dies bedeutet, dass die erste ansteigende Flanke des seriellen Taktsignals SERCLK, bei der der Zähler 104 mit dem Zählen beginnt, die ansteigende Flanke zu der Zeit I ist, d. h., der Beginn des seriellen Taktzyklus 3. Daher wird das Ausgangssignal B3 (TFER) des Zählers 104 für einen Zyklus in dem seriellen Taktzyklus 5 L. Selbst wenn sich danach die Phasenbeziehung zwischen dem parallelen Taktsignal PARCLK und dem seriellen Taktsignal SERCLK ändert (z. B. durch Spannungs- oder Temperaturabweichung), wird das Ausgangssignal B3 für einen seriellen Taktzyklus in Intervallen von exakt acht seriellen Taktzyklen L sein.
Auf Grund der PVT-Abweichung könnte es möglich sein, dass die ansteigende Flanke SRE nach der ansteigenden Flanke PRE auftritt. In diesem Fall tritt die Veränderung von dem L- auf den H-Zustand bei jedem der Signale SR und SRST einen seriellen Taktzyklus früher als in 18 auf, d. h., die Veränderung von SR erfolgt kurz nach Beginn des seriellen Taktzyklus 0, und die Veränderung von SRST erfolgt kurz nach Beginn des seriellen Taktzyklus 1. Dies wiederum bedeutet, dass der Zähler 104 einen seriellen Taktzyklus früher zu zählen beginnt, so dass das Ausgangssignal B3 in dem seriellen Taktzyklus 4 statt in dem seriellen Taktzyklus 5 L sein wird. Diese Differenz hat jedoch keine Bedeutung für die korrekte Operation der Schaltungsanordnung. Die parallelen Daten PARDATA werden in dem Taktzyklus 4 genauso stabil wie in dem Taktzyklus 5 sein. Auch das Intervall zwischen sukzessiven aktiven Zyklen des Ausgangssignals B3 (TFER) des Zählers 104 beträgt noch garantiert genau acht serielle Taktzyklen, selbst wenn die Phasenbeziehung zwischen den parallelen und seriellen Taktsignalen von einem parallelen Taktzyklus zu dem nächsten auf Grund von Spannungs- und Temperaturabweichungen verändert wird oder schwankt.
Unter Bezugnahme auf 19 wird als nächstes ein Beispiel für die mögliche Struktur des Datenkonverters 106 beschrieben.
Bei dem Beispiel von 19 umfasst der Datenkonverter 106 acht Multiplexerelemente 130 ₀ bis 130 ₇ und acht Verriegelungselemente 132 ₀ bis 132 ₇. Jedes Multiplexerelement 130 hat erste und zweite Dateneingänge I0 und I1, einen Selektionseingang S und einen Datenausgang Z. Der erste Dateneingang I0 von jedem Multiplexerelement 130 ₀ bis 130 ₇ ist zum Empfangen von einem Bit PARDATA0 bis PARDATA7 der parallelen Daten PARDATA verbunden, die in serielle Form zu bringen sind. Der zweite Dateneingang I1 des Multiplexerelementes 130 ₀ bleibt permanent (aber willkürlich) in dem H-Zustand (logische 1). Der zweite Dateneingang I1 von jedem der übrigen Multiplexerelemente 130 ₁ bis 130 ₇ ist zum Empfangen eines Schiebedatensignals SD0 bis SD6 verbunden, das durch ein unmittelbar vorausgehendes der Verriegelungselemente 132 ₀ bis 132 ₆ erzeugt wird. Das Übertragungssignal TFER wird auf jeden der Selektionseingänge S angewendet.
Jedes Verriegelungselement hat einen Dateneingang D, einen Datenausgang Q und einen Takteingang C. Der Dateneingang D von jedem Verriegelungselement 132 ₀ bis 132 ₇ ist mit dem Datenausgang Z von seinem entsprechenden der Multiplexerelemente 130 ₀ bis 130 ₇ zum Empfangen eines multiplexierten Ausgangssignals M0 bis M7 von jenem Multiplexerelement verbunden. Die obenerwähnten Schiebedatensignale SD0 bis SD6 werden jeweilig an den Datenausgängen Q der Verriegelungselemente 132 ₀ bis 132 ₆ erzeugt. Der serielle Datenstrom DOUT wird an dem Datenausgang Q des Verriegelungselementes 132 ₇ erzeugt. Der Takteingang C von jedem Verriegelungselement 132 ₀ bis 132 ₇ ist zum Empfangen des seriellen Taktsignals SERCLK verbunden. In dieser Ausführungsform ist jedes Verriegelungselement 132 ₀ bis 132 ₇ ein bei positiver Flanke getriggertes Master/Slave-Verriegelungselement.
Bei Betrieb des Datenkonverters von 19 selektiert jedes Multiplexerelement 130 ₀ bis 130 ₇ seinen ersten Dateneingang I0, wenn sein Selektionseingang S den L-Zustand hat, und sonst den zweiten Dateneingang I1. Die Daten an dem selektierten Eingang I0 oder I1 werden am Datenausgang Z ausgegeben. Wenn das Übertragungssteuersignal TFER den L-Zustand hat, werden daher die multiplexierten Ausgangssignale M0 bis M7 den parallelen Datenbits PARDATA0 bis PARDATA7 jeweilig gleich. Diese multiplexierten Ausgangssignale M0 bis M7 werden in den Verriegelungselementen 132 ₀ bis 132 ₇ jeweilig bei der ansteigenden Flanke des seriellen Taktsignals SERCLK zu Beginn des seriellen Taktzyklus 6 in 18 (Zeit J) registriert. So ist in Zyklus 6 SD0 = PARDATA0, SD1 = PARDATA1, ... SD6 = PARDATA6. Da DOUT = PARDATA7 ist, wird das höchstwertige Bit PARDATA7 der parallelen Daten in Zyklus 6 für den seriellen Datenstrom DOUT ausgegeben.
Kurz nach der Zeit J in 18 kehrt das TFER-Steuersignal auf den H-Zustand zurück, so dass M0 gleich 1 ist, M1 = SD0, M2 = SD1, ... und M7 = SD6 ist. Dieser Satz von Signalen M0 bis M7 wird in den Verriegelungselementen 132 ₀ bis 132 ₇ bei der nächsten ansteigenden Flanke des seriellen Taktsignals SERCLK registriert, d. h., zu Beginn des Taktzyklus 7. Das parallele Datenbit PARDATA6 wird in Zyklus 7 für den seriellen Datenstrom DOUT ausgegeben.
In sukzessiven seriellen Taktzyklen wird jedes der weiteren Bits PARDATA5 bis PARDATA0 sequentiell für den seriellen Datenstrom DOUT ausgegeben. In dem nächsten seriellen Taktzyklus, der garantiert exakt acht Taktzyklen nach dem Taktzyklus zu der Zeit J in 18 stattfindet, nimmt dann das TFER-Steuersignal wieder für einen Zyklus den L-Zustand an, und ein neues Element paralleler Daten wird in die Verriegelungselemente 132 ₀ bis 132 ₇ geladen.
In der Ausführungsform von 15 bis 19 ist der Datenkonverter ein Parallel-Serien-Datenkonverter. Dies ist jedoch kein unbedingt erforderliches Merkmal der Erfindung. Der Datenkonverter kann dafür ausgelegt sein, im Allgemeinen erste Elemente von Daten in zweite Elemente von Daten zu konvertieren, welche ersten Elemente sukzessive synchron mit einem ersten Taktsignal empfangen werden und welche zweiten Elemente sukzessive synchron mit einem zweiten Taktsignal ausgegeben werden, das eine höhere Frequenz als das erste Taktsignal hat. Die beiden ersten und zweiten Elemente können parallele Daten sein. Die Konvertierungsoperation, die durch den Datenkonverter ausgeführt wird, ist keineswegs begrenzt. Eine beliebige Anzahl von ersten Elementen kann verwendet werden, um eine beliebige Anzahl von zweiten Elementen zu erzeugen. Die Konvertierungsoperation kann eine Inversion oder logische Kombinationsoperationen an den Bits der empfangenen ersten Elemente umfassen, um die zweiten Elemente zu erzeugen.
Die Konstruktion des Konverters 104 ist nicht auf ein Zirkulationssteuerregister begrenzt, wie es in 17(A) und (B) gezeigt ist. Jeder Konverter kann verwendet werden, der zum Zählen von Taktimpulsen in der Lage ist.
Wenn ein Zirkulationssteuerregister verwendet wird, um den Zähler 104 vorzusehen, wird vorzugsweise die in der 12 gezeigte und im Zusammenhang damit oben beschriebene Verifizierungsschaltungsanordnung verwendet, um zu verifizieren, dass das Steuermuster korrekt durch das Register zirkuliert.
Als nächstes wird unter Bezugnahme auf 20 und 21 eine Ausführungsform der Datenrückgewinnungsschaltungsanordnung beschrieben, die nicht die vorliegende Erfindung verkörpert, aber zum Umfeld der Erfindung gehört und entsprechend zur Erläuterung beiträgt. In 20 hat ein serieller Datenstrom, der an der Datenrückgewinnungsschaltungsanordnung empfangen wird, ein Datenauge 150 mit einer Form, die zum Beispiel von einer Charakteristik eines Übertragungsweges abhängt, der den seriellen Datenstrom transportiert. In der Datenrückgewinnungsschaltungsanordnung wird ein Taktsignal 152 aus dem seriellen Datenstrom zurückgewonnen, wobei zum Beispiel eine Phasenregelschleifen-[phase lock loop (PLL)]-Schaltung verwendet wird. Dieses zurückgewonnene Taktsignal stimmt in der Phase mit dem seriellen Datenstrom überein. In einer zuvor in Betracht gezogenen Datenrückgewinnungsschaltungsanordnung wird das zurückgewonnene Taktsignal 152 dann verwendet, um den seriellen Datenstrom zu verriegeln.
In Abhängigkeit von der Form des Datenauges des seriellen Datenstroms kann es jedoch besser sein, ein Taktsignal zu verwenden, das von dem zurückgewonnenen Taktsignal 152 versetzt ist, um die Verriegelung des seriellen Datenstroms auszuführen. Im Falle des Datenauges 150 von 20 wäre es zum Beispiel besser, ein versetztes Taktsignal 154, das um einen Betrag ΔT bezüglich des zurückgewonnenen Taktsignals 152 versetzt ist, zu verwenden, um den seriellen Datenstrom zu verriegeln. Eine Möglichkeit zum Erzeugen des versetzten Taktsignals 154 wäre es, das zurückgewonnene Taktsignal 152 unter Verwendung eines Verzögerungselementes zu verzögern. In der Praxis hat das Erzeugen des versetzten Taktsignals auf diese Weise jedoch Nachteile. Im Besonderen lässt sich die Verzögerung ΔT in Anbetracht von Prozess-, Spannungs- und Temperatur-(PVT)-Abweichungen schlecht steuern. Ferner kann die Verzögerung von außerhalb der Datenrückgewinnungsschaltungsanordnung nicht ohne weiteres gesteuert werden. Des weiteren kann das versetzte Taktsignal 154 in bezug auf das zurückgewonnene Taktsignal 152 nur verzögert und nicht vorgerückt werden, wenn ein Verzögerungselement verwendet wird.
21 zeigt eine Ausführungsform der Datenrückgewinnungsschaltungsanordnung, die nicht die vorliegende Erfindung verkörpert, aber zum Umfeld der Erfindung gehört und entsprechend zur Erläuterung beiträgt. In der Ausführungsform von 21 umfasst die Datenrückgewinnungsschaltungsanordnung 160 einen Multiphasentaktsignalgenerator 170, eine digitale Phasenregelschleifen-(DPLL)-Schaltung 180, ein erstes Multiplexerelement 190, ein zweites Multiplexerelement 200, ein Datenverriegelungselement 210 und einen Addierer 220.
Der Multiphasentaktsignalgenerator 170 umfasst eine Verzögerungsleitung 172, einen Phasendetektor 174, einen Ladungspumpenspannungsregler 176 und einen Phaseninterpolator 178.
Die Verzögerungsleitung 172 hat in dieser Ausführungsform eine Folge von acht Verzögerungsstufen, zusammen mit einer Eingangspufferungsstufe, die der ersten Verzögerungsstufe der Folge vorausgeht, und einer Ausgangspufferungsstufe, die sich an die letzte (die achte) Stufe der Folge anschließt. Die Verzögerungsleitung 172 hat einen Signaleingang IN, an dem ein Referenztaktsignal REFCLK, das der Datenrate des ankommenden seriellen Datenstroms gleich ist oder dicht bei ihr liegt, für die Eingangspufferungsstufe empfangen wird. Die Verzögerungsstufen erlegen gleiche Verzögerungen auf. In dieser Ausführungsform beträgt die Taktfrequenz des Referenztaktsignals 622,08 MHz (was einer Taktperiode von 1,6075 ns entspricht). Die Verzögerungsleitung 172 hat auch einen Steuereingang DLYCTRL, an dem eine analoge Steuerspannung V_reg empfangen wird, die verwendet wird, um eine Verzögerungszeit, die durch jedes Verzögerungselement auferlegt wird, gebrochen einzustellen. Erste und zweite Phasenvergleichssignale P1 und P2 werden durch die Verzögerungsleitung 172 an einen Phasendetektor 174 ausgegeben. Das erste Phasenvergleichssignal P1 ist das gepufferte Signal am Eingang der ersten Verzögerungsstufe (d. h., nach der Eingangspufferungsstufe der Verzögerungsleitung 172). Das zweite Phasenvergleichssignal P2 wird an einem Ausgang der letzten (der achten) Verzögerungsstufe erzeugt.
In dem Phasendetektor 174 werden die jeweiligen Phasen der ersten und zweiten Phasenvergleichssignale P1 und P2 verglichen. Die Verzögerung des zweiten Phasenvergleichssignals P2 bezüglich des ersten Phasenvergleichssignals P1 soll auf exakt einem Taktzyklus des Referenztaktsignals REFCLK gehalten werden (d. h., eine Gesamtnennverzögerung, die durch die Verzögerungsleitung auferlegt wird, beträgt 1,6075 ns.) So sollte das zweite Phasenvergleichssignal P2 mit dem ersten Phasenvergleichssignal P1 phasengleich (aber um einen vollen Taktzyklus diesbezüglich verzögert) sein.
Der Phasendetektor 174 erzeugt eines von zwei Steuersignalen FAST und SLOW gemäß dem Resultat des Phasenvergleichs zwischen den Signalen P1 und P2. Wenn die Phase des Signals P2 jener des Signals P1 vorauseilt, wird das Steuersignal FAST durch den Phasendetektor 174 erzeugt. Wenn andererseits die Phase des Signals P2 hinter jener des Signals P1 liegt, wird das Steuersignal SLOW durch den Phasendetektor 174 erzeugt. Der Phasendetektor 174 umfasst vorzugsweise eine Fensterdetektionsschaltungsanordnung, die das Verriegeln bei Vielfachen oder Harmonischen der Referenztaktsignalfrequenz verweigert.
Die Steuersignale FAST und SLOW werden auf den Ladungspumpenspannungsregler 176 angewendet, der an seinem Ausgang die Steuerspannung V_reg erzeugt. Der Regler 176 enthält einen Kondensator. Die Ladungsmenge, die in dem Kondensator gehalten wird, wird erhöht, wenn das Steuersignal SLOW erzeugt wird. Ähnlich wird die Ladungsmenge, die in dem Kondensator gehalten wird, verringert, wenn das Steuersignal FAST erzeugt wird. Die Steuerspannung V_reg wird von der Spannung quer über den Kondensator abgeleitet. Die Verzögerung, die durch jede Verzögerungsstufe in der Verzögerungsleitung 172 auferlegt wird, ist von der Steuerspannung V_reg abhängig. Wenn die Steuerspannung V_reg abnimmt, mit der Bedeutung, dass die Phase des zweiten Phasenvergleichssignals P2 jener des ersten Phasenvergleichssignals P1 vorauseilt, nimmt die Verzögerung zu, die durch jede Verzögerungsstufe auferlegt wird. Wenn andererseits die Steuerspannung V_reg zunimmt, mit der Bedeutung, dass die Phase des zweiten Phasenvergleichssignals P2 hinter jener des ersten Phasenvergleichssignals P1 liegt, wird die Verzögerung verringert, die durch jede Verzögerungsstufe auferlegt wird. Daher bilden der Phasendetektor 174 und der Ladungspumpenspannungsregler 176 eine Rückführungsschleife um die Verzögerungsleitung 172, die arbeitet, um die Gesamtverzögerung, die durch die acht Verzögerungsstufen der Verzögerungsleitung 172 auferlegt wird, bei exakt einem Taktzyklus des Referenztaktsignals REFCLK zu halten oder zu verriegeln, ungeachtet einer PVT-Abweichung.
Der Phaseninterpolator 178 empfängt neun Basisphasensignale, die durch die Verzögerungsleitung 172 erzeugt werden. Das erste Basisphasensignal ist das Signal, das an dem Ausgang der Eingangsstufe der Verzögerungsleitung 172 erzeugt wird, d. h., das erste Phasenvergleichssignal P1. Die übrigen acht Basisphasensignale sind die verzögerten Signale, die jeweilig an den Ausgängen der acht Verzögerungsstufen der Verzögerungsleitung 172 erzeugt werden. So ist das neunte Basisphasensignal das zweite Phasenvergleichssignal P2.
Für jedes Paar von benachbarten Basisphasensignalen erzeugt der Phaseninterpolator 178 weitere drei interpolierte Phasensignale mit gleichmäßig getrennten Phasen zwischen den jeweiligen Phasen der zwei Basisphasensignale von seinem Paar. So erzeugt der Phaseninterpolator 178 24 interpolierte Phasensignale zusätzlich zu den neun Basisphasensignalen, die durch die Verzögerungsleitung 172 erzeugt werden. Die Phasendifferenz zwischen den Basis- und interpolierten Phasensignalen und zwischen benachbarten interpolierten Phasensignalen beträgt 1/32 der Referenztaktsignalfrequenz, d. h., 50,23 ps in dieser Ausführungsform.
Eines der zwei ”End”-Basisphasensignale wird ausgesondert, da sie beide mit dem Referenztaktsignal REFCLK phasengleich sind. Das verbleibende der ”End”-Basisphasensignale, zum Beispiel das Basisphasensignal, das am Ausgang der achten Verzögerungsstufe erzeugt wird, und alle verbleibenden Basis- und interpolierten Phasensignale werden als jeweilige Referenztaktphasensignale PHASE0 bis PHASE31 zugeführt. Diese 32 Referenztaktphasensignale PHASE0 bis PHASE31 werden auf jeweilige Eingänge I0 bis I31 von jedem der ersten und zweiten Multiplexerelemente 190 und 200 angewendet. Jedes Multiplexerelement 190 und 200 hat ferner einen Selektionseingang S und einen Ausgang Z. Ein erstes Selektionssignal SEL1, das durch die DPLL-Schaltung 180 ausgegeben wird, wird auf den Selektionseingang S des ersten Multiplexerelementes 190 angewendet. Das erste Selektionssignal SEL1 wird auch auf einen Eingang des Addierers 220 angewendet. Der andere Eingang des Addierers 220 ist verbunden, um ein benutzerprogrammierbares versetztes Signal OFFSET zu empfangen. Ein zweites Selektionssignal SEL2, das durch den Addierer 220 ausgegeben wird, wird auf den Selektionseingang S des zweiten Multiplexerelementes 200 angewendet.
Der Ausgang Z des ersten Multiplexerelementes 190 ist mit einem ersten Eingang eines Phasendetektors 182 der DPLL-Schaltung 180 verbunden. Ein zurückgewonnenes Taktsignal RCVCLK wird an dem Z-Ausgang des ersten Multiplexerelementes 190 erzeugt.
Ein ankommender serieller Datenstrom DIN wird auf einen zweiten Eingang des Phasendetektors 182 angewendet. Der Phasendetektor 182 bestimmt, ob die Übergänge in dem ankommenden Datenstrom DIN vor oder hinter den Übergängen in dem zurückgewonnenen Taktsignal RCVCLK liegen. Auf der Basis der Bestimmung erzeugt der Phasendetektor 182 entweder ein Voreilsteuersignal ADV oder ein Verzögerungssteuersignal RET. Die Steuersignale ADV und RET werden auf ein Schleifenfilter 184 angewendet, das die effektive Bandbreite einer Phasenregelschleife steuert, die durch die DPLL-Schaltung 180 vorgesehen wird.
Die DPLL-Schaltung 180 kann eine digitale Implementierung einer einpoligen Schleife mit einzelner Null zweiter Ordnung sein. In diesem Fall kann das Schleifenfilter 184 eine benutzerprogrammierbare und/oder dynamisch veränderbare Tiefpassfilterfunktion vorsehen. Zum Beispiel kann die Schleifenbandbreite bei digitaler Steuerung dynamisch verändert werden, um eine schnelle Datenerfassung ohne Sperren (große Bandbreite, großer Erfassungsbereich) und eine hohe Jitterunterdrückung mit Sperren (schmale Bandbreite, schmaler Verriegelungsbereich) zu erreichen.
In Abhängigkeit von den Steuersignalen ADV und RET erzeugt das Schleifenfilter 184 ein Steuersignal CS, das auf einen Selektionscontroller 186 angewendet wird. Der Selektionscontroller 186 erzeugt das obenerwähnte erste Selektionssignal SEL1 auf der Basis des Steuersignals CS.
Das erste Multiplexerelement 190 selektiert eine der 32 Taktphasen PHASE0 bis PHASE31 gemäß dem ersten Selektionssignal SEL1 und gibt die selektierte Taktphase als zurückgewonnenes Taktsignal RCVCLK aus.
Die DPLL-Schaltung 180 bewirkt, dass jede neue Selektion der Taktphase PHASE0 bis PHASE31 in Abhängigkeit von einer Phasendifferenz und/oder Frequenzdifferenz zwischen dem ankommenden seriellen Datenstrom DIN und der dabei selektierten Taktphase RCVCLK erfolgt. Die Rückführungsschleife, die durch die DPLL-Schaltung 180 vorgesehen wird, dient dazu, bei der Selektion des zurückgewonnenen Taktsignals RCVCLK zu derjenigen der Taktphasen PHASE0 bis PHASE31 zu tendieren, die sich zu irgendeiner gegebenen Zeit in der Phase am wenigsten von dem seriellen Datenstrom DIN unterscheidet. Wenn das erste Selektionssignal SEL1 seinen Maximalwert erreicht, der der PHASE31 an einem Ende der Verzögerungsleitung 172 entspricht, verändert es sich auf den minimalen Wert, wobei es sich effektiv um die PHASE0 am anderen Ende der Verzögerungsleitung 172 schlingt. So ist kein Phasensprung beim Übergang von einem Ende der Verzögerungsleitung zu dem anderen vorhanden. Denn ein Sprung von der Phase 31 zurück zu der Phase 0 ist von einem Sprung von genau einer Phase nach vorn nicht zu unterscheiden. Zusätzlich ist das erste Selektionssignal SEL1 vorzugsweise ein Gray-codiertes Signal, so dass keine unnötigen Phasensprünge auftreten, wenn der Wert des Selektionssignals SEL1 verändert wird.
Der Addierer 220 addiert die jeweiligen Werte der Signale SEL1 und OFFSET miteinander, um das Signal SEL2 zu erzeugen. Der Addierer 220 ist in dieser Ausführungsform ein Modulo-32-Addierer. Der Wert des Signals OFFSET kann positiv oder negativ sein. Das Signal SEL2 ist vorzugsweise auch ein Gray-codiertes Signal.
Gemäß dem Wert des Signals SEL2 selektiert das zweite Multiplexerelement 200 eine der Taktphasen PHASE0 bis PHASE31 als versetztes Taktsignal OFFCLK. Der serielle Datenstrom DIN wird deshalb durch die Datenverriegelung 210 bei jeder ansteigenden Flanke des versetzten Taktsignals OFFCLK verriegelt.
Da das versetzte Taktsignal OFFSET benutzerprogrammierbar ist, kann die Phase des versetzten Taktsignals OFFCLK durch den Benutzer gewählt werden, um zu der besonderen Form des Datenauges in dem Datenstrom DIN zu passen. Das versetzte Taktsignal OFFCLK kann bezüglich des zurückgewonnenen Taktsignals RCVCLK voreilen oder verzögert sein, wodurch eine größere Flexibilität erreicht wird. Ferner wird die Phase des versetzten Taktsignals OFFCLK bezüglich jener des zurückgewonnenen Taktsignals RCVCLK ungeachtet einer PVT-Abweichung in der Datenrückgewinnungsschaltungsanordnung 160 akkurat gesteuert.

Claims

Datensynchronisationsschaltungsanordnung, zum sukzessiven Empfangen von ersten Datenelementen und zum sukzessiven Ausgeben von zweiten Datenelementen, die von den empfangenen ersten Elementen abgeleitet werden, wobei eines der ersten Elemente in jedem Zyklus eines ersten Taktsignals empfangen wird und eines der zweiten Elemente in jedem Zyklus eines zweiten Taktsignals ausgegeben wird, das eine Frequenz hat, die das N-fache derer des ersten Taktsignals beträgt, wobei N eine ganze Zahl ist, welche Schaltungsanordnung umfaßt: einen Rücksetzsignalgenerator zum Bewirken dessen, daß sich ein Rücksetzsignal an einem im voraus selektierten Punkt in einem Zyklus des ersten Taktsignals von einem aktiven Zustand in einen inaktiven Zustand verändert; einen Zähler, der zum Empfangen des zweiten Taktsignals und des Rücksetzsignals verbunden ist und im Anschluß an die Veränderung des Rücksetzsignals in den inaktiven Zustand betriebsfähig ist, um Impulse des zweiten Taktsignals zu zählen und Übertragungssteuersignale in Intervallen von N Zyklen des zweiten Taktsignals zu erzeugen; und einen Datenkonverter, der zum Empfangen der Übertragungssteuersignale und des zweiten Taktsignals verbunden ist und betriebsfähig ist, um als Reaktion auf die sukzessiven Übertragungssteuersignale jeweilige erste Elemente zu akzeptieren und die zweiten Elemente von den empfangenen ersten Elementen abzuleiten und eines der zweiten Elemente pro Zyklus des zweiten Taktsignals auszugeben.
Schaltungsanordnung nach Anspruch 1, bei der die ersten Datenelemente jeweils N Bits haben und die zweiten Datenelemente jeweils ein einzelnes Bit haben.
Schaltungsanordnung nach Anspruch 1 oder 2, bei der der Datenkonverter ein Parallel-Serien-Konverter ist.
Schaltungsanordnung nach irgendeinem der Ansprüche 1 bis 3, bei der: der Zähler ein Zirkulationssteuerregister umfaßt, das N Speicherelemente jeweils zum Speichern von einem Bit eines N-Bit-Steuermusters hat, das auf zirkulierende Weise in sukzessiven Zyklen des zweiten Taktsignals durch das Register übertragen wird, wobei ein Bit des Steuermusters einen ersten Wert hat und jedes andere Bit eine zweiten Wert hat; und eines der Übertragungssteuersignale immer dann erzeugt wird, wenn das Bit des Steuermusters, das in einem vorbestimmten der Speicherelemente gespeichert ist, den ersten Wert hat.
Schaltungsanordnung nach irgendeinem der Ansprüche 1 bis 4, bei der der Rücksetzsignalgenerator zum Empfangen sowohl des ersten als auch des zweiten Taktsignals verbunden ist und betriebsfähig ist, um eine im voraus selektierte Veränderung des logischen Zustandes des ersten Taktsignals zu detektieren und als Reaktion auf solch eine Detektion die Veränderung des Rücksetzsignals von dem aktiven Zustand in den inaktiven Zustand synchron mit dem zweiten Taktsignal zu bewirken.
Schaltungsanordnung nach irgendeinem der Ansprüche 1 bis 5, bei der der Rücksetzsignalgenerator umfaßt: eine erste Synchronisationsschaltung, die zum Empfangen des ersten Taktsignals und eines Eingangssignals verbunden ist, das seinen logischen Zustand asynchron bezüglich des ersten Taktsignals verändern darf, und im Anschluß an die Zustandsveränderung des Eingangssignals betriebsfähig ist, um eine Veränderung des logischen Zustandes eines Detektionssignals zu bewirken; und eine zweite Synchronisationsschaltung, die zum Empfangen des zweiten Taktsignals und des Detektionssignals verbunden ist und im Anschluß an die Zustandsveränderung des Detektionssignals betriebsfähig ist, um die Veränderung des Rücksetzsignals von dem aktiven Zustand in den inaktiven Zustand synchron mit dem zweiten Taktsignal zu bewirken.
Schaltungsanordnung nach Anspruch 6, bei der die erste Synchronisationsschaltung ein getaktetes Element umfaßt, das einen Takteingang hat, auf den das erste Taktsignal angewendet wird, einen Rücksetzeingang, auf den das Eingangssignal angewendet wird, einen Dateneingang, auf den ein Signal angewendet wird, das einen vorbestimmten logischen Zustand hat, und einen Datenausgang, von dem das Detektionssignal abgeleitet wird, wodurch die Zustandsveränderung des Detektionssignals auftritt, nachdem das getaktete Element der ersten Synchronisationsschaltung durch die Zustandsveränderung des Eingangssignals von einem Rücksetzzustand befreit wird.
Schaltungsanordnung nach Anspruch 6 oder 7, bei der die zweite Synchronisationsschaltung ein getaktetes Element umfaßt, das einen Takteingang hat, auf den das zweite Taktsignal angewendet wird, einen Rücksetzeingang, auf den das Eingangssignal angewendet wird, einen Dateneingang, auf den das Detektionssignal angewendet wird, und einen Datenausgang, von dem das Rücksetzsignal abgeleitet wird, wodurch die Zustandsveränderung des Rücksetzsignals auftritt, nachdem das getaktete Element der zweiten Synchronisationsschaltung durch die Zustandsveränderung des Eingangssignals und nach der Zustandsveränderung des Detektionssignals von einem Rücksetzzustand befreit wird.
Datensynchronisationsschaltungsanordnung nach Anspruch 4, oder nach irgendeinem der Ansprüche 5 bis 8 in Verbindung mit Anspruch 4, ferner mit einer Verifizierungsschaltungsanordnung, die mit dem Zirkulationssteuerregister des Zählers verbunden ist, zum Verifizieren, daß das Steuermuster korrekt durch dieses hindurchzirkuliert, mit einem ersten Prüfmittel, das mit einem ersten Satz aus zwei oder mehr konsekutiven Speicherelementen des Registers operativ verbunden ist, zum Erzeugen eines ersten Prüfsignals, das einen ersten Zustand hat, wenn irgendeines der Speicherelemente des ersten Satzes den ersten Wert hat, und einen zweiten Zustand hat, wenn alle Speicherelemente des ersten Satzes den zweiten Wert haben; einem zweiten Prüfmittel, das mit den verbleibenden Speicherelementen des Registers operativ verbunden ist, die einen zweiten Satz aus zwei oder mehr konsekutiven Speicherelementen bilden, zum Erzeugen eines zweiten Prüfsignals, das einen ersten Zustand hat, wenn irgendeines der Speicherelemente des zweiten Satzes den ersten Wert hat, und einen zweiten Zustand hat, wenn alle Speicherelemente des zweiten Satzes den zweiten Wert haben; und einem Detektionsmittel desselben Zustandes, das mit den ersten und zweiten Prüfmitteln verbunden ist, zum Erzeugen eines Detektionssignals, das angibt, daß das Steuermuster inkorrekt ist, wenn die ersten und zweiten Prüfsignale denselben Zustand haben.
Schaltungsanordnung nach Anspruch 9, bei der der erste Wert eine Null ist und der zweite Wert eine Eins ist und jedes Prüfmittel eine UND- oder NAND-Operation an den jeweiligen gespeicherten Werten der Speicherelemente seines Satzes ausführt.
Schaltungsanordnung nach Anspruch 9, bei der der erste Wert eine Eins ist und der zweite Wert eine Null ist und jedes Prüfmittel eine ODER- oder NOR-Operation an den jeweiligen gespeicherten Werten der Speicherelemente seines Satzes ausführt.
Schaltungsanordnung nach irgendeinem der Ansprüche 9 bis 11, bei der das Detektionsmittel desselben Zustandes arbeitet, um das Detektionssignal zu einer vorbestimmten Detektionszeit im Anschluß an eine Zirkulationsoperation des Steuerregisters zu erzeugen, wenn sich die Zustände der ersten und zweiten Prüfsignale stabilisiert haben.