DE10029335B4 - Schaltung und Verfahren zur synchronen Datenabtastung - Google Patents

Schaltung und Verfahren zur synchronen Datenabtastung Download PDF

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Abstract

Synchrone Datenabtastschaltung zum Abtasten von Dateneinheiten, die sequentiell über einen Eingangsanschluss (DQ) eingegeben werden, und zum Abgeben der abgetasteten Dateneinheiten an einen Ausgangsanschluss (DIO), umfassend: – einen ersten Impulssignalgenerator (31, 51) zum Empfangen eines Taktsignals (CLOCK) und zum Erzeugen eines ersten Impulssignals (A, E) während eines Intervalls des Taktsignals mit niedrigem Logikpegel, – einen zweiten Impulssignalgenerator (32, 52) zum Empfangen des Taktsignals und zum Erzeugen eines zweiten Impulssignals (B, F) während eines Intervalls des Taktsignals mit hohem Logikpegel, – eine erste Abtasteinheit (33, 53) zum Abtasten von ersten Daten, die über den Eingangsanschluss eingegeben werden, und zum Abgeben der abgetasteten ersten Daten an den Ausgangsanschluss in Reaktion auf die abfallende Flanke des Taktsignals, – eine zweite Abtasteinheit (34, 54) zum Abtasten von zweiten Daten, die über den Eingangsanschluss eingegeben werden, und zum Abgeben der abgetasteten zweiten Daten an den Ausgangsanschluss in Reaktion auf eine Flanke des ersten Impulssignals, – eine dritte Abtasteinheit (35, 55) zum Abtasten von dritten Daten, die über den Eingangsanschluss eingegeben werden, und zum Abgeben der abgetasteten dritten Daten an den Ausgangsanschluss in Reaktion auf die ansteigende Flanke des Taktsignals und – eine vierte Abtasteinheit (36, 56) zum Abtasten von vierten Daten, die über den Eingangsanschluss eingegeben werden, und zum Abgeben der abgetasteten vierten Daten an den Ausgangsanschluss in Reaktion auf eine Flanke des zweiten Impulssignals.

Description

  • Die vorliegende Erfindung bezieht sich auf eine synchrone Datenabtastschaltung zum Abtasten von Dateneinheiten, die sequentiell über einen Eingangsanschluss (DQ) eingegeben werden, und zum Abgeben der abgetasteten Dateneinheiten an einen Ausgangsanschluss (DIO) sowie auf ein entsprechendes synchrones Datenabtastverfahren.
  • Synchrone DRAMs, die synchron zu einem Systemtaktsignal arbeiten, wurden für den Hochgeschwindigkeitsbetrieb von Halbleiterspeicherbauelementen entwickelt. Außerdem wurden in der letzten Zeit synchrone Dualdatenraten(DDR)-DRAMs und Rambus-DRAMs entwickelt, in die und aus denen synchron zu den ansteigenden und abfallenden Flanken eines Taktsignals Daten eingegeben bzw. Daten ausgegeben werden, um Anforderungen hinsichtlich einer höheren Betriebsfrequenz zu genügen.
  • 1 zeigt ein Schaltbild einer Datenabtastschaltung unter Verwendung eines herkömmlichen DDR-Verfahrens. 2 zeigt ein Zeitsteuerungsdiagramm für die Datenabtastschalzeigt ein Zeitsteuerungsdiagramm für die Datenabtastschaltung unter Verwendung des in 1 gezeigten DDR-Verfahrens.
  • Bezugnehmend auf die 1 und 2 tastet in der Datenabtastschaltung des herkömmlichen DDR-Verfahrens ein Flip-Flop 11 Daten ”Datal” ab, die über einen Eingangs- und Ausgangsanschluss DQ eingegeben werden, und gibt die abgetasteten Daten an eine Dateneingabe- und Datenausgabeleitung DIO an der abfallenden Flanke eines Taktsignals CLOCK ab, d. h. dort, wo der Pegel des Taktsignals CLOCK von einem hohen Logikpegel auf einen niedrigen Logikpegel übergeht. Außerdem tastet ein Flip-Flop 13 Daten ”Data2” ab, die über den Eingabe- und Ausgabeanschluss DQ eingegeben werden, und gibt die abgetasteten Daten an die Dateneingabe- und Datenausgabeleitung DIO an der ansteigenden Flanke des Taktsignals CLOCK ab, d. h. dort, wo der Pegel des Taktsignals CLOCK von dem niedrigen Logikpegel auf den hohen Logikpegel übergeht.
  • Daher ist es gemäß dem Datenabtastschema des herkömmlichen DDR-Verfahrens lediglich möglich, zwei Dateneinheiten während eines Zyklus tCYCLE des Taktsignals CLOCK abzutasten.
  • In der Patentschrift US 5.101.203 ist eine Regenerations- und Parallelisierungsschaltung zur Umwandlung eines seriellen Signalstroms aus Takt- und Datenbits in ein paralleles Datenformat offenbart, die eine der Anzahl von parallelen Übertragungskanälen entsprechende Anzahl von Zwischenspeichern aufweist, die jeweils an einem ersten Eingang zugeführte Daten und an einem zweiten Eingang ein taktendes Taktsignal empfangen, um je eines der parallelen Datenbits abzugeben. Die taktenden Taktsignale werden über eine Phasenregelkreisschaltung bereitgestellt, welche ebenfalls die zugeführten Daten empfängt. Zwischen der Phasenregelkreisschaltung einerseits und den Zwischenspeichern andererseits können Logikgatter zur Bereitstellung der taktenden Taktsignale vorgesehen sein, wobei jedem Logikgatter ein Ausgangssignal der Phasenregelkreisschaltung und ein Ausgangssignal einer Ringzählerschaltung zugeführt werden.
  • Der Erfindung liegt als technisches Problem die Bereitstellung einer synchronen Datenabtastschaltung und eines entsprechenden synchronen Datenabtastverfahrens der eingangs genannten Art zugrunde, mit denen es möglich ist, vier Dateneinheiten während eines Zyklus eines Taktsignals abzutasten und damit die Datenabtasteffizienz zu erhöhen.
  • Die Erfindung löst dieses Problem durch die Bereitstellung einer synchronen Datenabtastschaltung mit den Merkmalen des Anspruchs 1 sowie eines synchronen Datenabtastverfahrens mit den Merkmalen des Anspruchs 11.
  • Gemäß der Schaltung und dem Verfahren der vorliegenden Erfindung zur synchronen Datenabtastung werden Dateneinheiten an der abfallenden Flanke des Taktsignals, der Flanke des ersten Impulssignals, das während eines Intervalls des Taktsignals auf niedrigem Logikpegel erzeugt wird, der ansteigenden Flanke des Taktsignals und der Flanke des zweiten Impulssignals abgetastet, das während eines Intervalls des Taktsignals mit hohem Logikpegel erzeugt wird. Mit anderen Worten werden während eines Zyklus des Taktsignals vier Dateneinheiten abgetastet. Daher ist die Datenabtasteffizienz im Vergleich mit der Datenabtasteffizienz eines herkömmlichen dualen Datenraten(DDR)-Verfahrens verdoppelt.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben beschriebene, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
  • 1 ein Schaltbild einer Datenabtastschaltung eines herkömmlichen dualen Datenraten(DDR)-Verfahrens,
  • 2 ein Zeitsteuerungsdiagramm des Betriebs der in 1 gezeigten Datenabtastschaltung des herkömmlichen DDR-Verfahrens,
  • 3 ein Schaltbild einer synchronen Datenabtastschaltung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung,
  • 4 ein Zeitsteuerungsdiagramm des Betriebs der in 3 gezeigten synchronen Datenabtastschaltung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung,
  • 5 ein Schaltbild einer synchronen Datenabtastschaltung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung und
  • 6 ein Zeitsteuerungsdiagramm des Betriebs der in 5 gezeigten synchronen Datenabtastschaltung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung.
  • Die vorliegende Erfindung wird nunmehr vollständiger unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in denen bevorzugte Ausführungsformen der Erfindung gezeigt sind. Die gleichen Bezugszeichen in verschiedenen Zeichnungen repräsentieren die gleichen Elemente, und somit wird deren Beschreibung nicht wiederholt.
  • Bezugnehmend auf 3 beinhaltet eine synchrone Datenabtastschaltung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung einen ersten und einen zweiten Impulssignalgenerator 31 und 32 sowie erste bis vierte Abtasteinheiten 33, 34, 35 und 36. Die synchrone Datenabtastschaltung gemäß der ersten bevorzugten Ausführungsform arbeitet mittels eines Datenabtastverfahrens gemäß der vorliegenden Erfindung.
  • Der erste und der zweite Impulssignalgenerator 31 und 32 empfangen jeweils ein Taktsignal CLOCK und erzeugen jeweils ein Impulssignal während Intervallen mit verschiedenen Logikpegeln des Taktsignals CLOCK. Insbesondere empfängt der erste Impulssignalgenerator 31, wie in dem Zeitsteuerungsdiagramm von 4 gezeigt, das Taktsignal CLOCK und erzeugt ein erstes Impulssignal A mit einem hohen Logikpegel während eines Intervalls des Taktsignals CLOCK mit niedrigem Logikpegel. Der zweite Impulssignalgenerator 32 empfängt das Taktsignal CLOCK und erzeugt ein zweites Impulssignal B mit dem niedrigen Logikpegel während des Intervalls des Taktsignals CLOCK mit hohem Logikpegel. Das Taktsignal CLOCK ist vorzugsweise ein Systemtaktsignal, das von außerhalb eines Halbleiterbauelements empfangen wird, oder ist ein Signal, das intern in dem Halbleiterbauelement erzeugt wird.
  • Der erste Impulssignalgenerator 31 beinhaltet vorzugsweise eine erste nicht-invertierende Verzögerungseinheit mit zwei seriell verbundenen Invertern 31a und 31b, eine erste invertierende Verzögerungseinheit mit einem einzelnen Inverter 31c sowie ein UND-Gatter 31d. Der zweite Impulssignalgenerator 32 beinhaltet vorzugsweise eine zweite nichtinvertierende Verzögerungseinheit mit zwei seriell verbundenen Invertern 32a und 32b, eine zweite invertierende Verzögerungseinheit mit einem Inverter 32c sowie ein ODER-Gatter 32d. Die Verzögerungszeit der invertierenden Verzögerungseinheit ist vorzugsweise kürzer als die Verzögerungszeit der nicht-invertierenden Verzögerungseinheit.
  • In alternativen Ausführungsformen können die erste und die zweite nicht-invertierende Verzögerungseinheit zusätzliche Inverter aufweisen, solange die Gesamtzahl an Invertern geradzahlig ist. In ähnlicher Weise können die erste und die zweite invertierende Verzögerungseinheit zusätzliche Inverter aufweisen, solange die Gesamtzahl an Invertern ungeradzahlig ist. Für den Fachmann ist offensichtlich, dass der erste und der zweite Impulssignalgenerator 31 und 32 auch verschiedene andere logische Gatter beinhalten können.
  • Die erste und die vierte Abtasteinheit 33 und 36 bestehen vorzugsweise aus Flip-Flops, die an der negativen Flanke eines empfangenen Taktsignals getriggert werden. Die zweite und die dritte Abtasteinheit 34 und 35 bestehen vorzugsweise aus Flip-Flops, die an der positiven Flanke des empfangenen Taktsignals getriggert werden. Die Eingangsknoten D der ersten bis vierten Abtasteinheiten 33, 34, 35 und 36 sind gemeinsam mit einem Eingangsanschluss DQ verbunden, in den Daten eingegeben werden. Die Ausgangsknoten Q der ersten bis vierten Abtasteinheiten 33, 34, 35 und 36 sind gemeinsam mit einem Ausgangsanschluss DIO verbunden. Wenn die synchrone Datenabtastschaltung gemäß der ersten bevorzugten Ausführungsform als die Eingangsschaltung des Halbleiterbauelements verwendet wird, entsprechen der Eingangs- und der Ausgangsanschluss des Halbleiterbauelements dem Eingangsanschluss DQ, und ein Datenbus im Inneren des Halbleiterbauelements entspricht dem Ausgangsanschluss DIO.
  • Bezugnehmend auf die 3 und 4 tastet die erste Abtasteinheit 33 erste Daten Datal ab, die über den Eingangsanschluss DQ eingegeben werden, und gibt die abgetasteten ersten Daten Datal in Reaktion auf die abfallende Flanke des Taktsignals CLOCK an den Ausgangsanschluss DIO ab, d. h. an dem Punkt, zu dem der Pegel des Taktsignals CLOCK vom hohen Logikpegel in den niedrigen Logikpegel übergeht.
  • Die zweite Abtasteinheit 34 tastet zweite Daten Data2 ab, die über den Eingangsanschluss DQ eingegeben werden, und gibt die abgetasteten zweiten Daten Data2 in Reaktion auf die ansteigende Flanke des ersten Impulssignals A an den Ausgangsanschluss DIO ab, d. h. dann, wenn der Pegel des ersten Impulssignals A vom niedrigen Logikpegel auf den hohen Logikpegel übergeht.
  • Die dritte Abtasteinheit 35 tastet dritte Daten Data3 ab, die über den Eingangsanschluss DQ eingegeben werden, und gibt die abgetasteten dritten Daten Data3 in Reaktion auf die ansteigende Flanke des Taktsignals CLOCK an den Ausgangsanschluss DIO ab.
  • Die vierte Abtasteinheit 36 tastet vierte Daten Data4 ab, die über den Eingangsanschluss DQ eingegeben werden, und gibt die abgetasteten vierten Daten Data4 in Reaktion auf die abfallende Flanke des zweiten Impulssignals B an den Ausgangsanschluss DIO ab, d. h. dann, wenn der Pegel des zweiten Impulssignals B vom hohen Logikpegel auf den niedrigen Logikpegel übergeht.
  • In der synchronen Datenabtastschaltung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung werden Dateneinheiten sequentiell an der abfallenden Flanke des Taktsignals CLOCK, der ansteigenden Flanke des ersten Impulssignals A, das während des Intervalls des Taktsignals CLOCK mit niedrigem Logikpegel erzeugt wird, der ansteigenden Flanke des Taktsignals CLOCK und der abfallenden Flanke des zweiten Impulssignals B abgetastet, das während des Intervalls des Taktsignals CLOCK mit hohem Logikpegel erzeugt wird. Als ein Ergebnis werden während eines Zyklus tCYCLE des Taktsignals CLOCK vier Dateneinheiten abgetastet.
  • 5 ist ein Schaltbild einer synchronen Datenabtastschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. 6 ist ein Zeitsteuerungsdiagramm des Betriebs der synchronen Datenabtastschaltung gemäß der in 5 gezeigten zweiten bevorzugten Ausführungsform der vorliegenden Erfindung. Die Datenabtastschaltung gemäß der zweiten bevorzugten Ausführungsform arbeitet mittels des Datenabtastverfahrens gemäß der vorliegenden Erfindung.
  • Bezugnehmend auf 5 beinhaltet die synchrone Datenabtastschaltung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung einen ersten und einen zweiten Impulssignalgenerator 51 und 52 sowie erste bis vierte Abtasteinheiten 53, 54, 55 und 56.
  • Wie in dem Zeitsteuerungsdiagramm von 6 gezeigt, empfängt der erste Impulssignalgenerator 51 das Taktsignal CLOCK und erzeugt ein erstes Impulssignal E mit niedrigem Logikpegel während eines Intervalls des Taktsignals CLOCK mit niedrigem Logikpegel. Der zweite Impulssignalgenerator 52 empfängt das Taktsignal CLOCK und erzeugt ein zweites Impulssignal F mit hohem Logikpegel während des Intervalls des Taktsignals CLOCK mit hohem Logikpegel. Mit anderen Worten erzeugen der erste Impulssignalgenerator 51 und der zweite Impulssignalgenerator 52 Ausgangssignale mit Phasen, die den Phasen der Ausgangssignale des ersten Impulssignalgenerators 31 beziehungsweise des zweiten Impulssignalgenerators 32 in der ersten bevorzugten Ausführungsform von 3 entgegengesetzt sind.
  • Der erste Impulssignalgenerator 51 beinhaltet vorzugsweise eine erste nicht-invertierende Verzögerungseinheit mit zwei seriell verbundenen Invertern 51a und 51b, eine erste invertierende Verzögerungseinheit mit einem einzelnen Inverter 51c sowie ein NAND-Gatter 51d. Der zweite Impulssignalgenerator 52 beinhaltet vorzugsweise eine zweite nicht-invertierende Verzögerungseinheit mit zwei seriell verbundenen Invertern 52a und 52b, eine zweite invertierende Verzögerungseinheit mit einem einzelnen Inverter 52c sowie ein NOR-Gatter 52d. Die Verzögerungszeit der invertierenden Verzögerungseinheit ist vorzugsweise kürzer als die Verzögerungszeit der nicht-invertierenden Verzögerungseinheit.
  • In alternativen Ausführungsformen können die erste und die zweite nicht-invertierende Verzögerungseinheit zusätzliche Inverter aufweisen, solange die Gesamtzahl an Invertern geradzahlig ist. In ähnlicher Weise können die erste und die zweite invertierende Verzögerungseinheit zusätzliche Inverter aufweisen, solange die Gesamtzahl an Invertern ungeradzahlig ist. Für den Fachmann ist offensichtlich, dass der erste und der zweite Impulssignalgenerator 51 und 52 verschiedene andere logische Gatter beinhalten können.
  • Die erste und die zweite Abtasteinheit 53 und 54 bestehen vorzugsweise aus Flip-Flops, die an der negativen Flanke des empfangenen Taktsignals getriggert werden. Die dritte und die vierte Abtasteinheit 55 und 56 bestehen vorzugsweise aus Flip-Flops, die an der positiven Flanke des empfangenen Taktsignals getriggert werden. Die Eingangsknoten D der ersten bis vierten Abtasteinheiten 53, 54, 55 und 56 sind gemeinsam mit dem Eingangsanschluss DQ verbunden, in den Daten eingegeben werden. Die Ausgangsknoten Q der ersten bis vierten Abtasteinheiten 53, 54, 55 und 56 sind gemeinsam mit dem Ausgangsanschluss DIO verbunden.
  • Bezugnehmend auf die 5 und 6 tastet die erste Abtasteinheit 53 wie in der ersten bevorzugten Ausführungsform die ersten Daten Datal ab, die über den Eingangsanschluss DQ eingegeben werden, und gibt die abgetasteten ersten Daten Datal in Reaktion auf die abfallende Flanke des Taktsignals CLOCK an den Ausgangsanschluss DIO ab. Die dritte Abtasteinheit 55 tastet die dritten Daten Data3 ab, die über den Eingangsanschluss DQ eingegeben werden, und gibt die abgetasteten dritten Daten Data3 in Reaktion auf die ansteigende Flanke des Taktsignals CLOCK an den Ausgangsanschluss DIO ab. Die zweite Abtasteinheit 54 tastet die zweiten Daten Data2 ab, die über den Eingangsanschluss DQ eingegeben werden, und gibt die abgetasteten zweiten Daten Data2 in Reaktion auf die abfallende Flanke des ersten Impulssignals E an den Ausgangsanschluss DIO ab. Die vierte Abtasteinheit 56 tastet die vierten Daten Data4 ab, die über den Eingangsanschluss DQ eingegeben werden, und gibt die abgetasteten vierten Daten Data4 in Reaktion auf die ansteigende Flanke des zweiten Impulssignals F an den Ausgangsanschluss DIO ab.
  • Somit werden in der synchronen Datenabtastschaltung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung Dateneinheiten sequentiell an der abfallenden Flanke des Taktsignals CLOCK, der abfallenden Flanke des ersten Impulssignals E, das während eines Intervalls des Taktsignals CLOCK mit niedrigem Logikpegel erzeugt wird, der ansteigenden Flanke des Taktsignals CLOCK sowie der ansteigenden Flanke des zweiten Impulssignals F abgetastet, das während des Intervalls des Taktsignals CLOCK mit hohem Logikpegel erzeugt wird. Als ein Ergebnis werden während eines Zyklus tCYCLE des Taktsignals CLOCK vier Dateneinheiten abgetastet.
  • Gemäß der synchronen Datenabtastschaltung und dem synchronen Datenabtastverfahren der vorliegenden Erfindung ist es möglich, Daten an der abfallenden Flanke des Taktsignals CLOCK, der ansteigenden Flanke des Taktsignals CLOCK und entweder dem Intervall des Taktsignals CLOCK mit niedrigem oder mit hohem Logikpegel abzutasten. Außerdem können die synchrone Datenabtastschaltung und das synchrone Datenabtastverfahren gemäß der vorliegenden Erfindung auf die Ausgangsschaltung des Halbleiterbauelements und verschiedene Anwendungen zur Erhöhung der Datenabtasteffizienz angewendet werden.
  • Gemäß der synchronen Datenabtastschaltung und dem Verfahren der vorliegenden Erfindung ist die Datenabtasteffizienz im Vergleich zu der Datenabtasteffizienz des Datenabtastschemas eines herkömmlichen dualen Datenraten(DDR)-Verfahrens verdoppelt, da vier Dateneinheiten während eines Zyklus des Taktsignals abgetastet werden.

Claims (19)

  1. Synchrone Datenabtastschaltung zum Abtasten von Dateneinheiten, die sequentiell über einen Eingangsanschluss (DQ) eingegeben werden, und zum Abgeben der abgetasteten Dateneinheiten an einen Ausgangsanschluss (DIO), umfassend: – einen ersten Impulssignalgenerator (31, 51) zum Empfangen eines Taktsignals (CLOCK) und zum Erzeugen eines ersten Impulssignals (A, E) während eines Intervalls des Taktsignals mit niedrigem Logikpegel, – einen zweiten Impulssignalgenerator (32, 52) zum Empfangen des Taktsignals und zum Erzeugen eines zweiten Impulssignals (B, F) während eines Intervalls des Taktsignals mit hohem Logikpegel, – eine erste Abtasteinheit (33, 53) zum Abtasten von ersten Daten, die über den Eingangsanschluss eingegeben werden, und zum Abgeben der abgetasteten ersten Daten an den Ausgangsanschluss in Reaktion auf die abfallende Flanke des Taktsignals, – eine zweite Abtasteinheit (34, 54) zum Abtasten von zweiten Daten, die über den Eingangsanschluss eingegeben werden, und zum Abgeben der abgetasteten zweiten Daten an den Ausgangsanschluss in Reaktion auf eine Flanke des ersten Impulssignals, – eine dritte Abtasteinheit (35, 55) zum Abtasten von dritten Daten, die über den Eingangsanschluss eingegeben werden, und zum Abgeben der abgetasteten dritten Daten an den Ausgangsanschluss in Reaktion auf die ansteigende Flanke des Taktsignals und – eine vierte Abtasteinheit (36, 56) zum Abtasten von vierten Daten, die über den Eingangsanschluss eingegeben werden, und zum Abgeben der abgetasteten vierten Daten an den Ausgangsanschluss in Reaktion auf eine Flanke des zweiten Impulssignals.
  2. Synchrone Datenabtastschaltung nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Flanke des ersten Impulssignals eine ansteigende Flanke ist.
  3. Synchrone Datenabtastschaltung nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Flanke des ersten Impulssignals eine abfallende Flanke ist.
  4. Synchrone Datenabtastschaltung nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Flanke des zweiten Impulssignals eine ansteigende Flanke ist.
  5. Synchrone Datenabtastschaltung nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass die Flanke des zweiten Impulssignals eine abfallende Flanke ist.
  6. Synchrone Datenabtastschaltung nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass die ersten bis vierten Abtasteinheiten erste bis vierte Flip-Flops beinhalten.
  7. Synchrone Datenabtastschaltung nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass der erste Impulssignalgenerator (31) beinhaltet: – eine nicht-invertierende Verzögerungseinheit (31a, 31b) zum Verzögern des Taktsignals, – eine invertierende Verzögerungseinheit (31c) zum Invertieren und Verzögern des Taktsignals, wobei die invertierende Verzögerungseinheit eine zweite Verzögerungszeit aufweist, die kürzer als eine erste Verzögerungszeit der nicht-invertierenden Verzögerungseinheit ist, und – ein UND-Gatter (31d) zum Durchführen einer UND-Operation mit dem Ausgangssignal der nicht-invertierenden Verzögerungseinheit und dem Ausgangssignal der invertierenden Verzögerungseinheit und zum Abgeben eines Ergebnisses der UND-Operation als erstes Impulssignal.
  8. Synchrone Datenabtastschaltung nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass der erste Impulssignalgenerator (51) beinhaltet: – eine nicht-invertierende Verzögerungseinheit (51a, 51b) zum Verzögern des Taktsignals, – eine invertierende Verzögerungseinheit (51c) zum Invertieren und Verzögern des Taktsignals, wobei die invertierende Verzögerungseinheit eine zweite Verzögerungszeit aufweist, die kürzer als eine erste Verzögerungszeit der nicht-invertierenden Verzögerungseinheit ist, und – ein NAND-Gatter (51d) zum Durchführen einer NAND-Operation mit dem Ausgangssignal der nicht-invertierenden Verzögerungseinheit und dem Ausgangssignal der invertierenden Verzögerungseinheit und zum Abgeben eines Ergebnisses der NAND-Operation als erstes Impulssignal.
  9. Synchrone Datenabtastschaltung nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, dass der zweite Impulssignalgenerator (32) beinhaltet: – eine nicht-invertierende Verzögerungseinheit (32a, 32b) zum Verzögern des Taktsignals, – eine invertierende Verzögerungseinheit (32c) zum Invertieren und Verzögern des Taktsignals, wobei die invertierende Verzögerungseinheit eine zweite Verzögerungszeit aufweist, die kürzer als eine erste Verzögerungszeit der nicht-invertierenden Verzögerungseinheit ist, und – ein ODER-Gatter (32d) zum Durchführen einer ODER-Operation mit dem Ausgangssignal der nicht-invertierenden Verzögerungseinheit und dem Ausgangssignal der invertierenden Verzögerungseinheit und zum Abgeben eines Ergebnisses der ODER-Operation als zweites Impulssignal.
  10. Synchrone Datenabtastschaltung nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, dass der zweite Impulssignalgenerator (52) beinhaltet: – eine nicht-invertierende Verzögerungseinheit (52a, 52b) zum Verzögern des Taktsignals, – eine invertierende Verzögerungseinheit (52c) zum Invertieren und Verzögern des Taktsignals, wobei die invertierende Verzögerungseinheit eine zweite Verzögerungszeit aufweist, die kürzer als eine erste Verzögerungszeit der nicht-invertierenden Verzögerungseinheit ist, und – ein NOR-Gatter (52d) zum Durchführen einer NOR-Operation mit dem Ausgangssignal der nicht-invertierenden Verzögerungseinheit und dem Ausgangssignal der invertierenden Verzögerungseinheit und zum Abgeben eines Ergebnisses der NOR-Operation als zweites Impulssignal.
  11. Synchrones Datenabtastverfahren zum sequentiellen Abtasten von Dateneinheiten, die über einen Eingangsanschluss eingegeben werden, und zum Abgeben der abgetasteten Dateneinheiten an einen Ausgangsanschluss, mit folgenden Schritten: – Empfangen eines Taktsignals (CLOCK) und Erzeugen eines ersten Impulssignals (A, E) während eines Intervalls des Taktsignals mit niedrigem Logikpegel, – Empfangen des Taktsignals und Erzeugen eines zweiten Impulssignals (B, F) während eines Intervalls des Taktsignals mit hohem Logikpegel, – Abtasten von ersten Daten, die über den Eingangsanschluss eingegeben werden, und Abgeben der abgetasteten ersten Daten an den Ausgangsanschluss in Reaktion auf die abfallende Flanke des Taktsignals, – Abtasten von zweiten Daten, die über den Eingangsanschluss eingegeben werden, und Abgeben der abgetasteten zweiten Daten an den Ausgangsanschluss in Reaktion auf eine Flanke des ersten Impulssignals, – Abtasten von dritten Daten, die über den Eingangsanschluss eingegeben werden, und Abgeben der abgetasteten dritten Daten an den Ausgangsanschluss in Reaktion auf die ansteigende Flanke des Taktsignals und – Abtasten von vierten Daten, die über den Eingangsanschluss eingegeben werden, und Abgeben der abgetasteten vierten Daten an den Ausgangsanschluss in Reaktion auf eine Flanke des zweiten Impulssignals.
  12. Synchrones Datenabtastverfahren nach Anspruch 11, weiter dadurch gekennzeichnet, dass die Flanke des ersten Impulssignals eine ansteigende Flanke ist.
  13. Synchrones Datenabtastverfahren nach Anspruch 11 oder 12, weiter dadurch gekennzeichnet, dass die Flanke des ersten Impulssignals eine abfallende Flanke ist.
  14. Synchrones Datenabtastverfahren nach einem der Ansprüche 11 bis 13, weiter dadurch gekennzeichnet, dass die Flanke des zweiten Impulssignals eine ansteigende Flanke ist.
  15. Synchrones Datenabtastverfahren nach einem der Ansprüche 11 bis 14, weiter dadurch gekennzeichnet, dass die Flanke des zweiten Impulssignals eine abfallende Flanke ist.
  16. Synchrones Datenabtastverfahren nach einem der Ansprüche 11 bis 15, weiter dadurch gekennzeichnet, dass das Erzeugen des ersten Impulssignals umfasst: – Verzögern des Taktsignals um eine erste Zeitspanne, um ein erstes Signal zu erzeugen, – Invertieren des Taktsignals und Verzögern des invertierten Taktsignals um eine zweite Zeitspanne, die kürzer als die erste Zeitspanne ist, um ein zweites Signal zu erzeugen, und – Durchführen einer UND-Operation mit dem ersten und dem zweiten Signal, um das erste Impulssignal zu erzeugen.
  17. Synchrones Datenabtastverfahren nach einem der Ansprüche 11 bis 15, weiter dadurch gekennzeichnet, dass das Erzeugen des ersten Impulssignals umfasst: – Verzögern des Taktsignals um eine erste Zeitspanne, um ein erstes Signal zu erzeugen, – Invertieren des Taktsignals und Verzögern des invertierten Taktsignals um eine zweite Zeitspanne, die kürzer als die erste Zeitspanne ist, um ein zweites Signal zu erzeugen, – Durchführen einer UND-Operation mit dem ersten und dem zweiten Signal, um ein drittes Signal zu erhalten, und – Invertieren des dritten Signals, um das erste Impulssignal zu erzeugen.
  18. Synchrones Datenabtastverfahren nach einem der Ansprüche 11 bis 17, weiter dadurch gekennzeichnet, dass das Erzeugen des zweiten Impulssignals umfasst: – Verzögern des Taktsignals um eine erste Zeitspanne, um ein erstes Signal zu erzeugen, – Invertieren des Taktsignals und Verzögern des invertierten Taktsignals um eine zweite Zeitspanne, die kürzer als die erste Zeitspanne ist, um ein zweites Signal zu erzeugen, und – Durchführen einer ODER-Operation mit dem ersten und dem zweiten Signal, um das zweite Impulssignal zu erzeugen.
  19. Synchrones Datenabtastverfahren nach einem der Ansprüche 11 bis 17, weiter dadurch gekennzeichnet, dass das Erzeugen des zweiten Impulssignals umfasst: – Verzögern des Taktsignals um eine erste Zeitspanne, um ein erstes Signal zu erzeugen, – Invertieren des Taktsignals und Verzögern des invertierten Taktsignals um eine zweite Zeitspanne, die kürzer als die erste Zeitspanne ist, um ein zweites Signal zu erzeugen, – Durchführen einer ODER-Operation mit dem ersten und dem zweiten Signal, um ein drittes Signal zu erzeugen, und – Invertieren des dritten Signals, um das zweite Impulssignal zu erzeugen.
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