JP5915105B2 - データ転送システム、受信回路、及び受信方法 - Google Patents
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Description
図1に示すように、半導体装置10は、入力信号SIに応じたデータSDを、外部クロック信号ECKに基づいて出力する。入力信号SIは例えばセンサから出力される電圧などのアナログ信号である。データSDは、例えば複数ビットのシリアルデータである。半導体装置10は例えば、アナログの入力信号SIを複数ビットのデジタル信号に変換し、変換後のデータSDを外部クロック信号ECKに基づいてシリアル出力する。
図2に示すように、データTDIは、送信回路12のフリップフロップ回路21の入力端子INに供給される。上記したように、データTDIは複数ビット(例えば8ビット)の信号である。フリップフロップ回路21は、データTDIのビット数に応じた複数のフリップフロップ回路を含み、各フリップフロップ回路にはデータTDIの対応するビットが供給される。
ポール信号PLは、受信回路13のフリップフロップ回路31の入力端子INに供給される。フリップフロップ回路31の出力端子OUTはフリップフロップ回路32の入力端子INに接続されている。フリップフロップ回路31,32のクロック端子には外部クロック信号ECKが供給される。
ポール信号PL(同期ポール信号PL)と送信データTDOをそれぞれ3回受け取ってから、次のリードリクエスト信号REQを受け取るまでの期間内に信号の選択が可能であればよい。なお、リードリクエスト信号REQから受信データが確定するまでに要する期間が短い方がよいため、3回目の受け取りの直後であることが好ましい。例えば、制御信号DEには、第3の受信イネーブル信号EN3が用いられる。選択回路67は、第3の受信イネーブル信号EN3の立ち下がりエッジのタイミングに基づいて、上記の選択と信号出力を行う。
その送信回路12は、送信イネーブル信号TENに基づいて、内部クロック信号SCKの立ち下がりエッジに同期してポール信号PLのレベルを反転し、次の内部クロック信号SCKの立ち上がりエッジに同期して送信データTDOを出力する。つまり、送信回路12は、ポール信号PLを反転してから内部クロック信号SCKの半周期後に送信データTDOを出力する。
なお、送信回路12の動作と受信回路13の動作は非同期であるため、各信号のタイミングが時間的に前後する。従って、信号の発生タイミングを判りやすくするため、図7〜図11において、各信号の発生タイミングについて同じ符号を用いて説明する。このため、タイミングを示す符号は、必ずしも時間経過とともに増加するものではない。
受信回路13のフリップフロップ回路32は、上記のポール信号PLに基づいて、Lレベルの受信ポール信号PLEを出力する(時刻T21)。次いで、受信回路13のイネーブル信号生成回路34は、リードリクエスト信号REQを受け取り(時刻T22)、第1の受信イネーブル信号EN1を生成する(時刻T22)。次いで、イネーブル信号生成回路34は、外部クロック信号ECKに同期して第2の受信イネーブル信号EN2を生成し(時刻T23)、続いて第3の受信イネーブル信号EN3を生成する(時刻T24)。
図8に示すように、送信回路12は、送信データD(0)を出力している。
送信回路12は、Hレベルの送信イネーブル信号TENに基づいて、内部クロック信号SCKの立ち下がりエッジに同期してLレベルのポール信号PLを出力する(時刻T11)。次いで、送信回路12は、内部クロック信号SCKの立ち上がりエッジに同期して送信データD(1)出力する(時刻T12)。
図9に示すように、送信回路12は、送信データD(0)を出力している。
送信回路12は、Lレベルのポール信号PLを出力し(時刻T11)、送信データD(1)出力する(時刻T12)。
受信回路13のフリップフロップ回路32は、第3の受信イネーブル信号EN3を生成するタイミング(時刻T44)と等しいタイミングで、Hレベルの受信ポール信号PLEを出力する(時刻T41)。従って、フリップフロップ回路33aはLレベルの同期ポール信号PL1を出力する(時刻T43)。フリップフロップ回路33bはLレベルの同期ポール信号PL2を出力し(時刻T44)、フリップフロップ回路33cは、Hレベルの同期ポール信号PL3を出力する(時刻T45)。
図10に示すように、送信回路12は、送信データD(0)を出力している。
送信回路12は、Lレベルのポール信号PLを出力し(時刻T11)、送信データD(1)出力する(時刻T12)。
受信回路13のフリップフロップ回路32は、第3の受信イネーブル信号EN3生成後のタイミング(時刻T45)と等しいタイミングで、Lレベルの受信ポール信号PLEを出力する(時刻T41)。従って、フリップフロップ回路33aはLレベルの同期ポール信号PL1を出力する(時刻T43)。フリップフロップ回路33bはLレベルの同期ポール信号PL2を出力し(時刻T44)、フリップフロップ回路33cは、Lレベルの同期ポール信号PL3を出力する(時刻T45)。
図2に示すフリップフロップ回路35a〜35cは、例えば8ビットの送信データTDOをそれぞれ保持可能に構成されている。つまり、各フリップフロップ回路35a〜35cは、それぞれ送信データTDOのビット数に対応する8個のフリップフロップ回路を含む。そして、送信データTDOの各ビットは、互いに異なる配線を介してそれぞれ対応するフリップフロップ回路に供給される。このため、送信データTDOを構成する8ビットの信号の遅延時間、つまり対応するフリップフロップ回路の入力端子レベルが変化するタイミングが異なる場合がある。このような場合、フリップフロップ回路において保持されるデータが異なる。
上記と同様に、フリップフロップ回路35bにおいて、上位4ビットに対応するフリップフロップ回路は、外部クロック信号ECKに同期して送信データTDOa(D(2))を保持し、受信データRD2a(D(2))を出力する(時刻T23)。一方、フリップフロップ回路35bにおいて、下位4ビットに対応するフリップフロップ回路は、外部クロック信号ECKに同期して送信データTDOb(D(1))を保持し、受信データRD2b(D(1))を出力する(時刻T23)。
なお、上記の説明に用いた図7〜図11では、内部クロック信号SCKのエッジと外部クロック信号ECKのエッジがあたかも時間的に揃っているように、各波形を描いている。しかし、内部クロック信号SCKのエッジと外部クロック信号ECKのエッジが時間的に揃っていない場合であっても、上記の各説明と同様に受信回路が動作し、データを連続的に転送することができる。
外部インタフェース14は、図12に示すように、外部クロック信号ECKに同期したシリアル通信により、受信データRDOを外部の装置に送信する。
(1)送信回路12は、データTDOを出力する毎に、ポール信号PLのレベルを反転する。受信回路13は、リードリクエスト信号REQに応答してポール信号を複数のタイミングで受け取るとともに、送信データTDOを複数のタイミングで受け取る。そして、受信回路13は、タイミングが異なる複数のポール信号に基づいて、受け取った複数のデータのうちの1つと等しい受信データRDOを出力する。これにより、送信回路12と受信回路13は、互いにハンドシェークを行うことなく、非同期にてデータ転送を行うことができる。
・図1に示す半導体装置10は、送信回路12と受信回路13を含む装置の一例であり、この半導体装置10に限定されるものではない。例えば、上記実施形態は、周期的にデータSDを出力する半導体装置10であるが、データを不定期に出力する半導体装置に、上記の送信回路12及び受信回路13を適用してもよい。
・上記実施形態において、図3に示すイネーブル信号生成回路34の構成を適宜変更してもよい。例えば、リードリクエスト信号REQが外部クロック信号ECKに同期していない場合、3つのフリップフロップ回路を直列的に接続する。初段のフリップフロップ回路にてリードリクエスト信号REQを保持して第1の受信イネーブル信号EN1を生成し、2段目のフリップフロップ回路にて第1の受信イネーブル信号EN1を保持して第2の受信イネーブル信号EN2を生成し、最終段のフリップフロップ回路にて第2の受信イネーブル信号EN2を保持して第3の受信イネーブル信号EN3を生成する。
・上記実施形態において、外部クロック信号ECKの周波数を、内部クロック信号SCKの周波数の整数倍としたが、周波数を適宜設定してもよい。
(付記1)
第1のクロック信号により動作する送信回路から、前記第1のクロック信号と異なる第2のクロック信号により動作する受信回路へ送信データを転送するデータ転送システムであって、
前記送信回路は、
前記送信データの送信タイミングに応じて信号レベルを論理反転したポール信号を出力する出力回路を有し、
前記受信回路は、
前記送信データを複数のタイミングでそれぞれ受信して、各々のタイミングに対応した複数の受信データを生成する第1の信号生成回路と、
前記ポール信号を前記複数のタイミングでそれぞれ受信して、各々のタイミングに対応した複数の同期ポール信号を生成する第2の信号生成回路と、
前記複数の同期ポール信号のレベルを互いに比較した結果に応じて前記複数の受信データのうちから選択した1つの受信データを出力するデータ選択回路と、
を有することを特徴とするデータ転送システム。
(付記2)
前記第1の信号生成回路は、互いに異なる3つのタイミングに対応した第1〜第3の受信データを生成し、
前記第2の信号生成回路は、前記3つのタイミングに対応した第1〜第3の同期ポール信号を生成すること
を特徴とする付記1記載のデータ転送システム。
(付記3)
前記データ選択回路は、
前記第1〜第3の同期ポール信号の信号レベルが互いに等しい場合に前記第2の受信データを選択し、
前記第1の同期ポール信号の信号レベルが前記第2の同期ポール信号及び前記第3の同期ポール信号の信号レベルと異なる場合に前記第3の受信データを選択し、
前記第1の同期ポール信号及び前記第2の同期ポール信号の信号レベルが前記第3の同期ポール信号の信号レベルと異なる場合に前記第1の受信データを選択すること
を特徴とする付記2記載のデータ転送システム。
(付記4)
前記受信回路は、
直列接続され前記第2のクロック信号が供給される複数のフリップフロップ回路を含み、
初段の前記フリップフロップ回路には前記ポール信号が供給され、
前記第2の信号生成回路は、前記複数のフリップフロップ回路のうちの最終段の前記フリップフロップ回路から出力される同期ポール信号を前記3つのタイミングで保持して前記第1〜第3の同期ポール信号を生成すること、
を特徴とする付記2又は3記載のデータ転送システム。
(付記5)
所定周期で繰り返すタイミング信号に基づいて前記3つのタイミングに対応する第1〜第3の受信イネーブル信号を生成するイネーブル信号生成回路を備え、
前記第2の信号生成回路と前記第1の信号生成回路は、それぞれ前記第1〜第3の受信イネーブル信号に基づいて信号を生成すること、
を特徴とする付記2〜4のうちの何れか一項に記載のデータ転送システム。
(付記6)
前記第1の信号生成回路は、
イネーブル端子に前記第1の受信イネーブル信号が供給され、クロック端子に前記第2のクロック信号が供給され、入力端子に前記送信データが供給され、前記第1の受信データを出力する第1のフリップフロップ回路と、
イネーブル端子に前記第2の受信イネーブル信号が供給され、クロック端子に前記第2のクロック信号が供給され、入力端子に前記送信データが供給され、前記第2の受信データを出力する第2のフリップフロップ回路と、
イネーブル端子に前記第3の受信イネーブル信号が供給され、クロック端子に前記第2のクロック信号が供給され、入力端子に前記送信データが供給され、前記第3の受信データを出力する第3のフリップフロップ回路と、
を含むことを特徴とする付記5記載のデータ転送システム。
(付記7)
前記第2の信号生成回路は、
イネーブル端子に前記第1の受信イネーブル信号が供給され、クロック端子に前記第2のクロック信号が供給され、前記第1の同期ポール信号を出力する第1のフリップフロップ回路と、
イネーブル端子に前記第2の受信イネーブル信号が供給され、クロック端子に前記第2のクロック信号が供給され、前記第2の同期ポール信号を出力する第2のフリップフロップ回路と、
イネーブル端子に前記第3の受信イネーブル信号が供給され、クロック端子に前記第2のクロック信号が供給され、前記第3の同期ポール信号を出力する第3のフリップフロップ回路と、
を含むことを特徴とする付記5又は6に記載のデータ転送システム。
(付記8)
前記送信回路は、イネーブル端子に送信イネーブル信号が供給され、前記第1のクロック信号に基づいてデータを保持し、その保持したレベルと等しい前記送信データを出力するフリップフロップ回路を含む、ことを特徴とする付記1〜7のうちの何れか一項に記載のデータ転送システム。
(付記9)
第1のクロック信号により動作する送信回路から、前記第1のクロック信号と異なる第2のクロック信号により動作する受信回路へ送信データを転送するデータ転送方法であって、
前記送信回路は、
前記送信データの送信タイミングに応じて信号レベルを論理反転したポール信号を出力し、
前記受信回路は、
前記送信データを複数のタイミングでそれぞれ受信して、各々のタイミングに対応した複数の受信データを生成し、
前記ポール信号を前記複数のタイミングでそれぞれ受信して、各々のタイミングに対応した複数の同期ポール信号を生成し、
前記複数の同期ポール信号のレベルを互いに比較した結果に応じて前記複数の受信データのうちから選択した1つの受信データを出力すること、
を特徴とするデータ転送方法。
(付記10)
送信回路から出力される送信データを複数のタイミングでそれぞれ受信して、各々のタイミングに対応した複数の受信データを生成する第1の信号生成回路と、
前記送信回路が前記送信データの送信タイミングに応じて信号レベルを論理反転するポール信号を前記複数のタイミングでそれぞれ受信して、各々のタイミングに対応した複数の同期ポール信号を生成する第2の信号生成回路と、
前記複数の同期ポール信号のレベルを互いに比較した結果に応じて前記複数の受信データのうちから選択した1つの受信データを出力するデータ選択回路と、
を有することを特徴とする受信回路。
(付記11)
送信回路から出力される送信データを複数のタイミングでそれぞれ受信して、各々のタイミングに対応した複数の受信データを生成し、
前記送信回路が前記送信データの送信タイミングに応じて信号レベルを論理反転するポール信号を前記複数のタイミングでそれぞれ受信して、各々のタイミングに対応した複数の同期ポール信号を生成し、
前記複数の同期ポール信号のレベルを互いに比較した結果に応じて前記複数の受信データのうちから選択した1つの受信データを出力すること、
を特徴とする受信方法。
13 受信回路
31,32 フリップフロップ回路
33a〜33c フリップフロップ回路
34 イネーブル信号生成回路
35a〜35c フリップフロップ回路
36 デコーダ
PL ポール信号
PLE 受信ポール信号
PL1〜PL3 同期ポール信号
TDO 出力データ
EN1〜EN3 受信イネーブル信号
RD1〜RD3 受信データ
RDO 受信データ
Claims (10)
- 第1のクロック信号により動作する送信回路から、前記第1のクロック信号と異なる第2のクロック信号により動作する受信回路へ送信データを転送するデータ転送システムであって、
前記送信回路は、
前記送信データの送信タイミングに応じて信号レベルを論理反転したポール信号を出力する出力回路を有し、
前記受信回路は、
前記送信データを複数のタイミングでそれぞれ受信して、各々のタイミングに対応した複数の受信データを生成する第1の信号生成回路と、
前記ポール信号を前記複数のタイミングでそれぞれ受信して、各々のタイミングに対応した複数の同期ポール信号を生成する第2の信号生成回路と、
前記複数の同期ポール信号のレベルを互いに比較した結果に応じて前記複数の受信データのうちから選択した1つの受信データを出力するデータ選択回路と、
を有し、
前記第1の信号生成回路は、複数の第1回路を有し、
前記複数の第1回路それぞれは、互いに異なるタイミングで前記送信データを保持し、保持した送信データに対応する信号レベルのデータを前記受信データとして出力し、
前記第2の信号生成回路は、複数の第2回路を有し、
前記複数の第2回路それぞれは、互いに異なるタイミングで前記ポール信号を保持し、保持したポール信号に対応する信号レベルのデータを前記同期ポール信号として出力することを特徴とするデータ転送システム。 - 前記第1の信号生成回路は、3つの前記第1回路を有し、前記3つの第1回路は互いに異なる3つのタイミングに対応した第1〜第3の前記受信データを出力し、
前記第2の信号生成回路は、3つの前記第2回路を有し、前記3つの第2回路は前記3つのタイミングに対応した第1〜第3の前記同期ポール信号を生成すること
を特徴とする請求項1記載のデータ転送システム。 - 前記データ選択回路は、
前記第1〜第3の同期ポール信号の信号レベルが互いに等しい場合に前記第2の受信データを選択し、
前記第1の同期ポール信号の信号レベルが前記第2の同期ポール信号及び前記第3の同期ポール信号の信号レベルと異なる場合に前記第3の受信データを選択し、
前記第1の同期ポール信号及び前記第2の同期ポール信号の信号レベルが前記第3の同期ポール信号の信号レベルと異なる場合に前記第1の受信データを選択すること
を特徴とする請求項2記載のデータ転送システム。 - 前記受信回路は、
直列接続され前記第2のクロック信号が供給される複数のフリップフロップ回路を含み、
初段の前記フリップフロップ回路には前記ポール信号が供給され、
前記3つの第2回路は、前記複数のフリップフロップ回路のうちの最終段の前記フリップフロップ回路から出力される同期ポール信号を互いに異なる3つのタイミングで保持して前記第1〜第3の同期ポール信号を生成すること、
を特徴とする請求項2又は3記載のデータ転送システム。 - 所定周期で繰り返すタイミング信号に基づいて前記3つのタイミングに対応する第1〜第3の受信イネーブル信号を生成するイネーブル信号生成回路を備え、
前記3つの第2回路は、それぞれ前記第1〜第3の受信イネーブル信号に基づいて信号を生成し、
前記3つの第1回路は、それぞれ前記第1〜第3の受信イネーブル信号に基づいて信号を生成すること、
を特徴とする請求項2〜4のうちの何れか一項に記載のデータ転送システム。 - 前記3つの第1回路は、
イネーブル端子に前記第1の受信イネーブル信号が供給され、クロック端子に前記第2のクロック信号が供給され、入力端子に前記送信データが供給され、前記第1の受信データを出力する第1のフリップフロップ回路、
イネーブル端子に前記第2の受信イネーブル信号が供給され、クロック端子に前記第2のクロック信号が供給され、入力端子に前記送信データが供給され、前記第2の受信データを出力する第2のフリップフロップ回路、及び
イネーブル端子に前記第3の受信イネーブル信号が供給され、クロック端子に前記第2のクロック信号が供給され、入力端子に前記送信データが供給され、前記第3の受信データを出力する第3のフリップフロップ回路である
ことを特徴とする請求項5記載のデータ転送システム。 - 前記3つの第2回路は、
イネーブル端子に前記第1の受信イネーブル信号が供給され、クロック端子に前記第2のクロック信号が供給され、前記第1の同期ポール信号を出力する第1のフリップフロップ回路、
イネーブル端子に前記第2の受信イネーブル信号が供給され、クロック端子に前記第2のクロック信号が供給され、前記第2の同期ポール信号を出力する第2のフリップフロップ回路、及び
イネーブル端子に前記第3の受信イネーブル信号が供給され、クロック端子に前記第2のクロック信号が供給され、前記第3の同期ポール信号を出力する第3のフリップフロップ回路である
ことを特徴とする請求項5又は6に記載のデータ転送システム。 - 前記送信回路は、イネーブル端子に送信イネーブル信号が供給され、前記第1のクロック信号に基づいてデータを保持し、その保持したレベルと等しい前記送信データを出力するフリップフロップ回路を含む、ことを特徴とする請求項1〜7のうちの何れか一項に記載のデータ転送システム。
- 送信回路から出力される送信データを複数のタイミングでそれぞれ受信して、各々のタイミングに対応した複数の受信データを生成する第1の信号生成回路と、
前記送信回路が前記送信データの送信タイミングに応じて信号レベルを論理反転するポール信号を前記複数のタイミングでそれぞれ受信して、各々のタイミングに対応した複数の同期ポール信号を生成する第2の信号生成回路と、
前記複数の同期ポール信号のレベルを互いに比較した結果に応じて前記複数の受信データのうちから選択した1つの受信データを出力するデータ選択回路と、
を有し、
前記第1の信号生成回路は、複数の第1回路を有し、
前記複数の第1回路それぞれは、互いに異なるタイミングで前記送信データを保持し、保持した送信データに対応する信号レベルのデータを前記受信データとして出力し、
前記第2の信号生成回路は、複数の第2回路を有し、
前記複数の第2回路それぞれは、互いに異なるタイミングで前記ポール信号を保持し、保持したポール信号に対応する信号レベルのデータを前記同期ポール信号として出力することを特徴とする受信回路。 - 送信回路から出力される送信データを複数のタイミングでそれぞれ受信して、各々のタイミングに対応した複数の受信データを生成し、
前記送信回路が前記送信データの送信タイミングに応じて信号レベルを論理反転するポール信号を前記複数のタイミングでそれぞれ受信して、各々のタイミングに対応した複数の同期ポール信号を生成し、
前記複数の同期ポール信号のレベルを互いに比較した結果に応じて前記複数の受信データのうちから選択した1つの受信データを出力すること、
を特徴とする受信方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011248842A JP5915105B2 (ja) | 2011-11-14 | 2011-11-14 | データ転送システム、受信回路、及び受信方法 |
US13/670,749 US8774292B2 (en) | 2011-11-14 | 2012-11-07 | Data transfer system, data transfer method, receiving circuit, and receiving method |
CN201210449558.9A CN103107877B (zh) | 2011-11-14 | 2012-11-12 | 数据传输***、数据传输方法、接收电路以及接收方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011248842A JP5915105B2 (ja) | 2011-11-14 | 2011-11-14 | データ転送システム、受信回路、及び受信方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013105322A JP2013105322A (ja) | 2013-05-30 |
JP5915105B2 true JP5915105B2 (ja) | 2016-05-11 |
Family
ID=48280636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011248842A Active JP5915105B2 (ja) | 2011-11-14 | 2011-11-14 | データ転送システム、受信回路、及び受信方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8774292B2 (ja) |
JP (1) | JP5915105B2 (ja) |
CN (1) | CN103107877B (ja) |
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-
2011
- 2011-11-14 JP JP2011248842A patent/JP5915105B2/ja active Active
-
2012
- 2012-11-07 US US13/670,749 patent/US8774292B2/en active Active
- 2012-11-12 CN CN201210449558.9A patent/CN103107877B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN103107877A (zh) | 2013-05-15 |
JP2013105322A (ja) | 2013-05-30 |
US8774292B2 (en) | 2014-07-08 |
US20130121429A1 (en) | 2013-05-16 |
CN103107877B (zh) | 2016-01-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140804 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150527 |
|
A711 | Notification of change in applicant |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160308 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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