DE10132403A1 - Verfahren und Vorrichtung zur Taktrückgewinnung aus einem Datensignal - Google Patents

Abstract

Die Erfindung betrifft ein Verfahren und Vorrichtung zur Taktrückgewinnung aus einem Datensignal, wobei zumindest ein erster Anteil des Datensignals in einer Entscheiderschaltung mit einem Takt eines gesteuertgen Oszillators synchronisiert wird, die Phasenabweichung des synchronisierten Signals und zumindest eines zweiten Anteils des Datensignals, der nicht der Entscheiderschaltung zugeführt ist, mittels eines Phasendetektors ermittelt wird und die ermittelte Phasenabweichung zur Steuerung des Taktes des gesteuerten Oszillators verwendet wird und wobei das synchronisierte Datensignal und der nicht der Entscheiderschaltung zugeführte Anteil des Datensignals am Phasendetektor bitgleich anliegen.

Description

• Die Erfindung betrifft ein Verfahren und Vorrichtung zur Taktrückgewinnung aus einem Datensignal. Dabei eignet sich die Erfindung insbesondere für die Taktrückgewinnung aus Datensignalen mit hoher Bitrate.
• Schaltungen für die Taktrückgewinnung sind zwar grundsätzlich bekannt, allerdings sind diese im allgemeinen nicht für Datensignale mit hohen Bitraten von beispielsweise bis zu 40 Gbit/s geeignet.
• Für die Taktrückgewinnung aus einem 40 Gbit/s Datensignal ist eine filterartige Schaltung mit nichtlinearer Signalvorverarbeitung bekannt. Dabei wird das Eingangssignal einer Entscheiderschaltung zugeführt, wobei der Takt für die Entscheiderschaltung aus dem Signal selbst rückgewonnen wird. Dies erfolgt mittels einer nichtlinearen Vorfilterung, bei der das Datensignal zunächst differenziert wird, um eine diskrete Taktfrequenz im Frequenzspektrum des Datensignals zu erzeugen, und anschließend einer Betragsbildung oder Quadrierung unterworfen wird. Das erhaltende Signal wird dann mit einem Bandpassfilter weiterverarbeitet, um die diskrete Taktfrequenz herauszufiltern, und über einem Phasenschieber der Entscheiderschaltung als Takt zugeführt.
• Eine solche Schaltung ist schon allein aufgrund der Vielzahl von Bauelementen, die das 40 Gbit/s Signal verarbeiten, anfällig gegen temperaturbedingte Drift. Dieses trifft insbesondere auch für den schmalbandigen Bandpassfilter zu. Außerdem lassen sich Bandpassfilter für solche hohen Frequenzen nicht in Form einer elektrischen Schaltung als Kombination aus Hoch- und Tiefpaßfilter herstellen, sondern müssen z. B. in Form von Hohlraumresonatoren oder von entsprechend geeigneten Kristallen realisiert werden. Solche Filter besitzen aufgrund der physikalischen Randbedingungen eine Mindestgröße, die einen Aufbau der Gesamtschaltung als integrierte Schaltung ausschließt. Der Bandpassfilter ist daher üblicherweise über Kabel nach außen geführt, wodurch die Abstimmung und die Vermeidung von Temperaturtrift zusätzlich erschwert ist.
• Demgegenüber liegt der Erfindung die Aufgabe zugrunde ein Verfahren und eine Vorrichtung zu schaffen, mit denen die Nachteile des oben genannten Standes der Technik überwunden werden.
• Zur Lösung der Aufgabe wird ein Verfahren gemäß Anspruch 1 und eine Vorrichtung gemäß Anspruch 4 vorgeschlagen.
• Gemäß der Erfindung wird ein Datensignal bzw. Eingangssignal in einer Entscheiderschaltung mit einem Takt synchronisiert, wobei die Steuerung des Taktes für die Entscheiderschaltung mit Hilfe der Auswertung der Phasenabweichung vom synchronisierten Datensignal und nicht-synchronisierten Datensignal, also dem nicht in der Entscheiderschaltung bearbeiteten Datensignal erfolgt. Das synchronisierte Datensignal, d. h. das Signal am Ausgang der Entscheiderschaltung, ist auf einen Eingang des Phasendetektors zurückgeführt, wobei die Phasenabweichung von nicht-synchronisiertem und synchronisiertem Daten- bzw. Eingangssignal bitgleich ermittelt wird. Unter bitgleich ist zu verstehen, dass mit dem Phasendetektor jeweils dasselbe Bit bzw. dieselben Bitsequenzen des Datensignals, das am Phasendetektor in Form des nicht-synchronisiertem und des synchronisiertem Datensignals anliegt, verglichen werden. Man kann einen solchem Vergleich auch als bitgenau oder bitsynchron bezeichnen. Zu diesem Zweck ist eine Verzögerungsschaltung vorgesehen, die im wesentlichen gleiche Signallaufzeiten zu den Eingängen des Phasendetektors gewährleistet. Zweckmäßigerweise wird das nicht-synchronisierte Signal, d. h. das nicht in der Entscheiderschaltung bearbeitete Datensignal verzögert, so dass die Signallaufzeiten für das Datensignal über die Entscheiderschaltung zu einem ersten Eingang des Phasendetektors und das Datensignal über die Verzögerungsschaltung zu einem zweiten Eingang des Phasendetektors im wesentlichen gleich sind, d. h. die Laufzeitunterscheide kleiner als die Signaldauer eines Bits sind.
• Die Erfindung basiert auf dem Vergleich von entschiedenem Signal und nicht-entschiedenem Signal. Ein solches Verfahren bzw. eine solche Schaltung wird auch als decision-direded bezeichnet, so dass man auch von einer Decision-Feedback-Phase-Locked-Loop (DFPLL) sprechen kann. In vorteilhafter Art und Weise wird das Datensignal an sich für die Rückgewinnung des Taktes im wesentlichen im Phasendetektor verarbeitet. Signale mit hoher Bitraten lassen sich mittels Verzögerungsschaltungen weitgehend unproblematisch verzögern. Die Erfindung zeichnet sich folglich gegenüber dem Stand der Technik durch eine geringe Anzahl von Baugruppen bzw. Bauelementen aus, die eine Eignung für Signale mit hoher Bitrate aufweisen müssen. Außerdem können Entscheiderschaltung, durch die das Datensignal einerseits geführt wird, und der Phasendetektor, durch die das Datensignal andererseits geführt wird, mit ähnlichem schaltungstechnischen Aufwand ausgeführt werden, so dass die Temperatureinflüsse in beiden Teilschaltungen zumindest teilweise kompensiert werden und das Problem der Temperaturtrift vermindert wird. Das ist insbesondere dann der Fall, wenn für Entscheiderschaltung und Phasendetektor im wesentlichen die gleichen Bauelemente, z. B. D-Flip-Flops, eingesetzt werden. Die Erfindung benötigt weiterhin keinen Filter für hochfrequente Signale, wie dem Bandpassfilter der Filterschaltung des Standes der Technik. Der dem Phasendetektor nachgeschaltete ein Loop-Filter wird bei viel geringeren Frequenzen, beispielsweise 10 MHz, betrieben und lässt sich ohne weiteres in eine Schaltung integrieren.
• Bei einer bevorzugten Ausführungsform der Erfindung wird der der Entscheiderschaltung zugeführte Anteil des Eingangssignals demultiplext. Dieses hat den Vorteil, dass das am Ausgang der Entscheiderschaltung vorliegende Signal eine niedrigere Frequenz aufweist und somit die Frequenzanforderungen an den Phasendetektor bzw. dessen Bauelemente verringert sind bzw. Datensignale mit höherer Frequenz verarbeitet werden können. Dieses ist insbesondere bei der Verwendung eines D-Flip-Flops als Phasendetektor vorteilhaft, da dann der die Betriebfrequenz des D-Flip-Flops begrenzende Takteingang des D-Flip-Flops mit einem Ausgang der Entscheiderschaltung verbunden ist, d. h. also mit dem demuliplexten, synchronisierten Datensignal beschaltet ist. Das Demultiplexen erfolgt dabei vorzugsweise mittels einer Demultiplexer-Entscheiderschaltung. Die Demultiplexer-Entscheiderschaltung ist beispielsweise durch eine Parallelschaltung mehrerer Entscheiderschaltungen realisiert, wobei die Entscheiderschaltungen jeweils mit einem verringerten und entsprechend phasenverschobenen Takt betrieben werden, so dass jeder Entscheiderschaltung jeweils unterschiedliche festgelegte Signalbereiche des Eingangssignals abtastet. Der Aufbau der Entscheiderschaltung mittels D-Flip-Flops ist hierbei besonders vorteilhaft, da eine solche Lösung die frequenzbegrenzende Eigenschaft des Takteinganges berücksichtigt und die Verarbeitung höherfrequenter Signale bezüglich der Demultiplexer-Entscheiderschaltung ermöglicht.
• Bei einer weiteren bevorzugten Ausführungsform der Erfindung wird die Einrastfrequenz des spannungsgesteuerten Oszillators mittels einer Frequenzregelschleife vorgegeben. Ein Einrasten der PLL-Regelschleife auf die Regelfrequenz setzt voraus, dass die anfängliche Frequenzabweichung innerhalb des Fangbereiches der PLL-Regelschleife liegt. Dieser Fangbereich wird maßgeblich durch den verwendeten Phasendetektor und den spannungsgesteuerten Oszillator bestimmt. Über die zusätzliche Frequenzregelschleife wird ein Einrasten der PLL-Regelschleife auch bei ungünstigen Anfangsbedingungen gewährleistet. Außerdem können dadurch verschiedene Einrastfrequenzen bzw. Regelfrequenzen vorgegeben werden, d. h. das erfindungsgemäße Verfahren bzw. die Vorrichtung können bei verschiedenen Frequenzen, also Signalen mit verschiedenen Bitraten eingesetzt bzw. an solche Signale angepasst werden. Verschiedene Verfahren zur Fehlerkorrektur erfordern einen unterschiedlichen Bitratenüberschuss. Eine FEC (forward-error-correction) nach ITU Empfehlung G.709 benötigt beispielsweise einen Bitratenerhöhung von ca. 7%. Die Frequenzregelschleife ermöglicht somit eine Anpassung der Erfindung an unterschiedliche Fehlerkorrekturverfahren bzw. deren Implementierung.
• Bei einer bevorzugten Ausgestaltung der Vorrichtung umfasst die Frequenzregelschleife einen Frequenzteiler, einen Frequenzzähler und einen Mikroprozessor. Eine solche Frequenzregelschleife ermöglicht eine sehr flexible Handhabung, da eine gewünschte Frequenz bzw. -änderung einfach per Software eingegeben werden kann.
• Weitere Vorteile und Ausgestaltungen der Erfindung ergeben sich aus der Beschreibung und der beiliegenden Zeichnung.
• Es versteht sich, dass die vorstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegebenen Kombination sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der vorliegenden Erfindung zu verlassen.
• Die Erfindung ist anhand eines Ausführungsbeispieles in der Zeichnung dargestellt und wird im folgenden unter Bezugnahme auf die Zeichnung näher erläutert.
• Fig. 1 zeigt eine filterartige Schaltung des Stand der Technik zur Rückgewinnung des Taktes aus einem Datensignal,
• Fig. 2 zeigt ein schematisches Blockschaltbild einer ersten Ausführungsform der Erfindung,
• Fig. 3 zeigt ein Signaldiagramm der ersten Ausführungsform der Erfindung gemäß Fig. 2,
• Fig. 4 zeigt eine zweite Ausführungsform der Erfindung und
• Fig. 5 zeigt ein Signaldiagramm der zweiten Ausführungsform der Erfindung gemäß Fig. 4.
• In Fig. 1 ist eine filterartige Schaltung des Standes der Technik zur Taktrückgewinnung aus einem Datensignal gezeigt. Dazu wird das Datensignal in einem Verstärker 1 zunächst verstärkt und dann einem Entscheider 2 zur Synchronisation mit einem Takt zugeführt. Der Takt zur Synchronisation des Signals wird aus dem Signal selbst gewonnen. Zu diesem Zweck wird ein Teil des verstärkten Signals einer nichtlinearen Filterung unterworfen. Im einzelnen wird das Signal dabei mit einem Differenzierglied 3 verarbeitet und die erhaltenen positiven und negativen Signale mittels eines Quadrierers 4 vorzeichenbereinigt. Der diskrete Frequenzanteil des Taktes wird mittels eine Bandpassfilters 5 aus dem Signalfrequenzspektrum herausgefiltert und der so ermittelte Takt über einen Phasenschieber 6 an den Takteingang des Entscheiders angelegt. Nachteilig an dieser Schaltung ist vor allem, das Bandpassfilter für hochfrequente Signale schon allein wegen ihrer Baugröße nicht als integrierter Bestandteil der Schaltung vorgesehen werden können.
• Fig. 2 zeigt ein schematisches Blockschaltbild einer ersten Ausführungsform einer erfindungsgemäßen Schaltung zur Taktrückgewinnung. Die Schaltung umfasst eine Entscheiderschaltung 10, eine Verzögerungsschaltung 20, einen Phasendetektor 30, einen Loop-Filter 40 und einen gesteuerten Oszillator 50, der beispielweise als spannungsgesteuerter Oszillator ausgeführt. Vorzugsweise kann weiterhin eine Frequenzregelschaltung 60 vorgesehen sein, die in Fig. 2 in Strichlinien dargestellt ist.
• Die Entscheiderschaltung 10 weist zwei Eingänge 11, 12 und einen Ausgang 13 auf. Es können verschiedene, dem Fachmann bekannte Entscheiderschaltungen eingesetzt werden. Bevorzugt ist die Entscheiderschaltung 10 aus einem oder mehreren in Fig. 1 nicht dargestellten D-Flip-Flops aufgebaut. Der Dateneingang des D-Flip-Flops ist dann mit dem ersten Eingang 11, der Takteingang des D-Flip-Flops ist mit dem zweiten Eingang 12 und der Ausgang des D-Flip-Flops ist mit dem Ausgang 13 der Entscheiderschaltung 10 verbunden bzw. stellt diese dar. Bei einer solchen Ausführung der Entscheiderschaltung wird sowohl die Amplituden- als auch die Zeitentscheidung mittels des D-Flip-Flops durchgeführt. Die Amplitudenentscheidung kann aber auch mittels eines Komparators durchgeführt werden, der dem Flip-Flop vorgeschaltet ist. Die Zeitentscheidung erfolgt dann weiterhin über das Flip-Flop. Der Eingang des Flip-Flops ist in diesem Fall über den Komparator mit dem Eingang 11 der Entscheiderschaltung 10 verbunden. Der Ausgang 13 der Entscheiderschaltung 10 ist auf die Phasendetektorschaltung 30 zurückgeführt.
• Die Phasendetektorschaltung 30 weist zwei Eingänge 31, 32 und einen Ausgang 33 auf, wobei der erste Eingang 32 mit dem Ausgang 13 der Entscheiderschaltung 10 verbunden ist. Als Phasendetektorschaltung 30 können verschiedene, dem Fachmann bekannter Schaltungen verwendet werden. Dazu zählen z. B. Phasendetektoren in Form eines Abtast-Halte- Gliedes, eines Synchrongleichrichters oder auch eines Vorwärts-Rückwärts- Zählers. Die Phasendetektorschaltung 30 ist vorzugsweise aus einem D- Flip-Flop aufgebaut, wobei der Dateneingang des D-Flip-Flops mit dem Eingang 31, der Takteingang des D-Flip-Flops mit dem Eingang 32 und der Ausgang des D-Flip-Flops mit dem Ausgang 33 der Phasendetektorschaltung verbunden bzw. diesen darstellt. Der zweite Eingang der Phasendetektorschaltung 31 ist mit dem Ausgang 21 einer Verzögerungsschaltung 20 verbunden. Die Verzögerungsschaltung ist beispielsweise in Form eines Allpass-Filters oder eines elektrischen Leiters geeigneter Länge verwirklicht. Der Ausgang 33 der Phasendetektorschaltung 30 ist über den Loop-Filter 40 mit einem Eingang 51 des spannungsgesteuerten Oszillators 50 verbunden. Dabei können herkömmliche spannungsgesteuerte Oszillatoren bzw. -schaltungen verwendet werden, die hinsichtlich der jeweiligen Schaltungserfordernisse, wie Frequenz, Regelbereich, Güte usw. ausgewählt werden. Phasendetektorschaltung 30, Loop-Filter 40 und spannungsgesteuerter Oszillator 50 sind Bestandteile eines PLL-Kreises, dessen Güte im wesentlichen durch den Loop-Filter 40, der im allgemeinen ein Tiefpassfilter ist, bestimmt wird.
• Bei einer bevorzugten Ausbildung der Erfindung ist weiterhin eine Frequenzregelschleife 60 vorgesehen, deren Eingang 61 mit dem Ausgang 53 des spannungsgesteuerten Oszillators 50 und deren Ausgang 62 mit einem Eingang 52 des spannungsgesteuerten Oszillators 50 verbunden ist. über die Frequenzregelschleife 60 kann die Einrastfrequenz des PLL-Kreises bzw. die Regelfrequenz des spannungsgesteuerten Oszillators 50 vorgegeben bzw. geändert werden.
• Ein Datensignal, dessen Takt mittels der erfindungsgemäßen Schaltung rückgewonnen werden soll, wird sowohl an den Eingang 11 der Entscheiderschaltung 10 als auch an einen Eingang 21 der Verzögerungsschaltung 20 angelegt. In der Entscheiderschaltung 10 wird das Signal mit dem Takt, der aus dem Signal selbst ermittelt wird, synchronisiert. Zur genauen Ableitung bzw. Ermittlung des Taktes aus dem Signal wird das synchronisierte Signal mit dem Eingangssignal in der Phasendetektorschaltung 30 verglichen. Diese Art des Vergleiches setzt voraus, dass beide Signale am der Phasendetektorschaltung jeweils bitgleich anliegen, d. h., dass jeweils die gleichen Bits bzw. Bitsequenzen im Phasendetektor 40 miteinander verglichen werden.
• Zu diesem Zweck ist dem Phasendetektor 30 eine Verzögerungsschaltung 20 vorgeschaltet, die das Eingangssignal für den Eingang 31 derart verzögert, dass das Datensignal und das synchronisierte Datensignal bitgenau an den Eingängen 31 und 32, d. h. mit Bezug auf ein Bit als Zeiteinheit gleichzeitig anliegen. Mit anderen Worten: die zeitliche Abweichung des Eingangssignals und des synchronisierten Signals am Phasendetektor 30 muss kleiner als der Takt des Signals sein. Bei der Synchronisation des Eingangssignals in der Entscheiderschaltung 10 wird das Signal im wesentlichen in der Signalmitte abgetastet. Im Phasendetektor 30 werden die beiden Signale jeweils bezüglich einer ihrer Signalflanken, beispielsweise der Anstiegsflanke, miteinander verglichen.
• Fig. 3 zeigt ein schematisches Signaldiagram zur erfindungsgemäßen Schaltung der Fig. 2. Dabei wird vorausgesetzt, dass die Entscheiderschaltung 10 und der Phasendetektor 30 wie vorstehend beschrieben aus jeweils einen flankengetriggerten D-Flip-Flop aufgebaut sind, wobei die Triggerung beispielsweise mit der Anstiegsflanke erfolgt.
• In der ersten Zeile des Diagrams ist der mit S 12 bezeichnete Takt der Entscheiderschaltung 10 bzw. der Ausgang 53 des spannungsgesteuerten Oszillators 50 dargestellt. Datenrate und Frequenz des zu rückzugewinnenden Taktes stehen im Verhältnis 1 : 1. Das Datensignal, das mit S 11 bezeichnete ist und an dem Eingang 11 der Entscheiderschaltung 10 anliegt, ist in Zeile 2 gezeigt. In Zeile 3 ist das Ausgangsignal S 13 der Entscheiderschaltung 10 gezeigt, also das mit dem Takt S 12 synchronisierte Datensignal S 11, das auch auf den Takteingang 32 des D-Flip-Flops des Phasendetektors 30 zurückgeführt ist. Die senkrechte Strichlinien veranschaulichen, dass das Datensignal S 11 mittels des Taktes S 12 vorzugsweise im Bereich der Signalmitte abgetastet wird. Ein- und Ausgangssignal des Entscheiders sind bei korrekter Abtastung inhaltlich identisch, aber zeitlich gegeneinander verschoben.
• Zeilen 1 bis 3 stellen den Fall der optimal eingeschwungenen Regelschleife, also den angestrebten Arbeitspunkt der Taktrückgewinnung dar. Ab Zeile 4 werden die Vorgänge bei einem anfänglichen Phasenfehler des Oszillators 50 wiedergegeben. Dabei ist eine optimal eingestellte Verzögerung des unabgetasteten Datensignals S 31 in der Verzögerungsschaltung 20 vorausgesetzt. Bei optimaler Verzögerung, die nur einmal zu Beginn vorgenommen werden muß, ist S 31 genau in Phase mit S 13 bei optimalem Arbeitspunkt der Taktrückgewinnung.
• In Zeile 4 ist das nicht synchronisierte, optimal verzögerte Datensignal S 31 dargestellt, dass am Dateneingang 31 des D-Flip-Flops des Phasendetektors 30 anliegt. Zeilen 5 bis 7 zeigen das synchronisierte Datensignal S 32, das am Takteingang 32 des Phasendetektors 30 anliegt. Im einzelnen für die Fälle eines synchronisierten Datensignals S 32A (Zeile 5), des hinsichtlich des Datensignals S 11 voreilenden Taktes S 12, eines synchronisierten Datensignals S 32B (Zeile 6), des hinsichtlich des Datensignals S 11 phasensynchronen Taktes S 12 und eines synchronisierten Datensignals S 32C (Zeile 7), des hinsichtlich des Datensignals S 11 nacheilenden Taktes S 12.
• Im Phasendetektor 30 wird das verzögerte Signal S 31 zum Zeitpunkt einer ansteigenden Signalflanke des am Takteingangs 32 anliegenden Signals, also dem synchronisierten Datensignal S 13 abgetastet. Die Zeilen 8 und 9 zeigen das Ausgangssignal S 33A, S 33C des Phasendetektors bzw. D-Flip- Flops für das voreilende und nacheilende Eingangssignal S 32A, S 32C. Eilt der Takt vor, tastet die steigende Flanke von S32 mittels Phasendetektor 30 immer nur low Pegel von S 31 ab, S 33A (Zeile 8) ist daher permanent low. Eilt der Takt nach, werden immer high Pegel von S 31 abgetastet, S 33C (Zeile 9) ist daher permanent high.
• Der Fall des phasensynchronen Taktes S 12 führt zur Koinzidenz von S 31 und S 32 und ist nicht gezeigt. Dieses ist zunächst überraschend, da dies gerade der gewünschte Signalzustand ist, der durch die Schaltung eingeregelt werden soll. Tatsächlich ist der Zustand von S 33 in diesem Fall nicht eindeutig definiert, high und low treten infolge der Metastabilität des D- Flip-Flop im Phasendetektor 30 zufällig und gleichverteilt auf. Das Signal S 33 nimmt im zeitlichen Mittel den Mittelwert zwischen high und low Pegel an. Eine solche zeitliche Mittelung der Signale aus dem Phasendetektor 30 nimmt das Loop-filter 40 vor.
• S 33 ist wie gezeigt ein Kriterium für das Vor- oder Nacheilen des aus den Daten zurückgewonnenen Taktes. Beim Betrieb der Schaltung wird eine Folge von High- und Low-Bits anliegen, die über den Loop-Filter 40 in ein (nicht dargestelltes) analoges Signal zur Steuerung des Taktes des spannungsgesteuerten Oszillators 50 umgewandelt wird und den Takt S 12 auf optimale Phase regelt.
• Fig. 4 zeigt ein schematisches Blockschaltbild einer zweiten Ausführungsform der Erfindung, bei der gleiche Bezugszeichen gleiche Elemente bezeichnen. Die zweite Ausführungsform unterscheidet sich von der ersten Ausführungsform vor allem dadurch, dass die Entscheiderschaltung 10 in Form einer Demultiplexer-Entscheiderschaltung realisiert ist, die in der gezeigten Ausführungsform zwei zusammenwirkende Entscheider 100, 110 umfaßt. Datenrate und Frequenz des zu rückzugewinnenden Taktes stehen im Verhältnis 1 : 0,5, dass heißt, die Taktfrequenz entspricht der halben Bitrate.
• Die Entscheiderschaltung 10 und die Phasendetektorschaltung 30 sind im einzelnen aus D-Flip-Flops 100, 110 und 300 aufgebaut, die übliche Daten- 101, 111, 301 und Takteingänge 102, 112, 302 und Ausgänge 103, 113, 303 aufweisen. Die Demultiplex-Funktion der Entscheiderschaltung wird durch Parallelschaltung der Flip-Flops 100, 110 erreicht, wobei an den Dateneingängen 101, 111 das Datensignal angelegt ist und ein Takteingang 102 des einen Flip-Flops 100 sowie ein invertierter Takteingang 112 des anderen Flip-Flops 110 mit dem Ausgang 53 des spannungsgesteuerten Oszillators 50 verschaltet ist. Aus diese Art und Weise ist gewährleistet, dass jedes Flip-Flop 100, 110 jeweils nur bestimmte unterschiedliche Bereiche des Datensignals abtastet, d. h., dass jedes Flip-Flop 100, 110 nur jedes zweite Datenbit abtastet. Eine solche Schaltungsanordnung eignet sich insbesondere für die Taktrückgewinnung aus einem 40 Gbit/s Signal. Die Grenze für die Frequenz von zu verarbeitenden Signalen wird bei D-Flip- Flops im wesentlichen durch die Taktfrequenz bestimmt, mit der das Flip- Flop betrieben werden kann. Die dargestellte Schaltungsanordnung erfordert D-Flip-Flops, die bei einer Taktfrequenz zu betreiben sind, die lediglich die halbe Signalfrequenz beträgt, also z. B. 20 GHz. Dabei ist es besonders vorteilhaft, dass der Ausgang 103 bzw. 113 eines D-Flip-Flops 100 bzw. 110, der folglich auch eine um den Faktor 2 reduzierte Signalfrequenz aufweist, mit dem Takteingang 302 des D-Flip-Flops 300 des Phasendetektors 30 verschaltet ist.
• Gerade die Kombination der Verschaltung der D-Flip-Flops 100, 110 und 300 zu Demultiplexer-Entscheiderschaltung 10 und Phasendetektor 30 bzw. die Rückkopplung des synchronisierten Datensignals auf den Takteingang 302 des Phasendetektors 30 ermöglicht die Taktrückgewinnung aus Datensignalen mit bis zur doppelten Taktfrequenz der verwendeten D-Flip-Flops. Durch die Verwendung gleicher Bauelemente in Entscheiderschaltung 10 und Phasendetektor 30 werden Effekte infolge von Temperaturdrift vermindert bzw. teilweise kompensiert. Für den Fachmann ist es offensichtlich, dass durch die Parallelschaltung von weiteren Flip-Flops, die mit einem entsprechend untersetzten Takt betrieben werden, auch Schaltungen mit einem anderen Tastverhältnis als den dargestellten Tastverhältnis von 1 : 0,5 aufgebaut werden können. Die dazu benötigten Taktfrequenzen können beispielsweise mit Hilfe von Frequenzteilern und/oder Frequenzzählern erzeugt werden.
• Wie in Fig. 4 dargestellt, umfaßt die Frequenzregelschleife 60 der zweiten Ausführungsform einen Frequenzteiler 603, einen Frequenzzähler 602 und einen Mikroprozessor 603 mit entsprechender (nicht dargestellter) Peripherie, wie Speicher, Schnittstellen, Eingabemitteln etc. Eine solche ausgestaltete Frequenzregelschleife 60 ermöglicht eine einfache Handhabung bzw. Einstellung der Regelfrequenz auf unterschiedliche Frequenzen, z. B. für die Anpassung an verschieden Fehlerkorrekturverfahren. Die Ziel- bzw. Regelfrequenzen können dabei vorteilhaft einfach per Software vorgegeben werden.
• Außerdem kann der Verzögerungsschaltung 20 ein (nicht dargestellter) Vorfilter vorgeschaltet sein. Dieser Vorfilter kann insbesondere auch in Form eines Richtkopplers realisiert sein.
• Gemäß der zweiten Ausführungsform der erfindungsgemäßen Schaltung wird der Takt des Signals mit Hilfe des Vergleichs des Datensignals mit einem demultiplexten, synchronisierten Datensignal ermittelt. Es ist nicht ohne weiteres ersichtlich, dass der Takt eines beispielsweise 40 Gbit/s Datensignals mit Hilfe eines demultiplexten, synchronisierten 20 Gbit/s Datensignals ermittelt werden kann.
• In Fig. 5 sind zur Veranschaulichung schematische Signaldiagramme der in Fig. 4 dargestellten zweiten Ausführungsform der Erfindung gezeigt.
• In den Zeilen 1 und 2 ist der Takt S 102, S 112 der D-Flip-Flops 100, 110 gezeigt, der aus dem Ausgangssignal des gesteuerten Oszillators 50 über den Takteingang 102 und invertierten Takteingang 112 erhalten wird. In Zeile 3 ist eine beispielhafte Bitsequenz eines Datensignals S 101 bzw. S 111 dargestellt, das an dem Dateneingang 101 bzw. 111 der D-Flip-Flops 100, 110 anliegt. Dieses Datensignal S 101 wird in den Flip-Flops 100 und 110 mit der halben Taktfrequenz der Signalfrequenz abgetastet. Die demultiplexten, synchronisierten Datensignale S 103 und S 113 sind in den Zeilen 4 und 5 gezeigt. S 103 und S 113 sind infolge des Demultiplexens inhaltlich nicht mehr mit S 101 identisch, weisen aber eine Korrelation mit diesem auf. Diese Korrelation erlaubt eine Phasendetektion, wie sie im folgenden beschrieben wird.
• Für die Phasendetektion wird zumindest eines der demultiplexten, synchronisierten Datensignale S 103, S 113 mit dem entsprechend zeitlich verzögerten Datensignal S 101 verglichen. Bei der in Fig. 4 gezeigten Schaltung ist der Ausgang 103 des Flip-Flops 100 auf den Eingang 301 des Flip- Flops 300 gelegt, d. h. es wird das synchronisierte, demultiplexte Datensignal S 103 mit dem Datensignal S 101 verglichen. Zum besseren Verständnis werden nur kurze, beispielhafte Bitfolgen dargestellt.
• Wie vorstehend vorausgesetzt, werden die Flip-Flops in diesem Ausführungsbeispiel mit einer ansteigenden Flanke, also einem low-high Übergang am Takteingang getriggert. Damit ein solcher Übergang am Takteingang 302 des Phasendetektors 300 auftritt, muß am Ausgang 103 des Entscheiders 100 eine low/high Bitfolge, am Eingang 101 des Entscheiders 100 aber eine Bitfolge low/x/high auftreten. Das mittlere der drei Bits, hier mit x bezeichnet, wird von Entscheider 110, nicht aber von Entscheider 100 abgetastet.
• Bei einem realen Datensignal sind aufeinanderfolgende Bits unabhängig voneinander und für jedes Bit ist high und low ein gleichwahrscheinlicher Zustand. Daher ist das Bit x im zeitlichen Mittel gleich dem Mittelwert von low und high Pegel. Eine solche zeitliche Mittelung der Signale aus dem Phasendetektor 300 nimmt das Loop-filter 40 vor. Die Zeilen 6 und 7 zeigen zwei möglichen Muster S 101A und S 101B, Zeile 8 die Überlagerung der beiden Möglichkeiten als Augendiagramm S 101A + B. Dieses Muster S 101A + B wird dem Dateneingang 301 des Phasendetektors 300 über die Verzögerungsschaltung 20 geeignet verzögert zugeführt.
• Zeile 9 zeigt das dazu korrespondierende Signal S 103 am Ausgang des Entscheiders 100 bei optimal eingeschwungener Regelschleife. Der Entscheider 100 hat nur das erste und dritte Bit erfaßt und das mittlere Bit ausgeblendet. Dieses Signal wird dem Takteingang 302 des Phasendetektors 300 zugeführt.
• Im Phasendetektor 300 tastet jetzt die low/high Bitfolge aus dem Entscheider 100 die low/x/high Bitfolge aus der Verzögerungsschaltung 20 ab. Bei starker Frühabtastung erscheint am Ausgang 303 des Phasendetektors 300 permanent low Pegel, bei starker Spätabtastung permanent high Pegel. Bei Abtastung im mittleren Bereich der low/x/high Bitfolge wird der Zustand des Bit x abgetastet, am Ausgang 303 im zeitlichen Mittel also der Mittelwert von low und high liegen. In Versuchen hat sich gezeigt, dass infolge der statistischen Mittelung über eine Vielzahl von Phasenauswertungen diese Unsicherheit des Zustandes von x für die Regelung der Taktes unerheblich ist und die Rückgewinnung des Taktes aus dem Datensignal nicht wesentlich beeinträchtigt wird.
• Für die optimale Einstellung der Verzögerung, die nur einmal vor Beginn vorgenommen werden muß, stehen zwei gleichwertige Positionen zur Auswahl:
  Die erste Position S 301 Pos. 1, die in Zeile 10 und 11 gezeigt ist, bringt bei im eingeschwungenen Zustand, also dem angestrebten Arbeitspunkt der PLL, die ansteigende Flanke am Takteingang 302 des Phasendetektors 300 in Deckung mit dem low-x Übergang am Eingang 301. In diesem Fall wird bei voreilendem Takt S 53 bzw. S 102/S 112 aus dem Oszillator 50 am Phasendetektorausgang 303 low Pegel abgetastet (Zeile 12, S 302 früh), bei nacheilendem Takt der Mittelwert (Zeile 13, S 302 spät).
• Die zweite Position S 301 Pos. 2, die in Zeile 14 und 15 gezeigt ist, bringt im eingeschwungenen Zustand, also dem angestrebten Arbeitspunkt der PLL, die ansteigende Flanke am Takteingang 302 des Phasendetektors 300 in Deckung mit dem x-high Übergang am Eingang 301. In diesem Fall wird bei voreilendem Takt S 53 bzw. S 102/S 112 aus dem Oszillator 50 am Phasendetektorausgang 303 der Mittelwert abgetastet (Zeile 16, S 302 früh), bei nacheilendem Takt high Pegel (Zeile 17, S 302 spät).
• Statt des Ausgangssignals S 103 des Entscheiders 100 kann auch S 113 des Entscheiders 110 für den Phasenvergleich herangezogen und dem Takteingang 302 des Phasendetektors 300 zugeführt werden. Aus Gründen der Übersichtlichkeit ist dies hier nicht dargestellt.
• In jedem Fall ist das Ausgangssignal des Phasendetektors 300 ein Kriterium für das Vor- oder Nacheilen des aus den Daten zurückgewonnenen Taktes. Beim Betrieb der Schaltung wird eine Folge von High-, "Mittelwert" und Low-Bits anliegen, die über den Loop-Filter 40 in ein (nicht dargestelltes) analoges Signal zur Steuerung des Taktes des spannungsgesteuerten Oszillators 50 umgewandelt wird und den Takt S 102/S 112 auf optimale Phase regelt.

Claims (10)

1. Verfahren zur Taktrückgewinnung aus einem Datensignal, insbesondere für Datensignale mit hoher Bitrate, bei dem zumindest ein erster Anteil des Datensignals (S 11, S 101, S 111) einer Entscheiderschaltung (10, 100, 110) zugeführt und mittels der Entscheiderschaltung (10, 100, 110) mit einem Takt (S 12, S 102, S 112) eines gesteuerten Oszillators (50) synchronisiert wird,
die Phasenabweichung des synchronisierten Signals (S 13, S 103, S 113) und zumindest eines zweiten Anteils des Datensignals (S 21), der nicht der Entscheiderschaltung (10, 100, 110) zugeführt ist, mittels eines Phasendetektors (30, 300) ermittelt wird und
die ermittelte Phasenabweichung mittels eines Loop-Filters (40) verarbeitet und zur Steuerung des Taktes (S 12, S 53, S 102, S 112) des gesteuerten Oszillators (50) verwendet wird, wobei der nicht der Entscheiderschaltung (10, 100, 110) zugeführte Anteil des Datensignals (S 21) und/oder der synchronisierte Anteil des Datensignals (S 13, S 103, S 113) mittels einer Verzögerungsschaltung (20) derart verzögert wird, dass der nicht der Entscheiderschaltung (10, 100, 110) zugeführte Anteil des Datensignals (S 21) und der synchronisierte Anteil des Datensignals (S 13, S 103, S 113) am Phasendetektor (30, 300) bitgleich anliegen.

2. Verfahren nach Anspruch 1 dadurch gekennzeichnet, dass der der Entscheidungsschaltung (10, 100, 110) zugeführte Anteil des Signals (S 13, S 103, S 113) demultiplext wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Einrastfrequenz des gesteuerten Oszillators (50) mittels einer Frequenzregelschleife (60) eingestellt wird.

4. Vorrichtung zur Taktrückgewinnung aus einem Datensignal, insbesondere für Datensignale mit hoher Bitrate, mit einer Entscheiderschaltung (10, 100, 110), die einen ersten Eingang (11, 101, 111) für das Datensignal (S 11, S 101, S 111), einen zweiten Eingang (12, 102, 112) für ein Taktsignal (S 12, S 53, S 102, S 112) sowie einen Ausgang (13, 103, 113) aufweist, einer Verzögerungsschaltung (20), die einen Eingang (21) für das Datensignal (S 21) und einen Ausgang (22) aufweist, sowie einem Phasendetektor (30, 300), einem Loop-Filter (40) und einem gesteuerten Oszillator (50), wobei der zweite Eingang (12, 102, 112) der Entscheiderschaltung (10, 100, 110) mit einem Taktsausgang (53) des gesteuerten Oszillators (50) verbunden und der Ausgang (13, 103, 113) der Entscheiderschaltung (10, 100, 110) mit einem ersten Eingang (31, 301) des Phasendetektors (30, 300) verbunden ist sowie ein zweiter Eingang (32, 302) des Phasendetektors (30, 300) mit dem Ausgang (22) der Verzögerungsschaltung (20) verbunden und ein Ausgang (33, 303) des Phasendetektors (30, 300) über den Loop-Filter (40) mit einem Eingang (51) des gesteuerten Oszillators (50) verbunden ist.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass die Entscheiderschaltung (10) als eine Demultiplexer-Entscheiderschaltung (100, 110) realisiert ist.

6. Vorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Vorrichtung weiterhin eine Frequenzregelschaltung (60) zum Steuern der Einrastfrequenz des gesteuerten Oszillators (50) umfaßt.

7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass die Frequenzregelschaltung (60) einen Frequenzteiler (601), einen Frequenzzähler (602) und einen Mikroprozessor (603) umfaßt.

8. Vorrichtung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass die Entscheiderschaltung (10, 100, 110) ein D-Flip-Flop umfaßt.

9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass die Entscheiderschaltung (10, 100, 110) einen Komparator umfaßt.

10. Vorrichtung nach einem der Ansprüche 4 bis 9, dadurch gekennzeichnet, dass der Phasendetektor (30, 300) ein D-Flip-Flop umfaßt.