DE10132024B4 - Halbleiter-Bauteil und Verfahren zu dessen Herstellung - Google Patents

Halbleiter-Bauteil und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE10132024B4
DE10132024B4 DE10132024A DE10132024A DE10132024B4 DE 10132024 B4 DE10132024 B4 DE 10132024B4 DE 10132024 A DE10132024 A DE 10132024A DE 10132024 A DE10132024 A DE 10132024A DE 10132024 B4 DE10132024 B4 DE 10132024B4
Authority
DE
Germany
Prior art keywords
region
area
conductive
insulating
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE10132024A
Other languages
English (en)
Other versions
DE10132024A1 (de
Inventor
Tadatomo Suga
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
NEC Corp
Sharp Corp
Sanyo Electric Co Ltd
Sony Corp
Original Assignee
Toshiba Corp
NEC Corp
Sharp Corp
Sanyo Electric Co Ltd
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, NEC Corp, Sharp Corp, Sanyo Electric Co Ltd, Sony Corp filed Critical Toshiba Corp
Publication of DE10132024A1 publication Critical patent/DE10132024A1/de
Application granted granted Critical
Publication of DE10132024B4 publication Critical patent/DE10132024B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/9202Forming additional connectors after the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Halbleiter-Bauteil mit:
– einem ersten Bereich (100) mit einem ersten Substrat (1), einer leitenden Schicht (3) und einer Isolierschicht (7), die auf das erste Substrat auflaminiert sind, und mit einer Bondfläche, die chemisch-mechanisch poliert ist und an der ein leitender Bereich und ein isolierender Bereich freiliegen;
– einem zweiten Bereich (200, 300) mit einem zweiten Substrat (20), einer leitenden Schicht und einer Isolierschicht, die auf das zweite Substrat auf laminiert sind, und einer Bondfläche, die chemisch-mechanisch poliert ist und an der mindestens ein leitender Bereich freiliegt;
wobei
– die Bondfläche des ersten Bereichs und die Bondfläche des zweiten Bereichs durch Festkörperbonden miteinander verbunden sind, dadurch gekennzeichnet,
das der isolierende Bereich an der Bondfläche des ersten und/oder des zweiten Bereichs in Bezug auf den leitenden Bereich abgesenkt ist.

Description

    • Priorität: 5. Juli 2000, Japan, Nr. 2000-304871(P)
  • Die Erfindung betrifft ein Halbleiter-Bauteil mit mehreren Substraten und ein Verfahren zu dessen Herstellung.
  • In jüngerer Zeit hat der Erfinder eine Art von Halbleiter-Bauteil vorgeschlagen, das dadurch erhalten wird, dass eine leitende Schicht und eine Isolierschicht auf ein erstes Halbleitersubstrat auflaminiert werden, die Oberfläche durch chemisch-mechanisches Polieren (nachfolgend mit CMP abgekürzt) poliert wird, um eine ebene erste Bondfläche auszubilden, auf der ein als Isolierschicht dienender Siliciumnitridfilm und Kupfer als Durchgangslochleiter zum Auffüllen eines Durchgangslochs im Siliciumnitridfilm freigelegt werden, eine leitende Schicht und eine Isolierschicht auf ein zweites Halbleitersubstrat auf laminiert werden, dessen Oberfläche CMP zur Ausbildung einer ebenen zweiten Bondfläche unterzogen wird, auf der ein Siliciumnitridfilm und Kupfer als Durchgangslochleiter freigelegt werden, ferner mit Druckschweißlasten auf das erste und und das zweite Halbleitersubstrat eingewirkt wird, um einen Festkörper-Bondvorgang der ersten Bondfläche mit der zweiten Bondfläche zu erzielen und die Durchgangslochleiter miteinander zu verbinden. Ein solches Halbleiter-Bauteil ist aus der EP 0 700 088 A2 bekannt.
  • Dieses Halbleiter-Bauteil verfügt über die Vorteile, dass es auf einfache Weise Störungen durch elektromagnetische Strahlung verhindern kann, da auf dem ersten und zweiten Substrat die leitende Schicht vorhanden ist, und dass die Verbindungen kurz und einfach ausgebildet werden können, da die Durchgangslochleiter durch Festkörperbonden miteinander verbunden sind.
  • Jedoch weisen bei diesem Halbleiter-Bauteil die Durchgangslochleiter aus Kupfer innerhalb der Durchgangslöcher der Siliciumnitridfilme eine Härte unter der der die Isolierschichten bildenden Siliciumnitridfilme auf. Daher tritt dann, wenn die erste und die zweite Bondfläche CMP unterzogen werden, an der Oberfläche der Durchgangslochleiter eine Einsenkung auf, was möglicherweise dazu führt, dass die Durchgangslochleiter nicht direkt miteinander verbunden werden können. D. h., dass die elektrische Verbindung zwischen den Durchgangslochleitern unzuverlässig ist.
  • Aus der WO 89/3122 A1 ist es bekannt, zwei Halbleiterbauelemente, die Kontaktbumps aufweisen, an diesen Kontaktbumps durch Druck- bzw. Kaltschweissen miteinander zu verbinden. Aus der US 4,612,083 ist es bekannt, aus Harz gebildete planare Oberflächen zweier Halbleiterbauelemente bei Temperaturen von 250° C bis 400° C miteinander zu verbinden. Dies kann dann noch ergänzt werden durch Zusammenpressen der erhaltenen Mehrlagenstrukturen und anschliessendem Erhitzen derselben, so dass einander zugeordnete Metallbumps ineinander diffundieren und miteinander legieren. Bei dem aus der US 6,080,640 bekannten Verfahren werden mittels chemisch-mechanischem Polieren planarisierte Oberflächen von Halbleiterbauelementen bei Temperaturen von 350° C bis 550° C miteinander verbunden. Die US 4,939,568 schliesslich offenbart allgemein ein Herstellen von Kontaktbumps.
  • Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiter-Bauteil und ein Verfahren zu dessen Herstellung zu schaffen, bei denen eine zuverlässige elektrische Verbindung durch direktes Verbinden von Leitern miteinander auch dann erzielt werden kann, wenn die Bondflächen CMP und einem Festkörperbonden unterzogen werden.
  • Diese Aufgabe ist hinsichtlich des Halbleiter-Bauteils durch die Lehre des beigefügten Anspruchs 1 und hinsichtlich des Verfahrens durch die Lehre des beigefügten Anspruchs 10 gelöst, wobei die Merkmale des Obergriffs von Patentanspruchs 1 aus der EP 0700 088 A2 bekannt sind. Vorteilhafte Ausgestaltungen und Weiterbildungen sind Gegenstand jeweils zugehöriger abhängiger Ansprüche.
  • Die Erfindung wird aus der nachfolgenden detaillierten Beschreibung und den beigefügten Zeichnungen, die nur zur Veranschaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.
  • 1A bis 1E sind Ansichten zum Erläutern eines Herstellverfahrens für ein Halbleiter-Bauteil gemäß einer ersten Ausführungsform der Erfindung;
  • 2A bis 2C sind Ansichten zum Erläutern eines Ätzprozesses bei der ersten Ausführungsform;
  • 3 ist eine Ansicht zum Erläutern eines Zustands unmittelbar vor dem Ausführen eines Festkörperbondens bei der ersten Ausführungsform;
  • 4 ist eine Schnittansicht des Halbleiter-Bauteils der ersten Ausführungsform;
  • 5A bis 5E sind Ansichten zum Erläutern eines Herstellverfahrens für ein Halbleiter-Bauteil gemäß einer zweiten Ausführungsform der Erfindung;
  • 6A bis 6C sind Ansichten zum Erläutern eines Ätzprozesses bei der zweiten Ausführungsform;
  • 7 ist eine Ansicht zum Erläutern eines Zustands unmittelbar vor dem Ausführen eines Festkörperbondens bei der zweiten Ausführungsform;
  • 8 ist eine Schnittansicht des Halbleiter-Bauteils der zweiten Ausführungsform;
  • Anhand der 1 bis 4 wird nun ein Herstellverfahren für ein Halbleiter-Bauteil gemäß einer ersten Ausführungsform beschrieben. Wie es in der 1A dargestellt ist, ist eine Leiterbahnschicht 3 als Beispiel einer leitenden Schicht auf einem Halbleitersubstrat 1 vorhanden, das als Beispiel eines ersten Substrats dient. Ferner wird, wie es in der 1B dargestellt ist, eine Isolierschicht 7 auf das Halbleitersubstrat 1 und die Leiterbahnschicht 3 auf laminiert. Die Leiterbahnschicht 3 besteht aus einem Metall, wie z. B. Kupfer, einer Aluminiumlegierung oder dergleichen, mit einem fremdstoffdotierten Silicium, einem Silicid oder dergleichen, und die Isolierschicht 7 besteht z. B. aus Siliciumnitrid.
  • Als Nächstes wird, wie es in der 1C dargestellt ist, ein die Leiterbahnschicht 3 erreichendes Durchgangsloch 13 durch die Isolierschicht 7 hindurch ausgebildet, und auf ihr wird durch Fotolithografie- und Trockenätztechniken ein Masseleiterbahn-Graben 8 ausgebildet. Ein Teil der Isolierschicht 7, der zwischen dem Durchgangsloch 13 und dem Masseleiterbahn-Graben 8 verbleibt, wird zu einem Durchgangslochisolator 11, der eine Wandfläche des Durchgangslochs 13 bildet.
  • Als Nächstes wird, wie es in der 1D dargestellt ist, eine leitende Schicht 9 aus z. B. Kupfer auf der Isolierschicht 7 so hergestellt, dass sie diese vollständig bedeckt und das Durchgangsloch 13 und den Masseleiterbahn-Graben 8 auffüllt.
  • Als Nächstes wird, wie es in der 1E dargestellt ist, die leitende Schicht 9 durch Polieren gemäß dem CMP-Verfahren eingeebnet, bis der Durchgangslochisolator 11 freiliegt. Wie vorstehend beschrieben, wird der Durchgangslochisolator 11 durch Polieren gemäß dem CMP-Verfahren freigelegt, und die leitende Schicht 9 wird in einen Durchgangslochleiter 5 aus Kupfer, der das Durchgangsloch 13 auffüllt, und eine Masseleiterbahn-Schicht 6 aufgeteilt, in der der Masseleiterbahn-Graben 8 vergraben ist. Die Oberflächen des Durchgangslochleiters 5, des Durchgangslochisolators 11 und der Masseleiterbahn-Schicht 6 bilden eine Bondfläche 12 von ungefähr derselben Höhe. Es wird darauf hingewiesen, dass der Durchgangslochleiter 5 und die Masseleiterbahn-Schicht 6 aus Kupfer über eine geringere Härte als der Durchgangslochisolator 11 verfügen. Daher werden, wie es in den 1E und 2A dargestellt ist, die Oberflächen des Durchgangslochleiters 5 und der Masseleiterbahn-Schicht 6 tellerförmig konkav, und sie werden durch CMP in Bezug auf die Oberfläche des Durchgangslochisolators 11 abgesenkt. D. h., dass an der Oberfläche des Durchgangslochleiters 5 ein Einsenkungsbereich 17 auftritt, der tellerförmig konkav ist.
  • Als Nächstes wird, wie es in den 2B und 2C dargestellt ist, der Durchgangslochisolator 11 durch reaktives Ionenätzen (RIE) selektiv abgeätzt, bis er eine Höhe aufweist, die der Höhe des Bodens 19 des Einsenkungsbereichs 17 des Durchgangslochleiters 5 entspricht. Dieses reaktive Ionenätzen zeigt Selektivität und Anisotropie, weswegen der Durchgangslochisolator 11 fein bearbeitet werden kann, um dafür zu sorgen, dass er eine Höhe aufweisen kann, die ungefähr der Höhe des Bodens 19 des Einsenkungsbereichs 17 entspricht. Insgesamt wird die Höhe der Oberfläche des Durchgangslochisolators 11 in Bezug auf die Höhe der Oberfläche des Durchgangslochleiters 5 abgesenkt. D. h., dass der Durchgangslochleiter 5 über die Oberfläche des Durchgangslochisolators 11 übersteht.
  • Wie es in der 3 dargestellt ist, wird so ein erster Bereich 100 aus dem Halbleitersubstrat 1, der Leiterbahnschicht 3, der Isolierschicht 7, dem Durchgangslochisolator 11, dem Durchgangslochleiter 5 und der Masseleiterbahn-Schicht 6 ausgebildet. Obwohl es nicht dargestellt ist, sind in diesem ersten Bereich 100 auch Halbleiterelemente, wie Transistoren, Kondensatoren usw., vorhanden.
  • Durch Ausführen ziemlich derselben Prozesse wie derjenigen für den ersten Bereich 100 wird ein zweiter Bereich 200, wie in der 3 gezeigt, hergestellt. Dieser zweite Bereich 200 besteht aus einem als zweites Substrat dienenden Halbleitersubstrat 20, einer als leitende Schicht dienenden Leiterbahnschicht 23, einer Isolierschicht 27, einer als leitende Schicht dienenden Masseleiterbahn-Schicht 26, einem Durchgangslochisolator 21 und einem Durchgangslochleiter 25.
  • Eine Bondfläche 22 dieses zweiten Bereichs 200 wird durch Polieren gemäß dem CMP-Verfahren eingeebnet, weswegen auf dem Durchgangslochleiter 25 und der Masseleiterbahn-Schicht 26, die als leitende Bereiche dienen, ein Einsenkungsbereich entsteht. Jedoch wird der Durchgangslochisolator 21 durch reaktives Ionenätzen selektiv so geätzt, dass der Boden des Einsenkungsbereichs 29 des Durchgangslochleiters 25 und der Durchgangslochisolator 21 auf ungefähr derselben Höhe liegen. Es wird darauf hingewiesen, dass die Bezugszahl 28 ein Durchgangsloch bezeichnet.
  • Obwohl es nicht dargestellt ist, sind auch im zweiten Bereich 200, ähnlich wie im ersten Bereich, Halbleiterelemente, wie Transistoren, Kondensatoren usw., vorhanden.
  • Als Nächstes werden die Bondflächen 12 und 22 des ersten Bereichs 100 und des zweiten Bereichs 200 einem Reinigungsprozess in Vakuum unterzogen, damit sie saubere Flächen werden. Anders gesagt, werden die Bondflächen 12 und 22 aktiviert. Anschließend werden die Bondfläche 12 des ersten Bereichs 100 und die Bondfläche 22 des zweiten Bereichs 200 in Vakuum oder einer Inertgasatmosphäre einander zugewandt so angeordnet, dass die Durchgangslochleiter 5 und 25 miteinander ausgerichtet sind und auch die Masseleiterbahn-Schichten 6 und 26 miteinander ausgerichtet sind. Dann werden, wie es in der 4 dargestellt ist, durch Ausüben von Druckschweißbelastungen F und F auf das Halbleitersubstrat 1 des ersten Bereichs 100 und das Halbleitersubstrat 20 des zweiten Bereichs 200 die Durchgangslochleiter 5 und 25 durch Festkörperbonden bei Raumtemperatur (Raumtemperaturbonden) miteinander verbunden, und die Masseleiterbahn-Schichten 6 und 26 werden durch Festkörperbonden miteinander verbunden. Dann entspricht die Höhe der Böden der Einsenkungsbereiche 17 und 29 der Durchgangslochleiter 5 und 25 ungefähr der Höhe der Durchgangslochisolatoren 11 und 21. Insgesamt sind die Durchgangslochleiter 5 und 25 sowie die Masseleiterbahn-Schichten 6 und 26 in Bezug auf die Oberflächen der Durchgangslochisolatoren 11 und 21 konvex. Daher werden der Durchgangslochleiter 5 und die Masseleiterbahn-Schicht 6 sicher durch Festkörperbonden mit dem Durchgangslochleiter 25 bzw. der Masseleiterbahn-Schicht 26 verbunden. Bei dieser Anordnung kann die elektrische Verbindung zwischen den Durchgangslochleitern 5 und 25 sowie diejenige zwischen den Masseleiterbahn-Schichten 6 und 26 hinsichtlich der Zuverlässigkeit verbessert werden.
  • In einem Bereich zwischen den Durchgangslochisolatoren 11 und 21 und um die Durchgangslochleiter 5 und 25 herum, die durch Festkörperbonden (d. h. durch Bonden mit aktivierter Oberfläche) verbunden wurden, tritt ein Zwischenraum 30 auf. Wie oben beschrieben, können durch Freihalten des Zwischenraums 30 zwischen den Durchgangslochisolatoren 11 und 21 die Durchgangslochleiter 5 und 25 und die Masseleiterbahn-Schichten 6 und 26 zuverlässiger durch Festkörperbonden jeweils miteinander verbunden werden, so dass also ein sichereres mechanisches und elektrisches Bonden möglich ist. Es ist auch möglich, die Durchgangslochisolatoren 11 und 21 in leichten Kontakt zu bringen oder sie durch Festkörperbonden miteinander zu verbinden, ohne dass der Zwischenraum 30 vorhanden ist. Wie oben beschrieben, ist die Verbindung zwischen dem ersten Bereich 100 und dem zweiten Bereich 200 zuverlässiger, wenn die Durchgangslochisolatoren 11 und 21 durch Festkörperbonden miteinander verbunden werden.
  • Bei der oben genannten Ausführungsform sind die Oberflächen der Durchgangslochisolatoren 11 und 21 in Bezug auf die Oberflächen der Durchgangslochleiter 5 und 25 sowohl an der Bondfläche 12 des ersten Bereichs 100 als auch der Bondfläche 22 des zweiten Bereichs 200 abgesenkt. Jedoch ist es zulässig, den Ätzvorgang so auszuführen, dass der Durchgangs lochisolator an der Bondfläche viel stärker als die Oberfläche des Durchgangslochleiters abgesenkt wird und die gesamte Oberfläche des Einsenkungsbereichs des Durchgangslochleiters niedriger als die Oberfläche des Durchgangslochisolators gemacht wird, ohne dass ein Ätzvorgang zum Einstellen der Höhe des Durchgangslochisolators an der anderen Bondfläche ausgeführt wird. Selbst bei dieser Anordnung können, durch Erhöhen des Ätzausmaßes des einen Durchgangslochisolators die Durchgangslochleiter sicher elektrisch miteinander verbunden werden, obwohl die Einsenkungsbereiche existieren.
  • Anhand der 5A bis 5E, 6A bis 6C, 7 und 8 wird nun ein Herstellverfahren für ein Halbleiter-Bauteil gemäß der zweiten Ausführungsform erläutert. Wie es deutlich in den 7 und 8 dargestellt ist, weist ein erster Bereich 100 denselben Aufbau wie der erste Bereich 100 bei der ersten Ausführungsform auf, und er wird mit denselben Prozessen hergestellt. Daher erfolgt für diesen ersten Bereich 100 keine Beschreibung, und es sind für ihn dieselben Bezugszahlen wie bei der ersten Ausführungsform verwendet.
  • Ein zweiter Bereich 300 wird mittels der Prozesse hergestellt, die in den 5A bis 5E sowie 6A bis 6C veranschaulicht sind. Als Erstes wird, wie es in der 5A dargestellt ist, eine Leiterbahnschicht 33 als Beispiel einer leitenden Schicht auf einem Halbleitersubstrat 31 hergestellt, das als Beispiel für das zweite Substrat dient. Ferner wird, wie es in der 5B dargestellt ist, eine Isolierschicht 37 auf das Halbleitersubstrat 31 und die Leiterbahnschicht 33 auf laminiert. Die Leiterbahnschicht 33 wird aus mit einem Fremdstoff dotiertem Polysilicium, Kupfer, einer Aluminiumlegierung oder dergleichen hergestellt, während die Isolierschicht 37 aus z. B. Siliciumnitrid, Siliciumoxid oder dergleichen hergestellt wird.
  • Als Nächstes wird, wie es in der 5C dargestellt ist, ein die Leiterbahnschicht 33 erreichendes Durchgangsloch 43 durch Fotolithografie-Trockenätztechniken durch die Isolierschicht 37 hindurch hergestellt.
  • Als Nächstes wird, wie es in der 5D dargestellt ist, eine leitende Schicht 39 aus z. B. Polysilicium auf der Isolierschicht 37 und der Leiterbahnschicht 33 am Boden des Durchgangslochs 43 hergestellt, um dieses aufzufüllen.
  • Als Nächstes werden, wie es in der 5E dargestellt ist, die leitende Schicht 39 und die Isolierschicht 37 durch Polieren gemäß dem CMP-Verfahren eingeebnet. Durch Ausführen des Polierens gemäß dem CMP-Verfahren bilden die Oberflächen des Durchgangslochleiters 35 innerhalb des Durchgangslochs 43 und der Isolierschicht 37 eine Bondfläche 42 mit ungefähr gleichmäßiger Höhe. Es wird darauf hingewiesen, dass der Durchgangslochleiter 35 aus Polysilicium eine Härte unter derjenigen der Isolierschicht 37 aus Siliciumnitrid aufweist. Daher wird, wie es in den 5E und 6A dargestellt ist, die Oberfläche des Durchgangslochleiters 35 tellerförmig konkav und in Bezug auf die Oberfläche der Isolierschicht 37 durch den CMP-Vorgang abgesenkt. D. h., dass auf der Oberfläche des Durchgangslochleiters 35 ein Einsenkungsabschnitt 47 auftritt, der tellerförmig konkav ist.
  • Als Nächstes wird, wie es in den 6B und 6C dargestellt ist, die Isolierschicht 37 durch reaktives Ionenätzen selektiv abgeätzt, bis sie eine Höhe aufweist, die der Höhe des Bodens 49 des Einsenkungsabschnitts 47 des Durchgangslochleiters 35 entspricht. Insgesamt ist die Höhe der Oberfläche der Isolierschicht 37 in Bezug auf die Höhe der Oberfläche des Durchgangslochleiters 35 abgesenkt. D. h., dass der Durchgangslochleiter 35 über die Oberfläche der Isolierschicht 37 hochsteht.
  • Wie es in der 7 dargestellt ist, wurde so der zweite Abschnitt 300 aus dem Halbleitersubstrat 31, der Leiterbahnschicht 33, der Isolierschicht 37 und dem Durchgangslochleiter 35 hergestellt.
  • Als Nächstes werden die Bondflächen 12 und 42 des ersten Bereichs 100 und des zweiten Bereichs 300 einem Reinigungsprozess in Vakuum unterzogen, um zu sauberen Oberflächen zu werden. Anders gesagt, werden die Bondflächen 12 und 42 aktiviert. Anschließend werden die Bondfläche 12 des ersten Bereichs 100 und die Bondfläche 42 des zweiten Bereichs 300 in Vakuum oder einer Inertgasatmosphäre einander zugewandt so angeordnet, dass die Durchgangslochleiter 5 und 35 einander zugewandt sind. Dann werden, wie es in der 8 dargestellt ist, durch Ausüben von Druckkräften, d. h. Druckschweißbelastungen F und F, auf das Halbleitersubstrat 1 des ersten Bereichs 100 und das Halbleitersubstrat 31 des zweiten Bereichs 300 die Durchgangslochleiter 5 und 35 durch Festkörperbonden miteinander verbunden, und die Masseleiterbahn-Schicht 6 und die Isolierschicht 37 werden durch Fest– körperbonden miteinander verbunden. Dann entspricht die Höhe des Bodens des Einsenkungsbereichs 17 des Durchgangslochleiters 5 ungefähr der Höhe des Durchgangslochisolators 11. Der Durchgangslochleiter 5 und die Masseleiterbahn-Schicht 6 sind insgesamt konvex in Bezug auf den Durchgangslochisolator 11. Außerdem entspricht die Höhe des Bodens des Einsenkungsbereichs 47 des Durchgangslochleiters 35 ungefähr der Höhe der Isolierschicht 37, und der Durchgangslochleiter 35 ist konvex in Bezug auf diese. Daher werden die Durchgangslochleiter 5 und 35 durch Festkörperbonden sicher miteinander verbunden, während die Masseleiterbahn-Schicht 6 und die Isolierschicht 37 ebenfalls durch Festkörperbonden sicher miteinander verbunden werden. Bei dieser Anordnung können die mechanische und die elektrische Verbindung zwischen den Durchgangslochleitern 5 und 35 sowie die mechanische Verbindung zwischen der Masseleiterbahn-Schicht 6 und der Isolierschicht 37 hinsichtlich der Zuverlässigkeit verbessert werden.
  • Zwischen dem Durchgangslochisolator 11 und der Isolierschicht 37 und um die Durchgangslochleiter 5 und 35 herum, die durch Festkörperbonden miteinander verbunden wurden, tritt ein Zwischenraum 40 auf. Wie oben beschrieben, kann durch Aussparen des Zwischenraums 40 zwischen dem Durchgangslochisolator 11 und der Isolierschicht 37 der Festkörper-Bondvorgang des Durchgangslochleiters 5 mit dem Durchgangslochleiter 35 und der Festkörper-Bondvorgang der Masseleiterbahn-Schicht 6 mit der Isolierschicht 37 weiter verbessert werden, um ein noch sichereres mechanisches und elektrisches Bonden zu erzielen. Es ist auch zulässig, den Durchgangslochisolator 11 und die Isolierschicht 37 in leichten Kontakt zu bringen oder sie durch Festkörperbonden miteinander zu verbinden, ohne dass der Zwischenraum 40 ausgespart wird. Wie oben beschrieben, ist die Verbindung zwischen dem ersten Bereich 100 und dem zweiten Bereich 300 durch Bonden fester, wenn der Durchgangslochisolator 11 und die Isolierschicht 37 durch Festkörperbonden miteinander verbunden werden.
  • Bei der oben genannten ersten oder zweiten Ausführungsform umgeben die Isolierbereiche (Durchgangslochisolatoren und Isolierschicht) 11, 21 und 37 die leitenden Bereiche (Durchgangslochleiter) 5, 25 und 35 auf den Bondflächen 12, 22 und 42. Jedoch müssen die isolierenden Bereiche die jeweiligen leitenden Bereiche nicht umgeben, sondern es ist nur erforderlich, dass diese leitenden und isolierenden Bereiche vorhanden sind. Es ist auch zulässig, dass eine Bondfläche über einen leitenden Bereich und einen isolierenden Bereich verfügt, während die andere Bondfläche nur über einen leitenden Bereich verfügt. Gemäß der Erfindung wird der isolierende Bereich so geätzt, dass der Einsenkungsbereich im leitenden Bereich über dem isolierenden Bereich auf der durch das CMP-Verfahren polierten Bondfläche übersteht. Daher ist die Erfindung dann anwendbar, wenn mindestens eine Bondfläche über einen leitenden Bereich und einen isolierenden Bereich verfügt.
  • Gemäß der ersten oder zweiten Ausführungsform wird der Durchgangslochleiter 5 mit dem Durchgangslochleiter 25 oder 35 durch Festkörperbonden verbunden, und die Masseleiterbahn-Schicht 6 wird durch Festkörperbonden mit der Masseleiterbahn-Schicht 26 oder der Isolierschicht 37 verbunden. Jedoch ist die Erfindung nicht hierauf beschränkt. Zum Beispiel ist es zulässig, eine Isolierschicht durch Festkörperbonden mit einer Isolierschicht zu verbinden oder mehrere Leiterbahnschichten und Durchgangslochleiter durch Festkörperbonden mit einer als leitende Schicht dienenden Spannungsversorgungsschicht zu verbinden. Es ist auch zulässig, mehrere Leiterbahnschichten durch Festkörperbonden miteinander zu verbinden.
  • Obwohl die leitende Schicht bei den oben genannten Ausführungsformen aus Kupfer oder Polysilicium besteht, kann sie z. B. aus Silicid, einer Aluminiumlegierung oder dergleichen bestehen, wenn die Isolierschicht außer aus Siliciumnitrid auch aus Siliciumoxid bestehen kann.
  • Obwohl bei den oben genannten Ausführungsformen als Substrat ein Halbleitersubstrat verwendet ist, ist es zulässig, ein anorganisches Substrat, wie ein Glassubstrat, und ein Keramiksubstrat oder ein organisches Substrat aus einer organischen Verbindung zu verwenden.
  • Obwohl bei den oben genannten Ausführungsformen reaktives Ionenätzen als Ätzverfahren verwendet ist, ist es zulässig, ein anderes Trockenätzverfahren, wie reaktives Sputterätzen, Plasmaätzen, Ionenstrahlätzen und Fotoätzen, oder ein Nassätzverfahren zu verwenden.
  • Wie es aus dem Vorstehenden ersichtlich ist, ist beim erfindungsgemäßen Halbleiter-Bauteil der Isolierbereich an mindestens einer der zwei Bondflächen, die durch das CMP-Verfahren zu polieren sind und dann durch Festkörperbonden zu verbinden sind, in Bezug auf den leitenden Bereich abgesenkt. Daher können die leitenden Bereiche sicher einem Festkörper-Bondvorgang unterzogen werden und sicher elektrisch miteinander verbunden werden.
  • Ferner wird gemäß dem erfindungsgemäßen Herstellverfahren für ein Halbleiter-Bauteil der Isolierbereich selektiv so geätzt, dass die Oberfläche desselben an mindestens einer der zwei Bondflächen, die durch das CMP-Verfahren poliert wurden, in Bezug auf die Oberfläche des leitenden Bereichs abgesenkt ist. Daher können die leitenden Bereiche sicher einem Festkörper-Bondvorgang unterzogen werden und sicher elektrisch miteinander verbunden werden, obwohl auf dem leitenden Bereich ein Einsenkungsbereich existiert.

Claims (19)

  1. Halbleiter-Bauteil mit: – einem ersten Bereich (100) mit einem ersten Substrat (1), einer leitenden Schicht (3) und einer Isolierschicht (7), die auf das erste Substrat auflaminiert sind, und mit einer Bondfläche, die chemisch-mechanisch poliert ist und an der ein leitender Bereich und ein isolierender Bereich freiliegen; – einem zweiten Bereich (200, 300) mit einem zweiten Substrat (20), einer leitenden Schicht und einer Isolierschicht, die auf das zweite Substrat auf laminiert sind, und einer Bondfläche, die chemisch-mechanisch poliert ist und an der mindestens ein leitender Bereich freiliegt; wobei – die Bondfläche des ersten Bereichs und die Bondfläche des zweiten Bereichs durch Festkörperbonden miteinander verbunden sind, dadurch gekennzeichnet, das der isolierende Bereich an der Bondfläche des ersten und/oder des zweiten Bereichs in Bezug auf den leitenden Bereich abgesenkt ist.
  2. Halbleiter-Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass Einsenkungsbereiche der leitenden Bereiche miteinander verbunden sind.
  3. Halbleiter-Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass der leitende Bereich des ersten Bereichs und der leitende Bereich des zweiten Bereichs durch Festkörperbonden miteinander verbunden sind und der isolierende Bereich des ersten Bereichs und der isolierende Bereich des zweiten Bereichs einander unter Einhaltung eines Zwischenraums (30, 40) zugewandt sind.
  4. Halbleiter-Bauteil nach Anspruch 3, dadurch gekennzeichnet, dass der isolierende Bereich, der den leitenden Bereich des ersten Bereichs umgibt, und der isolierende Bereich, der den leitenden Bereich des zweiten Bereichs umgibt, einander unter Einhaltung eines Zwischenraums (30, 40) zugewandt sind.
  5. Halbleiter-Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass der leitende Bereich des ersten Bereichs und der leitende Bereich des zweiten Bereichs durch Festkörperbonden miteinander verbunden sind und der isolierende Bereich des ersten Bereichs und der isolierende Bereich des zweiten Bereichs miteinander in Kontakt gebracht sind oder durch Festkörperbonden miteinander verbunden sind.
  6. Halbleiter-Bauteil nach Anspruch 5, dadurch gekennzeichnet, dass der isolierende Bereich, der den leitenden Bereich des ersten Bereichs umgibt, und der isolierende Bereich, der den leitenden Bereich des zweiten Bereichs umgibt, in Kontakt miteinander gebracht sind oder durch Festkörperbonden miteinander verbunden sind.
  7. Halbleiter-Bauteil nach Anspruch 4, dadurch gekennzeichnet, dass die leitenden Bereiche Stirnflächen von Durchgangslochleitern (5, 25, 35) sind und die isolierenden Bereiche Stirnflächen von Durchgangslochisolatoren (11, 21) sind, die die jeweiligen Durchgangslochleiter umgeben.
  8. Halbleiter-Bauteil nach Anspruch 6, dadurch gekennzeichnet, dass die leitenden Bereiche Stirnflächen von Durchgangslochleitern (5, 25, 35) sind und die isolierenden Bereiche Stirnflächen von Durchgangslochisolatoren (11, 21) sind, die die jeweiligen Durchgangslochleiter umgeben.
  9. Halbleiter-Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass das erste Substrat (1) und/oder das zweite Substrat (20) ein Halbleitersubstrat, ein anorganisches Substrat oder ein organisches Substrat sind.
  10. Herstellverfahren für ein Halbleiter-Bauteil, mit den folgenden Schritten: – Herstellen eines ersten Bereichs (100) mit einem ersten Substrat (1), einer leitenden Schicht (3) und einer Isolierschicht (7), die auf das erste Substrat auflaminiert sind, und mit einer Bondfläche, die chemisch-mechanisch poliert ist und an der ein leitender Bereich und ein isolierender Bereich freiliegen; – Herstellen eines zweiten Bereichs (200, 300) mit einem zweiten Substrat (20), einer leitenden Schicht und einer Isolierschicht, die auf das zweite Substrat auflaminiert sind, und einer Bondfläche, die chemisch-mechanisch poliert ist und an der mindestens ein leitender Bereich freiliegt; – selektives Ätzen des isolierenden Bereichs der Bondfläche des ersten und/oder des zweiten Bereichs, um dadurch die Oberfläche des isolierenden Bereichs in Bezug auf die Oberfläche des leitenden Bereichs abzusenken; und – Einwirken mit Druckschweißbelastungen auf den ersten und den zweiten Bereich zum Erzielen eines Festkörper-Bondvorgangs für die Bondfläche des ersten Bereichs mit der Bondfläche des zweiten Bereichs und zum Erzielen einer elektrischen Verbindung zwischen dem leitenden Bereich des ersten Bereichs und dem leitenden Bereich des zweiten Bereichs.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Oberfläche des isolierenden Bereichs durch reaktives Ionenätzen abgesenkt wird.
  12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass das Ätzen so ausgeführt wird, dass die Höhe eines Bodens eines Einsenkungsbereichs des leitenden Bereichs und die Höhe des isolierenden Bereichs ungefähr gleich werden.
  13. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass der leitende Bereich des ersten Bereichs und der leitende Bereich des zweiten Bereichs durch Festkörperbonden miteinander verbunden werden und der isolierende Bereich des ersten Bereichs und der isolierende Bereich des zweiten Bereichs einander unter Einhaltung eines Zwischenraums (30, 40) zugewandt angeordnet werden.
  14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass der isolierende Bereich, der den leitenden Bereich des ersten Bereichs umgibt, und der isolierende Bereich, der den leitenden Bereich des zweiten Bereichs umgibt, einander unter Einhaltung eines Zwischenraums (30, 40) zugewandt angeordnet werden.
  15. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass der leitende Bereich des ersten Bereichs und der leitende Bereich des zweiten Bereichs durch Festkörperbonden miteinander verbunden werden und der isolierende Bereich des ersten Bereichs und der isolierende Bereich des zweiten Bereichs miteinander in Kontakt gebracht werden oder durch Festkörperbonden miteinander verbunden werden.
  16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass der isolierende Bereich, der den leitenden Bereich des ersten Bereichs umgibt, und der isolierende Bereich, der den leitenden Bereich des zweiten Bereichs umgibt, in Kontakt miteinander gebracht werden oder durch Festkörperbonden miteinander verbunden werden.
  17. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die leitenden Bereiche Stirnflächen von Durchgangslochleitern (5, 25, 35) sind und die isolierenden Bereiche Stirnflächen von Durchgangslochisolatoren (11, 21) sind, die die jeweiligen Durchgangslochleiter umgeben.
  18. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass die leitenden Bereiche Stirnflächen von Durchgangslochleitern (5, 25, 35) sind und die isolierenden Bereiche Stirnflächen von Durchgangslochisolatoren (11, 21) sind, die die jeweiligen Durchgangslochleiter umgeben.
  19. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass das erste Substrat (1) und/oder das zweite Substrat (20) ein Halbleitersubstrat, ein anorganisches Substrat oder ein organisches Substrat sind.
DE10132024A 2000-07-05 2001-07-03 Halbleiter-Bauteil und Verfahren zu dessen Herstellung Expired - Lifetime DE10132024B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000203871A JP3440057B2 (ja) 2000-07-05 2000-07-05 半導体装置およびその製造方法
JP203871/00 2000-07-05

Publications (2)

Publication Number Publication Date
DE10132024A1 DE10132024A1 (de) 2002-01-24
DE10132024B4 true DE10132024B4 (de) 2007-02-08

Family

ID=18701224

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10132024A Expired - Lifetime DE10132024B4 (de) 2000-07-05 2001-07-03 Halbleiter-Bauteil und Verfahren zu dessen Herstellung

Country Status (5)

Country Link
US (2) US7078811B2 (de)
JP (1) JP3440057B2 (de)
KR (1) KR100438163B1 (de)
DE (1) DE10132024B4 (de)
TW (1) TW495958B (de)

Families Citing this family (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
JP2002353424A (ja) * 2001-03-23 2002-12-06 Seiko Epson Corp 基板装置の製造方法及び基板装置、電気光学装置の製造方法及び電気光学装置、並びに電子機器
US6793759B2 (en) 2001-10-09 2004-09-21 Dow Corning Corporation Method for creating adhesion during fabrication of electronic devices
US6596640B1 (en) 2002-06-21 2003-07-22 Intel Corporation Method of forming a raised contact for a substrate
US20040124538A1 (en) * 2002-12-31 2004-07-01 Rafael Reif Multi-layer integrated semiconductor structure
WO2004061961A1 (en) * 2002-12-31 2004-07-22 Massachusetts Institute Of Technology Multi-layer integrated semiconductor structure having an electrical shielding portion
US7064055B2 (en) * 2002-12-31 2006-06-20 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure having a seamless bonding interface
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
FR2856844B1 (fr) * 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
US20050218394A1 (en) * 2004-03-31 2005-10-06 Gunther Schmid Micro electronic component
US7602069B2 (en) 2004-03-31 2009-10-13 Universität Duisburg-Essen Micro electronic component with electrically accessible metallic clusters
US7485968B2 (en) * 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US8241995B2 (en) 2006-09-18 2012-08-14 International Business Machines Corporation Bonding of substrates including metal-dielectric patterns with metal raised above dielectric
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
FR2910706B1 (fr) * 2006-12-21 2009-03-20 Commissariat Energie Atomique Element d'interconnexion a base de nanotubes de carbone
FR2913145B1 (fr) * 2007-02-22 2009-05-15 Stmicroelectronics Crolles Sas Assemblage de deux parties de circuit electronique integre
US8198716B2 (en) * 2007-03-26 2012-06-12 Intel Corporation Die backside wire bond technology for single or stacked die package
US8134235B2 (en) 2007-04-23 2012-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional semiconductor device
US8044497B2 (en) * 2007-09-10 2011-10-25 Intel Corporation Stacked die package
US8350382B2 (en) * 2007-09-21 2013-01-08 Infineon Technologies Ag Semiconductor device including electronic component coupled to a backside of a chip
US7829994B2 (en) * 2007-09-24 2010-11-09 Sixis, Inc. Semiconductor substrate elastomeric stack
US8053900B2 (en) * 2008-10-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias (TSVs) electrically connected to a bond pad design with reduced dishing effect
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
JP5272922B2 (ja) * 2009-06-24 2013-08-28 日本電気株式会社 半導体装置及びその製造方法
FI123860B (fi) * 2010-05-18 2013-11-29 Corelase Oy Menetelmä substraattien tiivistämiseksi ja kontaktoimiseksi laservalon avulla ja elektroniikkamoduli
JP2012033894A (ja) 2010-06-30 2012-02-16 Canon Inc 固体撮像装置
JP6342033B2 (ja) * 2010-06-30 2018-06-13 キヤノン株式会社 固体撮像装置
TWI422009B (zh) * 2010-07-08 2014-01-01 Nat Univ Tsing Hua 多晶片堆疊結構
JP5517800B2 (ja) 2010-07-09 2014-06-11 キヤノン株式会社 固体撮像装置用の部材および固体撮像装置の製造方法
KR102378636B1 (ko) 2011-05-24 2022-03-25 소니그룹주식회사 반도체 장치
JP6291822B2 (ja) * 2012-12-25 2018-03-14 株式会社ニコン 基板および基板接合方法
JP2015023235A (ja) * 2013-07-23 2015-02-02 株式会社東芝 半導体装置及びその製造方法
WO2015040784A1 (ja) * 2013-09-17 2015-03-26 パナソニックIpマネジメント株式会社 半導体装置及びその製造方法
JP2015115446A (ja) 2013-12-11 2015-06-22 株式会社東芝 半導体装置の製造方法
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
TWI517343B (zh) * 2014-03-25 2016-01-11 恆勁科技股份有限公司 覆晶堆疊封裝結構及其製作方法
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
JP6165127B2 (ja) 2014-12-22 2017-07-19 三菱重工工作機械株式会社 半導体装置及び半導体装置の製造方法
CN104979226B (zh) * 2015-06-24 2018-09-07 武汉新芯集成电路制造有限公司 一种铜的混合键合方法
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
JP6865544B2 (ja) * 2016-07-27 2021-04-28 日本放送協会 空間光変調器および空間光変調器の製造方法
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
KR102320673B1 (ko) 2016-12-28 2021-11-01 인벤사스 본딩 테크놀로지스 인코포레이티드 적층된 기판의 처리
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
JP2020503692A (ja) 2016-12-29 2020-01-30 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 集積された受動部品を有する接合構造物
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
US10522499B2 (en) 2017-02-09 2019-12-31 Invensas Bonding Technologies, Inc. Bonded structures
WO2018169968A1 (en) 2017-03-16 2018-09-20 Invensas Corporation Direct-bonded led arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
US10784191B2 (en) 2017-03-31 2020-09-22 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11256004B2 (en) 2018-03-20 2022-02-22 Invensas Bonding Technologies, Inc. Direct-bonded lamination for improved image clarity in optical devices
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
JP7258494B2 (ja) 2018-04-26 2023-04-17 株式会社Maruwa 複合基板、及び、複合基板の製造方法
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
EP3807927A4 (de) 2018-06-13 2022-02-23 Invensas Bonding Technologies, Inc. Tsv als pad
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
CN109119426B (zh) * 2018-09-28 2024-04-16 长江存储科技有限责任公司 3d存储器件
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
CN109390305B (zh) * 2018-10-22 2021-05-11 长江存储科技有限责任公司 一种键合晶圆及其制备方法
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
CN113330557A (zh) 2019-01-14 2021-08-31 伊文萨思粘合技术公司 键合结构
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11355404B2 (en) * 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US11315871B2 (en) 2019-06-13 2022-04-26 Nanya Technology Corporation Integrated circuit device with bonding structure and method of forming the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
CN111226311B (zh) 2020-01-07 2021-01-29 长江存储科技有限责任公司 金属-电介质键合方法和结构
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
WO2021236361A1 (en) 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
KR20220014759A (ko) 2020-07-29 2022-02-07 삼성전자주식회사 본딩 신뢰성을 향상시킬 수 있는 반도체 패키지
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11990448B2 (en) 2020-09-18 2024-05-21 Intel Corporation Direct bonding in microelectronic assemblies
US20220093492A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Direct bonding in microelectronic assemblies
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
JP2022096892A (ja) * 2020-12-18 2022-06-30 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法、及び電子機器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612083A (en) * 1984-07-20 1986-09-16 Nec Corporation Process of fabricating three-dimensional semiconductor device
WO1989003122A1 (en) * 1987-09-24 1989-04-06 Santa Barbara Research Center Oxide removal from metallic contact bumps formed on semiconductor devices to improve hybridization cold-welds
US4939568A (en) * 1986-03-20 1990-07-03 Fujitsu Limited Three-dimensional integrated circuit and manufacturing method thereof
EP0700088A2 (de) * 1994-08-29 1996-03-06 Matsushita Electric Industrial Co., Ltd. Halbleiteranordnung mit zwei Halbleitersubstrate
US6080640A (en) * 1997-07-11 2000-06-27 Advanced Micro Devices, Inc. Metal attachment method and structure for attaching substrates at low temperatures

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4314913C1 (de) * 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kontaktstrukturierung für vertikale Kontaktierung mit weiteren Halbleiterbauelementen
WO1995022840A1 (de) * 1994-02-16 1995-08-24 Siemens Aktiengesellschaft Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
JP3512225B2 (ja) * 1994-02-28 2004-03-29 株式会社日立製作所 多層配線基板の製造方法
US5756395A (en) * 1995-08-18 1998-05-26 Lsi Logic Corporation Process for forming metal interconnect structures for use with integrated circuit devices to form integrated circuit structures
JPH1083980A (ja) * 1996-09-06 1998-03-31 Hitachi Ltd 半導体装置の製造方法
JPH10223636A (ja) * 1997-02-12 1998-08-21 Nec Yamagata Ltd 半導体集積回路装置の製造方法
US5786238A (en) * 1997-02-13 1998-07-28 Generyal Dynamics Information Systems, Inc. Laminated multilayer substrates
US5985748A (en) * 1997-12-01 1999-11-16 Motorola, Inc. Method of making a semiconductor device using chemical-mechanical polishing having a combination-step process
JPH11284066A (ja) 1998-03-26 1999-10-15 Ricoh Co Ltd 半導体装置およびその製造方法
US6255217B1 (en) * 1999-01-04 2001-07-03 International Business Machines Corporation Plasma treatment to enhance inorganic dielectric adhesion to copper
JP3532788B2 (ja) * 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US6251772B1 (en) * 1999-04-29 2001-06-26 Advanced Micro Devicees, Inc. Dielectric adhesion enhancement in damascene process for semiconductors
US6171949B1 (en) * 1999-06-09 2001-01-09 Advanced Micro Devices, Inc. Low energy passivation of conductive material in damascene process for semiconductors
US6281576B1 (en) * 1999-06-16 2001-08-28 International Business Machines Corporation Method of fabricating structure for chip micro-joining
DE10011886A1 (de) * 2000-03-07 2001-09-20 Infineon Technologies Ag Verfahren zur Herstellung einer Leiterstruktur für einen integrierten Schaltkreis

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612083A (en) * 1984-07-20 1986-09-16 Nec Corporation Process of fabricating three-dimensional semiconductor device
US4939568A (en) * 1986-03-20 1990-07-03 Fujitsu Limited Three-dimensional integrated circuit and manufacturing method thereof
WO1989003122A1 (en) * 1987-09-24 1989-04-06 Santa Barbara Research Center Oxide removal from metallic contact bumps formed on semiconductor devices to improve hybridization cold-welds
EP0700088A2 (de) * 1994-08-29 1996-03-06 Matsushita Electric Industrial Co., Ltd. Halbleiteranordnung mit zwei Halbleitersubstrate
US6080640A (en) * 1997-07-11 2000-06-27 Advanced Micro Devices, Inc. Metal attachment method and structure for attaching substrates at low temperatures

Also Published As

Publication number Publication date
TW495958B (en) 2002-07-21
KR100438163B1 (ko) 2004-07-01
US20020003307A1 (en) 2002-01-10
JP2002026123A (ja) 2002-01-25
US20050170626A1 (en) 2005-08-04
JP3440057B2 (ja) 2003-08-25
US7217631B2 (en) 2007-05-15
US7078811B2 (en) 2006-07-18
KR20020004874A (ko) 2002-01-16
DE10132024A1 (de) 2002-01-24

Similar Documents

Publication Publication Date Title
DE10132024B4 (de) Halbleiter-Bauteil und Verfahren zu dessen Herstellung
DE102016100270B4 (de) Bondstrukturen und verfahren zu ihrer herstellung
DE112010000142B4 (de) Kostenoptimiertes Verfahren zum Bilden von hoch dichten passiven Kondensatoren zum Ersetzen diskreter Kondensatoren unter Verwendung eines kostenoptimierten modularen 3D-Wafer-Wafer-Integrationsschemas
EP1171912B1 (de) Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung
EP0698288B1 (de) Herstellungsverfahren für vertikal kontaktierte halbleiterbauelemente
DE102012104270B4 (de) Halbleiterkomponente, Halbleiterkomponentenanordnung und Verfahren zum Herstellen einer Halbleiterkomponente
DE102008033395B3 (de) Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
DE102011088581B4 (de) Verfahren zur Herstellung von Gehäuseverbindungen und damit hergestelltes Bauelement
WO2009013315A2 (de) Halbleitersubstrat mit durchkontaktierung und verfahren zu seiner herstellung
DE4317570A1 (de) Halbleiteranordnung und Verfahren zur Herstellung derselben
DE102004039906A1 (de) Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
WO2010081603A1 (de) Halbleiterschaltung mit durchkontaktierung und verfahren zur herstellung vertikal integrierter schaltungen
DE19757269B4 (de) Verfahren zur Herstellung eines Silicium-Auf-Isolator-Halbleitersubstrats
WO2013013964A1 (de) Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser
WO2012031845A1 (de) Verfahren zur herstellung eines halbleiterbauelementes mit einer durchkontaktierung und halbleiterbauelement mit durchkontaktierung
WO1995026568A1 (de) Halbleiterbauelement für vertikale integration und herstellungsverfahren
EP0745274B1 (de) Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
DE102010030759B4 (de) Halbleiterbauelement mit Metallisierungsstapel mit sehr kleinem ε (ULK) mit reduzierter Wechselwirkung zwischen Chip und Gehäuse
DE102009005458B4 (de) Halbleiterbauelement mit Durchkontaktierung und Verfahren zu dessen Herstellung
DE60035994T2 (de) Verfahren zur Herstellung eines dünnen selbsttragenden Halbleitervorrichtungsfilms und einer dreidimensionalen Halbleitervorrichtung
DE10225373A1 (de) Verfahren zum Kontaktieren und Gehäusen von integrierten Schaltungen
DE102004021261A1 (de) Halbleiterbauelement mit einem Hybrid-Metallisierungsschichtstapel für eine verbesserte mechanische Festigkeit während und nach dem Einbringen in ein Gehäuse
DE102011010362B4 (de) Halbleiterbauelement mit Durchkontaktierung und Herstellungsverfahren
DE102004060365A1 (de) Bauelement mit Halbleiterübergang und Verfahren zur Herstellung
WO2000065648A1 (de) Vertikal integrierbare schaltung und verfahren zu ihrer herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R071 Expiry of right