DE102012104270B4 - Halbleiterkomponente, Halbleiterkomponentenanordnung und Verfahren zum Herstellen einer Halbleiterkomponente - Google Patents
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
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- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
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- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05155—Nickel [Ni] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05184—Tungsten [W] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/05611—Tin [Sn] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05639—Silver [Ag] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/06102—Disposition the bonding areas being at different heights
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Abstract
Halbleiterkomponente, aufweisend:
• eine Halbleiterschicht (101), welche eine Vorderseite (101a) und eine Rückseite (101b) aufweist;
• mindestens ein elektronisches Element (102), welches zumindest teilweise in der Halbleiterschicht (101) ausgebildet ist;
• mindestens zwei Durchkontaktierungen (103), welche in der Halbleiterschicht (101) ausgebildet sind und sich von der Vorderseite (101a) zu der Rückseite (101b) der Halbleiterschicht (101) erstrecken;
• eine Vorderseiten-Metallisierungsschicht (104), welche über zumindest einem Teil der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist, um das mindestens eine elektronische Element (102) mit den Durchkontaktierungen (103) zu verbinden;
• eine Kappe (105), welche über der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist und mechanisch mit der Halbleiterschicht (101) verbunden ist, wobei die Kappe (105) als ein Vorderseiten-Träger der Halbleiterkomponente konfiguriert ist und wobei die Kappe (105) eine Vorderseite der Vorderseiten-Metallisierungsschicht (104) elektrisch isoliert;
• eine Rückseiten-Metallisierungsschicht (106), welche über zumindest einem Teil der Rückseite (101b) der Halbleiterschicht (101) angeordnet und elektrisch mit den mindestens zwei Durchkontaktierungen (103) verbunden ist;
• eine dielektrische Schicht (307), welche über Teilen der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist, wobei die Vorderseiten-Metallisierungsschicht (104) zwischen Abschnitten der dielektrischen Schicht (307) angeordnet ist; und
• wobei eine obere Fläche der Vorderseiten-Metallisierungsschicht (104) bezüglich der Vorderseite (101a) der Halbleiterschicht (101) auf einer niedrigeren Ebene wie eine obere Fläche der dielektrischen Schicht (307) angeordnet ist, wobei die Vorderseiten-Metallisierungsschicht (104) ferner aufweist,
• eine erste Umverdrahtungsleitung (341), die einen ersten Source/Drain-Bereich (302) des elektronischen Elements (102) mit der Durchkontaktierung (103) elektrisch verbindet, die mit einem ersten Abschnitt (362) der Rückseiten-Metallisierungsschicht (106) elektrisch verbunden ist, und
• eine zweite Umverdrahtungsleitung (341), die einen zweiten Source/Drain-Bereich (302) des elektronischen Elements (102) mit der Durchkontaktierung (103) elektrisch verbindet, die mit einem zweiten Abschnitt (363) der Rückseiten-Metallisierungsschicht (106) elektrisch verbunden ist, wobei die Rückseiten-Metallisierungsschicht (106) einen dritten Abschnitt (364) aufweist, der in Kontakt mit einem Implantationsbereich (361) ist, der in der Halbleiterschicht (101) ausgebildet ist,
wobei der erste und zweite Abschnitt (362, 363) und der dritte Abschnitt (364) der Rückseiten-Metallisierungsschicht (106) elektrisch voneinander isoliert sind und wobei die dielektrische Schicht (307) die erste Umverdrahtungsleitung (341) von der zweiten Umverdrahtungsleitung (341) elektrisch isoliert.
• eine Halbleiterschicht (101), welche eine Vorderseite (101a) und eine Rückseite (101b) aufweist;
• mindestens ein elektronisches Element (102), welches zumindest teilweise in der Halbleiterschicht (101) ausgebildet ist;
• mindestens zwei Durchkontaktierungen (103), welche in der Halbleiterschicht (101) ausgebildet sind und sich von der Vorderseite (101a) zu der Rückseite (101b) der Halbleiterschicht (101) erstrecken;
• eine Vorderseiten-Metallisierungsschicht (104), welche über zumindest einem Teil der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist, um das mindestens eine elektronische Element (102) mit den Durchkontaktierungen (103) zu verbinden;
• eine Kappe (105), welche über der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist und mechanisch mit der Halbleiterschicht (101) verbunden ist, wobei die Kappe (105) als ein Vorderseiten-Träger der Halbleiterkomponente konfiguriert ist und wobei die Kappe (105) eine Vorderseite der Vorderseiten-Metallisierungsschicht (104) elektrisch isoliert;
• eine Rückseiten-Metallisierungsschicht (106), welche über zumindest einem Teil der Rückseite (101b) der Halbleiterschicht (101) angeordnet und elektrisch mit den mindestens zwei Durchkontaktierungen (103) verbunden ist;
• eine dielektrische Schicht (307), welche über Teilen der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist, wobei die Vorderseiten-Metallisierungsschicht (104) zwischen Abschnitten der dielektrischen Schicht (307) angeordnet ist; und
• wobei eine obere Fläche der Vorderseiten-Metallisierungsschicht (104) bezüglich der Vorderseite (101a) der Halbleiterschicht (101) auf einer niedrigeren Ebene wie eine obere Fläche der dielektrischen Schicht (307) angeordnet ist, wobei die Vorderseiten-Metallisierungsschicht (104) ferner aufweist,
• eine erste Umverdrahtungsleitung (341), die einen ersten Source/Drain-Bereich (302) des elektronischen Elements (102) mit der Durchkontaktierung (103) elektrisch verbindet, die mit einem ersten Abschnitt (362) der Rückseiten-Metallisierungsschicht (106) elektrisch verbunden ist, und
• eine zweite Umverdrahtungsleitung (341), die einen zweiten Source/Drain-Bereich (302) des elektronischen Elements (102) mit der Durchkontaktierung (103) elektrisch verbindet, die mit einem zweiten Abschnitt (363) der Rückseiten-Metallisierungsschicht (106) elektrisch verbunden ist, wobei die Rückseiten-Metallisierungsschicht (106) einen dritten Abschnitt (364) aufweist, der in Kontakt mit einem Implantationsbereich (361) ist, der in der Halbleiterschicht (101) ausgebildet ist,
wobei der erste und zweite Abschnitt (362, 363) und der dritte Abschnitt (364) der Rückseiten-Metallisierungsschicht (106) elektrisch voneinander isoliert sind und wobei die dielektrische Schicht (307) die erste Umverdrahtungsleitung (341) von der zweiten Umverdrahtungsleitung (341) elektrisch isoliert.
Description
- Verschiedene Ausführungsformen betreffen allgemein eine Halbleiterkomponente, eine Halbleiterkomponentenanordnung und ein Verfahren zum Herstellen einer Halbleiterkomponente.
- Heutzutage werden Halbleiterkomponenten oder Chips üblicherweise hergestellt, indem Scheiben von Halbleitermaterial, die als Wafer bezeichnet werden, verwendet werden. Dünne Chips können nicht nur am vorderen Ende des Produktionsprozesses eine große Herausforderung darstellen, da infolge der abnehmenden Dicke die Wafer sehr empfindlich werden, leicht zerbrechen und sich wegen ihrer niedrigen Steifigkeit stark verbiegen. Darum sind Vorrichtungen und Verfahren wünschenswert, welche die sichere Handhabung von dünnen Halbleiterkomponenten oder Chips ermöglichen.
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DE 102 25 373 A1 beschreibt ein Verfahren zum Kontaktieren und Gehäusen von integrierten Schaltungen, wobei eine Vorrichtung, die ein in einem Trägermaterial integriertes Bauelement aufweist, gezeigt ist. Das Trägermaterial weist an der Oberseite eine Passivierungsschicht auf, die von Bondpads zum Anschließen des Bauelements und Öffnungen von Durchkontaktierungen unterbrochen ist. Zum Herstellen einer elektrischen Verbindung ist auf den Bereichen zwischen den Bondpads und den Durchkontaktierungen eine Metallschicht angeordnet. Unmittelbar auf dieser Metallschicht ist eine dielektrische Schicht angeordnet. -
DE 197 46 642 A1 zeigt ein Verfahren zur Herstellung einer metallisierten Schaltungsstruktur zur Verhinderung von Produktpiraterie und Produktmanipulation, ein durch das Verfahren hergestelltes Halbleiter-Bauelement sowie die Verwendung des Halbleiter-Bauelements in einer Chipkarte. -
DE 103 31 322 A1 zeigt ein Verfahren zum Herstellen eines elektronischen Bauelements, bei dem vertikale elektrische Durchkontaktierungen in einem Trägersubstrat ausgebildet werden, auf dessen Oberfläche Bauelementstrukturen befestigt sind, wobei die Bauelementstrukturen mit Kontaktflächen verbunden sind, die über den Durchkontaktierungen angeordnet sind. Die Bauelementstrukturen und die Kontaktflächen sind in Hohlräumen angeordnet, welche beim Direct-Wafer-Bonding des Trägersubstrats mit einer entsprechende Aushöhlungen aufweisenden Deckplatte gebildet werden. -
DE 103 46 581 A1 zeigt ein Verfahren zum Herstellen einer Halbleitervorrichtung, bei dem Oberflächen von hervorstehenden Abschnitten von Durchdringungselektroden einer Plattierung unterzogen werden. -
US 2009/0 315 154 A1 - Eine Halbleiterkomponente weist auf: eine Halbleiterschicht, welche eine Vorderseite und eine Rückseite aufweist; mindestens ein elektronisches Element, welches zumindest teilweise in der Halbleiterschicht ausgebildet ist; mindestens zwei Durchkontaktierungen, welche in der Halbleiterschicht ausgebildet sind und sich von der Vorderseite zu der Rückseite der Halbleiterschicht erstrecken; eine Vorderseiten-Metallisierungsschicht, welche über zumindest einem Teil der Vorderseite der Halbleiterschicht ausgebildet ist, um das mindestens eine elektronische Element mit der mindestens einen Durchkontaktierung zu verbinden; eine Kappe, die über der Vorderseite der Halbleiterschicht angeordnet ist und mechanisch mit der Halbleiterschicht verbunden ist, wobei die Kappe als ein Vorderseiten-Träger der Halbleiterkomponente konfiguriert ist und wobei die Kappe eine Vorderseite der Vorderseiten-Metallisierungsschicht elektrisch isoliert; eine Rückseiten-Metallisierungsschicht, welche über zumindest einem Teil der Rückseite der Halbleiterschicht angeordnet und elektrisch mit den mindestens zwei Durchkontaktierungen verbunden ist; und eine dielektrische Schicht, welche über Teilen der Vorderseite der Halbleiterschicht angeordnet ist, wobei die Vorderseiten-Metallisierungsschicht zwischen Abschnitten der dielektrischen Schicht angeordnet ist und wobei eine obere Fläche der Vorderseiten-Metallisierungsschicht bezüglich der Vorderseite der Halbleiterschicht auf einer niedrigeren Ebene wie eine obere Fläche der dielektrischen Schicht angeordnet ist. Die Vorderseiten-Metallisierungsschicht weist ferner auf: eine erste Umverdrahtungsleitung, die einen ersten Source/Drain-Bereich des elektronischen Elements mit der Durchkontaktierung elektrisch verbindet, die mit einem ersten Abschnitt der Rückseiten-Metallisierungsschicht elektrisch verbunden ist, und eine zweite Umverdrahtungsleitung, die einen zweiten Source/Drain-Bereich des elektronischen Elements mit der Durchkontaktierung elektrisch verbindet, die mit einem zweiten Abschnitt der Rückseiten-Metallisierungsschicht elektrisch verbunden ist. Die Rückseiten-Metallisierungsschicht weist einen dritten Abschnitt auf, der in Kontakt mit einem Implantationsbereich ist, der in der Halbleiterschicht ausgebildet ist. Der erste und zweite Abschnitt und der dritte Abschnitt der Rückseiten-Metallisierungsschicht sind elektrisch voneinander isoliert und die dielektrische Schicht isoliert die erste Umverdrahtungsleitung von der zweiten Umverdrahtungsleitung elektrisch.
- Bei verschiedenen Ausführungsformen kann die Halbleiterschicht eine Nutzschicht der Halbleiterkomponente sein.
- Bei verschiedenen Ausführungsformen kann die Halbleiterschicht Silizium aufweisen oder daraus hergestellt sein.
- Bei verschiedenen Ausführungsformen kann die Halbleiterschicht eine Schichtdicke in einem Bereich von ungefähr 1 µm bis zu ungefähr 70 µm aufweisen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 50 µm bei manchen Ausführungsformen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 30 µm bei manchen Ausführungsformen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 15 µm bei manchen Ausführungsformen. Alternativ können andere Werte der Dicke der Halbleiterschicht möglich sein.
- Bei verschiedenen Ausführungsformen kann die Kappe an der oberen Fläche der dielektrischen Schicht angebracht sein.
- Bei verschiedenen Ausführungsformen kann die Kappe eine Aussparung, bzw. Einbuchtung aufweisen und kann mechanisch mit der Halbleiterschicht durch einen oder mehr gratförmige Vorsprünge der Kappe, die an einer Kante oder Kanten der Aussparung angeordnet sind.
- Bei verschiedenen Ausführungsformen kann die Kappe ein elektrisch isolierendes Material aufweisen oder daraus hergestellt sein.
- Bei verschiedenen Ausführungsformen kann das elektrisch isolierende Material mindestens eines der folgenden aufweisen oder daraus hergestellt sein: Glas, ein Kunststoffmaterial oder Kunststofflaminat, eine Glasfaserepoxidharzverbindung, eine Teflonverbindung.
- Bei verschiedenen Ausführungsformen kann die Kappe eine Dicke in einem Bereich von ungefähr 50 µm bis zu ungefähr 1000 µm aufweisen.
- Bei verschiedenen Ausführungsformen kann die Kappe ein opakes Material aufweisen oder daraus hergestellt sein.
- Bei verschiedenen Ausführungsformen kann die Kappe ein elektrisch leitendes Material aufweisen oder daraus hergestellt sein.
- Bei verschiedenen Ausführungsformen kann das elektronische Element mindestens eines der folgenden aufweisen oder sein: ein Transistor, eine Diode, ein integrierter Schaltkreis.
- Eine Halbleiterkomponentenanordnung gemäß verschiedenen Ausführungsformen weist die im Vorhergehenden erläuterte Halbleiterkomponente und einen Leiterrahmen auf, der an der Kappe der Halbleiterkomponente angebracht ist.
- Eine Halbleiterkomponentenanordnung gemäß verschiedenen Ausführungsformen weist die im Vorhergehenden erläuterte Halbleiterkomponente und ein Kühlelement auf, welches an der Kappe des Halbleiterelements angebracht ist.
- Ein Verfahren zum Herstellen einer Halbleiterkomponente gemäß verschiedenen Ausführungsformen kann aufweisen: Bereitstellen einer Halbleiterschicht, welche eine Vorderseite und eine Rückseite aufweist, wobei die Halbleiterschicht mindestens ein elektronisches Element aufweist, welches zumindest teilweise in der Halbleiterschicht ausgebildet ist; Ausbilden mindesten zweier Durchkontaktierungen in der Halbleiterschicht, die sich von der Vorderseite zur Rückseite der Halbleiterschicht erstreckend; Ausbilden mindestens einer dielektrischen Schicht auf und über der Vorderseite der Halbleiterschicht; Strukturieren der mindestens einen dielektrischen Schicht, so dass diese Aussparungen aufweist; Ausbilden einer Vorderseiten-Metallisierungsschicht über zumindest einem Teil der Vorderseite der Halbleiterschicht, um das mindestens eine elektronische Element mit den Durchkontaktierungen zu verbinden, mittels Ablagerns elektrisch leitenden Materials in den Aussparungen der mindestens einen dielektrischen Schicht, wobei eine obere Fläche der Vorderseiten-Metallisierungsschicht bezüglich der Vorderseite der Halbleiterschicht auf einer niedrigeren Ebene als eine obere Fläche der mindestens einen dielektrischen Schicht angeordnet ist; Anordnen einer Kappe über der Vorderseite der Halbleiterschicht, so dass die Kappe mechanisch mit der Halbleiterschicht verbunden ist, wobei die Kappe als ein Vorderseiten-Träger der Halbleiterkomponente konfiguriert ist und wobei die Kappe eine Vorderseite der Vorderseiten-Metallisierungsschicht elektrisch isoliert; Ausbilden einer Rückseiten-Metallisierungsschicht über zumindest einem Teil der Rückseite der Halbleiterschicht, wobei die Rückseiten-Metallisierungsschicht elektrisch mit den Durchkontaktierungen verbunden ist. Die Vorderseiten-Metallisierungsschicht wird so ausgebildet, dass sie ferner aufweist: eine erste Umverdrahtungsleitung, die einen ersten Source/Drain-Bereich des elektronischen Elements mit der Durchkontaktierung elektrisch verbindet, die mit einem ersten Abschnitt der Rückseiten-Metallisierungsschicht elektrisch verbunden ist, und eine zweite Umverdrahtungsleitung, die einen zweiten Source/Drain-Bereich des elektronischen Elements mit der Durchkontaktierung elektrisch verbindet, die mit einem zweiten Abschnitt der Rückseiten-Metallisierungsschicht elektrisch verbunden ist. Die Rückseiten-Metallisierungsschicht wird ferner so ausgebildet, dass sie einen dritten Abschnitt aufweist, der in Kontakt mit einem Implantationsbereich ist, der in der Halbleiterschicht ausgebildet ist. Der erste und zweite Abschnitt und der dritte Abschnitt der Rückseiten-Metallisierungsschicht sind elektrisch voneinander isoliert und die dielektrische Schicht isoliert die erste Umverdrahtungsleitung von der zweiten Umverdrahtungsleitung elektrisch.
- Bei verschiedenen Ausführungsformen kann das Ausbilden mindestens einer der Durchkontaktierungen in der Halbleiterschicht aufweisen: Ausbilden mindestens eines sich von der Vorderseite zur Rückseite der Halbleiterschicht erstreckenden Lochs in der Halbleiterschicht; elektrisches Isolieren des mindestens einen Lochs gegenüber der Halbleiterschicht; Füllen des mindestens einen Lochs mit elektrisch leitendem Material.
- Bei verschiedenen Ausführungsformen kann das mindestens eine Loch durch Verwenden eines Ätzverfahrens ausgebildet werden.
- Bei verschiedenen Ausführungsformen kann das Ätzverfahren ein Trockenätzverfahren sein.
- Bei verschiedenen Ausführungsformen kann das Anordnen der Kappe über der Vorderseite der Halbleiterschicht das Bonden der Kappe an die strukturierte dielektrische Schicht aufweisen.
- Bei verschiedenen Ausführungsformen kann die Kappe durch anodisches Bonden, adhäsives Bonden oder Glasfritten gebondet werden.
- Bei verschiedenen Ausführungsformen kann das Bonden der Kappe zumindest unter niedrigen Vakuumbedingungen ausgeführt werden.
- Bei verschiedenen Ausführungsformen kann die Kappe eine Aussparung aufweisen, und das Anordnen der Kappe über der Vorderseite der Halbleiterschicht kann aufweisen das Anordnen der Kappe, so dass die Kappe mechanisch mit der Halbleiterschicht durch einen oder mehr an einer Kante oder Kanten der Aussparung angeordnete gratförmige Vorsprünge der Kappe verbunden ist.
- Bei verschiedenen Ausführungsformen kann das Bereitstellen der Halbleiterschicht aufweisen das Bereitstellen eines Wafers, welcher einen Trägerabschnitt und die über dem Trägerabschnitt angeordnete Halbleiterschicht aufweist, und nach dem Anordnen der Kappe und vor dem Ausbilden der Rückseiten-Metallisierungsschicht kann der Wafer gedünnt werden, um den Trägerabschnitt des Wafers zu entfernen und die Halbleiterschicht freizulegen.
- Bei verschiedenen Ausführungsformen kann die Halbleiterschicht, die nach dem Dünnen des Wafers erzielt ist, eine Dicke in einem Bereich von ungefähr 1 µm bis zu ungefähr 70 µm aufweisen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 50 µm bei manchen Ausführungsformen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 30 µm bei manchen Ausführungsformen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 15 µm bei manchen Ausführungsformen. Alternativ können andere Werte der Dicke der Halbleiterschicht nach dem Dünnen möglich sein.
- Bei verschiedenen Ausführungsformen kann ein Vereinzelungsverfahren nach dem Ausbilden der Rückseiten-Metallisierungsschicht ausgeführt werden.
- In den Zeichnungen bezeichnen gleiche Bezugszeichen grundsätzlich über verschiedene Darstellungen hinweg die gleichen Teile. Die Zeichnungen sind nicht notwendigerweise maßstabsgerecht, da der Schwerpunkt im Allgemeinen darauf liegt, das Prinzip der Erfindung zu verdeutlichen. In der nachfolgenden Beschreibung sind verschiedene Ausführungsformen der Erfindung mit Bezug auf die folgenden Zeichnungen beschrieben, wobei
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1 ein Beispiel einer Halbleiterkomponente zeigt; -
2 ein Beispiel eines Verfahrens zum Herstellen einer Halbleiterkomponente zeigt; -
3A bis3G verschiedene Verfahrensschritte bei einem Verfahren zum Herstellen einer Halbleiterkomponente gemäß einer Ausführungsform zeigt; -
4 ein Beispiel einer Halbleiterkomponente zeigt; -
5 ein Beispiel einer Halbleiterkomponente zeigt; -
6 ein Beispiel einer Halbleiterkomponente zeigt; -
7 ein Beispiel einer Halbleiterkomponente zeigt; -
8 ein Beispiel einer Halbleiterkomponentenanordnung zeigt; -
9 ein Beispiel einer Halbleiterkomponentenanordnung zeigt; -
10 ein Beispiel eines Verfahrens zum Herstellen einer Halbleiterkomponente zeigt. - Die folgende detaillierte Beschreibung nimmt Bezug auf die beigefügten Zeichnungen die spezifische Details und Ausführungsformen, in welchen die Erfindung ausgeführt werden kann, veranschaulichen. Diese Ausführungsformen sind mit hinreichender Genauigkeit beschrieben, um es dem Fachmann zu ermöglichen, die Erfindung auszuführen. Andere Ausführungsformen können verwendet werden und strukturelle, logische und elektrische Veränderungen können vorgenommen werden, ohne von dem Anwendungsbereich der Erfindung abzuweichen. Die verschiedenen Ausführungsformen schließen einander nicht aus, da manche Ausführungsformen mit einer oder mehr anderen Ausführungsformen kombiniert werden können um neue Ausführungsformen zu bilden.
- Verschiedene Ausführungsformen sind für Vorrichtungen bereitgestellt, und verschiedene Ausführungsformen sind für Verfahren bereitgestellt. Es ist zu verstehen, dass grundlegende Eigenschaften der Vorrichtungen ebenso für die Verfahren gelten, und umgekehrt. Darum wird der Kürze halber auf das Wiederholen der Beschreibung solcher Eigenschaften verzichtet.
- Die Begriffe „verbinden“ oder „Verbindung“, die hierin verwendet werden, sollen ein direktes Verbinden oder eine direkte Verbindung ebenso aufweisen wie ein indirektes Verbinden, bzw. eine indirekte Verbindung.
- Der Begriff „angeordnet über“, welcher hierin verwendet wird, soll Anordnungen beschreiben, bei denen ein erstes Element oder eine Schicht auf einem zweiten Element oder einer Schicht ohne weitere dazwischen angeordnete Elemente oder Schichten angeordnet ist, ebenso wie Anordnungen, bei denen ein erstes Element oder eine Schicht über einem zweiten Element oder einer Schicht angeordnet ist, mit einem oder mehr zusätzlichen Elementen oder Schichten, die zwischen dem ersten Element oder Schicht und dem zweiten Element oder Schicht angeordnet sind.
- Heutzutage werden Halbleiterkomponenten oder Chips üblicherweise hergestellt, indem Scheiben von Halbleitermaterial, die als Wafer bezeichnet werden, verwendet werden. Dünne Chips können nicht nur am vorderen Ende des Produktionsprozesses eine große Herausforderung darstellen, da infolge der abnehmenden Dicke die Wafer sehr empfindlich werden, leicht zerbrechen und sich wegen ihrer niedrigen Steifigkeit stark verbiegen.
- Ein weiterer kritischer Schritt kann der Zusammenbau am hinteren Ende (z.B. des Produktionsprozesses) sein, wenn nach dem Vereinzeln der Chips (bzw. Englisch „Dies“, das Vereinzeln wird entsprechend auch als „Dicing“ bezeichnet) der dünne Halbleiter möglicherweise von einem Dicing-Träger aufgesammelt, an einem Leiterrahmen angebracht und mit dem Leiterrahmen verbunden werden muss, bevor elektrische Verbindungen zu dem Chip und eine Einkapselung, z.B. durch Umformen, verwirklicht werden können. Die mechanischen Kräfte, die während des Aufsammelns der Chips und des Verbindens der Chips auftreten, können eine hohe Belastung darstellen für solche dünnen Chips, die in Zukunft - in Abhängigkeit von beispielsweise der Sperrspannung - möglicherweise Dicken bis hinunter zu wenigen µm aufweisen können, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 50 µm. Für solche dünnen Halbleiter wäre eine Beschädigung der Chiprückseite in Verbindung mit elektrischem Versagen, möglicherweise nicht vor dem praktischen Einsatz, mit heutigen Strukturen, Verfahren und Technologien wahrscheinlich nicht zu vermeiden.
- Am vorderen Ende gibt es inzwischen geeignete Trägertechnologien wie beispielsweise Folienträger, Glasträger, Kleberstapel usw., welche technologisch hinreichend ausgereift sind und in der Produktion verwendet werden. Diese Trägersysteme können sich bezüglich ihrer Temperaturbeständigkeit und der Verwendung von Vakuum und/oder nassen chemischen Prozessen unterscheiden, und sie können verschiedene Grenzen bzw. Grenzwerte aufweisen. In der praktischen Umsetzung kann man im Herstellungsprozess üblicherweise eine Kombination von geeigneter Trägertechnologie in Verbindung mit Umgehungs- oder Vermeidungsstrategien antreffen, so dass dieser Aspekt in der vorliegenden Anmeldung nicht weiter beachtet wird.
- Für sehr dünne Wafer kann das Sägen des Wafers eine zusätzliche hohe Belastung darstellen, da üblicherweise nur ein Teil der Sägespur weggeschnitten wird, wobei der zurückbleibende Teil durch den mechanischen Druck des Sägeblattes weggebrochen wird. Wenn die ursprüngliche Dicke des Wafers sehr klein ist (beispielsweise so klein wie die Dicke des Sägespurrestes, der üblicherweise weggebrochen wird) müssen die Sägeparameter möglicherweise angepasst werden, um ein Sägen zu ermöglichen. Beispielsweise muss möglicherweise die Zuführung erheblich reduziert werden oder alternative Vereinzelungsverfahren, wie beispielsweise Laserschneiden oder Plasmaätzen, müssen möglicherweise angewandt werden, was teilweise zu erheblich höheren Kosten führen kann.
- Während des Vereinzelns kann der Wafer üblicherweise auf einem Träger, üblicherweise einer haftenden Folie, angeordnet sein. Die Haftkraft der Folie sollte hoch genug sein, damit die einzelnen Chips sicher während des Vereinzelns und des Transports gehalten werden und nicht beispielsweise wegfliegen und das Sägeblatt oder andere Chips beschädigen können. Andererseits sollte die Haftkraft niedrig genug sein, damit während des tatsächlichen Zusammenbaus das Aufsammeln und Anordnen der Chips auf dem Leiterrahmen möglich ist, ohne die Chips zu beschädigen. Heutzutage werden für dünne Wafer hauptsächlich Haftmittel verwendet, welche eine hohe Haftkraft aufweisen (während der Vereinzelung und des Transports), die erheblich reduziert werden kann (kurz vor oder während des Chip-Verbindens), beispielsweise durch Belichtung mit UV-Licht. Es ist anzumerken, dass die verbleibende Haftkraft während des Chip-Verbindens möglicherweise nur eine bestimmte maximale Chipfläche zulässt, welche von der Chipdicke abhängen kann.
- Während des Chip-Verbindens können häufig kleine Fehler bzw. Defekte zwischen dem Chip und dem Leiterrahmen auftreten, welche beispielsweise zu mechanischer Zerstörung des Chips während eines nachfolgenden Drahtanschlussverfahrens führen. Die Toleranz bezüglich solcher Fehler kann auch mit abnehmender Chipdicke abnehmen.
- Wenn beispielsweise eutektisches Verbinden oder Diffusionslöten angewendet werden, müssen möglicherweise besonders geformte Stempel, welche ein sehr gleichförmiges Drücken ermöglichen, für die dünnsten Chips verwendet werden.
- Die Herausforderungen durch dünne Chips während des Zusammenbaus können erheblich sein und können beispielsweise Zusammenbauverfahren erfordern, welche komplexer und/oder teurer sind.
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1 zeigt ein Beispiel einer Halbleiterkomponente100 . - Die Halbleiterkomponente
100 kann eine Halbleiterschicht101 aufweisen. Die Halbleiterschicht101 kann eine Vorderseite101a und eine Rückseite101b aufweisen. Die Vorderseite101a und die Rückseite101b können, wie dargestellt, einander entgegengesetzte Seiten der Halbleiterschicht101 sein. - Die Halbleiterschicht
101 kann eine Nutzschicht der Halbleiterkomponente100 sein. Die Halbleiterschicht101 kann beispielsweise Teil eines dicken Wafers (nicht dargestellt, siehe z.B.3A) gewesen sein, welcher gedünnt worden sein kann (beispielsweise indem herkömmliche Verfahren wie Schleifen und/oder Polieren und/oder Ätzen und/oder chemisch-mechanisches Polieren (CMP), oder alternativ andere geeignete Verfahren verwendet werden) um eine dünne Halbleiter-Nutzschicht zu erhalten (z.B. Halbleiterschicht101 ). Gegenwärtig können typische Waferdicken (vor dem dünnen) beispielsweise in einem Bereich von ungefähr 500 µm bis zu ungefähr 1000 µm liegen, obwohl auch andere Dickenwerte möglich sein können. - Die Halbleiterschicht
101 kann beispielsweise eine Dicke in einem Bereich von ungefähr 1 µm bis zu ungefähr 70 µm aufweisen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 50 µm, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 30 µm, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 15 µm. Alternativ können andere Dickenwerte möglich sein. Der Wert der Schichtdicke kann beispielsweise angepasst sein an bestimmte Anforderungen oder Randbedingungen, welche von der Halbleiterkomponente100 erfüllt sein müssen, beispielsweise ein spezieller Wert einer Sperrspannung, der erzielt werden muss. Als Faustregel kann eine Schichtdicke von 1 µm pro 10 Volt Sperrspannung verlangt sein. Anders ausgedrückt kann jeder zusätzliche µm Schichtdicke die Sperrspannung um ungefähr 10 Volt erhöhen. - Die Halbleiterschicht
101 kann Silizium (Si) aufweisen oder daraus hergestellt sein. Die Halbleiterschicht101 kann andere geeignete Halbleitermaterialien, auch Verbund-Halbleitermaterialien, aufweisen oder daraus hergestellt sein. - Die Halbleiterkomponente
100 kann mindestens ein elektronisches Element102 aufweisen. Das elektronische Element102 kann zumindest teilweise in der Halbleiterschicht101 ausgebildet sein. In1 ist das elektronische Element102 vollständig in der Halbleiterschicht101 ausgebildet, Teile des elektronischen Elements102 können jedoch auch außerhalb der Halbleiterschicht101 angeordnet sein, beispielsweise in einer oder mehr Schichten, welche auf oder über und/oder einer oder mehr Schichten, welche unter der Halbleiterschicht101 angeordnet sind. Anders ausgedrückt können manche Teile oder Abschnitte des elektronischen Elements102 durch Abschnitte der Halbleiterschicht101 ausgebildet sein, wobei andere Teile oder Abschnitte des elektronischen Elements102 durch andere Schichten der Halbleiterkomponente100 ausgebildet sein können. Das elektronische Element102 kann hierin auch als nützliche Komponente bezeichnet werden. - Das elektronische Element
102 kann beispielsweise aufweisen einen oder gestaltet sein als ein (lateraler oder vertikaler) Transistor (beispielsweise als ein Feldeffekttransistor (FET) oder als ein Bipolartransistor (BJT, abgeleitet vom englischen Begriff „bipolar junction transistor“)) oder als eine Diode. Das elektronische Element102 kann aufweisen ein oder gestaltet sein als ein unterschiedliches Element. - Die Halbleiterkomponente
100 kann mehr als ein elektronisches Element aufweisen. Beispielsweise kann ein integrierter Schaltkreis (IC, abgeleitet vom englischen Begriff „integrated circuit“), welcher beispielsweise eine Mehrzahl von elektronischen Elementen (wie beispielsweise Transistoren und/oder Dioden und/oder andere elektronische Elemente) aufweist, zumindest teilweise in der Halbleiterschicht101 ausgebildet sein. Beispielsweise kann in dem Fall, dass ein integrierter Schaltkreis (IC) bereitgestellt ist, die Halbleiterkomponente100 auch als Chip (im Englischen „die“ oder „chip“) bezeichnet werden. - Die Halbleiterkomponente
100 kann mindestens eine Durchkontaktierung103 aufweisen, welche in der Halbleiterschicht101 ausgebildet ist. Die mindestens eine Durchkontaktierung103 kann sich von der Vorderseite101a zu der Rückseite101b der Halbleiterschicht101 erstrecken. Die Durchkontaktierung103 kann auch als Kontaktloch bezeichnet werden, oder als Silizium-Durchkontaktierung (TSV, abgeleitet vom englischen Begriff „through silicon via“) in dem Fall einer Halbleiterschicht101 , welche Silizium aufweist oder aus Silizium hergestellt ist. - In
1 ist nur eine Durchkontaktierung103 dargestellt, es kann jedoch eine Mehrzahl von Durchkontaktierungen in der Halbleiterschicht101 ausgebildet sein. - Die mindestens eine Durchkontaktierung kann beispielsweise ausgebildet worden sein durch Ausbilden mindestens eines Lochs in der Halbleiterschicht
101 , elektrisches Isolieren des mindestens einen Lochs von dem Halbleitermaterial der Halbleiterschicht101 und durch Füllen des mindestens einen Lochs mit elektrisch leitfähigem Material. - Das mindestens eine Loch kann in der Halbleiterschicht
101 unter Verwendung eines Ätzverfahrens ausgebildet worden sein. Gemäß einer Ausführungsform kann das Ätzverfahren ein Trockenätzverfahren sein. - Das elektrische Isolieren des mindestens einen Lochs von dem Halbleitermaterial der Halbleiterschicht
101 kann beispielsweise durch Ausbilden (z.B. Ablagern oder thermisch Wachsen) einer oder mehrerer elektrisch isolierender Schichten an den Seitenwänden des mindestens einen Lochs erfolgen. - Es kann auch möglich sein, dass eine oder mehr der Durchkontaktierungen
103 dasselbe elektrische Potenzial wie das Substrat oder die Halbleiterschicht101 aufweist oder aufweisen. In diesem Fall kann/können die eine oder mehr isolierende/n Schicht/en entbehrlich sein. - Abhängig beispielsweise von dem nachfolgenden Füllverfahren der Durchkontaktierung
103 können eine oder mehr Sperrschichten ausgebildet sein, beispielsweise um eine Verunreinigung des Halbleitermaterials der Halbleiterschicht101 durch das Füllmaterial zu verhindern. Es kann/können die eine oder mehr Sperrschicht/en aus einem oder mehr Nitridmaterialien bestehen oder diese aufweisen, beispielsweise Si3N4 (auch als nicht-stöchiometrische Verbindung), TiN, TaN oder andere geeignete Materialien. Es kann/können die Sperrschicht/en über den Seitenwänden von dem mindestens einen Loch, beispielsweise auf der/den einen oder mehr isolierenden Schicht/en (falls vorhanden) ausgebildet sein. - Das elektrisch leitende Material, welches zum Füllen des mindestens einen Lochs verwendet wird, kann ein leitendes Halbleitermaterial und/oder ein Metall und/oder eine Metall-Halbleiterverbindung und/oder Kohle aufweisen oder sein, beispielsweise Silizium, Aluminium, Kupfer, Wolfram, Titan, Tantal, TiSi, TaSi, CoSi. Eine Sperrschicht kann zwischen Füllmaterial und Halbleitermaterial oder zwischen Füllmaterial und isolierendem Material (in dem Fall, dass mindestens ein Loch von dem Halbleitermaterial der Halbleiterschicht
101 elektrisch isoliert ist) ausgebildet sein. - Die mindestens eine Durchkontaktierung
103 kann unter Verwendung anderer geeigneter Verfahren ausgebildet worden sein. - Die Halbleiterkomponente
100 kann darüber hinaus eine Vorderseiten-Metallisierungsschicht104 aufweisen, welche über zumindest einem Teil der Vorderseite101a der Halbleiterschicht angeordnet ist, um das mindestens eine elektronische Element102 mit der mindestens einen Durchkontaktierung103 elektrisch zu verbinden. Die Vorderseiten-Metallisierungsschicht104 kann elektrisch verbunden sein mit dem mindestens einen elektronischen Element102 (z.B. mit einer Verbindung oder einem Anschlussbereich des elektronischen Elements102 ) und mit der mindestens einen Durchkontaktierung103 . - Die Vorderseiten-Metallisierungsschicht
104 kann eine oder mehrere leitende Leitungen oder Spuren aufweisen, welche auch als Umverdrahtungsleitungen bezeichnet werden. Nur eine Umverdrahtungsleitung141 , welche mit dem elektronischen Element102 und der Durchkontaktierung103 verbunden ist, ist in1 dargestellt, zusätzliche Umverdrahtungsleitungen können jedoch bereitgestellt sein, welche beispielsweise einerseits mit dem elektronischen Element102 (z.B. mit einer oder mehr Verbindungen oder Anschlussbereichen des elektronischen Elements102 ) und andererseits mit zusätzlichen Durchkontaktierungen verbunden sein können. Folglich können eine oder mehr Verbindungen oder Anschlussbereiche eines elektronischen Elements mit einer oder mehr Wiederverteilungsspur/en einer Vorderseiten-Metallisierungsschicht elektrisch verbunden sein. Die eine oder mehr Umverdrahtungsleitungen können jeweils mit Durchkontaktierungen verbunden sein, welche von der Vorderseite zur Rückseite der Halbleiterschicht führen. - Die Vorderseiten-Metallisierungsschicht
104 kann ein geeignetes Metallisierungsmaterial aufweisen oder daraus hergestellt sein, beispielsweise ein geeigneter Leiter, z.B. Silizium (Si), beispielsweise polykristallines Silizium oder amorphes Silizium, Aluminium (A1 ), Kupfer (Cu), Kohle (bzw. Kohlenstoff, C) oder eine Legierung und/oder einen Schichtstapel, welcher eine oder mehr der vorgenannten Materialien aufweist. Alternativ oder zusätzlich kann die Vorderseiten-Metallisierungsschicht104 andere geeignete Metallisierungsmaterialien aufweisen oder daraus hergestellt sein, z.B. andere geeignete Metalle oder Metalllegierungen. - Die Halbleiterkomponente
100 kann eine Kappe105 aufweisen. Die Kappe105 kann über der Vorderseite101a der Halbleiterschicht101 angeordnet sein und kann mechanisch mit der Halbleiterschicht101 verbunden sein, beispielsweise durch eine oder mehrere Schichten, welche zwischen der Kappe105 und der Halbleiterschicht101 angeordnet sind. - Die Kappe
105 kann als ein Vorderseitenträger der Halbleiterkomponente100 ausgebildet sein. Das bedeutet, dass die Kappe105 so ausgebildet sein kann, dass sie als Träger für das Handhaben der Halbleiterkomponente100 während eines Herstellungsprozesses dienen kann. - Die Kappe
105 kann eine obere Fläche105a und eine der oberen Fläche105a entgegengesetzte untere Fläche105b aufweisen. Die untere Fläche105b kann der Halbleiterschicht101 wie dargestellt zugewandt sein. - Die Kappe
105 kann mechanisch mit der Halbleiterschicht101 verbunden sein und kann als vor-Ort-Träger während des Verarbeitens der Halbleiterkomponente100 dienen, und darüber hinaus als ein Gehäuse (oder zumindest als Teil eines Gehäuses) der bearbeiteten Halbleiterkomponente100 dienen. Folglich kann die Kappe105 während der Herstellung der Halbleiterkomponente100 angebracht werden und kann als ein Träger verendet werden, um die Halbleiterkomponente100 während des Herstellungsprozesses zu handhaben, und die Kappe105 kann in der vollständig verarbeiteten Komponente verbleiben und als ein Gehäuse (oder als Teil eines Gehäuses) für die Komponente dienen. - Die Kappe
105 kann eine Dicke in einem Bereich von ungefähr 50 µm bis zu ungefähr 1000 µm aufweisen, beispielsweise in einem Bereich von ungefähr 100 µm bis zu ungefähr 500 µm gemäß manchen Ausführungsformen. Die Dicke der Kappe105 kann beispielsweise an die Dicke der Nutzschicht (z.B. der Halbleiterschicht101 ) angepasst sein und kann andere Werte annehmen. - Die Kappe
105 kann als opake Kappe ausgeführt sein. Anders ausgedrückt kann die Kappe105 ein opakes Material aufweisen oder daraus hergestellt sein. Auf diese Weise kann das Halbleitermaterial der Halbleiterschicht101 unterhalb der Kappe105 beispielsweise während des späteren Betriebs von Licht abgeschirmt sein. - Die Halbleiterkomponente
100 kann mindestens eine dielektrische Schicht107 aufweisen, welche über der Vorderseite101a der Halbleiterschicht101 und zwischen der Halbleiterschicht101 und der Kappe105 angeordnet ist. In1 ist nur eine dielektrische Schicht107 dargestellt, allerdings können mehr als eine dielektrische Schicht geschichtet sein. Zusätzlich können eine oder mehr Sperrschichten (beispielsweise gegen Natrium- (Na-) Ionen zwischen der Halbleiterschicht101 und der Kappe105 bereitgestellt sein. Beispielsweise kann eine Sperrschicht direkt unterhalb der obersten dielektrischen Schicht angeordnet sein, oder alternativ tiefer in dem Leitungsführungsstapel. Es kann/können die eine oder mehr Sperrschicht/en beispielsweise eine Siliziumnitridschicht (Si3N4) sein. - Kontaktlöcher
108 der mindestens einen dielektrischen Schicht107 können ausgebildet und mit elektrisch leitendem Material gefüllt sein, wie beispielsweise Polysilizium oder Metall, um die Vorderseiten-Metallisierungsschicht104 elektrisch mit dem elektrischen Element102 und der Durchkontaktierung103 wie dargestellt zu verbinden. Beispielsweise kann ein Kontaktloch108 über dem elektronischen Element102 angeordnet und in Kontakt mit dem elektronischen Element102 und der Vorderseiten-Metallisierungsschicht104 sein, und ein weiteres Kontaktloch108 kann über der Durchkontaktierung103 angeordnet und in Kontakt mit der Durchkontaktierung103 und der vorderseiten-Metallisierungsschicht104 sein. - In
1 sind zwei Kontaktlöcher108 als ein Beispiel dargestellt, allerdings können zusätzliche Kontaktlöcher108 bereitgestellt sein. - Die Kontaktlöcher
108 können beispielsweise durch Verwenden eines Ätzprozesses ausgebildet werden, um Löcher in die mindestens eine dielektrische Schicht107 zu ätzen und nachfolgend die Löcher mit elektrisch leitendem Material wie beispielsweise Polysilizium oder Metall zu füllen. - Die Vorderseiten-Metallisierungsschicht
104 kann wie dargestellt elektrisch isoliert sein von der Halbleiterschicht101 durch die mindestens eine dielektrische Schicht107 . - Eine Sperrschicht kann zwischen der Metallisierungsschicht
104 und/oder dem leitenden Füllmaterial des Kontaktlochs und der halbleitenden Schicht und/oder der mindestens einen dielektrischen Schicht ausgebildet sein. Diese Sperrschicht kann beispielsweise aus einem oder mehr Nitridmaterial/ien bestehen oder diese aufweisen, beispielsweise Si3N4 (auch als nicht stöchiometrische Verbindung), TiN, TaN oder andere geeignete Materialien. - Die Kappe
105 kann verschiedene elektrisch isolierende Materialien aufweisen oder daraus bestehen, beispielsweise Glas, ein Kunststoffmaterial oder Kunststofflaminat bzw. Kunststoffschichtstoff, im Folgenden Kunststofflaminat genannt (beispielsweise gemäß einer Ausführungsform eine Faserverstärkung aufweisend). Beispielsweise können ähnliche oder gleiche Materialien wie bei der Herstellung von gedruckten Leiterplatten (PCB, abgeleitet vom englischen Begriff „printed circuit board“) verwendet werden, beispielsweise Glasfaserepoxidharzverbindungen oder Teflonverbindungen. - Alternativ kann die Kappe
105 ein elektrisch leitendes Material aufweisen oder daraus bestehen, beispielsweise Kupfer (Cu), Nickel (Ni), Aluminium (A1 ), Wolfram (W), Titan (Ti) oder ein Stapel und/oder eine Legierung, welche eines oder mehr der vorgenannten Materialien aufweist. Beispielsweise zum einfacheren Zusammenbau können diese leitenden Materialien mit anderen leitenden Materialien beschichtet sein, wie beispielsweise Silber (Ag), Gold (Au), Nickel (Ni), Zinn (Sn), um z.B. das Korrosionsverhalten oder das Benetzungsvermögen während des Lötverfahrens zu verbessern. Auch leitende schichtbare Materialien (d.h. Materialien, die sich zum Schichten eignen) wie beispielsweise Metallgewebe mit geeigneten Bindemitteln, können analog zu leitenden homogenen Kappen verwendet werden. - Die Kappe
105 kann an einer oberen Fläche107a der dielektrischen Schicht107 (oder von der obersten Schicht des dielektrischen Schichtstapel, wenn mehr als eine dielektrische Schicht107 vorhanden ist) wie dargestellt angebracht sein. Das heißt, dass die Kappe105 mit der Halbleiterschicht101 mittels der dielektrischen Schicht (oder Schichtstapel)107 mechanisch verbunden sein kann. - Die Kappe
105 kann mit der oberen Fläche107a der dielektrischen Schicht107 beispielsweise durch anodisches Bonden („Bonden“ stammt aus dem Englischen, auf Deutsch „Verbinden“) oder adhäsives Bonden verbunden sein. Beispielsweise kann im Fall einer Kappe, welche Glas aufweist oder daraus hergestellt ist, die Kappe auch durch eine Glasfritte an der dielektrischen Schicht107 angebracht sein. - Eine obere Fläche
104a der Vorderseiten-Metallisierungsschicht104 kann auf einer niedrigeren Ebene oder auf derselben Ebene als/wie die obere Fläche107a der dielektrischen Schicht107 angeordnet sein. Anders ausgedrückt kann bereitgestellt sein, dass die Vorderseiten-Metallisierungsschicht104 nicht höher ist als das umgebende dielektrische Material der dielektrischen Schicht (oder des Schichtstapels)107 . In1 ist dargestellt, dass die obere Fläche104a der Vorderseiten-Metallisierungsschicht104 auf einer niedrigeren Ebene als die obere Fläche107a der dielektrischen Schicht (oder des Schichtstapels)107 angeordnet ist, so dass ein Abstand (in1 durch den Doppelpfeil110 gekennzeichnet) zwischen der oberen Fläche104a der Vorderseiten-Metallisierungsschicht104 und der Kappe105 bereitgestellt ist. Eine Aussparung bzw. Einbuchtung111 kann wie dargestellt zwischen der Vorderseiten-Metallisierungsschicht104 und der Kappe105 angeordnet sein. - Die Halbleiterkomponente
100 kann darüber hinaus eine Rückseiten-Metallisierungsschicht106 aufweisen. Die Rückseiten-Metallisierungsschicht106 kann elektrisch verbunden sein mit der Durchkontaktierung103 . Die Rückseiten-Metallisierungsschicht106 kann dazu dienen, das mindestens eine elektronische Element102 elektrisch zu verbinden (z.B. um ein Verbindung oder einem Anschlussbereich des elektronischen Elements102 zu verbinden). - Die Rückseiten-Metallisierungsschicht
106 kann eine Zahl von Abschnitten aufweisen, welche elektrisch voneinander isoliert und elektrisch mit verschiedenen Durchkontaktierungen verbunden sein können. In1 ist ein einzelner Abschnitt162 dargestellt, welcher elektrisch mit der Durchkontaktierung verbunden103 verbunden ist, allerdings kann die Rückseiten-Metallisierungsschicht106 eine Mehrzahl von Abschnitten aufweisen, die elektrisch mit den jeweiligen von einer Mehrzahl von Durchkontaktierungen verbunden sein können. - Die Rückseiten-Metallisierungsschicht
106 kann ein geeignetes Metallisierungs-Material aufweisen oder daraus bestehen, wie beispielsweise ein geeignetes Metall, z.B. Aluminium (A1 ), Kupfer (Cu), Nickel (Ni), Titan (Ti), Wolfram (W), oder einen Stapel und/oder eine Legierung, welche/r eines oder mehr der vorgenannten Materialien aufweist. Beispielsweise zum einfacheren Zusammenbau können diese leitenden Materialien mit anderen leitenden Materialien beschichtet sein, wie beispielsweise Silber (Ag), Gold (Au), Nickel (Ni), Zinn (Sn), um z.B. das Korrosionsverhalten oder das Benetzungsvermögen während der Lötverfahren zu verbessern. Alternativ oder zusätzlich kann die Rückseiten-Metallisierungsschicht106 andere geeignete Metallisierungsmaterialien aufweisen oder daraus bestehen, z.B. andere geeignete Metalle oder Metalllegierungen. - Die Halbleiterkomponente
100 kann mindestens eine Passivierungsschicht109 aufweisen, welche über (z.B. direkt auf) zumindest einem Teil der Rückseite101b der Halbleiterschicht101 und zwischen der Rückseiten-Metallisierungsschicht106 und der Halbleiterschicht101 wie in1 dargestellt angeordnet ist. Die Passivierungsschicht109 kann dazu dienen, die Rückseiten-Metallisierungsschicht106 (oder Abschnitte der Rückseiten-Metallisierungsschicht106 ) elektrisch von der Halbleiterschicht101 zu isolieren. Die mindestens eine Durchkontaktierung103 kann sich durch die Passivierungsschicht109 erstrecken und kann wie dargestellt in Kontakt mit der Rückseiten-Metallisierungsschicht106 sein. - Die Rückseiten-Metallisierungsschicht
106 kann einen Abschnitt aufweisen, der elektrisch mit der Halbleiterschicht101 verbunden sein kann, um beispielsweise einen Substratkontakt bereitzustellen, anders ausgedrückt einen elektrischen Kontakt zur Halbleiterschicht101 (nicht dargestellt in1 , siehe z.B.3G) . Zu diesem Zweck kann dieser Abschnitt der Rückseiten-Metallisierungsschicht106 beispielsweise auf der Rückseite101b der Halbleiterschicht101 ausgebildet sein. - Die Halbleiterkomponente
100 kann auf einem Leiterrahmen (nicht dargestellt, siehe z.B.8 ) montiert sein. Zu diesem Zweck kann die obere Fläche105a der Kappe105 am Leiterrahmen angebracht sein, beispielsweise durch ein adhäsives Verfahren oder, nach dem Ablagern einer entsprechenden Metallisierung auf der oberen Fläche105a , durch Löten. - Die Halbleiterkomponente
100 kann auf einem Kühlelement oder Kühlkörper (nicht dargestellt, siehe z.B.9 ) montiert sein. Zu diesem Zweck kann die obere Fläche105a der Kappe105 am Kühlelement oder Kühlkörper angebracht sein, beispielsweise durch eine wärmeleitende Paste, welche zwischen der Kappe105 und dem Kühlelement oder Kühlkörper angebracht ist. -
2 zeigt ein Beispiel eines Verfahrens200 zum Herstellen einer Halbleiterkomponente. - In
202 kann eine Halbleiterschicht, welche eine Vorderseite und eine Rückseite aufweist, bereitgestellt werden, wobei die Halbleiterschicht mindestens ein elektronisches Element aufweist, welches zumindest teilweise in der Halbleiterschicht ausgebildet ist. - In
204 kann mindestens eine Durchkontaktierung, welche sich von der Vorderseite zur Rückseite der Halbleiterschicht erstreckt, in der Halbleiterschicht ausgebildet werden. - In
206 kann eine Vorderseiten-Metallisierungsschicht über zumindest einem Teil der Vorderseite der Halbleiterschicht ausgebildet werden, um das mindestens eine elektronische Element mit der mindestens einen Durchkontaktierung zu verbinden. - In
208 kann eine Kappe über der Vorderseite der Halbleiterschicht angeordnet werden, so dass die Kappe mechanisch mit der Halbleiterschicht verbunden ist, wobei die Kappe als ein Vorderseitenträger konfiguriert ist. - In
210 kann eine Rückseiten-Metallisierungsschicht über zumindest einem Teil der Rückseite der Halbleiterschicht ausgebildet werden, wobei die Rückseiten-Metallisierungsschicht elektrisch mit der mindestens einen Durchkontaktierung verbunden ist, beispielsweise um das mindestens eine elektronische Element elektrisch zu verbinden. - Ein Zusammenbauverfahren kann vorzugsweise entbehrlich gemacht oder zumindest erheblich vereinfacht werden. Ein Träger und ein entsprechendes Verfahren können bereitgestellt werden, welche es ermöglichen, Halbleiterwafer bis hinunter zu einer Dicke von wenigen Mikrometern (µm) zu verarbeiten, beispielsweise Waferdicken in einem Bereich von ungefähr 1 µm bis zu ungefähr 70 µm, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 50 µm, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 30 µm, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 15 µm. Alternativ können andere Werte der Waferdicke möglich sein.
- Zusätzliche Verfahren zum Umverteilen, anders ausgedrückt Umverdrahten, Kontaktieren und Passivieren am vorderen Ende auf Waferebene können eingeführt werden, so dass zumindest für flächenmontierbare Vorrichtungen ein zusätzliches Gehäuse entbehrlich sein kann. Insbesondere kann ein Vorderseitenträger, welcher auf einer Halbleiterkomponente oder einem Chip verbleibt verwendet werden. Das Kontaktieren der Halbleiterkomponente oder des Chips kann auf der Rückseite der Halbleiterkomponente oder des Chips ausgeführt werden.
- Ein Trägersystem kann bereitgestellt sein, welches selbst bei dünnsten Halbleitern eine zuverlässige oder sichere Handhabung während der Waferherstellung und danach ermöglicht.
- Es kann/können ein oder mehr Loch/Löcher in einer Halbleiter-Nutzschicht ausgebildet zu einem Zeitpunkt ausgebildet werden, der an das Herstellungsverfahren des Produktes angepasst ist. Das Loch, bzw. die Löcher können später als eine oder mehr Durchkontaktierungen (im Fall einer siliziumbasierten Nutzschicht auch als TSVs, abgeleitet vom englischen Begriff „Through Silicon Vias“, bezeichnet) dienen. Anschließend oder später, je nach Anforderung, kann/können das Loch/die Löcher von der Halbleiter-Nutzschicht lateral elektrisch isoliert werden und kann/können mit leitendem Material gefüllt werden. Da möglicherweise nur die Halbleiter-Nutzschicht durchgeätzt werden muss (beispielsweise durch Verwenden eines Trockenätzverfahrens; alternativ können auch andere Ätzverfahren verwendet werden) kann der Durchmesser des Lochs/der Löcher entsprechend klein gewählt werden. Beim Trockenätzen können beispielsweise Aspektverhältnisse (was das Verhältnis der Einschnittstiefe in Bezug auf die obere Einschnittsbreite bedeutet) zwischen
10 und100 üblich sein, wobei Einschnitte mit linearen Einschnittsöffnungen beispielsweise höhere Aspektverhältnisse aufweisen können im Vergleich zu Einschnitten mit kreisförmigen Einschnittsöffnungen. Die minimalen Einschnittsöffnungen oder Fenster in der Maske während des Trockenätzens können zur endgültigen Dicke des Halbleiters101 in Beziehung stehen. - Möglicherweise muss auch die Dicke einer isolierenden Schicht an den Seitendwänden des Einschnitts in Betracht gezogen werden und sie kann möglicherweise die minimale Öffnung der Einschnittsöffnungen erhöhen. Beispielsweise kann gemäß manchen Ausführungsformen der Durchmesser des Lochs/der Löcher oder die Öffnung in einem Bereich von ungefähr 0,2 µm bis zu ungefähr 5 µm liegen. Der Durchmesser kann einen anderen Wert aufweisen.
-
3A bis3G zeigen als schematische Querschnittsansichten, verschiedene Verfahrensstufen in einem Verfahren zu Herstellen einer Halbleiterkomponente gemäß der Ausführungsform. Teile der Halbleiterkomponente, welche dieselbe wie die Halbleiterkomponente100 aus1 sind, sind mit demselben Bezugszeichen wie in1 gekennzeichnet, und es wird auch auf die Beschreibung oben verweisen. -
3A zeigt in einer Ansicht300 eine Verfahrensstufe mit erzeugten Durchkontaktierungen (Vias)103 vor der Ablagerung einer Vorderseiten-Metallisierung gemäß einer Ausführungsform. - Eine Halbleiterschicht
101 , welche auch als Halbleiter-Nutzschicht oder kurz Nutzschicht bezeichnet wird, kann Teil eines Wafers305 sein und über einem Abschnitt eines Trägers301 des Wafers305 angeordnet sein. Die Halbleiterschicht101 weist eine Vorderseite101a (auch als obere Flächenseite bezeichnet) auf, welche sich mit einer Vorderseite305a des Wafers305 decken kann, und eine Rückseite101b (auch als untere Flächenseite bezeichnet), welche an den Trägerabschnitt301 des Wafers305 angrenzen bzw. anstoßen kann. Der Wafer kann darüber hinaus eine der Vorderseite305a entgegen gesetzte Rückseite305b aufweisen. Die Durchkontaktierungen103 erstrecken sich von der Vorderseite101a der Halbleiterschicht101 zur Rückseite101b der Halbleiterschicht101b . Ein elektronisches Element102 ist teilweise in der Halbleiterschicht101 ausgebildet. - Als ein Beispiel zum Zweck der leichteren Erläuterung und zur Erläuterung eines der Ausführungsform zugrundeliegenden Prinzips ist ein einzelner lateraler Feldeffekttransistor (z.B. ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET, abgeleitet vom englischen Begriff „metal oxide semiconductor field-effect transistor“), welcher Quell-/Abflussbereiche (Englisch: „source/drain regions“)
302 , der einen Körperbereich (auch bezeichnet als Body-Bereich)303 und ein isoliertes Gatter (Englisch: „gate“)304 aufweist, als elektronisches Element102 (nützliche Komponente) dargestellt. Wie leicht zu verstehen ist, kann das Prinzip beispielsweise genauso gut geeignet sein für integrierte Schaltkreise (ICs) oder vertikale Komponenten oder darauf angewandt werden. - Darüber hinaus sind zwei Durchkontaktierungen
103 in3A dargestellt, kann jedoch eine größere Zahl von Durchkontaktierungen103 vorliegen. - Bei dem Vorfertigungszustand, der in
3A dargestellt ist, kann mindestens eine Leitungsführungsebene, bzw. Verdrahtungsebene die beispielsweise aus polykristallinem Halbleitermaterial (z.B. polykristallinem Silizium) hergestellt ist (im Folgenden auch kurz „Poly-Ebene“ genannt), abgelagert sein, welche auch als Gate-Elektrode304 des elektronischen Elements102 (d.h. des Feldeffekttransistors) dienen kann. Diese strukturierte Poly-Ebene kann durch geeignete dielektrische Materialien (kurz: Dielektrika) isoliert sein. In3A sind eine erste über der Vorderseite101a der Halbleiterschicht101 angeordnete dielektrische Schicht307' und eine zweite über der ersten dielektrischen Schicht307' angeordnete dielektrische Schicht307" dargestellt. Die Gate-Elektrode304 kann über der ersten dielektrischen Schicht307' angeordnet sein und kann demzufolge wie dargestellt von dem Körperbereich303 elektrisch isoliert sein. Die Durchkontaktierungen103 erstrecken sich durch die erste dielektrische Schicht307' , wie in3A dargestellt. - Beispielsweise bei integrierten Schaltkreisen können zusätzliche Leitungsführungsebenen (nicht in den Figuren dargestellt) zwischen der ersten dargestellten Poly-Ebene und einer obersten Reihe von Kontaktlöchern
108 (siehe3B) vorhanden sein, wie leicht von einem Fachmann zu verstehen ist. -
3B zeigt in einer Darstellung310 eine weitere Verarbeitungsstufe. - Es ist dargestellt, dass eine oberste Reihe von Kontaktlöchern
108 ausgebildet, beispielsweise geätzt wurde. Vier Kontaktlöcher108 sind dargestellt, wobei zwei der vier Kontaktlöcher108 über den Durchkontaktierungen103 angeordnet sind und sich durch die zweite dielektrische Schicht307" und die erste dielektrische Schicht307' hinunter zum Source/Drain-Bereich302 erstrecken. Gemäß anderen Ausführungsformen kann eine andere Anzahl von Kontaktlöchern108 ausgebildet (z.B. geätzt) werden. Zur einfacheren Veranschaulichung des Prinzips beispielhafter Ausführungsformen wurde ein Kontaktloch, welches mit der Gate-Elektrode304 verbunden sein kann, in3B weggelassen, es kann jedoch gemäß verschiedenen Ausführungsformen vorhanden sein. Wie leicht zu verstehen sein wird, kann ein solcher Kontakt als ein Teil einer elektrischen Verbindung zwischen der Gate-Elektrode304 und anderen Signalen in einem integrierten Schaltkreis und/oder einem externen Gate-Anschluss dienen. - Zumindest bei kleinen Strukturen können die Kontaktlöcher
108 gemäß manchen Ausführungsformen sofort mit beispielsweise Wolfram-(W) oder Polysilizium-(Poly)Stopfen verschlossen werden (oder alternativ mit anderem als Stopfen geeignetem Material). Bei genügend großen Kontaktlöchern108 können sie gemäß manchen Ausführungsformen auch mit Metall oder vor Ort mit der nachfolgenden Leitungsführungsebene kontaktiert werden. -
3C zeigt in einer Ansicht320 eine weitere Verarbeitungsstufe. - Wie in
3C dargestellt kann eine zusätzliche dielektrische Schicht (im dargestellten Beispiel eine dritte dielektrische Schicht307''' ) ausgebildet (z.B. abgelagert oder anders ausgedrückt abgeschieden) sein über der dielektrischen Schicht mit den obersten Kontaktlöchern108 (im dargestellten Beispiel über der zweiten dielektrischen Schicht307'' ). -
3D zeigt in einer Ansicht330 eine weitere Verarbeitungsstufe. - Wie in
3D dargestellt kann die dritte dielektrische Schicht307''' strukturiert (oder gemustert) sein, um Aussparungen, bzw. Einbuchtungen308 in der dritten dielektrischen Schicht auszubilden, so dass die obersten leitenden Leitungen oder Spuren (auch als Wiederverteilungsspuren bezeichnet) einer Vorderseiten-Metallisierungsschicht104 später in den Aussparungen308 der strukturierten dritten dielektrischen Schicht307''' (siehe3E) geführt werden können. Anders ausgedrückt können Teile der dritten dielektrischen Schicht307''' entfernt werden, um Teile der darunterliegenden zweiten dielektrischen Schicht und die Kontaktlöcher108 freizulegen. Die zurückbleibenden Teile der dritten dielektrischen Schicht307''' können beispielsweise die Form eines Grats oder einer Wand aufweisen. -
3E zeigt in einer Ansicht340 eine weitere Verarbeitungsstufe. - Wie in
3E dargestellt kann eine Vorderseiten-Metallisierungsschicht104 in der Aussparung308 der strukturierten dritten dielektrischen Schicht307''' ausgebildet sein. Anders ausgedrückt können leitende Leitungen oder Wiederverteilungsspuren341 der Vorderseiten-Metallisierungsschicht104 in der Aussparung308 ausgebildet sein. Zwei Umverdrahtungsleitungen341 sind in3E dargestellt, wobei jede Umverdrahtungsleitung341 das elektronische Element102 (klar einer der Source/Drain-Bereiche302 des Feldeffekttransistors in diesem Beispiel) mit einer jeweiligen von den Durchkontaktierungen103 mittels eines jeweiligen von den Kontaktlöchern108 verbindet. Gemäß anderen Ausführungsformen kann die Vorderseiten-Metallisierungsschicht104 mehr als zwei (z.B. eine Mehrzahl oder ein Vielfaches von) leitenden Leitungen oder Umverdrahtungsleitungen341 aufweisen. - Die Vorderseiten-Metallisierungsschicht
104 kann ein geeignetes Metallisierungsmaterial aufweisen oder daraus hergestellt sein, beispielsweise Aluminium (A1 ), Kupfer (Cu), Kohlenstoff (C), Nickel (Ni), oder ein Stapel von Schichten und/oder eine Legierung, welche/r eines oder mehr der vorgenannten Materialien aufweist/aufweisen. Alternativ oder zusätzlich kann die Vorderseiten-Metallisierungsschicht104 andere geeignete Metallisierungsmaterialien aufweisen oder daraus hergestellt sein, z.B. andere Metalle oder Metalllegierungen. Eine Sperrschicht kann zwischen der Metallisierungsschicht104 und/oder dem leitenden Füllmaterial des Kontaktlochs108 und dem halbleitenden Materials101 und/oder einer oder mehr der dielektrischen Schichten307' ,307 '',307 ''' ausgebildet sein. Diese Sperrschicht kann beispielsweise aus Nitridmaterialien bestehen oder diese aufweisen, beispielsweise Si3N4 (auch als nichtstöchiometrische Verbindung), TiN, TaN oder andere geeignete Materialien. Die obere Fläche104a der Vorderseiten-Metallisierungsschicht104 kann mit einem Material beschichtet werden, welches Oxidation verhindert, wie beispielsweise ein Polymer oder z.B. ein Edelmetall wie Silber (Ag) oder Gold (Au) oder ein weiteres geeignetes Material. - Die Vorderseiten-Metallisierungsschicht
104 kann beispielsweise galvanisch ausgebildet sein (anders ausgedrückt durch Verwenden eines galvanischen Ablagerungsverfahrens) oder durch Verwenden von Metallpasten, welche mithilfe eines Spachtels aufgetragen werden, um dicke Schichten und kleine Pfadwiderstände, bzw. Leitungswiderstände zu ermöglichen, beispielsweise bei Leistungshalbleitern gemäß verschiedenen Ausführungsformen. Gemäß einer alternativen Ausführungsform kann die Metallschicht104 homogen über der Fläche der zweiten dielektrischen Schicht307 , den Kontaktlöchern108 und der Fläche der dritten dielektrischen Schicht307''' abgelagert sein. Die Metallisierungsschicht104 kann anschließend durch chemisch-mechanisches Polieren (CMP) strukturiert werden, wobei die oberen Kanten oder Flächen307a''' der Kämme oder Wände der strukturierten dritten dielektrischen Schicht307''' als stützende Struktur dienen. Gemäß anderen Ausführungsformen können auch Standardmetallisierungen, wie sie von integrierten Schaltkreisen bekannt sind, verwendet werden. - Wie dargestellt ist sichergestellt, dass eine obere Kante oder Fläche
104a der Vorderseiten-Metallisierungsschicht oder der leitenden Leitungen341 (d.h. von dem Material (z.B. Metall) der leitenden Leitungen) nicht höher liegt als eine obere Kante oder Fläche307a''' des umgebenden dielektrischen Materials der dritten dielektrischen Schicht307"' . Dies kann beispielsweise genutzt werden um elektrische Kurzschlüsse zu verhindern, welche andernfalls möglicherweise infolge der Erzeugung von Hohlräumen auftreten. Darüber hinaus kann dies beispielsweise verwendet werden, um unterschiedlichen Wärmeausdehnungskoeffizienten des Materials der leitenden Leitungen (z.B. Metall) und des umgebenden Dielektrikums Rechnung zu tragen. Insbesondere kann Metall einen höheren Wärmeausdehnungskoeffizienten aufweisen als dielektrisches Material (z.B. Siliziumoxid). Folglich kann in dem Fall, dass die obere Fläche104a der leitenden Leitungen oder Spuren der Vorderseiten-Metallisierungsschicht und die obere Fläche307a''' der umgebenden dritten dielektrischen Schicht307''' koplanar sind und eine Kappe über der dritten dielektrischen Schicht307''' und der Vorderseiten-Metallisierungsschicht104 , wie weiter unten in Verbindung mit3F beschrieben, angeordnet wird, der höhere thermische Ausdehnungskoeffizient und die somit stärkere Ausdehnung des Metalls beim Erhitzen ein sogenanntes Spalling (Abblättern) der Kappe während nachfolgender Temperverfahren verursachen. Die3F zeigt eine Ausführungsform, bei der ein klarer Abstand (gekennzeichnet mit dem Bezugszeichen110 ) zwischen dem Material (z.B. Metall) der leitenden Leitungen oder Spuren341 auf der Vorderseiten-Metallisierungsschicht104 und der Kappe105 vorliegt. Der Abstand110 kann erheblich kleiner sein, beispielsweise in dem Fall dass ein CMP- (chemisch-mechanisches Polier-) Verfahren angewandt wurde zum Strukturieren der obersten Metallschicht. - Es kann/können optional eine oder mehr Sperrschichten in der Halbleiterkomponente zwischen Metall und dielektrischem Material und/oder Halbleitermaterial in der Halbleiterkomponente bereitgestellt sein. Diese Sperrschichten sind der Einfachheit halber in den Figuren nicht dargestellt.
-
3F zeigt in einer Ansicht350 eine weitere Verarbeitungsstufe. - Wie in
3F dargestellt kann eine Kappe105 mit der oberen Fläche307a''' des obersten Dielektrikums (d.h. der dritten dielektrischen Schicht307''' in diesem Beispiel) verbunden sein, z.B. darauf. Die Kappe305 weist eine obere Fläche105a und eine der oberen Fläche105a entgegengesetzte untere Fläche105b auf. Die untere Fläche105b ist wie dargestellt der Halbleiterschicht101 zugewandt sein. Die Kappe kann ähnliche laterale Abmessungen wie der Wafer305 aufweisen und kann auch als ein Träger bei nachfolgenden Verarbeitungsschritten dienen. - Die Kappe
105 kann beispielsweise aus Glas hergestellt sein und kann an (bzw. auf) der strukturierten obersten dielektrischen Schicht (d.h. an, bzw. auf der dritten dielektrischen Schicht307''' in diesem Beispiel), z.B. auf gratähnlichen Strukturen der dritten dielektrischen Schicht307''' beispielsweise durch anodisches Bonden, adhäsives Bonden oder durch Glasfritten angebracht sein. - In Abhängigkeit von den Materialien, die für die Kappe
105 verwendet werden kann eine Diffusionssperre (nicht in den Figuren dargestellt) beispielsweise gegen Natriumionen (Na-Ionen), beispielsweise eine Siliziumnitridschicht (Si3N4-Schicht) kann direkt unterhalb der obersten dielektrischen Schicht (d.h. der dritten dielektrischen Schicht307 ''' in diesem Beispiel) oder alternativ tiefer im Leitungsführungsstapel bereitgestellt sein. - Darüber hinaus kann gemäß manchen Ausführungsformen eine horizontale Diffusionssperre bereitgestellt sein, beispielsweise durch eine umlaufende Furche (anders ausgedrückt eine Furche, welche den aktiven oder Vorrichtungs-Bereich umgibt), welche mit Metall gefüllt ist.
- Bei manchen Ausführungsformen kann zumindest für manche dielektrischen Wände (der strukturierten dritten dielektrischen Schicht
307''' ) zwischen benachbarten Umverdrahtungsleitungen oder -spuren341 der Vorderseiten-Metallisierungsschicht104 eine durchgehende Verbindung ausgebildet sein zwischen der jeweiligen dielektrischen Wand (der strukturierten dritten dielektrischen Schicht307"' ) und der Kappe105 , welche elektrisch isolieren kann. Anders ausgedrückt kann eine dielektrische Wand der dritten dielektrischen Schicht307''' an die Kappe105 angrenzen (bzw. an diese anstoßen) und demzufolge sind benachbarte Umverdrahtungsleitungen341 der Vorderseiten-Metallisierungsschicht104 elektrisch voneinander isoliert durch die dazwischenliegende dielektrische Wand. Demzufolge kann der Abstand zwischen zwei Leitungen341 , welche verschiedene elektrische Potenziale aufweisen, verringert werden. Viele Unterstützungspunkte können auch eine verbesserte Stabilisierung eines dünnen Wafers bereitstellen. - Erläuternd kann eine Kappe
105 gemäß verschiedenen Ausführungsformen verbunden sein mit einer obersten dielektrischen Schicht307''' eines über einer dünnen Halbleiter-Nutzschicht101 angeordneten Schichtstapels verbunden sein und kann demzufolge mechanisch verbunden sein mit einem Wafer305 (insbesondere mit der Halbleiter-Nutzschicht, welche über einem Trägerabschnitt301 des Wafers305 angeordnet ist). - Gemäß manchen Ausführungsformen kann das Bonding-Verfahren, bei welchem die Kappe
105 mit dem Wafer verbunden wird, optional zumindest unter leichtem bzw. niedrigem Vakuum durchgeführt werden. Dies kann beispielsweise in Fällen angewendet werden, bei denen in der Wafer-Verarbeitung der Schichtstapel nachfolgend Vakuum-Verfahren unterworfen wird und bei denen Hohlräume zwischen der Kappe105 und dem Chip verbleiben. - Bei dem nachfolgenden Herstellungsverfahren kann die Kappe
105 dieselbe Funktion aufweisen wie beispielsweise ein Glasträger. Die Kappe105 braucht jedoch möglicherweise nicht mehr von der Vorderseite des Wafers entfernt zu werden, sondern kann für immer auf dem Chip verbleiben. - Die Dicke der Kappe kann angemessen gewählt werden, beispielsweise auf solche Weise, dass eine ausreichende mechanische Stabilität des Waferstapels während der weiteren Verarbeitung erzielt werden kann. Beispielsweise kann gemäß manchen Ausführungsformen die Kappendicke in einem Bereich von ungefähr 50 µm bis zu ungefähr 1000 µm liegen, beispielsweise in einem Bereich von ungefähr 100 µm bis zu ungefähr 500 µm gemäß manchen Ausführungsformen. Alternativ kann die Kappendicke andere Werte aufweisen. Die Dicke der Kappe
105 kann beispielsweise von der Dicke der Halbleiter-Nutzschicht101 abhängen. - Gemäß manchen Ausführungsformen kann die Kappe
105 als opake Kappe ausgeführt sein. Anders ausgedrückt kann die Kappe105 ein opakes Material aufweisen oder daraus hergestellt sein. Auf diese Weise kann das Halbleitermaterial der Halbleiterschicht101 unterhalb der Kappe105 beispielsweise während des späteren Betriebs von Licht abgeschirmt sein. - Da die Kappe
105 nicht wieder entfernt (anders ausgedrückt: abgelöst) zu werden braucht, ist eine Temperaturbeschränkung nachfolgender Herstellungsverfahren auf z.B. ungefähr 150°C bis 205°c möglicherweise nicht mehr notwendig. Stattdessen kann die Temperaturbeschränkung nun durch die Metallisierung bestimmt sein und kann beispielsweise in einem Bereich von ungefähr 400°C bis zu 450°C gemäß manchen Ausführungsformen liegen. Anders ausgedrückt können höhere Temperaturen in nachfolgenden Herstellungsverfahren verwendet werden, beispielsweise Temperaturen bis hinauf zu ungefähr400 -450°C gemäß manchen Ausführungsformen. - Gemäß verschiedenen Ausführungsformen kann der Stapel, welcher die Kappe
105 aufweist, für Vakuumverfahren und/oder nasse chemische Verfahren geeignet sein. - Gemäß verschiedenen Ausführungsformen kann die Kappe
105 als Träger dienen während des nachfolgenden Dünnens des Wafers305 von der Rückseite des Wafers305b wie in3G dargestellt. -
3G zeigt in einer Ansicht360 eine weitere Verarbeitungsstufe. - Gemäß verschiedenen Ausführungsformen und wie in
3G dargestellt kann der Wafer305 von der Waferrückseite305b gedünnt werden, um den Trägerabschnitt301 des Wafers305 zu entfernen, so dass die Halbleiternutzschicht101 des Wafers305 zurückbleibt. Das Dünnen kann beispielsweise durch herkömmliche Verfahren wie beispielsweise Schleifen und/oder Polieren und/oder Ätzen und/oder chemisch-mechanisches Polieren (CMP) erreicht werden. In diesem Zusammenhang kann eine Unterseite der Durchkontaktierungen103 beispielsweise zur Endpunkt-Erfassung genutzt werden. Anders ausgedrückt kann das Dünnen des Wafers305 beispielsweise an oder nahe der unteren Seite der Durchkontaktierungen103 stoppen. - Nach dem Dünnen des Wafers
305 kann die Rückseite des Wafers305 im Wesentlichen mit der Rückseite101b der Halbleiterschicht101 übereinstimmen und die Waferdicke kann im Wesentlichen die Dicke der Halbleiterschicht sein. - Beispielsweise kann gemäß manchen Ausführungsformen die Waferdicke (d.h. Dicke der Halbleiterschicht
101 ) nach dem Dünnen beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 70 µm liegen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 50 µm bei manchen Ausführungsformen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 30 µm bei manchen Ausführungsformen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 15 µm bei manchen Ausführungsformen. Alternativ können andere Werte der Waferdicke möglich sein. - Da ein stabiler Träger (und zwar die Kappe
105 ) auf dem dünnen Wafer305 angeordnet ist (anders ausgedrückt mechanisch mit der dünnen Halbleiter-Nutzschicht101 verbunden ist), können weitere Verarbeitungsschritte nun ohne Schwierigkeiten möglich sein. Die Handhabung des Wafers kann über die Kappe105 erfolgen, bzw. an dieser ausgeführt werden. - Beispielsweise können strukturierte Ionenimplantationen oder Ionenimplantationen über die gesamte Fläche und/oder Tempern optional auf der Waferrückseite ausgeführt werden, und/oder eine untere Passivierung kann optional auf der Waferrückseite angewendet und strukturiert werden gemäß manchen Ausführungsformen, wie in
3G dargestellt, welche einen in der Halbleiterschicht mittels strukturierter Ionenimplantation ausgebildeten Implantationsbereich361 und eine strukturierte Passivierungsschicht109 auf der Waferrückseite (d.h. der Rückseite101b der Halbleiterschicht101 ) zeigt. - Gemäß verschiedenen Ausführungsformen können ausgerichtete Fotoverfahren auf der freiliegenden Waferrückseite möglich sein, indem die Enden der Durchkontaktierungen
103 für die Ausrichtung genutzt werden. - Gemäß verschiedenen Ausführungsformen bestehen wegen des stabilen Kappenträgers
105 keine Beschränkungen bezüglich der Handhabung des Wafers. - Eine Rückseiten-Metallisierungsschicht
106 ist über Teilen der Rückseite101b der Halbleiterschicht101 angeordnet und elektrisch mit den Durchkontaktierungen103 verbunden, um das elektronische Element102 wie dargestellt elektrisch zu verbinden. Wie in3G dargestellt weist die Metallisierungsschicht106 einen ersten Abschnitt362 und einen zweiten Abschnitt363 auf, wobei jeder elektrisch mit jeweils einer der zwei Durchkontaktierungen103 verbunden ist. Folglich sind mittels der ersten und zweiten Abschnitte362 ,363 der Rückseiten-Metallisierungsschicht106 die Source/Drain-Bereiche302 des Transistors102 elektrisch kontaktiert. Der erste Abschnitt362 und der zweite Abschnitt363 der Rückseiten-Metallisierungsschicht106 können über der Passivierungsschicht109 angeordnet und elektrisch von der Halbleiterschicht101 durch die Passivierungsschicht109 wie dargestellt isoliert sein. - Gemäß der dargestellten Ausführungsform weist die Metallisierungsschicht
106 einen dritten Abschnitt364 auf, welcher wie dargestellt in Kontakt mit dem Implantationsbereich361 sein kann. Demzufolge ist ein Substratkontakt bereitgestellt. - Gemäß verschiedenen Ausführungsformen kann die Rückseiten-Metallisierungsschicht
106 ein geeignetes Metallisierungsmaterial aufweisen oder daraus hergestellt sein, z.B. Aluminium (Al), Kupfer (Cu), Nickel (Ni), Wolfram (W), Titan (Ti) oder eine Legierung und/oder ein Stapel von Schichten, welche/r eines oder mehr der vorgenannten Materialien aufweist. Gemäß manchen Ausführungsformen und beispielsweise zum einfacheren Zusammenbau können diese leitenden Materialien mit anderen leitenden Materialien beschichtet sein, wie beispielsweise Silber (Ag), Gold (Au), Nickel (Ni), Zinn (Sn), um z.B. das Korrosionsverhalten oder das Benetzungsvermögen während späterer Lötverfahren zu verbessern. Alternativ oder zusätzlich kann die Rückseiten-Metallisierungsschicht106 andere geeignete Metallisierungsmaterialien aufweisen oder daraus bestehen, z.B. andere geeignete Metalle oder Metalllegierungen. - Gemäß manchen Ausführungsformen können Lotkugeln
365 an der Rückseiten-Metallisierungsschicht106 angebracht sein, um die Rückseiten-Metallisierungsschicht von der Außenseite wie in3G dargestellt zu verbinden. - Gemäß manchen Ausführungsformen und wie in
3G dargestellt kann die Halbleiterkomponente einen direkten Kontakt des Substrats (d.h. der Halbleiterschicht101 ) zu einem oder mehr Lotkugeln365 aufweisen (in dem in3G dargestellten Beispiel kontaktiert eine Lotkugel365 den dritten Abschnitt364 der Rückseiten-Metallisierungsschicht, welche wiederum den Implantationsbereich361 der Halbleiterschicht101 kontaktiert). In diesem Fall kann eine Kontaktschicht (offensichtlich der dritte Abschnitt364 der Rückseiten-Metallisierungsschicht106 im in3G dargestellten Beispiel) gleichzeitig mit einer Diffusionssperre für das Lötmaterial bereitgestellt sein. - Gemäß manchen Ausführungsformen können die Lotkugeln
365 beispielsweise auf Waferebene am Vorderende abgelagert werden, was die Verarbeitung erleichtert. - Gemäß verschiedenen Ausführungsformen können ein elektrischer Test und, falls notwendig, ein Anfärben (d.h. Markieren nicht funktionstüchtiger Komponenten) ausgeführt werden, beispielsweise auf Waferebene nach der Ausbildung der Kontaktschicht (d.h. der Rückseiten-Metallisierungsschicht
106 ) oder nach der Ausbildung der Lotkugeln365 . - Gemäß verschiedenen Ausführungsformen können weitere Verfahren auf der Kappenseite möglich sein, wie beispielsweise Markieren mit einem Stempel, Lasern, usw. und können sinnvoll sein, da die Kappe
105 gleichzeitig als ein Gehäuse (oder zumindest als Teil eines Gehäuses) der Komponente oder des Chips dienen kann. - Gemäß verschiedenen Ausführungsformen kann das Vereinzeln der Chips nachfolgend ausgeführt werden, beispielsweise indem bekannte Verfahren angewendet werden, beispielsweise Sägen.
- Gemäß manchen Ausführungsformen kann das Vereinzeln (z.B. Sägen) von der Unterseite der Komponente aus ausgeführt werden. Zu diesem Zweck kann die Kappe
105 (genauer die obere Fläche105a der Kappe105 ) beispielsweise an eine herkömmliche Sägefolie laminiert werden, z.B. darauf aufgeklebt. Gemäß manchen Ausführungsformen kann die Halbleiterschicht101 Silizium aufweisen oder daraus hergestellt sein, und die Kappe105 kann Glas oder SiO2 aufweisen oder daraus hergestellt sein. Sägen von Silizium auf Glas oder SiO2 kann für gewöhnlich ohne Schwierigkeiten durchgeführt werden. - Sägen von der Unterseite kann beispielsweise die Wirkung haben, dass vermieden werden kann, dass Teile der dünnen Halbleiterschicht
101 weggebrochen werden durch den mechanischen Druck des Sägeblatts, anstatt durch das Sägeblatt weggeschnitten zu werden. - Alternativ kann Vereinzeln (z.B. Sägen) auch von der Oberseite der Komponente aus erreicht werden.
- Gemäß alternativen Ausführungsformen kann Vereinzeln der Chips erreicht werden, indem andere bekannte Verfahren wie beispielsweise Laserschneiden oder Plasmaätzen angewandt werden.
- Gemäß verschiedenen Ausführungsformen kann die Komponente nach dem Vereinzeln der Chips beispielsweise entweder auf dem Sägerahmen oder nach Umpacken, z.B. in Gurt-und-Spule, kurz Gurtverpackungen, oder ein weiteres Transportgehäuse, befördert werden.
- Erläuternd zeigt
3G eine Halbleiterkomponente gemäß der Ausführungsform. Die Halbleiterkomponente weist eine Halbleiterschicht101 , welche eine Vorderseite101a und eine Rückseite101b aufweist, mindestens ein elektronisches Element102 , welches zumindest teilweise in der Halbleiterschicht101 ausgebildet ist, mindestens zwei Durchkontaktierungen103 , welche in der Halbleiterschicht101 ausgebildet sind und von der Vorderseite101a zur Rückseite101b der Halbleiterschicht101 führen, eine Vorderseiten-Metallisierungsschicht104 , welche über zumindest einem Teil der Vorderseite101a der Halbleiterschicht101 angeordnet ist, um das mindestens eine elektronische Element102 mit den mindestens zwei Durchkontaktierungen103 zu verbinden, eine Kappe105 , welche über der Vorderseiten-Metallisierungsschicht104 angeordnet du als ein Vorderseitenträger ausgebildet ist, und eine Rückseiten-Metallisierungsschicht109 , welche über zumindest einem Teil der Rückseite101b der Halbleiterschicht101 angeordnet und elektrisch mit den Durchkontaktierungen103 verbunden ist, um das mindestens eine elektronische Element102 elektrisch zu verbinden. - Gemäß verschiedenen Ausführungsformen ist eine Halbleiterkomponente (z.B. ein Chip) bereitgestellt, welche integrierte Durchkontaktierungen (bzw. Vias, z.B., Silizium-Durchkontaktierungen (TSV), abgeleitet vom englischen Begriff „through silicon via“) und eine gebondete (bzw. verbundene) Kappe aufweist, welche ein vor-Ort-Träger während eines Herstellungsverfahrens der Halbleiterkomponente (z.B. des Chips) sein kann.
- Gemäß verschiedenen Ausführungsformen ist die Halbleiterkomponente (z.B. der Chip) mittels einer Metallisierung auf der Rückseite (z.B. der Chiprückseite) kontaktiert.
- Gemäß verschiedenen Ausführungsformen kann die Kappe gemeinsam mit einer Halbleiter-Nutzschicht (und möglicherweise anderen Schichten, z.B. dielektrischen Schichten, Passivierungsschichten, Sperrschichten, Metallisierungsschichten usw.) der Halbleiterkomponente (z.B. des Chips) während eines Vereinzelungsverfahrens geschnitten werden.
- Gemäß verschiedenen Ausführungsformen kann die Kappe in der vollständig bearbeiteten Halbleiterkomponente (z.B. dem Chip) verbleiben. Anders ausgedrückt ist es nicht notwendig, die Kappe wieder zu entfernen, wenn sie einmal angebracht wurde.
- Gemäß verschiedenen Ausführungsformen kann die Kappe gleichzeitig als Gehäuse (oder zumindest als ein Teil des Gehäuses) für die Halbleiterkomponente (z.B. den Chip) dienen.
- Als ein wichtiger Aspekt eines Gehäuses kann das Verhindern von Eindringen von Verunreinigungen in den Körper des Halbleiters betrachtet werden. Zu diesem Zweck kann eine Halbleiterkomponente gemäß verschiedenen Ausführungsformen auf der Vorderseite oder der Rückseite eine oder mehr Sperrschichten aufweisen, beispielsweise Si3N4-Schichten, und/oder eine Metallabdeckung von Kontaktlöchern (z.B. Kontaktlöcher
108 in den Ausführungsformen, die in den Figuren dargestellt sind). Gemäß manchen Ausführungsformen kann ein Überlappen der Metallabdeckung und der Kontaktlöcher oder Stopfen vorgesehen sein. Um das Hineindiffundieren von Verunreinigungen von einer Sägespur in den Halbleiter (z.B. in die Halbleiterschicht101 ) zu verhindern kann eine umlaufende TSV (Silizium-Durchkontaktierung, abgeleitet vom englischen Begriff „through-silicon-via“) beispielsweise gemäß manchen Ausführungsformen bereitgestellt sein. - Eine weitere Wirkung einer Halbleiterkomponente gemäß verschiedenen Ausführungsformen kann darin gesehen werden, dass die Kappe (z.B. die Kappe
105 in den Ausführungsformen, die in den Figuren dargestellt sind) und der Chip eine stabile Trägerschicht bereitstellen können, welche es gestattet, dass im Wesentlichen dieselbe Ausrüstung und dieselben Verfahren auf der Rückseite der Halbleiterkomponente ausgeführt werden können wie im BEOL-Block (abgeleitet vom englischen Begriff „back end of line“, übersetzt „hinteres Ende der Linie“, z.B. der Produktionslinie) auf der Chipvorderseite. Folglich kann beispielsweise eine zusätzliche Umverteilung, falls notwendig mehrere Metallschichten oder Ebenen aufweisend, auf die, bzw. der Rückseite des Chips, wie in4 und5 dargestellt, möglich sein. -
4 zeigt ein Beispiel einer Halbleiterkomponente400 . Die Halbleiterkomponente400 kann bis zu einem gewissen Grad der in3G dargestellten Halbleiterkomponente ähnlich sein, und dieselben Bezugszeichnen kennzeichnen dieselben Elemente wie dort und werden hier nicht noch einmal detailliert beschrieben. - Als ein Beispiel weist die Halbleiterkomponente
400 einen quasi-lateralen DMOS (abgeleitet vom englischen Begriff „double-diffused MOS“, auf Deutsch „doppelt-(ein)diffundierter Metalloxid-Halbleiter“) Feldeffekttransistor als elektronisches Element102 . Der DMOS Feldeffekttransistor102 kann Teil eines integrierten Schaltkreises (IC) sein, welcher zumindest teilweise in der Halbleiterschicht101 ausgebildet ist.4 zeigt nur einen Abschnitt des integrierten Schaltkreises (aufweisend den DMOS102 ), und wie leicht zu verstehen sein wird kann der integrierte Schaltkreis zusätzliche (nicht dargestellte) elektronische Elemente aufweisen. - Der DMOS
102 kann als eine vertikale Komponente konfiguriert sein, welche aufweist eine oder mehr Source-Bereiche402 (zwei Source-Bereiche402 sind als ein Beispiel dargestellt), eine oder mehr Körperbereiche403 (zwei Körperbereiche403 sind als ein Beispiel dargestellt), ein isoliertes Gate304 und einen verdeckten, bzw. verborgenen Drain-Bereich oder Drain-Anschluss461 . Die Source-Bereiche402 können elektrisch (mittels jeweiliger Kontaktlöcher108 ) mit einer ersten leitenden Leitung oder Umverdrahtungsleitung441' der Vorderseiten-Metallisierungsschicht104 verbunden sein, welche wiederum (mittels eines weiteren Kontaktlochs und einer ersten Durchkontaktierung103' , die sich durch die Halbleiterschicht101 erstreckt) elektrisch verbunden ist mit einem ersten Abschnitt462 einer Rückseiten-Metallisierungsschicht106 , welche über der Rückseite101b der Halbleiterschicht angeordnet ist. Der verdeckte Drain-Bereich461 kann mit einem zweiten Abschnitt463 der Rückseiten-Metallisierungsschicht wie dargestellt elektrisch verbunden sein. Der zweite Abschnitt463 der Rückseiten-Metallisierungsschicht106 kann wiederum elektrisch verbunden sein (mittels einer zweiten Durchkontaktierung103'' , welche sich durch die Halbleiterschicht101 erstreckt und ein weiteres Kontaktloch108 ) mit einer zweiten leitenden Leitung oder Umverdrahtungsleitung441'' der Vorderseiten-Metallisierungsschicht104 . Die zweite leitende Leitung oder Umverdrahtungsleitung441'' kann darüber hinaus gemäß manchen Ausführungsformen elektrisch mit einem weiteren elektronischen Element des integrierten Schaltkreises (nicht dargestellt) verbunden sein. - Gemäß
4 können Lotkugeln365 sowohl an dem ersten Abschnitt462 , als auch an dem zweiten Abschnitt463 der Rückseiten-Metallisierungsschicht106 angebracht sein. Auf diese Weise können sowohl die Source-Bereiche402 als auch der verdeckte Drain-Bereich461 des DMOS102 von der Außenseite elektrisch kontaktiert werden. - Ein elektrischer Kontakt zu dem Gate
304 des DMOS Feldeffekttransistors102 kann vorliegen, ist jedoch in4 der Einfachheit halber nicht dargestellt. - Gemäß
4 kann ein verdeckter Drain-Anschluss461 auf niederohmige Art mittels der Rückseite mit der Vorderseite einer Halbleiterkomponente (z.B. eines Chips) verbunden sein. In diesem Zusammenhang kann der zweite Abschnitt463 der Rückseiten-Metallisierungsschicht106 erläuternd als eine Wiederverteilungsspur auf der Rückseite der Halbleiterkomponente dienen. Niederohmige Verbindungen für einen verdeckten Drain eines Feldeffekttransistors, oder analog für einen verdeckten Kollektor eines bipolaren Transistors, kann einen wichtigen Beitrag zu einer guten Leistung von lateralen Transistoren in integrierten Schaltkreisen darstellen. -
5 zeigt ein Beispiel einer Halbleiterkomponente500 gemäß einer Ausführungsform. Während4 eine Halbleiterkomponente400 mit Wiederverteilung auf der Chiprückseite und Kontakten von den Drain-Anschlüssen461 zur Außenseite zeigt, zeigt5 eine ähnliche Halbleiterkomponente500 ohne Kontaktierung des Drain-Anschlusses461 zur Außenseite. Die Halbleiterkomponente500 kann beispielsweise eine zusätzliche Passivierungsschicht509 auf der Rückseite aufweisen, welche den zweiten Abschnitt463 auf der Rückseiten-Metallisierungsschicht und Teile der Passivierungsschicht109 wie in5 dargestellt bedeckt. Anders ausgedrückt bedeutet das, dass die Rückseiten-Metallisierungsschicht106 verwendet werden kann, um jegliches elektrisches Signal auf der Rückseite umzuverteilen, ähnlich der mindestens einen Umverdrahtungsschicht104 auf der Vorderseite des Chips. Ein solches Signal kann ein Drain-Signal eines Transistors sein, wie in5 dargestellt, es kann aber auch jegliche andere Art von Signal sein, das auf dem Chip zur Verfügung steht. In einem integrierten Schaltkreis können beispielsweise mehrere verschiedene Signale, aufweisend verschiedene Drain-Signale, mit der Rückseite des Chips verbunden sein und/oder auf der Rückseite des Chips umverteilt werden. - Wie bei der Halbleiterkomponente
400 aus4 kann ein elektrischer Kontakt zu dem Gate304 des DMOS-Feldeffekttransistors102 auf der Halbleiterkomponente500 aus5 vorliegen, ist jedoch in5 der Einfachheit halber nicht dargestellt. - Anders als in den in den
4 und5 dargestellt braucht eine Verbindung des Transistors102 auf der Chiprückseite überhaupt nicht bereitgestellt zu sein, beispielsweise in Fällen, in denen der Transistor102 Teil eines elektrischen Schaltkreises ist und das elektrische Signal in dem Schaltkreis direkt weiterverarbeitet wird. In diesem Fall kann ein weiteres Schaltkreiselement, welches mit dem Transistor102 elektrisch verbunden ist, beispielsweise eine Verbindung auf der Chiprückseite aufweisen. - Es können Strukturen analog zu den in den
4 und5 dargestellten beispielsweise auch als ESD- (abgeleitet vom englischen Begriff „electrostatic discharge“, auf Deutsch „elektrostatische Entladung“) Schutzstruktur oder ähnliches verwendet werden. - Die (mechanische) Verbindung zwischen der Kappe und dem Chip kann auf relativ grobe Weise strukturiert sein, analog beispielsweise zu dem Verfahren in einem Reifendrucksensor. Dieses Verfahren kann beispielsweise besonders in Fällen angewandt werden, bei denen der Chipbereich klein sein kann oder die Halbleiternutzschicht nicht zu dünn sein kann/darf, z.B. noch eine Dicke von mehr als ungefähr 10 - 20 µm und damit eine gewisse mechanische Stabilität besitzt.
- In diesem Zusammenhang kann die Kappe beispielsweise so konfiguriert oder strukturiert sein, dass sie eine groß angelegte Aussparung, bzw. Einbuchtung aufweist und auf den Chip an der Kante oder den Kanten der Aussparung gebondet (mit dem Chip verbunden) sein, wie erläutert und unten beschrieben in Verbindung mit
6 , oder die Kappe kann auf den Chip mittels einer strukturierten Abstandsschicht gebondet sein, wie erläutert und unten beschrieben in Verbindung mit7 . -
6 zeigt ein Beispiel einer Halbleiterkomponente600 . Die Halbleiterkomponente600 kann bis zu einem gewissen Grad hierin oben beschriebenen Halbleiterkomponente ähnlich sein, und dieselben Bezugszeichnen kennzeichnen dieselben Elemente wie dort und werden hier nicht noch einmal detailliert beschrieben. - Die Halbleiterkomponente
600 weist einen vertikalen diskreten MOSFET als elektronisches Element102 auf. Anders ausgedrückt kann die Halbleiterkomponente600 als ein vertikaler diskreter MOSFET ausgebildet sein. Der MOSFET kann eine oder mehr Source-Bereiche402 aufweisen (zwei Source-Bereiche402 sind als ein Beispiel dargestellt), eine oder mehr Körperbereiche403 (zwei Körperbereiche403 sind als ein Beispiel dargestellt) einen verdeckten Drain-Bereich461 und ein isoliertes Gate304 . - Die Source-Bereiche
402 können elektrisch (mittels jeweiliger Kontaktlöcher108 ) mit einer ersten leitenden Leitung oder Wiederverteilungsspur441' der Vorderseiten-Metallisierungsschicht104 verbunden sein, welche wiederum (mittels eines weiteren Kontaktlochs und einer ersten Durchkontaktierung103' , die sich durch die Halbleiterschicht101 erstreckt) elektrisch verbunden ist mit einem ersten Abschnitt362 einer Rückseiten-Metallisierungsschicht106 , welche über der Rückseite101b der Halbleiterschicht angeordnet ist. - Das Gate
304 kann elektrisch verbunden sein mit einer zweiten leitenden Leitung oder Umverdrahtungsleitung441 '' der Vorderseiten-Metallisierungsschicht104 mittels einer elektrisch leitenden Verbindung (in6 nur schematisch anhand einer Verbindungslinie611 dargestellt). Die zweite leitende Leitung oder Umverdrahtungsleitung441'' kann wiederum elektrisch verbunden sein (mittels eines weiteren Kontaktlochs108 und einer zweiten Durchkontaktierung103" , welche sich durch die Halbleiterschicht101 erstreckt) mit einem zweiten Abschnitt363 der Rückseiten-Metallisierungsschicht106 . - Der verdeckte Drain-Bereich
461 kann mit einem dritten Abschnitt364 der Rückseiten-Metallisierungsschicht wie dargestellt elektrisch verbunden sein. - Lotkugeln
365 können an den ersten, zweiten und dritten Abschnitten362 ,363 ,364 der Rückseiten-Metallisierungsschicht106 angebracht sein. Auf diese Weise können der Source-Bereich402 , das Gate304 und der verdeckte Drain-Bereich461 des vertikalen MOSFET102 elektrisch von der Außenseite mittels der Rückseite der Halbleiterkomponente600 kontaktiert werden. - Gemäß
6 kann die Halbleiterkomponenten600 eine Kappe105 aufweisen, welche an der Vorderseite der Halbleiterkomponente600 durch eine (mechanische) Verbindung mit der großräumig strukturierten Kappe angebracht wird. Die Kappe105 kann so strukturiert sein, dass sie eine großräumige Aussparung610 aufweist und kann auf den Chip gebondet (bzw. mit ihm verbunden) sein an einer Kante oder Kanten der Aussparung610 . Beispielsweise kann die Kappe105 an den Chip (offensichtlich an die dritte dielektrische Schicht307''' gemäß6 gebondet sein durch einen oder mehr gratförmige Vorsprünge612 der strukturierten Kappe105 , welche an einer Kante oder Kanten der Kappe105 wie dargestellt angeordnet sind. Folglich kann die Kappe105 mechanisch mit der Halbleiterschicht101 mittels der Vorsprünge612 der Kappe105 , der dritten dielektrischen Schicht307''' , der zweiten dielektrischen Schicht307'' und der ersten dielektrischen Schicht307' verbunden sein. - Eine Passivierungsschicht
609 kann über der Vorderseiten-Metallisierungsschicht104 (beispielsweise über den ersten und zweiten elektrisch leitenden Leitungen441' ,441" wie in6 dargestellt) angeordnet sein und die Vorderseiten-Metallisierungsschicht104 gegenüber der Kappe105 elektrisch isolieren. Wie in6 dargestellt kann die Passivierungsschicht darüber hinaus über Teilen der dritten dielektrischen Schicht307'''' angeordnet sein. Die Halbleiterkomponente600 kann so konfiguriert sein, dass eine Aussparung, bzw. Einbuchtung613 zwischen der Kappe105 und der Vorderseiten-Metallisierungsschicht104 (oder der Passivierungsschicht609 , welche, falls vorhanden, die Vorderseiten-Metallisierungsschicht104 bedeckt) wie dargestellt angeordnet sein kann. Die Kappe105 kann also direkt mit der Passivierungsschicht609 verbunden sein. -
7 zeigt ein Beispiel einer Halbleiterkomponente700 , bei der eine (mechanische) Verbindung zwischen der Kappe und dem Chip auf relativ grobe Weise strukturiert ist, ähnlich der oben beschriebenen Halbleiterkomponente600 . Die Halbleiterkomponente700 kann einen diskreten vertikalen MOSFET als elektronisches Element102 aufweisen, mit ähnlicher Leitungsführungsarchitektur wie bei der Halbleiterkomponente600 der6 . - Die Halbleiterkomponente
700 unterscheidet sich von der Halbleiterkomponente600 hauptsächlich dadurch, dass eine strukturierte Abstandsschicht701 bereitgestellt sein kann, und dass die Kappe (welche selbst unstrukturiert sein kann) mit der Abstandsschicht701 gebondet bzw. verbunden sein kann und demzufolge mechanisch mit der Halbleiterschicht101 verbunden sein kann. Die Abstandsschicht701 kann über der zweiten dielektrischen Schicht307'' angeordnet sein und kann demzufolge mechanisch mit der Halbleiterschicht101 mittels der zweiten dielektrischen Schicht307'' und der ersten dielektrischen Schicht307' mechanisch verbunden sein. Eine Passivierungsschicht609 kann über der Vorderseiten-Metallisierungsschicht104 (beispielsweise über der ersten und zweiten elektrisch leitenden Leitung441' ,441 '' wie in7 dargestellt) angeordnet sein und die Vorderseiten-Metallisierungsschicht104 gegenüber der Kappe105 elektrisch isolieren. Die Passivierungsschicht609 kann ferner über Teilen der zweiten dielektrischen Schicht307'' wie dargestellt angeordnet sein. Die Abstandsschicht701 kann mindestens so dick wie die Vorderseiten-Metallisierungsschicht104 (und die Passivierungsschicht609 , falls vorhanden) sein. - Wie in
7 dargestellt kann die Abstandsschicht701 eine Dicke haben, welche größer als die kombinierten Dicken der Vorderseiten-Metallisierungsschicht104 und der Passivierungsschicht609 ist. - Die Passivierungsschicht
609 kann optional in den oben in Verbindung mit6 und7 beschriebenen Halbleiterkomponenten600 ,700 bereitgestellt sein. Anders ausgedrückt kann eine Passivierungsschicht auf der Chipvorderseite bereitgestellt sein, wie es bei heutigen Herstellungsverfahren üblich sein mag. Da ein Kontaktieren des Chips ausschließlich über die Rückseite erzielt werden kann, ist eine (kleinräumige) Strukturierung der Vorderseiten-Passivierung möglicherweise nicht notwendig. Das kann beispielsweise die Undurchlässigkeit der Passivierung verbessern. - Die Kappe kann als ein Träger verwendet werden, um die Halbleiterkomponente auf einem Leiterrahmen zu montieren, beispielsweise unter Verwendung herkömmlicher Verfahren. Im Zusammenhang damit kann die Kappe auf einem Leiterrahmen befestigt sein, beispielsweise durch ein adhäsives Verfahren oder, nach der Ablagerung einer entsprechenden Metallisierung auf der Kappe, durch Löten (z.B. Diffusionslöten), wie in
8 dargestellt. -
8 zeigt eine Halbleiterkomponentenanordnung800' aufweisend eine Halbleiterkomponente800 , welche auf einem Leiterrahmen803 montiert ist. Die Halbleiterkomponente800 kann, wie in8 dargestellt, einen diskreten vertikalen MOSFET als elektronisches Element aufweisen, mit einer ähnlichen Leitungsführungsarchitektur wie bei den Halbleiterkomponenten600 und700 aus6 und7 . Alternativ kann die Halbleiterkomponente800 jegliche andere elektronische Vorrichtung oder integrierten Schaltkreis aufweisen. Eine Passivierungsschicht609 kann über der Vorderseiten-Metallisierungsschicht104 angeordnet sein und kann die obere Fläche104a und Seitenwände der einzelnen Umverdrahtungsleitungen441' ,441'' der Vorderseiten-Metallisierungsschicht104 bedecken. Zusätzlich kann eine dielektrische Schicht801 über freigelegten Teilen der zweiten dielektrischen Schicht307'' und über Teilen der Passivierungsschicht609 angeordnet sein und kann so planarisiert sein, dass sie mit der Passivierungsschicht609 bündig ist. Die Kappe105 kann an die Passivierungsschicht609 und die dielektrische Schicht801 wie dargestellt gebondet sein. Bei der Halbleiterkomponente800 kann die Kappe105 als eine Zusammenbauhilfe zum Montieren der Halbleiterkomponente800 auf einen Leiterrahmen803 genutzt werden. -
8 kann einen Vorfertigungszustand der Halbleiterkomponente800 nach einem Chip-Bonding Verfahren und beispielsweise vor einem Draht-Bonding Verfahren und einem Umformungs-Verfahren darstellen. Die Kappe (genauer die obere Fläche105a der Kappe105 ) kann an dem Leiterrahmen803 angebracht sein, beispielsweise durch eine Haftschicht802 (wie in8 dargestellt) oder durch einen Metallisierungsstapel und Lötmaterial. - Da wegen der mechanisch stabilen Kappe
105 das Aufsammeln der Halbleiterkomponente800 oder des Chips in einer Weise umgesetzt werden kann, die der bei herkömmlichen Chips ähnlich oder die gleiche ist, kann der Chipzusammenbau leichter und schneller werden. - Falls ein Isolator wie beispielsweise Glas als Trägermaterial (d.h. Material der Kappe
105 ) verwendet wird, kann der Leiterrahmen803 elektrisch gegenüber der Halbleiterkomponente800 oder dem Chip elektrisch isoliert sein. Dies kann beispielsweise verschiedene Möglichkeiten für einen Chip-für-Chip-Einbau in ein einziges Gehäuse eröffnen. Beispielsweise können Steuerschaltkreise und ein oder mehrere Leistungsschalter auf einem Leiterrahmen eingebaut, bzw. zusammengeschlossen werden ohne zusätzlichen Isolierungsaufwand. - Manche Komponenten wie beispielsweise Leistungs-ICs oder Leistungstransistoren können stärkere Kühlung benötigen. In diesem Zusammenhang kann das isolierte Zusammenbauverfahren einer Halbleiterkomponente oder eines Chips eine thermische Anbindung an ein Kühlelement oder einen Kühlkörper vereinfachen.
- Insbesondere kann die Kappe der Halbleiterkomponente gemäß manchen Ausführungsformen an einem Kühlelement oder Kühlkörper befestigt sein, beispielsweise wie in
9 dargestellt mittels einer wärmeleitenden Paste. -
9 zeigt eine Halbleiterkomponentenanordnung900' , welche eine Halbleiterkomponente900 aufweist, die auf ein Kühlelement oder einen Kühlkörper903 montiert ist. Die Halbleiterkomponente900 kann, wie in9 dargestellt, beispielsweise der Halbleiterkomponente800 aus8 ähnlich sein. Insbesondere können dieselben Bezugszeichen dieselben Teile wie in8 kennzeichnen, und diese werden hier nicht noch einmal detailliert beschrieben. Die Halbleiterkomponente900 kann anders konfiguriert sein. - Die Halbleiterkomponente
900 kann beispielsweise an dem Kühlelement oder Kühlkörper903 mittels einer Wärmeleitpaste902 angebracht sein, welche zwischen der Kappe105 und dem Kühlelement oder Kühlkörper903 wie dargestellt angeordnet ist. Eine Wärmeleitpaste zu verwenden kann beispielsweise die Wirkung haben, dass eine Wärmeverbindung der Halbleiterkomponente mit dem Kühlelement oder Kühlkörper leicht während des Zusammenbaus verwirklich werden kann. Die Halbleiterkomponente kann mit dem Kühlelement oder Kühlkörper verbunden sein ohne eine Wärmeleitpaste zu verwenden, beispielsweise durch direktes Bonden oder Löten (z.B. Diffusionslöten). Dies kann beispielsweise die Wirkung einer verbesserten Wärmeableitung aufweisen, z.B. verglichen mit der Verbindung mittels einer Wärmeleitpaste. - Mittels einer Halbleiterkomponente (z.B. die Halbleiterkomponente
900 in9 ), welche auf ein Kühlelement oder einen Kühlkörper (z.B. das Kühlelement oder der Kühlkörper903 in9 ) montiert ist kann zusätzliche elektrische Isolierung von Kundenseite oder ein spezielles Gehäuse, beispielsweise das sogenannte „TO-220 Fullpack“ beispielsweise weggelassen werden, wobei dennoch eine elektrisch wirksame Isolierung zwischen der Komponente und dem Kühlelement erzielt wird. - Anstelle einer isolierenden Kappe kann auch eine elektrisch leitende Kappe (beispielsweise in Kombination mit einer geeigneten Passivierung auf der Bonding-Seite) verwendet werden. Eine Wirkung einer elektrisch leitenden Kappe kann eine verbesserte Thermische Verbindung mit einem Kühlelement oder Kühlkörper sein.
- Eine Kombination einer hochleitfähigen Kappe mit einem dünnen isolierenden Überzug kann auch verwendet werden.
- Es kann eine elektrisch leitfähige Kappe beispielsweise verwendet werden, um einen elektrischen Kontakt des elektronischen Elements (beispielsweise eines Anschlussbereichs des elektronischen Elements, z.B. der Source-Bereiche
402 in den Halbleiterkomponenten800 /900 in8 und9 ) bereitzustellen mittels der Kappe und der Vorderseiten-Metallisierungsschicht (oder zumindest einer Umverdrahtungsleitung der Vorderseiten-Metallisierungsschicht), welche in diesem elektrisch mit der Kappe verbunden sein kann. - Es kann ein Kunststoffmaterial oder Kunststofflaminat (beispielsweise eine Faserverstärkung aufweisend) als die Kappe oder der Träger anstelle einer starren (z.B. Glas-) Kappe verwendet werden. Beispielsweise können ähnliche oder gleiche Materialien wie bei der Herstellung von gedruckten Leiterplatten (PCB) verwendet werden, beispielsweise Glasfaserepoxidharzverbindungen oder Teflonverbindungen.
- Auch leitende schichtbare Materialien (d.h. Materialien, die sich zum Schichten eignen) wie beispielsweise Metallgewebe mit geeigneten Bindemitteln, können analog zu leitenden homogenen Kappen verwendet werden. Obwohl diese Materialien im Vergleich zu inorganischen Materialien wie beispielsweise Glas eine niedrigere Temperaturstabilität aufweisen können, können sie andererseits größere Topologien auf der Wafer-Vorderseite ausgleichen (anders ausgedrückt angleichen) und können auf sehr leichte Weise zu verarbeiten sein.
-
10 zeigt ein Verfahren1000 zum Herstellen einer Halbleiterkomponente. - In
1002 kann ein Wafer bereitgestellt werden, wobei der Wafer einen Trägerabschnitt und eine Nutzschicht aufweist, welche auf oder über dem Trägerabschnitt angeordnet ist und ein elektronisches Element aufweist, welches zumindest teilweise darin ausgebildet ist. - In
1004 kann eine Durchkontaktierung in der Nutzschicht ausgebildet werden, wobei die Durchkontaktierung sich durch die Nutzschicht erstreckt. - In
1006 kann eine Metallisierungsschicht über einer Vorderseite des Wafers ausgebildet werden, wobei die Metallisierungsschicht das elektronische Element elektrisch mit der Durchkontaktierung verbindet. - In
1008 kann eine Kappe auf die Vorderseite des Wafers gebondet werden. - In
1010 kann der Wafer von einer Rückseite des Wafers gedünnt werden, um den Trägerabschnitt zu entfernen und die Nutzschicht des Wafers freizulegen. - In
1012 kann eine Metallisierungsschicht über einer Rückseite des gedünnten Wafers ausgebildet werden, um das elektronische Element elektrisch zu kontaktieren. - In
1014 kann der gedünnte Wafer gemeinsam mit der gebondeten Kappe vereinzelt werden. - Die Halbleiterkomponente gemäß der Ausführungsform weist auf: eine Halbleiterschicht, welche eine Vorderseite und eine Rückseite aufweist; mindestens ein elektronisches Element, welches zumindest teilweise in der Halbleiterschicht ausgebildet ist; mindestens zwei Durchkontaktierungen, welche in der Halbleiterschicht ausgebildet sind und sich von der Vorderseite zu der Rückseite der Halbleiterschicht erstrecken; eine Vorderseiten-Metallisierungsschicht, welche über zumindest einem Teil der Vorderseite der Halbleiterschicht ausgebildet ist, um das mindestens eine elektronische Element mit der mindestens einen Durchkontaktierung zu verbinden; eine Kappe, die über der Vorderseite der Halbleiterschicht angeordnet ist und mechanisch mit der Halbleiterschicht verbunden ist, wobei die Kappe als ein Vorderseiten-Träger der Halbleiterkomponente konfiguriert ist; eine Rückseiten-Metallisierungsschicht, welche über zumindest einem Teil der Rückseite der Halbleiterschicht angeordnet und elektrisch mit der mindestens einen Durchkontaktierung verbunden ist.
- Die Rückseiten-Metallisierungsschicht dient dazu, das mindestens eine elektronische Element elektrisch zu kontaktieren.
- Die Halbleiterschicht kann eine Nutzschicht der Halbleiterkomponente sein.
- Die Halbleiterschicht kann Silizium aufweisen oder daraus hergestellt sein.
- Die Halbleiterschicht kann eine Schichtdicke in einem Bereich von ungefähr 1 µm bis zu ungefähr 70 µm aufweisen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 50 µm bei manchen Ausführungsformen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 30 µm bei manchen Ausführungsformen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 15 µm bei manchen Ausführungsformen. Alternativ können andere Werte der Dicke der Halbleiterschicht möglich sein.
- Die Vorderseiten-Metallisierungsschicht kann mindestens eine leitende Spur aufweisen, welche mit dem mindestens einen elektronischen Element und der mindestens einen Durchkontaktierung verbunden ist.
- Die Halbleiterkomponente weist eine dielektrische Schicht auf, welche über Teilen der Vorderseite der Halbleiterschicht angeordnet ist, und die Vorderseiten-Metallisierungsschicht ist zwischen Abschnitten der dielektrischen Schicht angeordnet.
- Eine obere Fläche der Vorderseiten-Metallisierungsschicht ist auf einer niedrigeren Ebene oder auf derselben Ebene wie eine obere Fläche der dielektrischen Schicht angeordnet bezüglich der Vorderseite der Halbleiterschicht.
- Die Kappe kann an der oberen Fläche der dielektrischen Schicht angebracht sein.
- Die Kappe kann eine Aussparung, bzw. Einbuchtung aufweisen und kann mechanisch mit der Halbleiterschicht durch einen oder mehr gratförmige Vorsprünge der Kappe, die an einer Kante oder Kanten der Aussparung angeordnet sind.
- Die Kappe kann ein elektrisch isolierendes Material aufweisen oder daraus hergestellt sein.
- Das elektrisch isolierende Material kann mindestens eines der folgenden aufweisen oder daraus hergestellt sein: Glas, ein Kunststoffmaterial oder Kunststofflaminat, eine Glasfaserepoxidharzverbindung, eine Teflonverbindung.
- Die Kappe kann eine Dicke in einem Bereich von ungefähr 50 µm bis zu ungefähr 1000 µm aufweisen.
- Die Kappe kann ein opakes Material aufweisen oder daraus hergestellt sein.
- Die Kappe kann ein elektrisch leitendes Material aufweisen oder daraus hergestellt sein.
- Das elektronische Element kann mindestens eines der folgenden aufweisen oder sein: ein Transistor, eine Diode, ein integrierter Schaltkreis.
- Eine Halbleiterkomponentenanordnung gemäß verschiedenen Ausführungsformen kann aufweisen eine Halbleiterkomponente und einen Leiterrahmen, der mit der Kappe der Halbleiterkomponente verbunden ist.
- Eine Halbleiterkomponentenanordnung gemäß verschiedenen Ausführungsformen kann aufweisen eine Halbleiterkomponente und ein Kühlelement, welches mit der Kappe des Halbleiterelements verbunden ist.
- Ein Verfahren zum Herstellen einer Halbleiterkomponente kann aufweisen: Bereitstellen einer Halbleiterschicht, welche eine Vorderseite und eine Rückseite aufweist, wobei die Halbleiterschicht mindestens ein elektronisches Element aufweist, welches zumindest teilweise in der Halbleiterschicht ausgebildet ist; Ausbilden mindesten zweier Durchkontaktierungen in der Halbleiterschicht, sich von der Vorderseite zur Rückseite der Halbleiterschicht erstreckend; Ausbilden einer Vorderseiten-Metallisierungsschicht über zumindest einem Teil der Vorderseite der Halbleiterschicht, um das mindestens eine elektronische Element mit der mindestens einen Durchkontaktierung zu verbinden; Anordnen einer Kappe über der Vorderseite der Halbleiterschicht, so dass die Kappe mechanisch mit der Halbleiterschicht verbunden ist, wobei die Kappe als ein Vorderseiten-Träger der Halbleiterkomponente konfiguriert ist; Ausbilden einer Rückseiten-Metallisierungsschicht über zumindest einem Teil der Rückseite der Halbleiterschicht, wobei die Rückseiten-Metallisierungsschicht elektrisch mit der Durchkontaktierung verbunden ist, um das mindestens eine elektronische Element elektrisch zu kontaktieren.
- Das Ausbilden der mindestens einen Durchkontaktierung in der Halbleiterschicht kann aufweisen: Ausbilden mindestens eines sich von der Vorderseite zur Rückseite der Halbleiterschicht erstreckenden Lochs in der Halbleiterschicht; elektrisches Isolieren des mindestens einen Lochs gegenüber der Halbleiterschicht; Füllen des mindestens einen Lochs mit elektrisch leitendem Material.
- Das mindestens eine Loch kann durch Verwenden eines Ätzverfahrens ausgebildet werden.
- Das Ätzverfahren kann ein Trockenätzverfahren sein.
- Das Ausbilden der Vorderseiten-Metallisierungsschicht weist auf: Ausbilden einer dielektrischen Schicht über der Vorderseite der Halbleiterschicht; Strukturieren der dielektrischen Schicht, so dass diese mindestens eine Aussparung, bzw. Einbuchtung aufweist; Ablagern elektrisch leitenden Materials in der mindestens einen Aussparung, um mindestens eine leitende Spur der Vorderseiten-Metallisierungsschicht in der mindestens einen Aussparung auszubilden.
- Das Ablagern des elektrisch leitenden Materials in der mindestens einen Aussparung kann aufweisen Ablagern des elektrisch leitenden Materials, so dass eine obere Fläche der mindestens einen leitenden Spur der Vorderseiten-Metallisierungsschicht bezüglich der Vorderseite der Halbleiterschicht auf einer niedrigeren Ebene oder auf derselben Ebene wie eine obere Fläche der strukturierten dielektrischen Schicht angeordnet ist.
- Das Anordnen der Kappe über der Vorderseite der Halbleiterschicht kann das Bonden der Kappe an die strukturierte dielektrische Schicht aufweisen.
- Die Kappe kann durch anodisches Bonden, adhäsives Bonden oder Glasfritten gebondet werden.
- Das Bonden der Kappe kann zumindest unter niedrigen Vakuumbedingungen ausgeführt werden.
- Die Kappe kann eine Aussparung aufweisen, und das Anordnen der Kappe über der Vorderseite der Halbleiterschicht kann aufweisen das Anordnen der Kappe, so dass die Kappe mechanisch mit der Halbleiterschicht durch einen oder mehr an einer Kante oder Kanten der Aussparung angeordnete gratförmige Vorsprünge der Kappe verbunden ist.
- Das Bereitstellen der Halbleiterschicht kann aufweisen das Bereitstellen eines Wafers, welcher einen Trägerabschnitt und die über dem Trägerabschnitt angeordnete Halbleiterschicht aufweist, und nach dem Anordnen der Kappe und vor dem Ausbilden der Rückseiten-Metallisierungsschicht kann der Wafer gedünnt werden, um den Trägerabschnitt des Wafers zu entfernen und die Halbleiterschicht freizulegen.
- Die Halbleiterschicht, die nach dem Dünnen des Wafers erzielt ist, kann eine Dicke in einem Bereich von ungefähr 1 µm bis zu ungefähr 70 µm aufweisen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 50 µm bei manchen Ausführungsformen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 30 µm bei manchen Ausführungsformen, beispielsweise in einem Bereich von ungefähr 1 µm bis zu ungefähr 15 µm bei manchen Ausführungsformen. Alternativ können andere Werte der Dicke der Halbleiterschicht nach dem Dünnen möglich sein.
- Ein Vereinzelungsverfahren kann nach dem Ausbilden der Rückseiten-Metallisierungsschicht ausgeführt werden.
Claims (16)
- Halbleiterkomponente, aufweisend: • eine Halbleiterschicht (101), welche eine Vorderseite (101a) und eine Rückseite (101b) aufweist; • mindestens ein elektronisches Element (102), welches zumindest teilweise in der Halbleiterschicht (101) ausgebildet ist; • mindestens zwei Durchkontaktierungen (103), welche in der Halbleiterschicht (101) ausgebildet sind und sich von der Vorderseite (101a) zu der Rückseite (101b) der Halbleiterschicht (101) erstrecken; • eine Vorderseiten-Metallisierungsschicht (104), welche über zumindest einem Teil der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist, um das mindestens eine elektronische Element (102) mit den Durchkontaktierungen (103) zu verbinden; • eine Kappe (105), welche über der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist und mechanisch mit der Halbleiterschicht (101) verbunden ist, wobei die Kappe (105) als ein Vorderseiten-Träger der Halbleiterkomponente konfiguriert ist und wobei die Kappe (105) eine Vorderseite der Vorderseiten-Metallisierungsschicht (104) elektrisch isoliert; • eine Rückseiten-Metallisierungsschicht (106), welche über zumindest einem Teil der Rückseite (101b) der Halbleiterschicht (101) angeordnet und elektrisch mit den mindestens zwei Durchkontaktierungen (103) verbunden ist; • eine dielektrische Schicht (307), welche über Teilen der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist, wobei die Vorderseiten-Metallisierungsschicht (104) zwischen Abschnitten der dielektrischen Schicht (307) angeordnet ist; und • wobei eine obere Fläche der Vorderseiten-Metallisierungsschicht (104) bezüglich der Vorderseite (101a) der Halbleiterschicht (101) auf einer niedrigeren Ebene wie eine obere Fläche der dielektrischen Schicht (307) angeordnet ist, wobei die Vorderseiten-Metallisierungsschicht (104) ferner aufweist, • eine erste Umverdrahtungsleitung (341), die einen ersten Source/Drain-Bereich (302) des elektronischen Elements (102) mit der Durchkontaktierung (103) elektrisch verbindet, die mit einem ersten Abschnitt (362) der Rückseiten-Metallisierungsschicht (106) elektrisch verbunden ist, und • eine zweite Umverdrahtungsleitung (341), die einen zweiten Source/Drain-Bereich (302) des elektronischen Elements (102) mit der Durchkontaktierung (103) elektrisch verbindet, die mit einem zweiten Abschnitt (363) der Rückseiten-Metallisierungsschicht (106) elektrisch verbunden ist, wobei die Rückseiten-Metallisierungsschicht (106) einen dritten Abschnitt (364) aufweist, der in Kontakt mit einem Implantationsbereich (361) ist, der in der Halbleiterschicht (101) ausgebildet ist, wobei der erste und zweite Abschnitt (362, 363) und der dritte Abschnitt (364) der Rückseiten-Metallisierungsschicht (106) elektrisch voneinander isoliert sind und wobei die dielektrische Schicht (307) die erste Umverdrahtungsleitung (341) von der zweiten Umverdrahtungsleitung (341) elektrisch isoliert.
- Halbleiterkomponente gemäß
Anspruch 1 , wobei die Halbleiterschicht (101) eine Schichtdicke in einem Bereich von ungefähr 1 µm bis zu ungefähr 70 µm aufweist. - Halbleiterkomponente gemäß einem der vorhergehenden Ansprüche, wobei die Kappe (105) eine Aussparung (610) aufweist und mittels der mindestens einen dielektrischen Schicht (307) mechanisch mit der Halbleiterschicht (101) verbunden ist durch einen oder mehrere gratförmige Vorsprünge (612) der Kappe (105), die an einer Kante oder Kanten der Aussparung (610) angeordnet sind.
- Halbleiterkomponente gemäß einem der vorhergehenden Ansprüche, wobei die Kappe (105) ein elektrisch isolierendes Material aufweist.
- Halbleiterkomponente gemäß
Anspruch 4 , wobei das elektrisch isolierende Material mindestens eines der folgenden aufweist: Glas, ein Kunststoffmaterial oder Kunststofflaminat, eine Glasfaserepoxidharzverbindung, eine Teflonverbindung. - Halbleiterkomponente gemäß einem der vorhergehenden Ansprüche, wobei die Kappe (105) eine Dicke in einem Bereich von ungefähr 50 µm bis zu ungefähr 1000 µm aufweist.
- Halbleiterkomponente gemäß einem der vorhergehenden Ansprüche, wobei die Kappe (105) ein opakes Material aufweist, um das Halbleitermaterial der Halbleiterschicht (101) vor Licht abzuschirmen.
- Halbleiterkomponente gemäß einem der vorhergehenden Ansprüche, wobei die Kappe (105) ein elektrisch leitendes Material aufweist.
- Halbleiterkomponentenanordnung, aufweisend: • eine Halbleiterkomponente (100) gemäß einem der vorhergehenden Ansprüche; • einen Leiterrahmen (803), der an der Kappe (105) der Halbleiterkomponente angebracht ist.
- Halbleiterkomponentenanordnung, aufweisend: • eine Halbleiterkomponente gemäß einem der
Ansprüche 1 bis9 ; • ein Kühlelement (903), welches an der Kappe (105) des Halbleiterelements angebracht ist. - Verfahren zum Herstellen einer Halbleiterkomponente, aufweisend: • Bereitstellen einer Halbleiterschicht (101), welche eine Vorderseite (101a) und eine Rückseite (101b) aufweist, wobei die Halbleiterschicht (101) mindestens ein elektronisches Element (102) aufweist, welches zumindest teilweise in der Halbleiterschicht (101) ausgebildet ist; • Ausbilden mindestens zweier sich von der Vorderseite (101a) zur Rückseite (101b) der Halbleiterschicht (101) erstreckenden Durchkontaktierungen (103) in der Halbleiterschicht (101); • Ausbilden mindestens einer dielektrischen Schicht (307) auf und über der Vorderseite (101a) der Halbleiterschicht (101); • Strukturieren der mindestens einen dielektrischen Schicht (307), so dass diese Aussparungen (108) aufweist; • Ausbilden einer Vorderseiten-Metallisierungsschicht (104) über zumindest einem Teil der Vorderseite (101a) der Halbleiterschicht (101), um das mindestens eine elektronische Element (102) mit den Durchkontaktierungen (103) zu verbinden, mittels Ablagerns elektrisch leitenden Materials in den Aussparungen (108) der mindestens einen dielektrischen Schicht (307), wobei eine obere Fläche der Vorderseiten-Metallisierungsschicht (104) bezüglich der Vorderseite (101a) der Halbleiterschicht (101) auf einer niedrigeren Ebene als eine obere Fläche der mindestens einen dielektrischen Schicht (307) angeordnet ist; • Anordnen einer Kappe (105) über der Vorderseite (101a) der Halbleiterschicht (101), so dass die Kappe (105) mittels der mindestens einen dielektrischen Schicht (307) mechanisch mit der Halbleiterschicht (101) verbunden ist, wobei die Kappe (105) als ein Vorderseiten-Träger der Halbleiterkomponente konfiguriert ist und wobei die Kappe (105) eine Vorderseite der Vorderseiten-Metallisierungsschicht (104) elektrisch isoliert; • Ausbilden einer Rückseiten-Metallisierungsschicht (106) über zumindest einem Teil der Rückseite (101b) der Halbleiterschicht (101), wobei die Rückseiten-Metallisierungsschicht (106) elektrisch mit den Durchkontaktierungen (103) verbunden ist, wobei die Vorderseiten-Metallisierungsschicht (104) so ausgebildet wird, dass sie ferner aufweist, • eine erste Umverdrahtungsleitung (341), die einen ersten Source/Drain-Bereich (302) des elektronischen Elements (102) mit der Durchkontaktierung (103) elektrisch verbindet, die mit einem ersten Abschnitt (362) der Rückseiten-Metallisierungsschicht (106) elektrisch verbunden ist, und • eine zweite Umverdrahtungsleitung (341), die einen zweiten Source/Drain-Bereich (302) des elektronischen Elements (102) mit der Durchkontaktierung (103) elektrisch verbindet, die mit einem zweiten Abschnitt (362) der Rückseiten-Metallisierungsschicht (106) elektrisch verbunden ist, wobei die Rückseiten-Metallisierungsschicht (106) ferner so ausgebildet wird, dass sie einen dritten Abschnitt (364) aufweist, der in Kontakt mit einem Implantationsbereich (361) ist, der in der Halbleiterschicht (101) ausgebildet ist, und wobei der erste und zweite Abschnitt (362, 363) und der dritte Abschnitt (364) der Rückseiten-Metallisierungsschicht (106) elektrisch voneinander isoliert sind und wobei die dielektrische Schicht (307) die erste Umverdrahtungsleitung (341) von der zweiten Umverdrahtungsleitung (341) elektrisch isoliert.
- Verfahren gemäß
Anspruch 11 , wobei das Anordnen der Kappe (105) über der Vorderseite (101a) der Halbleiterschicht (101) das Bonden der Kappe (105) an die mindestens eine dielektrische Schicht (307) aufweist. - Verfahren gemäß einem der
Ansprüche 11 oder12 , wobei die Kappe (105) eine Aussparung (610) aufweist, und wobei das Anordnen der Kappe (105) über der Vorderseite (101a) der Halbleiterschicht (101) aufweist das Anordnen der Kappe (105), so dass die Kappe (105) mittels der mindestens einen dielektrischen Schicht (307) mechanisch mit der Halbleiterschicht (101) durch einen oder mehrere der an einer Kante oder Kanten der Aussparung (610) angeordneten gratförmigen Vorsprünge (612) der Kappe (105) verbunden ist. - Verfahren gemäß einem der
Ansprüche 11 bis13 , wobei das Bereitstellen der Halbleiterschicht (101) aufweist das Bereitstellen eines Wafers (305), welcher einen Trägerabschnitt (301) und die über dem Trägerabschnitt (301) angeordnete Halbleiterschicht (101) aufweist, wobei das Verfahren ferner aufweist nach dem Anordnen der Kappe (105) und vor dem Ausbilden der Rückseiten-Metallisierungsschicht (106) das Dünnen des Wafers (305) von einer Rückseite des Wafers, um den Trägerabschnitt (301) des Wafers (305) zu entfernen und die Halbleiterschicht (101) freizulegen. - Verfahren gemäß
Anspruch 14 , wobei die Halbleiterschicht (101), die nach dem Dünnen des Wafers (305) erzielt ist, eine Dicke in einem Bereich von ungefähr 1 µm bis zu ungefähr 70 µm aufweist. - Verfahren gemäß
Anspruch 14 oder15 , ferner aufweisend ein Vereinzelungsverfahren nach dem Ausbilden der Rückseiten-Metallisierungsschicht (106).
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EP3944290A1 (de) * | 2020-07-21 | 2022-01-26 | Infineon Technologies Austria AG | Chip-substrat-verbundhalbleiterbauelement |
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19746642A1 (de) | 1997-10-22 | 1999-05-06 | Fraunhofer Ges Forschung | Herstellungsverfahren für mikroelektronische Systeme zur Verhinderung von Produktpiraterie und Produktmanipulation, durch das Verfahren hergestelltes Halbleiter-Bauelement und Verwendung des Halbleiter-Bauelements in einer Chipkarte |
DE10225373A1 (de) | 2001-08-24 | 2003-04-30 | Schott Glas | Verfahren zum Kontaktieren und Gehäusen von integrierten Schaltungen |
DE10346581A1 (de) | 2003-01-14 | 2004-07-22 | Mitsubishi Denki K.K. | Verfahren zum Herstellen einer Halbleitervorrichtung |
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US8158456B2 (en) * | 2008-12-05 | 2012-04-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming stacked dies |
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US8183678B2 (en) * | 2009-08-04 | 2012-05-22 | Amkor Technology Korea, Inc. | Semiconductor device having an interposer |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19746642A1 (de) | 1997-10-22 | 1999-05-06 | Fraunhofer Ges Forschung | Herstellungsverfahren für mikroelektronische Systeme zur Verhinderung von Produktpiraterie und Produktmanipulation, durch das Verfahren hergestelltes Halbleiter-Bauelement und Verwendung des Halbleiter-Bauelements in einer Chipkarte |
DE10225373A1 (de) | 2001-08-24 | 2003-04-30 | Schott Glas | Verfahren zum Kontaktieren und Gehäusen von integrierten Schaltungen |
DE10346581A1 (de) | 2003-01-14 | 2004-07-22 | Mitsubishi Denki K.K. | Verfahren zum Herstellen einer Halbleitervorrichtung |
DE10331322A1 (de) | 2003-07-10 | 2005-02-03 | Epcos Ag | Elektronisches Bauelement und Verfahren zur Herstellung |
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