CN104979226B - 一种铜的混合键合方法 - Google Patents
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- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 33
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 31
- 239000010949 copper Substances 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 64
- 239000004020 conductor Substances 0.000 claims abstract description 45
- 239000002184 metal Substances 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims abstract description 28
- 239000012212 insulator Substances 0.000 claims abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 238000000137 annealing Methods 0.000 claims description 9
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 6
- 239000004411 aluminium Substances 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052725 zinc Inorganic materials 0.000 claims description 6
- 239000011701 zinc Substances 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 238000007747 plating Methods 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 241000790917 Dioxys <bee> Species 0.000 claims 1
- 229910003978 SiClx Inorganic materials 0.000 claims 1
- 239000003344 environmental pollutant Substances 0.000 claims 1
- 231100000719 pollutant Toxicity 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 abstract description 18
- 239000013078 crystal Substances 0.000 abstract description 4
- 238000012545 processing Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 2
- 230000004927 fusion Effects 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 description 9
- 235000012239 silicon dioxide Nutrition 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/828—Bonding techniques
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Pressure Welding/Diffusion-Bonding (AREA)
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Abstract
本发明涉及一种铜的混合键合方法。本发明在需要键合的两片晶圆表面,采用传统的后端铜互联技术,制造平坦的铜和绝缘体平面,并使两片晶圆上的铜图形一一对应;在晶圆混合键合过程中,首先实现晶圆键合,即晶圆绝缘体之间的键合,其次将键合后的晶圆放置在高温下退火,使热膨胀系数大于绝缘体的铜受到绝缘体键合界面的压缩,在温度和压力的共同作用下,使两边铜金属接近、压缩并熔合成一体,从而达到两边铜导体合二为一的结构。本发明用于与传统集成电路兼容的机器与制程中,实现混合键合过程中的金属互联问题,通过上下衬底的金属晶粒熔合成一体,大大减小了跨晶圆的导线电阻及延迟,为后续步骤提供了较好的工艺基础。
Description
技术领域
本发明涉及一种键合方法,特别涉及一种铜的混合键合方法。
背景技术
随着人们对电子产品的要求向小型化、多功能、环保型等方向的发展,人们努力寻求将电子***越做越小,集成度越来越高,功能越做越多,越来越强。由此产生了许多新技术、新材料和新设计,例如三维堆叠封装等技术就是这些技术的典型代表。在超大规模集成电路发展日益接近物理极限的情况下,于物理尺寸和成本方面都具有优势的三维集成电路是延长摩尔定律并解决先进封装问题的有效途径。三维堆叠封装结构可直接将多个裸芯片或者衬底通过键合的方式堆叠起来,实现在三维方向上的金属互连结构,大大减小互连距离,提高传输速度,从而实现一个***或者某个功能在三维结构上的集成。而晶圆键合技术正是三维电路集成的关键技术之一,尤其是混合键合技术可以在两片晶圆键合的同时实现数千个芯片的内部互联,极大改善芯片性能并节约成本,而怎样实现晶圆之间金属电路的内部互联则是混合键合技术应用中重点要解决的问题。
发明内容
本发明所要解决的技术问题是提供一种铜的混合键合技术,解决现有技术中难以实现晶圆之间金属电路的内部互联的技术问题。
本发明解决上述技术问题的技术方案如下:一种铜的混合键合方法,包括以下步骤:
步骤一,提供待混合键合的上衬底和待混合键合的下衬底,所述上衬底底部和所述下衬底顶部均具有绝缘层;
步骤二,在上衬底底部的绝缘层上形成多个第一金属导体,所述多个第一金属导体分别具有第一端面,所述第一端面均比周围绝缘层表面稍低,形成第一凹陷;
步骤三,在下衬底顶部的绝缘层上形成多个第二金属导体,所述多个第二金属导体分别具有第二端面,所述第二端面均比周围绝缘层表面稍低,形成第二凹陷;所述下衬底绝缘层上第二金属导体的位置与所述上衬底绝缘层上第一金属导体的位置一一对应;
步骤四,对所述上下衬底进行清洗,去除所述上衬底和所述下衬底上附着的沾污物;
步骤五,将经步骤四处理的上下衬底对准,通过键合装置施加压力,使所述上衬底的绝缘层和所述下衬底的绝缘层键合在一起,形成稳固的预键合结构;
步骤六,将预键合后的上下衬底进行退火,所述第一金属导体和第二金属导体在温度和绝缘体压力的作用下熔合成一体。
在上述技术方案的基础上,本发明还可以做如下改进。
进一步,所述步骤四还包括:在清洗后的上衬底的绝缘层和清洗后的下衬底的绝缘层上形成亲水性活性表面。
进一步,所述第一凹陷的深度范围为1~100nm,所述第二凹陷的深度范围为1~100nm。
进一步,所述第一凹陷的深度范围为1~10nm,所述第二凹陷的深度范围为1~10nm。
进一步,所述上下衬底上的绝缘层为二氧化硅绝缘层、氮化硅绝缘层、氮氧化硅绝缘层、碳化硅绝缘层或碳搀杂氧化硅介质层。
进一步,所述第一金属导体和第二金属导体均为金属铜、金属铝或金属锌。
进一步,形成第一金属导体或形成第二金属导体分别包括以下步骤:
步骤a,在所述上下衬底的绝缘层上分别刻蚀形成金属互连线沟槽;
步骤b,溅镀填充金属铝、金属锌或者电镀填充金属铜,充满所述金属互连线沟槽,并覆盖所述绝缘层形成金属层;
步骤c,采用化学机械平坦化工艺对所述金属层进行处理至露出所述绝缘层,且金属层表面与绝缘层之间形成凹陷。
进一步,所述第一金属导体的深度范围为0.1um~5um;所述第二金属导体的深度范围为0.1um~5um。
进一步,所述步骤五中,施加的压力为1~50千牛顿。
进一步,所述步骤六中,退火温度范围为200~450℃,退火时间大于0.15小时。
本发明的有益效果是:本发明的技术方案可以用于与传统集成电路兼容的机器与制程中,实现混合键合过程中的金属互联问题,通过上下衬底的金属晶粒熔合成一体,大大减小了跨晶圆的导线电阻及延迟,为后续步骤提供了较好的工艺基础。
附图说明
图1为本发明混合键合方法的流程图;
图2a至图2c为本发明实施例两衬底完成混合键合的工艺过程对应的结构示意图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述,所举实例只用于解释本发明,并非用于限定本发明的范围。
本发明在需要键合的晶圆表面,使用传统的后端铜互联技术,制造平坦的铜和绝缘体,比如二氧化硅绝缘层平面,并确保两片晶圆上的铜图形一一对应。在晶圆混合键合过程中,首先实现晶圆键合,即是晶圆二氧化硅绝缘层界面与二氧化硅绝缘层界面的键合;其次将键合后的晶圆放置在高温下退火,由于铜和绝缘体之间热膨胀系数(CTE)之间的差异,具备更大热膨胀系数的铜受到绝缘体键合界面的压缩,在温度和压力的共同作用下,使两边铜金属接近、压缩并熔合,在特殊条件下,还可以使两边的铜晶粒熔合成一体,从而达到两边铜导体合二为一的结构,大大减小跨晶圆的导线电阻及延迟。
如图1所示,为本发明实施例一种铜的混合键合方法的流程示意图,图2a至图2c为本发明实施例两衬底完成混合键合的工艺过程对应的结构示意图,包括以下步骤:
步骤一,提供待混合键合的上衬底和待混合键合的下衬底,所述上衬底底部和所述下衬底顶部均具有二氧化硅绝缘层;在其他实施例中,绝缘层还可以为氮化硅绝缘层、氮氧化硅绝缘层、碳化硅绝缘层或碳搀杂氧化硅介质层的任意一种。
步骤二,在上衬底底部的绝缘层上形成多个第一金属导体,所述多个第一金属导体01分别具有第一端面,所述第一端面均比周围绝缘层表面稍低,形成第一凹陷02,如图2a所示;本实施例中,优选的,所述第一金属导体01为金属铜,所述第一金属导体01的深度为2um,所述第一凹陷02的深度为10nm,在其他实施例中,所述第一金属导体01可以为金属铝或者金属锌,第一金属导体01的深度为0.1um~5um间的任意值,所述第一凹陷02的深度为1~100nm间的任意值,例如在其他实施例中,所述第一凹陷02可以为30nm、50nm、80nm、100nm等等。
步骤三,在下衬底顶部的绝缘层上形成多个第二金属导体03,所述多个第二金属导体03分别具有第二端面,所述第二端面均比周围绝缘层表面稍低,形成第二凹陷04,如图2a所示;所述下衬底绝缘层上第二金属导体03的位置与所述上衬底绝缘层上多第一金属导体的位置一一对应;本实施例中,优选的,所述第二金属导体为金属铜,所述第二金属导体03的深度为2um,所述第二凹陷04的深度为10nm,在其他实施例中,所述第二金属导体03可以为金属铝或者金属锌,第二金属导体03的深度为0.1um~5um间的任意值,所述第二凹陷04的深度为1~100nm间的任意值,例如所述第二凹陷04为30nm、50nm、80nm、100nm等等。
步骤四,对所述上下衬底进行清洗,去除所述上衬底和所述下衬底上附着的沾污物,并在所述上衬底的绝缘层和所述下衬底的绝缘层上形成亲水性活性表面。
步骤五,将经步骤四处理的上下衬底对准,通过键合装置施加30千牛顿压力,使所述上衬底的绝缘层和所述下衬底的绝缘层键合在一起,形成稳固的预键合结构,如图2b所示;在其他实施例中,所施加的压力范围在1千牛顿~50千牛顿的任意值,例如10千牛顿、20千牛顿、35千牛顿、45千牛顿等等,使所述上衬底的绝缘层和所述下衬底的绝缘层键合在一起。
步骤六,将预键合后的上下衬底进行退火,所述第一金属导体和第二金属导体在温度和绝缘体压力的作用下熔合成一体,如图2c所示。本实施例中,退火温度为300℃,退火半小时,退火温度达到金属铜的热膨胀会产生挤压从而实现界面接触及铜的晶粒融合。在其他实施例中,采用的退火温度为200~450℃间的任意值,退火时间大于0.15小时即可。
以下为本实施例形成第一金属导体和/或第二金属导体的流程示意图,分别包括以下步骤:
步骤a,在所述上下衬底的二氧化硅绝缘层上分别刻蚀形成金属互连线沟槽;
步骤b,电镀填充金属铜充满所述金属互连线沟槽,并覆盖所述二氧化硅绝缘层形成覆铜层;
步骤c,对所述覆铜层进行化学机械平坦化处理至露出所述二氧化硅绝缘层,步骤c进行完成后,由于金属层与绝缘物质硬度之间的差异,金属层表面与二氧化硅绝缘层之间即形成凹陷。
本发明的技术方案可以用于与传统集成电路兼容的机器与制程中,实现混合键合过程中的金属互联问题,通过上下衬底的金属晶粒熔合成一体,大大减小了跨晶圆的导线电阻及延迟,为后续步骤提供了较好的工艺基础。
以上所述仅为本发明的较佳实施例,并不用以限制本发明,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (8)
1.一种铜的混合键合方法,包括以下步骤:
步骤一,提供待混合键合的上衬底和待混合键合的下衬底,所述上衬底底部和所述下衬底顶部均具有绝缘层;
步骤二,在上衬底底部的绝缘层上形成多个第一金属导体,所述多个第一金属导体分别具有第一端面,所述第一端面均比周围绝缘层表面稍低,形成第一凹陷,所述第一凹陷的深度范围为50~100nm;
步骤三,在下衬底顶部的绝缘层上形成多个第二金属导体,所述多个第二金属导体分别具有第二端面,所述第二端面均比周围绝缘层表面稍低,形成第二凹陷,所述第二凹陷的深度范围为50~100nm;所述下衬底绝缘层上第二金属导体的位置与所述上衬底绝缘层上第一金属导体的位置一一对应;
步骤四,对所述上下衬底进行清洗,去除所述上衬底和所述下衬底上附着的沾污物;
步骤五,将经步骤四处理的上下衬底对准,通过键合装置施加压力,使所述上衬底的绝缘层和所述下衬底的绝缘层键合在一起,形成稳固的预键合结构;
步骤六,将预键合后的上下衬底进行退火,所述第一金属导体和第二金属导体在温度和绝缘体压力的作用下熔合成一体。
2.根据权利要求1所述的混合键合方法,其特征在于:所述步骤四还包括:在清洗后的上衬底的绝缘层和清洗后的下衬底的绝缘层上形成亲水性活性表面。
3.根据权利要求1所述的混合键合方法,其特征在于:所述上下衬底上的绝缘层为二氧化硅绝缘层、氮化硅绝缘层、氮氧化硅绝缘层、碳化硅绝缘层或碳搀杂氧化硅介质层。
4.根据权利要求1所述的混合键合方法,其特征在于:所述第一金属导体和第二金属导体均为金属铜、金属铝或金属锌。
5.根据权利要求1~4任一所述的混合键合方法,形成第一金属导体或形成第二金属导体分别包括以下步骤:
步骤a,在所述上下衬底的绝缘层上分别刻蚀形成金属互连线沟槽;
步骤b,溅镀填充金属铝、金属锌或者电镀填充金属铜,充满所述金属互连线沟槽,并覆盖所述绝缘层形成金属层;
步骤c,采用化学机械平坦化工艺对所述金属层进行处理至露出所述绝缘层,且金属层表面与绝缘层之间形成凹陷。
6.根据权利要求5所述的混合键合方法,其特征在于:所述第一金属导体的深度范围为0.1um~5um;所述第二金属导体的深度范围为0.1um~5um。
7.根据权利要求5所述的混合键合方法,其特征在于:所述步骤五中,施加的压力为1~50千牛顿。
8.根据权利要求5所述的混合键合方法,其特征在于:所述步骤六中,退火温度范围为200~450℃,退火时间大于0.15小时。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510355091.5A CN104979226B (zh) | 2015-06-24 | 2015-06-24 | 一种铜的混合键合方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510355091.5A CN104979226B (zh) | 2015-06-24 | 2015-06-24 | 一种铜的混合键合方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104979226A CN104979226A (zh) | 2015-10-14 |
CN104979226B true CN104979226B (zh) | 2018-09-07 |
Family
ID=54275619
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510355091.5A Active CN104979226B (zh) | 2015-06-24 | 2015-06-24 | 一种铜的混合键合方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN104979226B (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN111933533B (zh) * | 2020-08-17 | 2021-06-04 | 长江存储科技有限责任公司 | 半导体封装结构及其制造方法 |
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---|---|
CN104979226A (zh) | 2015-10-14 |
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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