DE10121241B4 - Integrierte Schaltung - Google Patents

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Abstract

Integrierte Schaltung, die in einem Gehäuse integriert ist, mit mehreren an dem Gehäuse angebrachten Anschlusspins (2, 3, 4, 5, 6, 7) zum Anschluss des Gehäuses an Signalleitungen eines externen Schaltkreises,
wobei jeder Anschlusspin (2, 3, 4, 5, 6, 7) über eine zugehörige Verdrahtungsleitung an ein Kontaktierungspad der in dem Gehäuse integrierten Schaltung zum Austausch von Signalen zwischen dem externen Schaltkreis und der integrierten Schaltung angeschlossen ist, wobei die Kontaktierungs-PADS entlang einer Symmetrielinie (S) des Gehäuses angeordnet sind
dadurch gekennzeichnet,
dass die Anschlusspins (4, 6, 7) zum Anschluss an Signalleitungen für hochfrequente Signale symmetrisch zu der Symmetrielinie (S) derart angebracht sind, dass die Länge der Verdrahtungsleitungen zwischen den Anschlusspins und den zugehörigen Kontaktierungs-PADS minimal sind.

Description

  • Die Erfindung betrifft eine in einem Gehäuse integrierte Schaltung, bei der die Anschlusspins für hochfrequente Signale zur Minimierung der zugehörigen Verdrahtungsleitungen mittig an dem Gehäuse angebracht sind.
  • Die US 6,114,751 beschreibt ein Gehäuse mit Kontaktierungs-PADS entlang einer Symmetrielinie. Die Anschlusspins für hochfrequente Datensignalleitungen sind symmetrisch entlang einer Symmetrielinie an dem Gehäuse derart angebracht, dass die Längen der Verdrahtungsleitungen zwischen den Anschlusspins und den zugehörigen Kontaktierungs-PADS gleich sind.
  • Die 5,798,571 beschreibt eine integrierte Schaltung für hohe Frequenzen, wobei die Signalisierungsanschlüsse in der Peripherie des Gehäuses angeordnet sind und nicht in mittiger Lage symmetrisch zu einer Symmetrielinie.
  • Die US 6,163,071 beschreibt eine Platine mit Durchkontaktierungen und Kontaktierungs-PADS. Die Durchkontaktierungen für Signalverdrahtungen befinden sich in der Mitte des Substrats und die Durchkontaktierungen für die Stromversorgungen befinden sich in der Peripherie des Halbleiterchips.
  • Die US 6,057,596 beschreibt Anschlusspins für Signalleitungen, die in der Peripherie des Gehäuses angeordnet sind.
  • Integrierte Schaltungen werden nach ihrer Herstellung in einem Gehäuse verpackt. Integrierte Schaltungen sind dabei wesentlich kleiner als das zugehörige Gehäuse. Die Anschlusspins zum Anschluss der integrierten Schaltung an einen externen Schaltkreis, die sich an dem Gehäuse befinden, werden über interne Verdrahtungsleitungen mit Kontaktierungs-PADS zur elektrischen Kontaktierung des elektronischen Schaltkreises verbunden.
  • 1 zeigt eine Anordnung nach dem Stand der Technik. Die an dem Gehäuse angebrachten Anschlusspins werden über Verdrahtungsleitungen an Kontaktierungs-PADS an eine im Gehäuse integrierte Schaltung angeschlossen. Die Anschlusspins sind dabei herkömmlicherweise matrixförmig auf der Unterseite des Gehäuses angebracht. Die Kontaktierungs-PADS befinden sich auf einer Symmetrielinie S, so dass bei einer weiteren Miniaturisierung (shrink) der integrierten Schaltung innerhalb des Gehäuses die Position der Kontaktierungs-PADs konstant bleiben kann. Die Größe der integrierten Schaltungen bzw. die Chipgröße liegt bei herkömmlichen Chips bei etwa 50 mm2. Je stärker die Miniaturisierung integrierter Schaltungen fortschreitet, desto größer werden die Leitungslängen der Verdrahtungsleitungen zu den äußeren Anschlusspins.
  • Die 2a, 2b zeigen die Anordnung von Anschlusspins an der Unterseite von in Gehäusen integrierter Schaltungen nach dem Stand der Technik.
  • Bei der in 2a dargestellten Anordnung nach dem Stand der Technik sind die Adressleitungen ADR zur Adressierung von Speicherzellen innerhalb der integrierten Schaltung und die Steuersignalanschlusspins (CMD) zum Anlegen von Steuersignalen mittig angeordnet, während die Anschlusspins über die Datenleitungen (Dq) in vier Gruppen in peripherer Lage an der Unterseite des Gehäuses angebracht sind.
  • 2b zeigt eine weitere Anordnung von Anschlusspins bei integrierten Schaltungen nach dem Stand der Technik. Bei der in 2b dargestellten Anordnung sind die Adressen-Anschlusspins ADR, die Steuersignal-Anschlusspins CMD sowie die Daten-Anschlusspins DQ ebenfalls gruppenweise an der Unterseite des Gehäuses angeordnet. Dabei befinden sich die Steuersignal-Anschlusspins in der Mitte des Gehäuses, während die Adressen-Anschlusspins und die Daten-Anschlusspins peripher angeordnet sind. Dabei werden herkömmlicherweise die Daten-Anschlusspins DQ an der Seite angebracht, an der sich ein Daten-Anschlussstecker auf der Platine befindet.
  • Der Nachteil der in den 2a, 2b dargestellten Anschlusspin-Anordnungen besteht darin, dass die Verdrahtungslängen der Verdrahtungsleitungen zwischen peripher angeordneten Anschlusspins und den Kontaktierungs-PADS innerhalb der integrierten Schaltung mit zunehmender Miniaturisierung der im Gehäuse integrierten Schaltung zunehmen. Da sich gleichzeitig die Arbeitstaktfrequenzen moderner integrierter Schaltungen erhöhen und beispielsweise bei modernen DRAM-Speichern bereits bei einigen Hundert MHz liegen, so dass Datenraten von über 800 Megabit pro Sekunde auftreten können, spielen die Leitungsinduktivität für Verdrahtungsleitungen zwischen den Anschlusspins und den Kontaktierungs-PADS eine immer größere Rolle. Je größer die Leitungsinduktivität in den Verdrahtungsleitungen sind, desto geringer ist die Signalintegrität des über die Verdrahtungsleitung geführten Signals. Im Vergleich zu den Signalfrequenzen der Datensignale DQ sind die Signalfrequenzen der Adress-Signale ADR und der Steuer-Signale CMD vergleichsweise gering.
  • Die in 2a, 2b dargestellten Anordnungen der Anschlusspins weisen daher den Nachteil auf, dass gerade die Daten-Signale, die eine sehr hohe Signalfrequenz aufweisen, in peripherer Lage angeordnet sind, so dass sie aufgrund der relativ großen Längen der Verdrahtungsleitungen und der damit verbundenen hohen Leitungsinduktivitäten eine geringe Signalintegrität aufweisen und es somit zu Datenübertragungsfehlern kommen kann.
    •
  • Es ist daher die Aufgabe der vorliegenden Erfindung eine integrierte Schaltung zu schaffen, die auch bei sehr hohen Signalfrequenzen eine hohe Signalintegrität aufweist.
  • Diese Aufgabe wird erfindungsgemäß durch eine integrierte Schaltung mit den in Patentanspruch 1 angegebenen Merkmalen gelöst.
  • Die Erfindung schafft eine integrierte Schaltung, die in einem Gehäuse integriert ist, mit
    mehreren an des Gehäuse angebrachten Anschlusspins zum Anschluss des Gehäuses an Signalleitungen eines externen Schaltkreises,
    wobei jeder Anschlusspin über eine zugehörige Verdrahtungsleitung an ein Kontaktierungs-PAD der in dem Gehäuse integrierten Schaltung zum Austausch von Signalen zwischen dem externen Schaltkreis und der integrierten Schaltung angeschlossen ist, wobei die Kontaktierungs-PADS entlang einer Symmetrielinie des Gehäuses angeordnet sind,
    wobei die erfindungsgemäße integrierte Schaltung dadurch gekennzeichnet ist, dass die Anschlusspins zum Anschluss an Signalleitungen für hochfrequente Signale symmetrisch zu der Symmetrielinie derart angebracht sind, dass die Länge der Verdrahtungsleitungen zwischen den Anschlusspins und den zugehörigen Kontaktierungs-PADS minimal sind.
  • Bei einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen integrierten Schaltung sind die Anschlusspins matrixförmig an der im Gehäuse integrierten Schaltung angebracht.
  • Die Leitungsinduktivität der Verdrahtungsleitungen zum Anschluss der integrierten Schaltung an die Signalleitungen für hochfrequente externe Signale ist vorzugsweise minimal.
  • Bei einer weiteren besonders bevorzugten Ausführungsform der erfindungsgemäßen integrierten Schaltung sind die Daten-Anschlusspins zum Anschluss an Datensignalleitungen und die zugehörigen Masse-Anschlusspins entlang der Symmetrielinie in zentraler Lage an dem Gehäuse angeordnet.
  • Bei einer weiteren bevorzugten Ausführungsform der integrierten Schaltung sind die Takt-Anschlusspins zum Anschluss an Takt-Signalleitungen und die zugehörigen Masse-Anschlusspins entlang einer Symmetrielinie gruppenweise in zentraler Lage an dem Gehäuse angeordnet.
  • Bei einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen integrierten Schaltung sind Adress-Anschlusspins zum Anschluss an Adress-Signalleitungen und die zugehörigen Masse-Anschlusspins gruppenweise in peripherer Lage an dem Gehäuse angeordnet.
  • Bei einer weiteren bevorzugten Ausführung der erfindungsgemäß integrierten Schaltung sind die Steuer-Anschlusspins zum Anschluss an Steuersignalleitungen und die zugehörigen Masse-Anschlusspins gruppenweise in peripherer Lage an dem Gehäuse angebracht.
  • Bei einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen integrierten Schaltung sind die Daten-Anschlusspins und die Takt-Anschlusspins zum Anschluss an Takt-Signalleitungen nahe zueinander angeordnet.
  • Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen integrierten Schaltung sind die Leitungsinduktivitäten von Verdrahtungsleitungen für den Anschlusspins zum Anschluss an externe Signalleitungen für hochfrequente Signale um einige nHenry kleiner als die Leitungsinduktivitäten von Verdrahtungsleitungen der Anschlusspins zum Anschluss an externe Signalleitungen für niederfrequente Signale.
  • Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen integrierten Schaltung sind die Leitungsinduktivitäten von Verdrahtungsleitungen der Anschlusspins zum An schluss an Signalleitungen für hochfrequente Signale kleiner als 3,25 nHenry.
  • Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen integrierten Schaltung ist die integrierte Schaltung ein integrierter Speicher, der in einem Gehäuse verpackt ist, das Adress-Anschlusspins zur Adressierung von Speicherzellen, Daten-Anschlusspins zur Datenübertragung, Steuersignal-Anschlusspins zur Steuersignalübertragung, Masse-Anschlusspins und Taktsignal-Anschlusspins aufweist.
  • Im weiteren werden bevorzugte Ausführungsformen der erfin- dungsgemäßen integrierten Schaltung unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.
    •
  • Es zeigen:
  • 1 eine Verdrahtungsanordnung nach dem Stand der Technik;
  • 2 eine Anordnung von Anschlusspins in einem Gehäuse einer herkömmlichen integrierten Schaltung;
  • 3a, 3b Ausführungsformen der erfindungsgemäßen integrierten Schaltung.
  • 3a zeigt eine erste Ausführungsform der erfindungsgemäßen integrierten Schaltung. Bei der in 3a dargestellten Ausführungsform ist die integrierte Schaltung 1 ein integrierter Speicherbaustein. Der integrierte Speicherbaustein 1 weist Adress-Anschlusspins 2a, 2b, 2c, 2d und zugehörige Masse-Anschlusspins auf, die in peripherer Lage an Gehäuseecken angeordnet sind. Die Adress-Anschlusspins 2, 2b, 2c, 2d sind über Verdrahtungsleitungen mit zugehörigen in dem Gehäuse enthaltenen Kontaktierungs-PADS zur Kontaktierung der in dem Gehäuse enthaltenen integrierten Schaltung 1 verbunden. Der Speicherbaustein 1 weist ferner Steuersignal-Anschlusspins 3a, 3b, zum Anschluss an Steuersignalleitungen auf. Entlang einer Symmetrielinie S des Gehäuses 1 sind ferner Daten-Anschlusspins 4 vorgesehen über die der Speicherbaustein Daten mit dem externen Schaltkreis austauscht. Die Daten-Anschlusspins zum Anschluss an die Daten-Signalleitungen des externen Schaltkreises und die zugehörigen Masse-Anschlusspins sind entlang der Symmetrielinie S in zentraler Lage an dem Gehäuse der integrierten Schaltung 1 angeordnet. Hierdurch sind die Längen der zugehörigen Verdrahtungsleitungen, über die die hochfrequenten Datensignale zwischen der integrierten Schaltung 1 und einem externen Schaltkreis ausgetauscht werden, minimal. Folglich sind die Leitungsinduktivitäten der Verdrahtungsleitungen für die Datensignale ebenfalls minimal, so dass Signalintegrität selbst für die sehr hochfrequenten Datensignale, die bei Datenübertragungsraten von beispielsweise 800 Megabit pro Sekunde auftreten, gewährleistet ist.
  • Die in 3a dargestellte Anschlusspin-Konfiguration wird auch als OAIC-Konfiguration bezeichnet (OAIC: Outer Address Inner Command). Die Leitungsinduktivitäten der Verdrahtungsleitungen zum Anschluss der integrierten Schaltung 1 an Signalleitungen für die hochfrequenten Datensignale sind minimal, während die Leitungsinduktivitäten der Verdrahtungsleitungen an die Adress-Signalleitungen für die relativ niedfrequenten Adresssignale vergleichsweise hoch sind. Aufgrund der relativ niedrigen Signalfrequenz der anliegenden Adresssignale wirken sich jedoch die relativ hohen Leitungsinduktivitäten nicht störend auf den Betrieb des integrierten Speicherbausteins 1 aus. Die Leitungsinduktivitäten der Verdrahtungsleitungen für Anschlusspins zum Anschluss an die Daten-Signalleitungen zum Datenaustausch sind in einer besonders bevorzugten Ausführungsform der erfindungsgemäßen integrierten Schaltung niedriger als 3,25 nHenry, so dass Datenübertragungsraten von über 800 Megabit pro Sekunde möglich sind.
  • Aufgrund der symmetrischen Anordnung der Anschlusspins an dem Gehäuse sind die Leitungsinduktivitäten der in der Mitte gelegenen Anschlusspins für die hochfrequenten Signale bei einem technologiebedingten shrinken der in dem Gehäuse enthaltenen integrierten Schaltung konstant, während die Leitungsinduktivität für die Anschlusspins der niederfrequenten Signale zunimmt.
  • Die Anschlusspins für die verschiedenen Signale sind matrixförmig an der Unterseite des Gehäuses der integrierten Schaltung 1 angebracht. Dabei sind die Anschlusspins für die verschiedenen Funktionen, also beispielsweise die Adress-Anschlusspins, die Steuer-Anschlusspins, die Daten-Anschlusspins sowie die zugehörigen Masse- und Taktsignal-Anschlusspins in Gruppen an dem Gehäuse angeordnet.
  • 3b zeigt eine alternative Ausführungsform der erfindungsgemäß integrierten Schaltung 1. Bei der in 3b gezeigten Ausführungsform sind die Steuer-Anschlusspins und die Adress-Anschlusspins in Gruppen 5a, 5b, 5c, 5d in peripherer Lage in den Gehäuseecken angeordnet. Die Verdrahtungsleitungen für die relativ niederfrequenten Adresssignale und Steuersignale sind somit relativ hoch. Des weiteren werden die bei der in 3b gezeigten Ausführungsform die Datenanschlusspins in vier Gruppen 6a bis 6d in mittiger Lage symmetrisch zu der Symmetrielinie S angeordnet. Des weiteren sind Taktsignal-Anschlusspins in einer Gruppe 7 symmetrisch zu der Symmetrielinie S an der Unterseite des Gehäuses angebracht.
  • Durch die in 3b gezeigte Anschlusspinanordnung können die Datenanschlusspins zu den zugehörigen Taktsignal-Anschlusspins derart angeordnet werden, dass die Laufzeitunterschiede zwischen einem Datensignal und einem zugehörigen Taktsignal minimal sind.
    • 1
    Integrierte Schaltung
    2
    Adress-Anschlusspins
    3
    Steuersignal-Anschlusspins
    4
    Daten-Anschlusspins
    5
    Steuersignal- und Adresssignal-Anschlusspins
    6
    Datenanschlusspins
    7
    Taktsignal-Anschlusspins

Claims (11)

  1. Integrierte Schaltung, die in einem Gehäuse integriert ist, mit mehreren an dem Gehäuse angebrachten Anschlusspins (2, 3, 4, 5, 6, 7) zum Anschluss des Gehäuses an Signalleitungen eines externen Schaltkreises, wobei jeder Anschlusspin (2, 3, 4, 5, 6, 7) über eine zugehörige Verdrahtungsleitung an ein Kontaktierungspad der in dem Gehäuse integrierten Schaltung zum Austausch von Signalen zwischen dem externen Schaltkreis und der integrierten Schaltung angeschlossen ist, wobei die Kontaktierungs-PADS entlang einer Symmetrielinie (S) des Gehäuses angeordnet sind dadurch gekennzeichnet, dass die Anschlusspins (4, 6, 7) zum Anschluss an Signalleitungen für hochfrequente Signale symmetrisch zu der Symmetrielinie (S) derart angebracht sind, dass die Länge der Verdrahtungsleitungen zwischen den Anschlusspins und den zugehörigen Kontaktierungs-PADS minimal sind.
  2. Integrierte Schaltung nach Anspruch 1 dadurch gekennzeichnet, dass die Anschlusspins (2, 3, 4, 5, 6, 7) matrixförmig an dem Gehäuse der integrierten Schaltung (1) angebracht sind.
  3. Integrierte Schaltung Anspruch 1 dadurch gekennzeichnet, dass die Daten-Anschlusspins (4) zum Anschluss an Datensignalleitungen und die zugehörigen Masse-Anschlusspins entlang der Symmetrielinie (S) gruppenweise in zentraler Lage an dem Gehäuse angeordnet sind.
  4. Integrierte Schaltung Anspruch 1 dadurch gekennzeichnet, dass die Taktsignal-Anschlusspins (7) zum Anschluss an Taktsignalleitungen und die zugehörigen Masse-Anschlusspins ent lang der Symmetrielinie (5) gruppenweise in zentraler Lage an dem Gehäuse angeordnet sind.
  5. Integrierte Schaltung Anspruch 3 dadurch gekennzeichnet, dass die Adress-Anschlusspins (2) zum Anschluss an Adress-Signalleitungen und die zugehörigen Masse-Anschlusspins gruppenweise in peripherer Lage an dem Gehäuse angebracht sind.
  6. Integrierte Schaltung Anspruch 4 dadurch gekennzeichnet, dass die Steuersignal-Anschlusspins (5) zum Anschluss an Steuersignalleitungen und die zugehörigen Masse-Anschlusspins gruppenweise in peripherer Lage an dem Gehäuse angeordnet sind.
  7. Integrierte Schaltung Anspruch 5 dadurch gekennzeichnet, dass die Daten-Anschlusspins (4, 6) und die Taktsignal-Anschlusspins (7) nahe zueinander an dem Gehäuse angeordnet sind.
  8. Integrierte Schaltung nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass die Leitungsinduktivitäten der Verdrahtungsleitungen der Anschlusspins (4, 6, 7) zum Anschluss an Signalleitungen für hochfrequente Signale um einige nH kleiner sind als die Leitungsinduktivität der Verdrahtungsleitungen der Anschlusspins (2, 3, 5) zum Anschluss an Signalleitungen für niederfrequente Signale.
  9. Integrierte Schaltung Anspruch 8 dadurch gekennzeichnet, dass die Leitungsinduktivität der Verdrahtungsleitungen der Anschlusspins (4, 6, 7) zum Anschluss an Signalleitungen für hochfrequente Signale kleiner als 3,25 nH sind.
  10. Integrierte Schaltung nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass die integrierte Schaltung (1) ein Speicher ist.
  11. Gehäuse für eine integrierte Schaltung bei der Anschlusspins zum Anschluss des Gehäuses an externe Signalleitungen für hochfrequente Signale symmetrisch zu einer Symmetrielinie (S) des Gehäuses derart an dem Gehäuse angebracht sind, dass die Länge der Verdrahtungsleitungen zwischen den Anschlusspins und den zugehörigen, entlang der Symmetrielinie (S) angeordneten Kontaktierungs-PADS minimal sind.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101676657B1 (ko) * 2014-12-02 2016-11-16 현대모비스 주식회사 차량용 센서 및 이를 포함하는 차량
KR102354986B1 (ko) 2015-07-08 2022-01-24 삼성전자주식회사 솔리드 스테이트 드라이브

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798571A (en) * 1995-07-04 1998-08-25 Nec Corporation Inductance reduced wire-bonding type semiconductor device
US6057596A (en) * 1998-10-19 2000-05-02 Silicon Integrated Systems Corp. Chip carrier having a specific power join distribution structure
US6114751A (en) * 1998-01-08 2000-09-05 Hitachi Cable, Ltd. Semiconductor device and electronic device
US6163071A (en) * 1995-11-29 2000-12-19 Hitachi, Ltd. BGA type semiconductor device and electronic equipment using the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6363426B1 (en) * 2000-01-07 2002-03-26 Dialout.Net, Inc. System and method of allocating modem resources to software applications

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798571A (en) * 1995-07-04 1998-08-25 Nec Corporation Inductance reduced wire-bonding type semiconductor device
US6163071A (en) * 1995-11-29 2000-12-19 Hitachi, Ltd. BGA type semiconductor device and electronic equipment using the same
US6114751A (en) * 1998-01-08 2000-09-05 Hitachi Cable, Ltd. Semiconductor device and electronic device
US6057596A (en) * 1998-10-19 2000-05-02 Silicon Integrated Systems Corp. Chip carrier having a specific power join distribution structure

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Publication number Publication date
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