DE102009030524B4 - Baugruppe und Verfahren für eine integrierte Schaltung mit mehreren Chips - Google Patents

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Abstract

Vorrichtung, die umfasst:- einen Chip-Stapel mit einem ersten Chip (402) auf einem zweiten Chip (406), die über eine zwischen ihnen angeordnete Kopplungsstruktur (409) miteinander gekoppelt sind,• wobei der erste (402) und der zweite (406) Chip jeweils ein Substrat (403, 407) und mindestens eine erste, zweite und dritte Metallschicht (M1, M2, M3) aufweisen, die in dieser Reihenfolge auf das jeweilige Substrat (403, 407) aufgebracht sind, so dass die erste Metallschicht (M1) die dem jeweiligen Substrat (403, 407) nächstliegende Metallschicht der aufgebrachten Metallschichten (M1- M7) ist, gefolgt von der jeweiligen zweiten und dritten Metallschicht (M2, M3)• wobei der erste (402) und der zweite (406) Chip mit ihren Metallschichten (M1 - M7) einander gegenüberliegend gestapelt sind,• wobei der zweite Chip (406) ein Speicherchip mit einer Vielzahl von Speicherbänken (405) ist, die in Speicherbankabschnitte (417) unterteilt sind,• wobei die Speicherbankabschnitte (417) in entlang einer Achse (X-Achse) und parallel zueinander verlaufenden Reihen angeordnet sind und diese Reihen durch parallel zu dieser Achse (X-Achse) verlaufende reihenförmig angeordnete Freiräume (413) senkrecht zu dieser Richtung voneinander beabstandet sind,- eine Vielzahl von Through-Silicon-Vias (TSV, 411), die in Stapelrichtung durch das Substrat (407) des zweiten Chips (406) hindurchgehen, um Leistungsreferenzen an den ersten Chip (402) zu liefern,• wobei die erste Metallschicht (M1) des zweiten Chips (406) Kontaktflächen für die Through-Silicon-Vias (TSV, 411) umfasst,• wobei die zweite Metallschicht (M2) des zweiten Chips (406) parallel zueinander in Reihen verlaufende Metallleiter umfasst, die Through-Silicon-Vias (TSV, 411) gleicher Spannungsfunktionalität so miteinander verbinden, dass VSS-Kontakte in einer Reihe miteinander verbunden sind und VCC-Kontakte in einer Reihe miteinander verbunden sind,• wobei die dritte Metallschicht (M3) des zweiten Chips (406) unterschiedliche Speicherbankabschnitte (417) miteinander verbindet,• wobei die Through-Silicon-Vias (TSV, 411) in den parallel zueinander verlaufenden Freiräumen (413) zwischen den Speicherbankabschnitten (417) angeordnet und auf jeder Seite der Reihen der Speicherbankabschnitte (417) vorhanden sind, ohne mit ihnen zu überlappen.

Description

  • Wie in 1 gezeigt, können zwei (oder mehr) Chips gestapelt werden, was generell als dreidimensionales integriertes Schaltungspaket bezeichnet wird, um eine dichte Kupplungsstruktur (z. B. 3000 oder mehr Kopplungsstrukturen) zwischen einem ersten Chip (z. B. Prozessor) 103 und einem zweiten Chip (z. B. Speicher) 107 bereitzustellen und somit einer erhöhte Bandbreite zwischen dem Chip zu erzeugen. Um den Chip mit Signal- und Stromleitungen zu versorgen (vor allem den ersten, oberen Chip) können jedoch Through Silicon Vias (TSV) 109 eingesetzt werden, die durch den zweiten (unteren) Chip nach oben geführt werden.
  • Bei bestimmten Ausführungsformen ist der erste (obere) Chip ein Prozessor, während der zweite (untere) Chip eine dichte Speichereinheit umfasst. Kontaktierungshöcker auf dem unteren Chip stellen die Verbindung zu einem Paketsubstrat her, welches das Paket an externe Verbindungen, wie z. B. eine Hauptplatine, koppelt. 2A ist ein exemplarisches High-Level-Layoutdiagramm für einen Speicherchip 107. Der Speicher ist in einzelne Reihenanordnungen organisiert (Speicherbank 205). Die Speicherchip enthält auch periphere Eingangs/Ausgangs- (I/O - Input/Output)-Schaltungsblöcke und -logik, Taktgeber und Zeitgeberschaltungsblöcke in der Mitte. Die Through Silicon Vias werden von der Rückseite des Speicherchips verarbeitet und enden auf zugewiesenen Kontakthöckern, z. B. an der Schnittstelle zum oberen (Prozessor) Chip.
  • 2B zeigt eine Möglichkeit, wie die Kontakthöcker für die TSV mit Endungen über den gesamten Speicherchip positioniert werden können. Doch wie in der Figur gezeigt, kommen die TSV durch die Speicherbankabschnitte und enden an verschiedenen asymmetrischen oder unregelmäßigen Stellen. Infolgedessen sind verbesserte Lösungen notwendig.
  • In US 2007 / 0 023 887 A1 ist ein Multichipmodul mit einem Schaltungspaketsubstrat offenbart, das auf seiner Unterseite Lotkugeln und auf seiner Oberseite einen Chipstapel aufweist, der vier aufeinander gestapelte Speicherchips, beispielsweise auf einem Siliziumsubstrat gebildete 256 Mbit-Speicher, einen darauf befindlichen Verdrahtungschip als Kopplungsstruktur und einen Logikchip auf dem Verdrahtungschip, umfasst. Die einzelnen Chips sind mit dem Schaltungspaketsubstrat und untereinander über zwischenliegende Lotkugeln und deckungsgleiche Durchgangskontakte beziehungsweise TSVs in den Chips elektrisch miteinander verbunden. Zudem ist auf den Speicherchips und dem Verdrahtungschip jeweils eine Verdrahtungsmusterschicht aufgebracht, über die die Halbleiterbauelemente der jeweiligen Speicherchips an die entsprechenden Durchgangskontakte angeschlossen sind.
  • In US 2005 / 0 286 286 A1 ist eine Vorrichtung mit mehreren aufeinander gestapelten DRAM-Chips bekannt, die jeweils Leiterbahnen und über Schalter mit den Leiterbahnen verbindbare Durchkontaktierungen aufweisen.
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Halbleitervorrichtung zur Verfügung zu stellen, die geänderten Schaltungsdesigns leicht angepasst werden kann. Diese Aufgabe wird durch die Vorrichtung nach Anspruch 1 gelöst.
  • Figurenliste
  • Ausführungsformen der Erfindung werden exemplarisch und in keiner Weise einschränkend in den Figuren der begleitenden Zeichnungen dargestellt, wobei Bezugsnummern zum Verweis auf ähnliche Elemente verwendet werden.
    • 1 ist eine Perspektive eines Querschnittes durch ein herkömmliches dreidimensionales integriertes Schaltungspaket (IC) mit zwei Chips.
    • 2A ist ein Layoutdiagramm für Speicherbänke in einem Speicherchip für die IC in 1.
    • 2B zeigt das Layoutdiagramm von 2A, jedoch mit den Stellen für die Through Silicon Vias (TSV), die zum Koppeln der Signale der zwei Chips im IC- Paket verwendet werden.
    • 3 ist ein Layoutdiagramm für einen Speicherchip mit TSV gemäß beispielhaften Ausführungsformen.
    • 4A ist ein Layoutdiagramm für einen Speicherchip mit TSV gemäß anspruchsgemäßen Ausführungsformen.
    • 4B ist eine Seitenansicht eines IC-Pakets mit einem ersten Chip und einem zweiten Speicherchip wie in 4A gemäß anspruchsgemäßen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • 3 zeigt ein Layout für beispielhafte Ausführungsformen eines Speicherchips mit Speicherabschnitten 205 und TSV. Die Speicherabschnitte (Arrays) sind um die TSV herum angeordnet. Relativ zu den vorher erwähnten Ausführungsformen sind hier die Speicherbankgrößen reduziert, und die TSV (oder Through Vias) werden, wie gezeigt, in die freien Räume gesetzt. Ein Vorteil dieses Ansatzes ist, dass Platz gespart wird für Logik, Taktgeber und Zeitgeberschaltungen (die auch in den freien Räumen verteilt, aber nicht auf diesem Diagramm dargestellt sind).
  • In bestimmten Situationen kann sich jedoch die Schaltung (z. B. der Speicher) weiterentwickeln, sogar schon bei der Entwicklung der Paketkonfiguration, und in vielen Fällen wäre es wünschenswert, wenn sich die TSV-Platzierungsspezifikationen zur gleichen Zeit ändern würden. In einem 3D-Stapel können beispielsweise die TSV-Spezifikationen auf einem Chip durch den anderen Chip vorgegeben werden, deren Spezifikationen sich ebenfalls ändern können. Das bedeutet, dass Speicherbänke und insbesondere Speicherzellarrays TSV innerhalb ihrer Abschnitte aufnehmen müssen. Speicher werden jedoch generell sehr dicht konzipiert. Infolgedessen lässt sich die Speicherorganisation nicht leicht beeinträchtigen, wie z. B. wenn TSV-Stellen verschoben werden müssen, was störend und gelegentlich auch für das Speicherarray-Design behindernd sein kann.
  • 4A und 4B zeigen einen weiteren Ansatz für die Implementierung der TSV in einem IC-Stapel mit mehreren Chips. 4A ist ein Layoutdiagramm für einen Speicherchip mit TSV gemäß anspruchsgemäßen Ausführungsformen, und 4B zeigt eine Seitenansicht des IC-Pakets. (Wie bei allen Zeichnungen in dieser Offenlegung, sind die Speicherbänke und TSV nicht maßstabsgetreu gezeichnet. Die tatsächlichen Kontakthöckerzonen der TSV 411 sind normalerweise kleiner als abgebildet.) Wie gezeigt, sind die Speicherbänke 405 (in dieser Darstellung sind zwölf Bänke gezeigt) in Abständen in Abschnitte 417 unterteilt angeordnet. Bei der gezeigten Anordnung der Bänke sind die Abstände zwischen den Abschnitten so ausgerichtet, dass sie Spuren 413 bilden (die aus Gründen einer kürzeren Fassung nicht alle aufgezählt werden), welche die TSV 411 enthalten. Bei der dargestellten Ausführungsform sind die Spuren 413 in parallel angeordneten (entlang der X-Achse) Abständen aufeinander ausgerichtet. (Im Sinne dieser Beschreibung bedeutet der Begriff „Spur“ Abstand oder Freiraum, z. B. in einer länglichen Form wie ein langgezogenes Rechteck. Er bezieht sich nicht unbedingt auf eine physische Struktur.)
  • Bei dieser Anordnung kann ein TSV 411 an beliebigen Stellen in den Spuren aufgenommen werden, d. h. sie können im übertragenen Sinne innerhalb der Spuren „gleiten“, damit Designer mehr Flexibilität bei der seitlichen Verschiebung der Vias haben, und zwar auch in den späteren Stufen der IC-Paketentwicklung. (Aus Sicht des Designs sind TSV 411 „gleitbar“, obwohl sie sich nach ihrer Fabrikation nicht tatsächlich bewegen.) Das bedeutet, dass auch die Speicherbankabschnitte 417 entlang ihren „Spuren“ an eine beliebige Stelle bewegt werden können, und zwar ohne maßgebliche Beeinflussung der Entwicklung des dreidimensionalen Prozesses oder Veränderungen der TSV-Positionsspezifikation.
  • 4B zeigt den ersten und den zweiten Chip 402, 406, die an der Chip-Kopplungsstruktur 409 durch zahlreiche, z. B. über 3.000, Kopplungskontakte aneinandergekoppelt sind. Der erste und der zweite Chip enthalten Substrate (403 bzw. 406), auf denen ihre Schaltungen gebildet werden, und auf denen, wie in der dargestellten Ausführungsform gezeigt, jeweils Metallisierungsschichten M1 bis M7 aufgebracht sind für die Kopplung der Schaltungselemente innerhalb und zwischen dem Chip und zum Verteilen der Signale und Leistungsreferenzen von den TSV 411. Die Chips 402, 406 sind so aneinandergekoppelt, dass ihre Metallschichten nebeneinander liegen, um eine effizientere Kopplungsstruktur zu schaffen.
  • Normalerweise enthält jede Metallschicht durch Abstände getrennte Metallleitungen, die in die gleiche Richtung verlaufen. Die Leitungen in einer gegebenen Schicht sind orthogonal relativ zu den Leitungen in den danebenliegenden Schichten, so dass die Metallleitungen in nebeneinanderliegenden Schichten sich generell überkreuzen. (Das ist nicht immer der Fall, doch wie unten beschrieben verlaufen beispielsweise die Schichten M1 und M2 in dem zweiten Chip 406 in Y-Richtung.) In 4B wird dies durch Linien dargestellt. Die durch Linien dargestellten Leitungen zeigen eine Schicht mit Leitungen, die auf die Y-Achse ausgerichtet ist, und die durch Linien dargestellten Metallschichten, die auf die X-Achse ausgerichtet sind.
  • Bei der dargestellten Ausführungsform dient die M1 -Schicht als Kontaktschicht und weist die TSV-Kontakthöcker auf. Die M2-Leitungen werden verwendet, um die gewünschten TSV—Kontakte in einer gegebenen Leitung miteinander zu koppeln. Die VSS-Kontakte in einer Leitung können z. B. miteinander gekoppelt sein und die VCC-Kontakte in einer Leitung können miteinander gekoppelt sein. Die leeren Bereiche um die TSV- Kontakthöcker herum können für Repeater, Logik, Zeitgeber, Taktpuffer usw. verwendet werden. Die M3-Leitungen können dann verwendet werden, um die getrennten Abschnitte in einer Speicherbank zu koppeln und bei bestimmten Ausführungsformen werden Freiräume (oder Lücken) innerhalb der M3 -Leitungen aufrechterhalten, um zu ermöglichen, dass TSV- Verbindungen von den M2-Leitungenlinie nach oben geführt werden, z. B. um mit dem ersten Chip 402 gekoppelt zu werden.
  • In der vorstehenden Beschreibung wurden zahlreiche spezifische Details erläutert. Es ist jedoch offensichtlich, dass erfindungsgemäße Ausführungsformen auch ohne diese spezifischen Details realisierbar sind. In anderen Fällen wurden allgemein bekannte Schaltungen, Strukturen und Techniken eventuell nicht im Detail dargestellt, um das Verständnis der Beschreibung nicht zu erschweren. In diesem Sinne haben Bezugnahmen auf „eine Ausfiüirungsform“, „bestimmte Ausführungsformen“, „verschiedene Ausführungsformen“ usw. die Bedeutung, dass die Ausführungsform/en bestimmte Merkmale, Strukturen oder Eigenschaften umfassen können, aber dass nicht unbedingt jede Ausführungsform die besonderen Merkmale, Strukturen oder Eigenschaften umfassen muss. Des Weiteren können bestimmte Ausführungsformen einige, alle oder keine der Merkmale aufweisen, die für andere Ausführungsformen beschrieben sind.
  • In der vorstehenden Beschreibung und in den nachfolgenden Ansprüchen sind die folgenden Begriffe wie unten beschrieben auszulegen: Die Begriffe „gekoppelt“ und „verbunden“ und deren Ableitungen können verwendet werden. Diese Begriffe sind jedoch nicht als Synonyme zu verstehen und nicht untereinander austauschbar. In bestimmten Ausführungsformen wird „verbunden“ verwendet, um anzuzeigen, dass zwei oder mehrere Elemente durch direkten physischen oder elektrischen Kontakt miteinander verbunden sind. „Gekoppelt“ bedeutet dagegen, dass zwei oder mehrere Elemente zusammenarbeiten oder interagieren, jedoch nicht unbedingt durch einen direkten physischen oder elektrischen Kontakt miteinander verbunden sind.
  • Die Erfindung ist nicht auf die beschriebenen Ausführungsformen begrenzt, sondern kann mit Modifizierungen und Änderungen im Rahmen des Umfangs der angehängten Ansprüche realisiert werden. Es ist z. B. zu verstehen, dass die vorliegende Erfindung für die Verwendung mit allen Arten von integrierten (IC) Halbleiterbausteinen anwendbar ist. Beispiele dieser IC-Bausteine sind u. a. ohne Eingrenzung Prozessoren, Steuerungen, Chipsatz-Komponenten, Programmable Logic Arrays (PLA), Speicherbausteine, Netzwerkbausteine u. ä.
  • Es ist auch zu verstehen, dass in bestimmten Zeichnungen die Signalleiter durch Linien dargestellt werden. Einige davon können dicker sein, um maßgeblichere Signalwege darzustellen, andere können eine Beschriftung enthalten, um eine Anzahl von dazugehörigen Signalwegen anzuzeigen, und/oder sie können Pfeile an einem oder an mehreren Enden enthalten, um die primäre Flussrichtung der Daten anzuzeigen. Dies soll jedoch in keiner Weise als eingrenzend ausgelegt werden. Solche zusätzlichen Details können in Verbindung mit einem oder mit mehreren exemplarischen Ausführungsformen verwendet werden, um ein besseres Verständnis der Schaltung zu ermöglichen. Alle dargestellten Signalleitungen, ob mit oder ohne zusätzliche Informationen, können eines oder mehrere in mehrere Richtungen abgehende Signale umfassen und können mit jedem geeigneten Signalschema implementiert werden, z. B. können digitale oder analoge Leitungen mit Differential-Paaren, Lichtwellenleitern und/oder asymmetrischen Leitungen implementiert werden.
  • Es ist zu verstehen, dass Größen/Modelle/Werte/Bereiche als Beispiele angegeben werden und keinerlei Eingrenzung der vorliegenden Erfindung darstellen. Mit der Ausreifung von Fertigungstechniken (z. B. Fotolithografie) im Laufe der Zeit ist zu erwarten, dass immer kleinere Geräte hergestellt werden können. Des Weiteren ist es möglich, dass allgemein bekannte Leistungs-Masseverbindungen mit den IC-Bausteinen und anderen Komponenten in den FIGUREN gezeigt bzw. nicht gezeigt werden, was aus Gründen der Vereinfachung und besseren Darstellung und Erklärung der Erfindung geschieht. Des Weiteren können Anordnungen im Blockdiagrammformat gezeigt werden, um eine klare Darstellung der Erfindung zu ermöglichen, und auch um aufzuzeigen, dass bestimmte Details in Bezug auf die Implementierung solcher Blockdiagrammanordnungen in hohem Maß von der Plattform abhängen, in die die Erfindung implementiert werden soll, d.h., dass die fachkundige Person mit solchen spezifischen Details vertraut sein sollte. Wo spezifische Details (z. B. Schaltungen) angeführt werden, um Ausführungsformen der Erfindung zu beschreiben, sollte eine fachkundige Person erkennen, dass die Erfindung mit oder ohne Variationen dieser spezifischen Details realisiert werden kann. Die Beschreibung ist somit als illustrative Darstellung, jedoch in keiner Weise eingrenzend anzusehen.

Claims (1)

  1. Vorrichtung, die umfasst: - einen Chip-Stapel mit einem ersten Chip (402) auf einem zweiten Chip (406), die über eine zwischen ihnen angeordnete Kopplungsstruktur (409) miteinander gekoppelt sind, • wobei der erste (402) und der zweite (406) Chip jeweils ein Substrat (403, 407) und mindestens eine erste, zweite und dritte Metallschicht (M1, M2, M3) aufweisen, die in dieser Reihenfolge auf das jeweilige Substrat (403, 407) aufgebracht sind, so dass die erste Metallschicht (M1) die dem jeweiligen Substrat (403, 407) nächstliegende Metallschicht der aufgebrachten Metallschichten (M1- M7) ist, gefolgt von der jeweiligen zweiten und dritten Metallschicht (M2, M3) • wobei der erste (402) und der zweite (406) Chip mit ihren Metallschichten (M1 - M7) einander gegenüberliegend gestapelt sind, • wobei der zweite Chip (406) ein Speicherchip mit einer Vielzahl von Speicherbänken (405) ist, die in Speicherbankabschnitte (417) unterteilt sind, • wobei die Speicherbankabschnitte (417) in entlang einer Achse (X-Achse) und parallel zueinander verlaufenden Reihen angeordnet sind und diese Reihen durch parallel zu dieser Achse (X-Achse) verlaufende reihenförmig angeordnete Freiräume (413) senkrecht zu dieser Richtung voneinander beabstandet sind, - eine Vielzahl von Through-Silicon-Vias (TSV, 411), die in Stapelrichtung durch das Substrat (407) des zweiten Chips (406) hindurchgehen, um Leistungsreferenzen an den ersten Chip (402) zu liefern, • wobei die erste Metallschicht (M1) des zweiten Chips (406) Kontaktflächen für die Through-Silicon-Vias (TSV, 411) umfasst, • wobei die zweite Metallschicht (M2) des zweiten Chips (406) parallel zueinander in Reihen verlaufende Metallleiter umfasst, die Through-Silicon-Vias (TSV, 411) gleicher Spannungsfunktionalität so miteinander verbinden, dass VSS-Kontakte in einer Reihe miteinander verbunden sind und VCC-Kontakte in einer Reihe miteinander verbunden sind, • wobei die dritte Metallschicht (M3) des zweiten Chips (406) unterschiedliche Speicherbankabschnitte (417) miteinander verbindet, • wobei die Through-Silicon-Vias (TSV, 411) in den parallel zueinander verlaufenden Freiräumen (413) zwischen den Speicherbankabschnitten (417) angeordnet und auf jeder Seite der Reihen der Speicherbankabschnitte (417) vorhanden sind, ohne mit ihnen zu überlappen.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
KR20100003911A (ko) * 2008-07-02 2010-01-12 삼성전자주식회사 3차원 메쉬 기반 전력분배 네트워크를 갖는 멀티 칩 패키지및 이의 전력분배 방법
US8612809B2 (en) 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
US9287239B2 (en) 2010-04-26 2016-03-15 Rambus Inc. Techniques for interconnecting stacked dies using connection sites
US20120043664A1 (en) 2010-08-23 2012-02-23 International Business Machines Corporation Implementing multiple different types of dies for memory stacking
JP2014501427A (ja) * 2010-12-14 2014-01-20 ラムバス・インコーポレーテッド マルチダイｄｒａｍバンクの配置及び配線
US8352896B2 (en) * 2011-02-28 2013-01-08 Avago Technologies Enterprise IP (Singapore) Pte. Ltd. System and method for distribution analysis of stacked-die integrated circuits
WO2012155115A1 (en) 2011-05-12 2012-11-15 Rambus Inc. Stacked dram device and method of manufacture
JP5947387B2 (ja) 2011-09-30 2016-07-06 インテル・コーポレーション ３ｄ集積回路積層体の層間通信
US8669780B2 (en) * 2011-10-31 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit connection structure and method
CN102542096A (zh) * 2011-11-23 2012-07-04 北京工业大学 3d集成电路中tsv的中点定位方法
WO2013168354A1 (ja) * 2012-05-10 2013-11-14 パナソニック株式会社 電源電圧の安定化構造を持つ三次元集積回路、及びその製造方法
KR101932660B1 (ko) * 2012-09-12 2018-12-26 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
JP6121677B2 (ja) 2012-10-02 2017-04-26 株式会社日立製作所 半導体装置
US9142581B2 (en) * 2012-11-05 2015-09-22 Omnivision Technologies, Inc. Die seal ring for integrated circuit system with stacked device wafers
KR101994930B1 (ko) * 2012-11-05 2019-07-01 삼성전자주식회사 일체형 단위 반도체 칩들을 갖는 반도체 패키지
US8806400B1 (en) * 2013-01-21 2014-08-12 Qualcomm Incorporated System and method of testing through-silicon vias of a semiconductor die
KR102111742B1 (ko) * 2014-01-14 2020-05-15 삼성전자주식회사 적층 반도체 패키지
US11527510B2 (en) * 2017-06-16 2022-12-13 Micron Technology, Inc. Finer grain dynamic random access memory
US11257746B2 (en) * 2017-11-02 2022-02-22 The Regents Of The University Of California Power distribution within silicon interconnect fabric
US10496777B1 (en) * 2017-11-17 2019-12-03 Xilinx, Inc. Physical synthesis for multi-die integrated circuit technology
US10839125B1 (en) 2018-09-24 2020-11-17 Xilinx, Inc. Post-placement and post-routing physical synthesis for multi-die integrated circuits
KR102605616B1 (ko) * 2018-10-05 2023-11-24 에스케이하이닉스 주식회사 Tsv들을 갖는 메모리 스택을 포함하는 반도체 모듈
CN114822609A (zh) 2021-03-11 2022-07-29 台湾积体电路制造股份有限公司 包括硅通孔的存储器宏
DE102021107795A1 (de) * 2021-03-11 2022-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Speichermakro mit silizium-durchkontaktierung
US11238206B1 (en) 2021-03-26 2022-02-01 Xilinx, Inc. Partition wire assignment for routing multi-partition circuit designs

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432999A (en) 1992-08-20 1995-07-18 Capps; David F. Integrated circuit lamination process
US20020155692A1 (en) 2000-06-16 2002-10-24 Chartered Semiconductor Manufacturing Ltd. Three dimensional TC package module
US20050160391A1 (en) 2004-01-21 2005-07-21 Hiroshige Orita Semiconductor integrated circuit having multi-level interconnection, CAD method and CAD tool for designing the semiconductor integrated circuit
US20050286286A1 (en) 2004-06-29 2005-12-29 Nec Corporation Three-dimensional semiconductor device provided with interchip interconnection selection means for electrically isolating interconnections other than selected interchip interconnections
US20070023887A1 (en) 2005-07-29 2007-02-01 Nec Electronics Corporation Multi-chip semiconductor package featuring wiring chip incorporated therein, and method for manufacturing such multi-chip semiconductor package
JP2007287023A (ja) 2006-04-19 2007-11-01 Shinko Electric Ind Co Ltd 配線設計方法及びその設計装置
US7446420B1 (en) 2007-06-20 2008-11-04 Hynix Semiconductor Inc. Through silicon via chip stack package capable of facilitating chip selection during device operation
US7453150B1 (en) 2004-04-01 2008-11-18 Rensselaer Polytechnic Institute Three-dimensional face-to-face integration assembly
US7466028B1 (en) 2007-10-16 2008-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor contact structure

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6418046B1 (en) * 2001-01-30 2002-07-09 Motorola, Inc. MRAM architecture and system
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
JP4561235B2 (ja) 2004-08-20 2010-10-13 富士通株式会社 半導体装置の設計方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432999A (en) 1992-08-20 1995-07-18 Capps; David F. Integrated circuit lamination process
US20020155692A1 (en) 2000-06-16 2002-10-24 Chartered Semiconductor Manufacturing Ltd. Three dimensional TC package module
US20050160391A1 (en) 2004-01-21 2005-07-21 Hiroshige Orita Semiconductor integrated circuit having multi-level interconnection, CAD method and CAD tool for designing the semiconductor integrated circuit
US7453150B1 (en) 2004-04-01 2008-11-18 Rensselaer Polytechnic Institute Three-dimensional face-to-face integration assembly
US20050286286A1 (en) 2004-06-29 2005-12-29 Nec Corporation Three-dimensional semiconductor device provided with interchip interconnection selection means for electrically isolating interconnections other than selected interchip interconnections
US20070023887A1 (en) 2005-07-29 2007-02-01 Nec Electronics Corporation Multi-chip semiconductor package featuring wiring chip incorporated therein, and method for manufacturing such multi-chip semiconductor package
JP2007287023A (ja) 2006-04-19 2007-11-01 Shinko Electric Ind Co Ltd 配線設計方法及びその設計装置
US7446420B1 (en) 2007-06-20 2008-11-04 Hynix Semiconductor Inc. Through silicon via chip stack package capable of facilitating chip selection during device operation
US7466028B1 (en) 2007-10-16 2008-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor contact structure

Also Published As

Publication number Publication date
JP5164273B2 (ja) 2013-03-21
CN101621055B (zh) 2012-07-04
JP2010016377A (ja) 2010-01-21
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