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Die
Erfindung betrifft ein Speichermodul mit mehreren Speicherchips
auf einem Substrat.
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Es
werden gegenwärtig
weiterhin Anstrengungen unternommen, verschiedene Speichertypen, wie
dynamische Speicher mit direktem Zugriff (DRAMs), statische Speicher
mit direktem Zugriff (SRAMs) und/oder Flash-Speicher, parallel in
einem einzigen Speichermodul zu integrieren. Die Offenlegungsschrift
DE 196 26 337 A1 schlägt beispielsweise
eine gleichzeitige Nutzung von Chips vor, welche flüchtige und
nichtflüchtige
Speicher umfassen.
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Zudem
wurde in jüngerer
Zeit ein so genannter Fusionsspeicher vorgeschlagen, in welchem Speicherschaltungen
hoher Dichte und logische Schaltungen auf einem einzigen Chip integriert
sind. Die Speicherschaltungen können
verschiedene Speichertypen, wie DRAM, SRAM oder Flash-Speicher, auf
dem einzelnen Chip umfassen. Merkmale des Fusionsspeichers können daher
die große
Speicherkapazität
eines DRAM, die hohe Datenverarbeitungsgeschwindigkeit eines SRAM
und die nichtflüchtige Speicherfähigkeit
eines Flash-Speichers sein. Diese Merkmale gekoppelt mit auf dem
Chip angeordneten (On-Chip-)Logikschaltungen erlauben eine kundenspezifische
Anpassung des Chips, um gewünschte Spezifikationen
zu erfüllen.
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Mittlerweile
sind Forschungen zur Herstellung eines Waferskala-Speichermoduls
entwickelt worden, bei dem mehrere Speicherbauelemente vom gleichen
Typ auf Waferebene bzw. Waferniveau gebildet und miteinander verbunden
werden, siehe beispielsweise die Offenlegungsschrift JP 3-250662
A1. Dort wird zudem für
den Fall, dass sich ein defekter Baustein unter der Mehrzahl von
Speicherbausteinen befindet, vorgeschlagen, einen nicht defekten
Baustein auf dem defekten Baustein zu montieren.
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Waferskala-Speicherbausteine
sind hoch integriert und können
mit kleineren Abmessungen und geringerem Gewicht verglichen mit
herkömmlichen Speichermodulen
hergestellt werden, bei denen Speicherchips auf einer gedruckten
Leiterplatte (PCB) montiert sind.
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Es
ist Aufgabe der Erfindung, ein Speichermodul der eingangs genannten
Art anzugeben, das die Eigenschaften der Waferskala-Technologie
zeigt und außerdem
verschiedene Speicherfunktionen zur Verfügung stellen kann.
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Die
Erfindung löst
diese Aufgabe durch ein Speichermodul mit den Merkmalen des Patentanspruchs
1 oder 7.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Vorteilhafte
Ausführungsformen
der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend
beschrieben. Es zeigen:
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1 eine schematische Darstellung
eines ersten erfindungsgemäßen Speichermoduls
in einer Querschnittansicht und einer ausschnittweisen Perspektivansicht
eines Chips,
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2 eine schematische Darstellung
eines zweiten erfindungsgemäßen Speichermoduls
in einer Querschnittansicht und einer ausschnittweisen Draufsicht
auf einen Chip,
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3 eine schematische Perspektivansicht eines
dritten erfindungsgemäßen Speichermoduls,
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4 und 5 jeweils eine Draufsicht auf beispielhafte
Chiplayouts für
das erste und zweite erfindungsgemäße Speichermodul und
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6A, 6B und 7 schematische
Seitenansichten und Detailansichten von Beispielen der Montage mehrerer
Speichermodule des Typs des ersten und/oder zweiten erfindungsgemäßen Speichermoduls
auf einer Hauptplatine.
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1 zeigt ein erstes erfindungsgemäßen Speichermodul,
bei welchem Speicherchips horizontal über einem gemeinsamen Substrat 101 angeordnet
sind. Wie aus 1 ersichtlich
ist, umfasst das Speichermodul erste Speicherchips 105,
die auf einer Oberfläche
des gemeinsamen Substrats 101 angeordnet sind, und zweite
Speicherchips 107 und 109, die über einigen
der ersten Speicherchips 105 angeordnet sind. Die ersten
Speicherchips 105 und die zweiten Speicherchips 107 und 109 können auf Siliziumwafern
unter Nutzung bekannter Halbleiterspeicherchip-Herstellungsprozesse gebildet sein. Zudem
kann das Substrat 101 durch Schneiden und/oder Vereinzeln
eines Wafers erhalten werden, auf dem die ersten Speicherchips 105 bereits
ausgebildet sind. Andererseits können
die zweiten Speicherchips 107 und 109 individuell
von ei nem oder mehreren Wafern geschnitten und/oder vereinzelt und
dann individuell über
einem entsprechenden ersten Speicherchip 105 montiert werden.
Die zweiten Speicherchips 107 und 109 können montiert
werden, bevor oder nachdem das Substrat 101 mit den ersten Speicherchips 105 aus
dem Wafer geschnitten bzw. vereinzelt wird. Obwohl nicht dargestellt,
können
eine oder mehrere Schichten, wie z.B. Isolationsschichten, zwischen
den ersten Speicherchips 105 und den zweiten Speicherchips 107 und 109 angeordnet
sein.
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Jeder
der mehreren ersten Speicherchips 105 kann unabhängig als
DRAM oder als SRAM oder als Flash-Speicher ausgeführt sein.
Genauso kann jeder zweite Speicherchip 107 und 109 unabhängig als
DRAM oder als SRAM oder als Flash-Speicher ausgeführt sein.
Zudem kann der Speichertyp jedes der zweiten Speicherchips 107 und 109 vom
Speichertyp der ersten Speicherchips 105 verschieden sein.
Im dargestellten Ausführungsbeispiel
sind die ersten Speicherchips 105 als DRAMs, die zweiten Speicherchips 107 als
SRAMs und die zweiten Speicherchips 109 als Flash-Speicher
ausgeführt.
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Ein
externer Eingabe-/Ausgabeanschluss 103 kann am Randbereich
des Substrats 101 angeordnet sein und ist elektrisch mit
einer leitenden Struktur 111 verbunden, z.B. mit einer
Metallspur oder einer Metallleitung. Die leitende Struktur 111 verbindet
elektrisch benachbarte Speicherchips 105, 107, 109.
Bei diesem Ausführungsbeispiel
werden Kontaktstellen der ersten Speicherchips 105 auf
Waferebene mit der leitenden Struktur 111 verbunden und
Kontaktstellen der zweiten Speicherchips 107 und 109 werden über Metalldrähte 113 mittels
einer herkömmlichen
Drahtbondtechnik mit der leitenden Struktur 111 verbunden.
Obwohl nicht dargestellt, kann der gemeinsame Eingabe-/Ausgabeanschluss 103 auch
aus getrennten Eingabe- und Ausgabeanschlüssen gebildet sein.
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Jeder
erste Speicherchip 105, auf welchem ein zweiter Speicherchip 107 oder 109 montiert
ist, ist deaktiviert. Das Deaktivieren kann auf verschiedene Arten
durchgeführt
werden. So kann beispielsweise jeder zu deaktivierende erste Speicherchip 105 durch Auftrennen
der funktionellen Verbindung zur leitenden Struktur 111 deaktiviert
werden, wie aus der perspektivischen Draufsicht in 1 ersichtlich ist. Bei anderen Ausführungsformen
können
die ersten Speicherchips 105 mit freiliegenden Schmelzsicherungen einer
Hauptleistungsversorgung ausgeführt
sein, die selektiv durchtrennt werden können, oder die ersten Speicherchips 105 können mit
einer Logikschaltung ausgeführt
sein, welche den Chipbetrieb in Reaktion auf ein vorgegebenes Befehlssignal
deaktiviert.
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Wie
aus 1 weiter ersichtlich,
ist ein Harz 115 oder dergleichen über dem Substrat 101 ausgebildet,
um die Speichermodulkomponenten vor schädlichen Umgebungseinflüssen physikalisch
zu schützen.
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Das
in 1 dargestellte Speichermodul kann
beispielsweise in der nachfolgend beschriebenen Weise hergestellt
werden. Zuerst werden das gemeinsame Substrat 101, die
ersten Speicherchips 105, die leitende Struktur 111 und
der Eingabe-/Ausgabeanschluss 103 auf Waferebene unter
Anwendung der Waferskala-Technologie ausgebildet. Anschließend wird
der Wafer gemäß Designspezifikationen
geschnitten bzw. vereinzelt, wobei dieser Verfahrensschritt auch
später
im Herstellungsprozess ausgeführt
werden kann. Einige der ersten Speicherchips 105 werden
dann deaktiviert, beispielsweise durch Auftrennen der leitenden
Struktur 111, um diese ersten Speicherchips 105 zu
isolieren. Die zweiten Speicherchips 107 und 109 werden
auf den deaktivierten ersten Speicherchips 105 montiert
und durch Drahtbonden mit der leitenden Struktur 111 verbunden.
Dann wird die schützende
Harzschicht 115 auf die resultierende Struktur aufgebracht.
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Das
Speichermodul des ersten Ausführungsbeispiels
aus 1 umfasst in vorteilhafter
Weise die Merkmale der Waferskala-Technologie, während außerdem eine Vielzahl von Speicherfunktionen
auf einem einzelnen Chip integriert werden können.
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2 zeigt ein zweites erfindungsgemäßes Speichermodul,
bei welchem Speicherchips horizontal über einem gemeinsamen Substrat 201 angeordnet
sind. Wie aus 2 ersichtlich
ist, umfasst das Speichermodul erste Speicherchips 205 auf
einer Oberfläche
des gemeinsamen Substrats 201 und zweite Speicherchips 207 und 209,
die über
einigen der ersten Speicherchips 205 montiert sind. Die
ersten Speicherchips 205 und die zweiten Speicherchips 207 und 209 können auf
Siliziumwafern unter Nutzung bekannter Halbleiterspeicherchip-Herstellungsprozesse
ausgebildet werden. Zudem kann das Substrat 201 durch Schneiden
und/oder Vereinzeln eines Wafers erzeugt werden, auf dem die ersten Speicherchips 205 bereits
ausgebildet sind. Andererseits können
die zweiten Speicherchips 207 und 209 individuell
von einem oder mehreren Wafern geschnitten und/oder vereinzelt werden
und dann individuell über
dem entsprechenden ersten Speicherchip 205 montiert werden.
Die zweiten Speicherchips 207 und 209 können montiert
werden, bevor oder nachdem das Substrat 201 mit den ersten
Speicherchips 205 aus dem Wafer geschnitten bzw. vereinzelt wird.
Obwohl nicht dargestellt, können
eine oder mehrere Schichten, wie z.B. Isolationsschichten, zwischen
den ersten Speicherchips 205 und den zweiten Speicherchips 207 und 209 angeordnet
sein.
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Jeder
der ersten Speicherchips 205 kann unabhängig als DRAM oder als SRAM
oder als Flash-Speicher ausgeführt
sein. Genauso kann jeder zweite Speicherchip 207 und 209 unabhängig als DRAM
oder als SRAM oder als Flash-Speicher ausgeführt sein. Zudem kann der Speichertyp
der zweiten Speicherchips 207 und 209 vom Speichertyp
der ersten Speicherchips 205 verschieden sein. Im dargestellten
Ausführungsbei spiel
sind die ersten Speicherchips 205 als DRAMs, die zweiten
Speicherchips 207 als SRAMs und die zweiten Speicherchips 209 als
Flash-Speicher ausgeführt.
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Ein
externer Eingabe-/Ausgabeanschluss 203 kann am Randbereich
des Substrats 201 angeordnet sein und ist elektrisch mit
einer leitenden Struktur 211 verbunden, z.B. mit einer
Metallspur oder einer Metallleitung. Die leitende Struktur 211 verbindet
elektrisch benachbarte Speicherchips 205, 207, 209.
Bei diesem Ausführungsbeispiel
werden Kontaktstellen der ersten Speicherchips 205 auf
Waferebene mit der leitenden Struktur 211 verbunden und
Kontaktstellen der zweiten Speicherchips 207 und 209 werden über Durchkontaktöffnungen 213, die
mit leitenden Stiften ausgefüllt
sind, welche in den zweiten Speicherchips 207 und 209 ausgebildet
sind, mit der leitenden Struktur 211 verbunden. Die leitenden
Stifte sind beispielsweise aus Aluminium und/oder Kupfer und/oder
Platin hergestellt. Die Durchkontaktöffnungen 213 sind
zu den Kontaktstellen der entsprechenden ersten Speicherchips 205 ausgerichtet.
Die leitenden Stifte in den Durchkontaktöffnungen 213 kontaktieren
elektrisch die Kontaktstellen der entsprechenden ersten Speicherchips 205,
welche wiederum elektrisch mit der leitenden Struktur 211 verbunden
sind. Obwohl nicht dargestellt, kann der gemeinsame Eingabe-/Ausgabeanschluss 203 als
auch getrennte Eingabe- und Ausgabeanschlüsse ausgeführt sein.
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Jeder
erste Speicherchip 205, auf welchem ein zweiter Speicherchip 207 oder 209 montiert
ist, ist deaktiviert. Das Detektieren der ersten Speicherchips 205 kann
auf verschiedene Arten durchgeführt werden.
So können
die ersten Speicherchips 205 mit freiliegenden Schmelzsicherungen
einer Hauptleistungsversorgung ausgeführt sein, die selektiv durchtrennt
werden können,
oder die ersten Speicherchips 205 können mit einer Logikschaltung
ausgeführt sein,
welche den Chipbetrieb in Reaktion auf ein vorgegebenes Befehlssignal
deaktiviert.
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Wie
aus 2 weiter ersichtlich
ist, ist ein Harz 115 oder dergleichen über dem Substrat 201 ausgebildet,
um die Speichermodulkomponenten vor schädlichen Umgebungseinflüssen physikalisch
zu schützen.
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Das
in 2 dargestellte Speichermodul kann
beispielsweise in der nachfolgend beschriebenen Weise hergestellt
werden. Zuerst werden das gemeinsame Substrat 201, die
ersten Speicherchips 205, die leitende Struktur 211 und
der Eingabe-/Ausgabeanschluss 203 auf Waferebene unter
Anwendung der Waferskala-Technologie ausgebildet. Anschließend wird
der Wafer gemäß Designspezifikationen
geschnitten bzw. vereinzelt, wobei dieser Verfahrensschritt auch
später
im Herstellungsprozess ausgeführt
werden kann. Einige der ersten Speicherchips 205 werden
dann deaktiviert, beispielsweise durch Auftrennen der Hauptleistungsversorgungs-Schmelzsicherungen
zu den ersten Speicherchips 205. Die zweiten Speicherchips 207 und 209 werden
auf den deaktivierten ersten Speicherchips 205 montiert,
so dass die Durchkontaktöffnungen 213 zu
den Kontaktstellen der entsprechenden ersten Speicherchips 205 ausgerichtet
sind. Die Durchkontaktöffnungen 213 werden
mit leitenden Stiften ausgefüllt,
um die Kontaktstellen der entsprechenden Speicherchips 205 elektrisch
zu kontaktieren. Dann wird die schützende Harzschicht 115 auf
die resultierende Struktur aufgebracht.
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Das
Speichermodul des zweiten Ausführungsbeispiels
aus 2 umfasst in vorteilhafter Weise
die Merkmale der Waferskala-Technologie, während außerdem eine Vielzahl von Speicherfunktionen
auf einem einzelnen Chip integriert werden können.
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3 zeigt ein drittes erfindungsgemäßes Speichermodul,
bei welchem Speicherchips vertikal über einem gemeinsamen Substrat 301 angeordnet sind.
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Wie
aus 3 ersichtlich ist,
umfasst das Speichermodul einen ersten Speicherchip 305 auf
einer Oberfläche
des gemeinsamen Substrats 301 und zweite Speicherchips 307,
die vertikal über
dem ersten Speicherchip 305 gestapelt sind. Der erste Speicherchip 305 und
die zweiten Speicherchips 307 können auf Siliziumwafern unter
Nutzung bekannter Halbleiterspeicherchip-Herstellungsprozesse ausgebildet
werden. Zudem kann das Substrat 301 durch Schneiden und/oder
Vereinzeln eines Wafers erzeugt werden, auf dem der erste Speicherchip 305 bereits ausgebildet
ist. Andererseits können
die zweiten Speicherchips 307 individuell von einem oder
mehreren Wafern geschnitten bzw. vereinzelt werden und dann individuell über dem
ersten Speicherchip 305 montiert werden. Die zweiten Speicherchips 307 können angeordnet
werden, bevor oder nachdem das Substrat 301 mit dem ersten
Speicherchip 305 aus dem Wafer geschnitten bzw. vereinzelt
wird. Obwohl nicht dargestellt, können eine oder mehrere Schichten,
wie z.B. Isolationsschichten, zwischen dem ersten Speicherchip 305 und
den zweiten Speicherchips 307 angeordnet sein.
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Der
erste Speicherchip 305 kann beliebig als DRAM oder als
SRAM oder als Flash-Speicher ausgeführt sein. Genauso kann jeder
der zweiten Speicherchips 307 unabhängig als DRAM oder als SRAM oder
als Flash-Speicher ausgeführt
sein. Zudem kann der Speichertyp der zweiten Speicherchips 307 vom
Speichertyp des ersten Speicherchips 305 verschieden sein.
Im dargestellten Ausführungsbeispiel sind
der erste Speicherchip 305 als DRAM und die zweiten Speicherchips 307 als
SRAMs oder Flash-Speicher oder DRAMs ausgeführt.
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Ein
externer Eingabe-/Ausgabeanschluss 303 ist in einem Randbereich
des Substrats 301 angeordnet und elektrisch mit einer leitenden
Struktur 309 verbunden, z.B. mit einer Metallspur oder
einer Metallleitung. Die leitende Struktur 309 ist auf
Waferebene elektrisch mit Kontaktstellen des ersten Speicherchips 305 verbunden
und die zweiten Speicherchips 307 sind über Durchkontaktöffnungen 311,
die mit leitenden Stiften ausgefüllt
sind, welche in den zweiten Speicherchips 307 ausgebildet
sind, mit der leitenden Struktur 311 verbunden. Die leitenden
Stifte sind beispielsweise aus Aluminium und/oder Kupfer und/oder
Platin hergestellt. Die Durchkontaktöffnungen 311 sind
zu den Kontaktstellen des ersten Speicherchips 305 ausgerichtet.
Die leitenden Stifte in den Durchkontaktöffnungen 311 kontaktieren
elektrisch die Kontaktstellen des ersten Speicherchips 305,
welche wiederum elektrisch mit der leitenden Struktur 309 verbunden
sind. Obwohl nicht dargestellt, kann der gemeinsame Eingabe-/Ausgabeanschluss 303 auch
als getrennte Eingabe- und Ausgabeanschlüsse ausgeführt sein.
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Das
in 3 dargestellte Speichermodul kann
beispielsweise in der nachfolgend beschriebenen Weise hergestellt
werden. Zuerst werden das gemeinsame Substrat 301, der
erste Speicherchip 305, die leitende Struktur 309 und
der Eingabe-/Ausgabeanschluss 303 auf Waferebene unter
Anwendung der Waferskala-Technologie ausgebildet. Anschließend wird
der Wafer gemäß Designspezifikationen
geschnitten bzw. vereinzelt, wobei dieser Verfahrensschritt auch
später
im Herstellungsprozess ausgeführt
werden kann. Die zweiten Speicherchips 307 werden vertikal über dem
ersten Speicherchip 305 gestapelt, so dass die Durchkontaktöffnungen 311 zu den
Kontaktstellen des ersten Speicherchips 305 ausgerichtet
sind. Die Durchkontaktöffnungen 311 werden
mit leitenden Stiften ausgefüllt,
um die Kontaktstellen des ersten Speicherchips 305 elektrisch zu
kontaktieren. Obwohl nicht dargestellt, kann dann eine schützende Harzschicht
auf die resultierende Struktur aufgebracht werden.
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Das
Speichermodul des dritten Ausführungsbeispiels
aus 3 umfasst in vorteilhafter
Weise die Merkmale der Waferskala-Technologie, während zudem eine Vielzahl von
Speicherfunktionen auf einem einzelnen Chip integriert werden können. Zudem kann
das dritte Ausführungsbei spiel
verglichen mit den Ausführungsbeispielen
aus 1 und 2 eine größere Stoßfestigkeit haben und kompakter
ausgeführt
werden.
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Die 4 und 5 zeigen jeweils eine Draufsicht auf
beispielhafte Chiplayouts für
das erste und zweite Ausführungsbeispiel
des erfindungsgemäßen Speichermoduls.
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Im
Ausführungsbeispiel
aus 4 sind Speicherchips
A bis H parallel durch leitende Strukturen mit einem gemeinsamen
Eingabe-/Ausgabeanschluss verbunden, der am Rand des Speichermoduls
angeordnet ist. Im Ausführungsbeispiel
aus 5 sind Speicherchips
A bis H parallel durch leitende Strukturen mit einem Eingabeanschluss
und mit einem davon getrennten Ausgabeanschluss verbunden, die jeweils
am Rand des Speichermoduls angeordnet sind.
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Die
Speichermodule des ersten und zweiten Ausführungsbeispiels können horizontal
oder vertikal auf einer Hauptplatine eines elektronischen Bauteils angeordnet
werden. Im Falle einer vertikalen Befestigung wird der Modulrand
mit dem Eingabe-/Ausgabeanschluss an der Hauptplatine fixiert, während der gegenüberliegende
freie Rand z.B. nicht fixiert wird und daher nicht gegen eine Bewegung
geschützt
ist. Jede Bewegung kann dazu führen,
dass im Substrat der Speichermodule Risse auftreten und/oder elektrische
Kurzschlüsse
oder Unterbrechungen innerhalb der Module verursacht werden. Als
Abhilfe ist bei einem Ausführungsbeispiel,
wie es in 6A gezeigt ist,
vorgesehen, die freien Ränder
von Speichermodulen 603 zwischen einer Hauptplatine 601 und
einer Führungsschiene 605 zu
halten. Die Führungsschiene 605 kann
mit einer Mehrzahl von Rillen zum Einführen und Halten der freien
Ränder
der Speichermodule 603 ausgeführt sein. Wie aus 6B ersichtlich ist, kann
gemäß dem dort
gezeigten Ausführungsbeispiel
eine zusätzliche
Abstützung
unter Verwendung einer Halterung oder einer Verlängerung an der Hauptplatine 601 vorgesehen
sein, um die Führungsschiene 605 an
der Hauptplatine 601 zu fixieren. 7 zeigt eine alternative Halterungsausführung, bei
der seitliche Ränder
von Speichermodulen 705, die an einer Hauptplatine 701 vertikal,
d.h. mit zu einer Hauptebene der Hauptplatine 701 senkrechter Modulebene,
fixiert sind, an einer anliegenden Isolationshalterung 703 angebracht
sind.