KR100421904B1 - 반도체 소자의 리프래쉬 회로 - Google Patents

반도체 소자의 리프래쉬 회로 Download PDF

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Abstract

본 발명은 메모리 셀의 대기 소모전력을 줄이기 위하여 주기적인 데이터 리프레쉬 동작이 요구되는 반도체 소자에서 데이터의 전체 또는 일부분만을 선택적으로 리프레쉬하는 것에 관한 것으로, 이러한 동작을 위한 리프레쉬 회로는 외부 신호에 따라서 모드 설정 신호를 출력하는 모드 설정부와, 외부에서 인가되는 셀프 리프래쉬 신호에 의하여 노멀 리프래쉬 동작을 수행하기 위한 제 1 신호를 출력하거나 상기 모드 설정 신호에 의하여 부분 리프래쉬 동작을 수행하기 위한 제 2 신호를 출력하는 타이머부와, 상기 모드 설정 신호와 상기 제 1 신호 또는 제 2 신호에 따라서 내부 클럭 신호를 출력하는 내부 클럭 발생부와, 상기 모드 설정 신호와 상기 내부 클럭 신호에 따라서 내부 어드레스의 전체 또는 일부를 리프래쉬하기 위한 내부 어드레스를 출력하는 내부 어드레스 발생부를 포함하여 구성된다.

Description

반도체 소자의 리프래쉬 회로{Circuit for Refresh of Semiconductor Device}
본 발명은 반도체 회로에 관한 것으로 특히, 데이터(Data) 유지를 위해 주기적인 리프래쉬가 필요한 소자의 저전력 스탠바이 전류(Low Power Stand-by Current)를 구현하기 위한 반도체 소자의 리프래쉬 회로에 관한 것이다.
DRAM과 같은 휘발성 메모리 소자는 일정 주기마다 메모리 셀에 저장되어 있는 데이터를 리프래쉬시켜 주어야 한다.
일반적으로 DRAM의 메모리 셀은 하나의 액세스 트랜지스터 및 하나의 캐패시터로 구성되며, 데이터는 캐패시터의 양단에 축적되어 있는 전하량에 의하여 나타내어진다.
그런데, 캐패시터에 저장되어 있는 전하량은 다양한 원인에 의하여 누설(leakage)되고 그에 따라 저장되어 있던 데이터를 잃어버릴 염려가 있다.
따라서, 데이터를 복구할 수 없을 정도로 전하량이 누설되기 전에 이를 복구시킬 필요가 있으며, 이를 위한 동작을 리프래쉬라고 한다.
종래에는 리프래쉬가 필요한 경우 데이터 전체를 리프래쉬하도록 회로를 구성하고 있다.
따라서, 상기와 같은 종래 반도체 소자의 리프래쉬 회로 및 그 방법은 리프래쉬가 필요한 경우 데이터 전체를 리프래쉬하므로 스탠바이 모드에서 전류 소모가 많은 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 데이터의 특정 부분만을 리프래쉬 할 수 있도록 제어함으로써 스탠바이 전류를 줄일 수 있는 반도체 소자의 리프래쉬 회로를 제공하는데 그 목적이 있다.
도 1은 반도체 소자에서 리프래쉬가 이루어지는 특정 블록의 표시예
도 2는 본 발명에 따른 반도체 소자의 리프래쉬 회로의 블럭도
도 3은 상기 도 2의 타이머부의 실시예를 나타낸 도면
도 4는 상기 도 2의 클럭 발생부의 실시예를 나타낸 도면
도 5는 어드레스 발생부의 실시예를 나타낸 도면
도면의 주요 부분에 대한 부호 설명
21 : 모드 설정부 22 : 타이머부
23 : 클럭 발생부 24 : 내부 어드레스 발생부
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 리프레쉬 회로는 외부 신호에 따라서 모드 설정 신호를 출력하는 모드 설정부와, 외부에서 인가되는 셀프 리프래쉬 신호에 의하여 노멀 리프래쉬 동작을 수행하기 위한 제 1 신호를 출력하거나 상기 모드 설정 신호에 의하여 부분 리프래쉬 동작을 수행하기 위한 제 2 신호를 출력하는 타이머부와, 상기 모드 설정 신호와 상기 제 1 신호 또는 제 2 신호에 따라서 내부 클럭 신호를 출력하는 내부 클럭 발생부와, 상기 모드 설정 신호와 상기 내부 클럭 신호에 따라서 기존 내부 어드레스의 전체 또는 일부를 리프래쉬하기 위한 내부 어드레스를 출력하는 내부 어드레스 발생부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 리프래쉬 회로에 관하여 설명하면 다음과 같다.
도 1은 반도체 소자에서 리프래쉬가 이루어지는 특정 블록의 표시예이고, 도 2는 본 발명에 따른 반도체 소자의 리프래쉬 회로의 블록도이고, 도 3은 상기 도 2의 타이머부의 실시예를 나타낸 도면이고, 도 4는 상기 도 2의 클럭 발생부의 실시예를 나타낸 도면이고, 도 5는 어드레스 발생부의 실시예를 나타낸 도면이다.
본 발명은 도 1에 도시된 바와 같이, 데이터의 특정 부분(A)만을 리프래쉬 가능하도록 하는 리프래쉬 회로에 관한 것으로, 도 2에 도시된 바와 같이 모드 설정부(21), 타이머부(22), 내부 클럭 발생부(23), 내부 어드레스 발생부(24)로 이루어진다.
상기 모드 설정부(21)는 현재 상태가 부분 리프래쉬 모드(Partial Refresh Mode) 또는 노멀 리프래쉬 모드(Normal Refresh Mode)인지를 나타내는 모드 설정 신호(Pref)를 출력한다.
여기서, 상기 모드 설정 신호(Pref)는 SDRAM에서 버스트 길이(Burst Length), 칼럼 어드레스 스트로브(column Address Strobe) 래턴시(CAS Latency) 등을 설정하는 모드 레지스터 설정 모드(Mode Register Set Mode)와 유사하게 외부 코멘드(Command)에 의해 설정되거나, 일반적인 DRAM과 같이 입력 핀(Input Pin) 상태가 코멘드(Commend)되는 경우 입력 핀 상태를 제어함으로써 설정된다.
그리고, 본딩 옵션(Bonding Option)이나 퓨즈 옵션(Fuse Option)과 같이 하드웨어적인 제어도 가능하다.
상기 타이머부(22)는 일반적인 DRAM의 데이터를 유지하기 위해 필요한 셀프 리플레쉬 모드에서 주기적으로 출력 상태를 천이(Transition)하게 하는 블록으로 기본 오실레이터 주파수를 2배, 4배, 8배와 같이 멀티플리케이션(Multiplication)하여 노멀 리프래쉬되는 경우와 부분 리프래쉬되는 경우에 각기 다른 주파수를 갖는 신호 ti또는 tn을 출력한다.
그리고, 내부 클럭 발생부(23)는 상기 타이머부(22)의 출력 신호에 맞춰 내부 어드레스를 바꿔주기 위한 클럭을 발생시키는 블록으로 타이머부(22) 출력의 라이징(Rising) 또는 폴링(Falling) 에지를 검출하여 내부 클럭 펄스(iclk)를 발생시킨다.
그리고, 내부 어드레스 발생부(24)는 상기 내부 클럭 펄스(iclk)에 따라서 노멀 리프래쉬, 부분 리프래쉬 등에 필요한 내부 어드레스(Int_add)를 발생시키는 블록으로 상기 모드 설정 신호(Pref)에 따라 어드레스 발생되는 순서와 범위가 변하게 제어할 수 있다.
여기서는 부분 리프래쉬되는 경우에 tn을 주기로, 노멀 리프래쉬되는 경우에 t3의 시간을 주기로 클럭을 발생시키는 예를 들어 본 발명의 상세한 회로 구성을 설명하면 다음과 같다.
상기 타이머부(22)는 도 3a에 도시된 바와 같이, 셀프 리프래쉬 신호(selfref)에 의해 인에이블되며 일정한 크기의 주파수를 갖는 t0을 출력하는 오실레이터부(osc)와, 상기 셀프 리프래쉬 신호(selfref)에 의해 인에이블되며 상기 오실레이터부(osc)로부터 순차적으로 연결되어 t1 내지 t3을 각각 출력하는 제 1 내지 제 3 카운터(cnt<1> 내지 cnt<3>)와, 모드 설정 신호(Pref)에 의해 인에이블되며 상기 제 3 카운터(cnt<3>)로부터 순차적으로 연결되어 t4 내지 tn를 각각 출력하는 제 4 내지 제 n 카운터(cnt<4> 내지 cnt<n>)로 구성된다.
상기한 타이머부(22)는 셀프 리프래쉬 동작일 경우 제 3 카운터(cnt<3>)를 통해 출력되는 t3 신호를 외부에 출력하고 부분 리프래쉬 동작일 경우 제 n 카운터(cnt<n>)를 통해 출력되는 tn을 외부에 출력하도록 동작한다.
여기서, 상기 오실레이터부(osc)는 도 3b에 도시된 바와 같이, 한쪽 에 상기 셀프 리프래쉬 신호(selfref)가 인가되는 제 1 낸드 게이트(NAND1)와, 상기 제 1낸드 게이트(NAND1)의 출력 신호를 지연시키어 상기 t0신호로 출력하는 제 1 내지 제 6 인버터(INV11 내지 INV16)와, 상기 t0을 상기 제 1 낸드 게이트(NAND1)의 다른쪽 입력으로 피드백시키는 데이터 라인(31)을 포함하여 구성되어 상기 셀프 리프래쉬 신호(selfref)의 라이징 에지(rising edge) 혹은 폴링 에지(Falling edge)를 검출하여 일정한 주파수를 갖는 상기 t0을 출력한다.
그리고, 상기 제 1 내지 제 n 카운터(cnt<1> 내지 cnt<n>)의 회로 구성은 도 3c에 도시된 바와 같이, 한쪽에서 이웃하는 카운터로부터의 출력 신호(tx)를 반전하는 제 7 인버터(INV21)와, 셀프 리프래쉬 신호(selfref)와 노드 A(Node A) 신호를 논리합하는 제 2 낸드 게이트(NAND2)와, 엔모스와 피모스로 구성되며 엔모스의 게이트에 인가되는 제 7 인버터(41)의 출력 신호와 피모스의 게이트에 인가되는 한쪽에서 이웃하는 카운터로부터의 출력 신호(tx)에 따라서 상기 제 2 낸드 게이트(NAND2)의 출력 신호를 선택적으로 출력하는 제 1 트랜스퍼 게이트(TS1)와, 상기 제 1 트랜스퍼 게이트(TS1)의 출력 신호를 반전하여 다른쪽에서 이웃하는 카운터에 출력 신호(tx+1)를 출력하는 제 8 인버터(INV22)와, 상기 출력 신호(tx+1)를 반전하는 제 9 인버터(INV23)와, 엔모스와 피모스로 구성되며 피모스의 게이트에 인가되는 제 7 인버터(INV21)의 출력 신호와 엔모스의 게이트에 인가되는 한쪽에서 이웃하는 카운터로부터의 출력 신호(tx)에 따라서 상기 제 9 인버터(INV23)의 출력 신호를 상기 제 8 인버터(INV22)의 입력에 선택적으로 출력하는 제 2 트랜스퍼 게이트(TS2)와, 엔모스와 피모스로 구성되며 피모스의 게이트에 인가되는 제 7인버터(41)의 출력 신호와 엔모스의 게이트에 인가되는 한쪽에서 이웃하는 카운터로부터의 출력 신호(tx)와 피모스의 게이트에 인가되는 제 7 인버터(INV21)의 출력 신호에 따라서 상기 제 9 인버터(INV23)의 출력 신호를 상기 노드 A에 출력하는 제 3 트랜스퍼 게이트(TS3)와, 상기 제 2 낸드 게이트(NAND2)의 출력 신호를 반전하는 제 10 인버터(INV24)와, 엔모스와 피모스로 구성되며 엔모스의 게이트에 인가되는 제 7 인버터(41)의 출력 신호와 피모스의 게이트에 인가되는 한쪽에서 이웃하는 카운터로부터의 출력 신호(tx)에 따라서 제 10 인버터(INV24)의 출력 신호를 상기 노드 A에 신호에 선택적으로 출력하는 제 4 트랜스퍼 게이트(TS4)로 구성된다.
그리고, 상기 내부 클럭 발생부(23)는 도 4에 도시된 바와 같이, 상기 모드 선택 신호(Pref)를 반전하는 제 11 인버터(INV31)와, 상기 타이머부(22)로부터의 t3과 상기 제 11 인버터(INV31)의 출력 신호를 논리합하여 반전하는 제 3 낸드 게이트(NAND3)와, 상기 타이머부(22)로부터의 tn과 모드 선택 신호(Pref)를 논리합하여 반전하는 제 4 낸드 게이트(NAND4)와, 상기 제 3 낸드 게이트(NAND3)와 제 4 낸드 게이트(NAND4)의 출력 신호를 논리합하여 반전하는 제 5 낸드 게이트(NAND5)와, 상기 제 5 낸드 게이트(NAND5)의 출력 신호를 소정의 지연시간을 가지고 반전하는 제 12 내지 제 16 인버터(INV32 내지 INV36)와, 상기 제 5 낸드 게이트(NAND5)의 출력 신호와 상기 제 16 인버터(INV36)의 출력 신호를 논리합하여 반전하여 클럭바 신호(clkb)를 출력하는 제 6 낸드 게이트(NAND6)와, 상기 클럭바 신호(clkb) 신호를 반전하여 클럭신호(clk)로 출력하는 제 17 인버터(INV37)로 구성된다.
그리고, 상기 내부 어드레스 발생부(24)는 도 5a에 도시된 바와 같이 상기내부 클럭 발생부(23)로부터의 클럭 신호(clk) 및 클럭바신호(clkb)에 따라서 제 1 내부 어드레스바 신호(add<0>b)를 출력하는 제 1 내부 어드레스 카운터(iadd cnt<0>)와, 상기 제 1 내부 어드레스바 신호(add<0>b)를 반전하여 제 1 내부 어드레스 신호(add<0>)룰 출력하는 인버터(INV40)와, 상기 제 1 내부 어드레스 카운터(iadd cnt<0>)로부터 순차적으로 연결되며 한쪽에서 이웃하는 내부 어드레스 카운터 및 인버터로부터의 내부 어드레스바(add<i>b) 및 내부 어드레스(add<i>)로 새로운 내부 어드레스바(add<i+1>)를 출력하는 제 1 내지 제 n-2 내부 어드레스 카운터(iadd cnt<1> 내지 iadd cnt<n-2>)와, 상기 내부 어드레스바(add<i+1>b)를 반전하여 내부 어드레스(add<i+1>)를 출력하는 인버터들(INV41 내지 INV4n-3)과, 상기 모드 설정 신호(Pref)를 반전하는 인버터(INV4n-2)와, 상기 제 n-2 내부 어드레스 카운터(iadd cnt<n-2>)로부터의 내부 어드레스(add<n-2>)와 상기 인버터(INV4n-2)의 출력신호를 논리합하여 반전하는 제 7 낸드 게이트(NAND7)와, 상기 제 7 낸드 게이트(NAND7)의 출력 신호를 반전하는 인버터(INV)와, 상기 제 7 낸드 게이트(NAND7)의 출력신호와 상기 인버터(INV)의 출력 신호에 따라서 제 n-1 어드레스바(add<n-1>b)를 출력하는 제 n-1 내부 어드레스 카운터(iadd cnt<n-1>)와, 상기 제 n-1 어드레스바(add<n-1>b)를 반전하여 제 n-1 어드레스(add<n-1>)를 출력하는 인버터(INV4n-1)를 포함한다.
그리고, 상기 제 n-1 내부 어드레스 카운터(iadd cnt<n-1>)로부터 순차적으로 연결되어 내부 어드레스바(add<j>b)를 출력하는 내부 어드레스 카운터들(iadd cnt<j>)과 상기 내부 어드레스바(add<j>b)를 반전하여 내부 어드레스(add<j>)를 출력하는 인버터들(INV<j>)을 포함하여 구성된다.
여기서 상기 내부 어드레스 카운터(iadd cnt)의 상세한 구성은 도 5b에 도시된 바와 같이, 노드 B(Node B) 신호를 반전하여 상기 어드레스바 신호(add<j>b)를 출력하는 인버터(INV51)와, 상기 어드레스바 신호(add<j>b)를 반전하여 어드레스 신호(add<j>)를 출력하는 인버터(INV52)와, 클럭 신호(clk)와 클럭바 신호(clkb)에 따라서 인에이블되어 상기 어드레스 바신호(add<j>b)를 반전하여 상기 노드 B로 피드백하는 인버터(INV53)와, 클럭 신호(clk)와 클럭바 신호(clkb)에 따라서 인에이블되어 상기 어드레스바 신호(add<j>b)를 반전하는 인버터(INV54)와, 상기 인버터(INV54)의 출력 신호를 반전하는 인버터(INV55)와, 상기 클럭 신호(clk)와 클럭바 신호(clkb)에 따라서 상기 인버터(INV55)의 출력 신호를 반전하여 그 입력으로 피드백하는 인버터(INV56)와, 엔모스와 피모스로 구성되며 피모스의 게이트 전극에 인가되는 클럭 신호(clk)와 엔모스의 게이트 전극에 인가되는 클럭바신호(clkb)에 따라서 상기 인버터(INV55)의 출력 신호를 상기 노드 B에 선택적으로 출력하는 제 5 트랜스퍼 게이트(TS5)로 구성된다.
여기서, 상기 제 1 내부 어드레스 카운터(iadd cnt<0>)의 경우에는 상기 내부 클럭 발생부(23)로부터의 클럭 신호(clk) 및 클럭바 신호(clkb)가 상기 도 5b의 클럭 신호(clk) 및 클럭바 신호(clkb)이며, 그 외의 나머지 내부 어드레스 카운터의 경우에는 이웃하는 내부 어드레스 카운터로부터 입력되는 어드레스 신호(add<j>) 및 어드레스 바 신호(add<j>b)를 클럭 신호(clk) 및 클럭바 신호(clkb)로 받아 들여 동작한다.
상기와 같은 본 발명의 반도체 소자의 리프래쉬 회로는 다음과 같은 효과가 있다.
첫째, 데이터의 특정 부분만을 리프래쉬 할 수 있으므로 스탠바이 전류를 줄일 수 있다.
둘째, 타이머부 및 클럭 발생부를 이용하여 리프래쉬 시간도 제어할 수 있으므로 스탠바이 전류를 줄일 수 있다.

Claims (3)

  1. 삭제
  2. 외부 신호에 따라서 모드 설정 신호를 출력하는 모드 설정부와;
    외부에서 인가되는 셀프 리프래쉬 신호에 의하여 노멀 리프래쉬 동작을 수행하기 위한 제 1 신호를 출력하거나 상기 모드 설정 신호에 의하여 부분 리프래쉬 동작을 수행하기 위한 제 2 신호를 출력하는 타이머부와;
    상기 모드 설정 신호와 상기 제 1 신호 또는 제 2 신호에 따라서 내부 클럭 신호를 출력하는 내부 클럭 발생부와;
    상기 모드 설정 신호와 상기 내부 클럭 신호(clk)(clkb)가 입력되면 제 1 내부 어드레스바 신호(add<0>b)를 출력하는 제 1 내부 어드레스 카운터(iadd cnt<0>)와, 제 1 내부 어드레스 카운터(iadd cnt<0>)에 순차적으로 직렬 연결되어 각각 내부 어드레스들(add<1>, add<1>b),(add<2>,add<2>b),.....,(add<n>,add<n>b)을 출력하는 복수개의 내부 어드레스 카운터들(iadd cnt<1>),(iadd cnt<2>),....(iadd cnt<n>)을 포함하고 리프래쉬가 필요한 부분을 선택하기 위한 내부 어드레스를 출력하는 내부 어드레스 발생부를 포함하여 구성됨을 특징으로 하는 반도체 소자의 리프래쉬 회로.
  3. 제 2 항에 있어서, 상기 타이머부는 상기 셀프 리프래쉬 신호에 의해 인에이블되어 일정한 주파수를 갖는 신호를 출력하는 오실레이터와;
    상기 오실레이터로부터 순차적으로 연결되는 카운터들로 구성되며 상기 셀프 리프래쉬 신호에 의해 인에이블되어 상기 제 1 신호를 출력하는 제 1 카운터부와;
    상기 제 1 카운터부에 순차적으로 연결되는 카운터들로 구성되며 상기 모드설정 신호에 의해 인에이블되어 상기 제 2 신호를 출력하는 제 2 카운터부로 구성됨을 특징으로 하는 반도체 소자의 리프래쉬 회로.
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