CN2733595Y - 引线框以及利用该引线框的半导体器件 - Google Patents
引线框以及利用该引线框的半导体器件 Download PDFInfo
- Publication number
- CN2733595Y CN2733595Y CNU2004200511954U CN200420051195U CN2733595Y CN 2733595 Y CN2733595 Y CN 2733595Y CN U2004200511954 U CNU2004200511954 U CN U2004200511954U CN 200420051195 U CN200420051195 U CN 200420051195U CN 2733595 Y CN2733595 Y CN 2733595Y
- Authority
- CN
- China
- Prior art keywords
- microscope carrier
- chip
- otch
- chip microscope
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
- A47J37/00—Baking; Roasting; Grilling; Frying
- A47J37/06—Roasters; Grills; Sandwich grills
- A47J37/0694—Broiling racks
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
- A47J37/00—Baking; Roasting; Grilling; Frying
- A47J37/06—Roasters; Grills; Sandwich grills
- A47J37/067—Horizontally disposed broiling griddles
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3201—Structure
- H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
- H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3205—Shape
- H01L2224/32052—Shape in top view
- H01L2224/32055—Shape in top view being circular or elliptic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Food Science & Technology (AREA)
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
一种引线框(1),具有用于安装半导体芯片(8)的芯片载台(2),半导体芯片(8)的电极通过焊接线(6)电连接引线(5),其中它们封装在模制树脂(9)内,从而制造出半导体器件(10)。芯片载台的外形被加工成形以便小于半导体芯片的外形,并且在芯片载台的周缘部分中形成多个切口(3),以便减少芯片载台的总面积并且增强芯片载台和模制树脂之间的粘附力。每个切口的长度L2范围从(L1×0.05)至(L1×0.20),其中L1指示芯片载台的每条边的长度,以及芯片载台的总面积S2范围从(S1×0.10)至(S1×0.40),其中S1指示半导体芯片的总面积。
Description
技术领域
本实用新型涉及引线框和其中安装在引线框上的半导体芯片被包封在树脂中的半导体器件。
本申请要求基于日本专利申请号No.2003-151378和日本专利申请号No.2004-133376的优先权,这里引入其内容供参考。
背景技术
图19和20示出了封装在树脂内的半导体器件(用参考数字‘20’标明)的一个例子,半导体器件20包括由例如铜合金和42合金的指定金属制成的引线框11、通过例如Ag膏和焊膏的接合材料17与引线框11的芯片载台(die stage)12的上表面接合的半导体芯片18、把半导体芯片18的电极和引线框11的引线15电连接在一起的多条焊接线16、以及由例如环氧树脂的热固性树脂制成的用于装入引线15的内引线15a的模制树脂19等。
具有上述构造的半导体器件20暂时安装在电路板的指定位置上,电路板安装在电子器件中,并且半导体器件20随后受到回流焊接,其中焊膏熔化而随后凝固使得引线15的外引线15b电连接于电路板,从而能够使半导体器件20可靠地安装在电路板的指定位置上。
通常,Sn-Pb焊料(或Sn-Pb合金)用于把半导体器件20安装在电路板上,其中由于例如包含在Sn-Pb焊料内的铅(Pb)的有毒物质有可能破坏自然环境并且可能对人体造成不利的影响,所以近来用例如Sn-Ag-Cu合金的无铅焊料代替Sn-Pb焊料。
因为无铅焊料不含有例如铅(Pb)的有毒物质(或有害材料),所以它可以有利于保护环境;然而,其熔点(大约217℃)高于Sb-Pn焊料的熔点(大约183℃);因此,必需增加回流焊接的加热温度,于是必需相应地增加针对半导体器件20在焊接中的耐热性。
当回流焊接过程中加热上述半导体器件20时,由于用于其构成元件的不同材料之间的关系,存在易分离部分和难分离部分。也就是,在由硅制成的半导体芯片10和模制树脂19之间的边界处形成相对高的粘附力,因此可以很难彼此分离,而在由例如42合金的指定金属制成的芯片载台12和模制树脂19之间的边界处形成相对低的粘附力,因此可以容易地彼此分离。当在芯片载台12和模制树脂19之间的边界处出现分离时,由于因分离造成的影响,分离的区域朝着半导体芯片18和模制树脂19之间的边界延伸,从而它可以变成一条裂缝(或多条裂缝)使得不期望地破坏焊接线16。随着回流焊接中的加热温度变高,明显地出现这种现象;因此,必需采取适当的措施以避免出现这种现象。
日本专利申请公开号No.2000-49272(参看第4-5和7页以及图1、2和19)公开了半导体器件的另一个例子(用参考数字‘30’标明),其中如图21至23所示,以X形状形成引线框21的芯片载台22,以便减少形成在芯片载台22和模制树脂29之间的总接合面积。
日本专利申请公开号No.H07-211852(参看第2和4页以及图5和11)公开了半导体器件的又一个例子(用参考数字‘40’标明),其中如图24和25所示,在引线框31的芯片载台32的中心部分形成开口32a,以便减少在芯片载台32和模制树脂39之间的总接合面积。
设计上述半导体器件30以减少形成在芯片载台22和模制树脂29之间的粘附面积,以便能减少在它们之间的边界中出现的分离区域,从而不管由分离造成的影响如何,分离区域可能难以朝半导体芯片和模制树脂之间的边界延伸。然而,当用具有高熔点的无铅焊料将半导体器件30接合到电路板时,由于加热可以容易地造成分离。
在半导体器件40中,芯片载台32的周缘部分延伸到半导体芯片38的周缘部分以外,使得分离可以出现在这种“延伸的”周缘部分中以造成一种影响,通过这种影响,分离区域可以进一步朝半导体芯片38和模制树脂39之间的边界延伸,从而它可以逐渐成为一条裂缝(或多条裂缝),使得不期望地破坏了焊接线36。
实用新型内容
本实用新型的一个目的是提供一种引线框和一种半导体器件,其中当半导体器件被安装在电路板上时,焊接线不会因为在加热步骤中在模制树脂中不期望形成的裂缝而被破坏。
本实用新型的另一个目的是提供一种引线框和能以高产量制造出并因此有助于保护环境的半导体器件。
本实用新型的引线框具有用于在其上安装半导体芯片的芯片载台并且被封装在模制树脂中,使得半导体芯片粘附到芯片载台的上表面,从而生产出半导体器件,其中芯片载台的外形被加工成形以便小于半导体芯片的外形,并且在芯片载台的各条边上形成多个切口以便减少芯片载台的总面积。
在上述结构中,芯片载台具有矩形形状(或正方形形状),并且在对应芯片载台的四边的周缘区域中朝内形成切口。其中,每个切口具有半圆形形状,它的长度L2定义在从(L1×0.05)至(L1×0.20)的范围内,其中‘L1’指示芯片载台的每条边的长度。此外,芯片载台的总面积S2定义在从(S1×0.10)至(S1×0.40)的范围内,其中‘S1’指示半导体芯片的总面积。
稳固地接合在一起的芯片载台和半导体芯片之间的接合区域被引入到芯片载台的切口中的模制树脂包围;因此,能够在半导体芯片和芯片载台的切口内部的模制树脂之间建立牢固的接合状态。因此,即使当在芯片载台和模制树脂之间的边界处出现分离时,分离也不会朝半导体芯片和模制树脂之间的边界延伸。也就是,能够防止分离逐渐长成能引起焊接线破损的裂缝。
被定义在L1和L2之间以及S1和S2之间的上述关系保证芯片载台和半导体芯片之间的高接合强度,以便防止在半导体芯片和模制树脂之间的边界中出现分离。
当半导体器件安装在电子器件中时,用不含有毒物质的无铅焊料使上述引线框接合电路板,从而有助于在制造期间保护环境。
附图说明
参考附图将更详细地介绍本实用新型的这些和其它目的、方案及实施例,在附图中:
图1示出了根据本实用新型第一实施例的具有引线框的半导体器件的构造的截面图;
图2概略地示出了从背部观察到的具有指定形状的芯片载台的引线框的图解;
图3概略地示出了图2所示的芯片载台上的接合材料的应用区域的图解;
图4是芯片载台的背部面积(S2)和具有4mm×4mm尺寸的半导体芯片的背部面积(S1)之间的S2/S1比率的变化的示图;
图5是在芯片载台和具有4mm×4mm尺寸的半导体芯片之间确定的粘附力的变化的示图;
图6是芯片载台的背部面积(S2)和具有7mm×7mm尺寸的半导体芯片的背部面积(S1)之间的S2/S1比率的变化的示图;
图7是在芯片载台和具有7mm×7mm尺寸的半导体芯片之间确定的粘附力的变化的示图;
图8是芯片载台的背部面积(S2)和具有10mm×10mm尺寸的半导体芯片的背部面积(S1)之间的S2/S1比率的变化的示图;
图9是在芯片载台和具有10mm×10mm尺寸的半导体芯片之间确定的粘附力的变化的示图;
图10是芯片载台的背部面积(S2)和具有12mm×12mm尺寸的半导体芯片的背部面积(S1)之间的S2/S1比率的变化的示图;
图11是在芯片载台和具有12mm×12mm尺寸的半导体芯片之间确定的粘附力的变化的示图;
图12A概略地示出了根据实用新型第二实施例的半导体芯片和引线框的芯片载台的后视图;
图12B是沿图12A的线A-A截取的截面图;
图13A概略地示出了根据实用新型第三实施例的半导体芯片和引线框的芯片载台的后视图;
图13B是沿图13A的线B-B截取的截面图;
图14概略地示出了根据实用新型第四实施例的半导体芯片和引线框的芯片载台的后视图;
图15A概略地示出了根据实用新型第五实施例的半导体芯片和引线框的芯片载台的后视图;
图15B是沿图15A的线C-C截取的截面图;
图16A概略地示出了根据实用新型第六实施例的半导体芯片和引线框的芯片载台的后视图;
图16B是沿图16A的线D-D截取的截面图;
图17概略地示出了根据实用新型第七实施例的半导体芯片和引线框的芯片载台的后视图;
图18A概略地示出了根据实用新型第八实施例的半导体芯片和引线框的芯片载台的后视图;
图18B是沿图18A的线E-E截取的截面图;
图19示出了常规已知的半导体器件的构造的截面图;
图20简单地示出了在图19所示的半导体器件中半导体芯片和芯片载台之间关系的平面图;
图21概略地示出了引线框的一个例子的平面图;
图22概略地示出了安装在图21所示的引线框上的半导体芯片的平面图;
图23示出了具有图21所示的引线框的常规已知的半导体器件的构造的截面图;
图24概略地示出了引线框的一个例子的平面图;
图25示出了具有图24所示的引线框的常规已知的半导体器件的外观的透视图;
具体实施方式
参考附图借助于例子更详细地介绍本实用新型。
图1至3示出了根据实用新型第一实施例的引线框1和半导体器件10。使用由例如铜合金和42合金的指定金属构成的薄板制作引线框1,薄板受到刻蚀并随后受到模压以便其形成指定的形状。具体地,引线框1包括在上表面安装有半导体芯片8的芯片载台2、用于支持芯片载台2的多条支柱4、以及设置在芯片载台2外部并且电连接半导体芯片8的电极的多条引线5。
以指定形状形成芯片载台2以便与半导体芯片8的形状匹配。在本实施例中,芯片载台2总体上大概形成矩形形状以与图2和3所示的半导体芯片8的矩形形状匹配。
芯片载台2的总面积被减少以便小于半导体芯片8的面积(即,安装在芯片载台2上的半导体芯片8的背部面积),其中芯片载台2的外部轮廓形状被成形为完全包含在半导体芯片8的外部轮廓形状的内部。因此,当半导体芯片8安装在芯片载台2上时,具有指定面积的半导体芯片8的周缘部分延伸到芯片载台2的周缘部分的外部。
半圆形切口3分别地形成在芯片载台2的四边的中心处,这样减少了芯片载台2的总面积。因此,当半导体芯片8安装在芯片载台2的上表面上时,朝着半导体芯片8的背部露出与芯片载台2的半圆形切口3匹配的半导体芯片8的背部的指定部分。
在上文中,以指定长度L2在芯片载台2的内部剪切出每个半圆形切口3,设定L2在用下面的方程式(1)限定的范围内(其中L1指示芯片载台2的每条边的长度)。
L2=(L1×0.05)至(L1×0.20) …(1)
除出切口3的芯片载台2的背部面积S2设定在由下面的方程式(2)限定的范围内(其中S1指示安装在芯片载台2的上表面上的半导体芯片8的背部面积)。
S2=(S1×0.10)至(S1×0.40) …(2)
支柱4与芯片载台2一起成形并且以针对芯片载台2的四个角呈放射状的方式设置,从而支柱4可靠地支持芯片载台2。
如图1所示,引线5被设置在芯片载台2的外部,其间具有指定距离以便围绕芯片载台2,其中每条引线5由设置在半导体器件10内部的内引线5a和设置在半导体器件10外部的外引线5b构成。
引线5的内引线5a通过焊接线6电连接于半导体芯片8的电极,以及外引线5b通过焊料电接合于安装在电子器件(未示出)中的电路板(未示出)。
当具有上述结构的引线框1被用于制作半导体器件10时,首先按照下列方式进行芯片焊接步骤,将例如Ag膏和无铅焊料(例如,Sn-Ag-Cu合金)的接合材料7的适当量施加在引线框1的芯片载台2的上表面上,其中当接合材料7熔化并随后凝固时,半导体芯片8被安装在芯片载台2的上表面上并且用指定负载按压,使得半导体芯片8整体地接合在芯片载台2的上表面上。
在上文中,Ag膏等被施加在芯片载台2的上表面的指定区域7A(图3中用虚线圆包围),指定区域被定位以避开切口3。因此,芯片载台2的切口3不会妨碍施加接合材料7。
接着,在丝焊步骤中,借助于诸如金属线的焊接线6使半导体芯片8的电极电连接于引线5的内引线5a。
接着,在模制步骤中,将引线框1放置在由上部模具和下部模具构成的金属模具的空腔内,然后充满例如环氧树脂的热固性树脂,热固性树脂被注入到空腔内并随后硬化。从而,能够将半导体芯片8、芯片载台2、焊接线6和引线5的内引线5a封装在由热固性树脂形成的模制树脂9内。
在上文中,模制树脂9流入芯片载台2的切口3以接合半导体芯片8的背部,使得模制树脂9部分地形成在芯片载台2的切口3的内部。
接着,在引线表面处理步骤中,如果需要,对伸出模制树脂9外面的引线5的指定部分进行无铅焊料电镀,以便防止引线5出现生锈。这样使得当半导体器件10安装在电路板上时易于进行焊接工作。
接着,在切割和形成步骤中,切除引线的不必要部分,使得限定引线5为指定长度,其中外引线5b受到弯曲以便它们形成指定的形状。
从而,能够用上述的步骤生产半导体器件10。然后,把具有上述构造的半导体器件10临时安装在电路板上的指定位置处,其中无铅焊料在回流焊接中经过熔化和凝固,并且引线5的外引线5b电接合于电路板。从而,能够把半导体器件10牢固地安装在电路板上的指定位置处。
在具有上述引线框1的半导体器件10中,即使当在回流焊接时加热半导体器件10使得分离可能出现在芯片载台2和模制树脂9之间,也能够避免在半导体芯片8和模制树脂9之间出现分离以及出现焊接线6的破坏。
本实施例的特征在于使芯片载台2的外形成形为小于半导体芯片8的外形,使得芯片载台2的总面积减少到小于半导体芯片8的总面积,于是当半导体芯片8安装在芯片载台2的上表面上时,半导体芯片8的周缘部分部分延伸到芯片载台2的周缘部分的外部。从而,能够将分离区域减少到最少,当半导体器件10通过加热安装在电路板上时,可以很容易地在芯片载台2的周缘部分中形成所述分离区域。因此,即使当分离出现在芯片载台2和模制树脂9之间时,也能可靠地阻止分离朝半导体芯片8和模制树脂9之间的界面延伸,从而能够可靠地阻止由于因分离可能引起的裂缝的形成而不期望地破坏焊接线。
半导体芯片8焊接在芯片载台2上;因此,它们能牢固地接合在一起。也就是,在半导体芯片8和在芯片载台2的切口3内部的模制树脂9之间形成的粘附区域被芯片载台2和半导体芯片8之间的牢固接合区域围绕;因此,能够建立半导体芯片8和在芯片载台2的切口3内部的模制树脂9之间的牢固粘附状态。此外,模制树脂9本身可以接合在芯片载台2的切口3的内部;因此,模制树脂9和芯片载台2都很难在匹配芯片载台2四边的指定方向上彼此相互移动。因此,尽管分离出现在芯片载台2和模制树脂9之间,但分离不会朝着半导体芯片8和模制树脂9之间的界面延伸,从而它将不会逐渐变成裂缝使得不期望地破坏焊接线6。
此外,本实施例引入矩形形状的芯片载台2的每条边的长度L1和每个切口3相对于芯片载台2的每条边向内形成的长度L2之间的关系式,如上述方程式(1)所限定地,从而能够提高接合强度使得有关于芯片载台2的接合强度更高。
尽管作为环境防范措施,当引线框和电路板接合在一起时使用了不包含诸如铅(Pb)的有毒物质的无铅焊料,当半导体器件牢固地安装在电路板上时在加热过程中在模制树脂9内产生裂缝以便不期望地破坏焊接线6;因此,能够增加电子器件的实际制造产量。
此外,本实施例引入半导体芯片8的背部面积S1和芯片载台2的背部面积S2之间的关系式,如上述方程式(2)所限定的,从而能够增加接合强度使得有关于芯片载台2的接合强度更高。
使用设计成下面尺寸的半导体器件的一个例子可以说明方程式(2)所限定的上述范围。
也就是,提供一种具有正方形形状的半导体芯片的一个例子,其边长设置为4mm,以及在各条边上形成有半圆形切口的具有正方形形状的芯片载台的一个例子,其中半导体芯片和芯片载台接合在一起,并且随后一体封装在模制树脂中。这里,每个半圆形切口的长度L2设定为(L1×0.20)。
图4示出了比率S2/S1[%]的变化,即,芯片载台的背部面积S2与半导体芯片的背部面积S1(=16mm2)的比例,其中芯片载台的每条边的长度是变化的。图4的附图示出了其中在芯片载台的各条边上形成有切口的半导体器件的上述例子与其中在芯片载台中没有形成切口的半导体器件的比较例子之间的对比,涉及上述参数S2/S1。
此外,引入所谓的粘附力(或粘附因素)以评价半导体器件的粘附特性,其中半导体芯片和模制树脂之间建立的粘附力通常设定为1.00,而当粘附性变弱时芯片载台和模制树脂之间建立的粘附力下降到0.50。具体地,可如下说明粘附力:
表1
实例 | 芯片尺寸 | 载台 | 芯片面积S1[mm2] | 载台面积S2[mm2] | S2/S1[%] | 粘附力 | ||
X[mm] | Y[mm] | X[mm] | Y[mm] | |||||
A | 9.9 | 9.9 | 9 | 9 | 98.01 | 81.00 | 83 | 0.59 |
B | 9.9 | 9.9 | 4.2 | 4.2 | 98.01 | 17.64 | 18 | 0.91 |
表1示出了“样品A”和“样品B”之间的比较,在“样品A”中,半导体芯片具有边长设定为9.9mm的正方形形状并且芯片载台具有边长设定为9mm的正方形形状;在“样品B”中,半导体芯片具有上述相同的尺寸而芯片载台具有其边长设定为4.2mm的正方形形状,其中样品A和样品B在其芯片载台中都没有设置切口。
表2
实例 | 试验数目[N] | 内部裂纹 | 载台背面分离 | 芯片背面分离 | 判定结果 | |||
缺陷数 | 缺陷率10[%] | 数量 | 比例[%] | 数量 | 比例[%] | |||
A | 11 | 3 | 27 | 11 | 100 | 9 | 82 | NG |
B | 111 | 0 | 0 | 110 | 100 | 16 | 15 | OK |
这些样品A和B经过满水含量情形;具体地,在预处理工艺中,它们最初暴露在125℃的温度下24小时,然后暴露在85℃的温度中30%的湿度下336小时,并且还暴露在30℃的温度中70%的湿度下216小时,使得水含量充分地渗透进它们。然后,它们在260℃受到热处理10秒,即,在模拟实际回流情形的情形下,其中它们经过两次回流使得它们被加热到265℃。此后,使用超声波检查设备来进行检查,所述检查涉及在半导体器件内裂缝的形成、关于芯片载台分离的出现和关于半导体芯片背部分离的出现。结果如表2所示,其中由于加速测试,分离不可避免地出现在芯片载台的背部区域和半导体芯片的背部区域。
表2示出了由于芯片载台和模制树脂之间的粘附力相对弱,所以针对样品A和B的座背部分离比率均为100%,而针对样品A的芯片背部分离比率为82%,其中S2/S1=83%,并且针对于样片B的芯片背部分离比率为1 5%,其中S2/S1=18%,其中可以认为芯片背部分离比率与芯片载台的背部面积S2对半导体芯片的背部面积S1的比率即S2/S1大致成比例。也就是,当半导体芯片的背部和芯片载台的背部都按相同比率露出时,换句话说,当S2/S1=50%时,假定座背部分离比率为100%而芯片背部分离比率为50%,其中可以认为,在用于比较的相同条件下,座背部分离比率是芯片背部分离比率的两倍。这是因为分离的出现可能极大地取决于模制树脂的粘附力;因此,当半导体芯片和模制树脂之间的粘附力为1.00时,假定芯片载台和模制树脂之间的粘附力为0.50。由于这个原因,假设涉及面积(S1-S2)用1.00的粘附力使半导体芯片接合模制树脂,其中从半导体芯片的背部面积S1减去芯片载台的背部面积S2,而涉及芯片载台的背部面积S2用0.50的粘附力使芯片载台接合模制树脂。因此,针对样品A和B可以分别地限定在表1的最右侧列示出的预定粘附力。这种用于粘附力的定义可用来评估半导体器件。
在半导体芯片8接合芯片载台的情形下,涉及半导体芯片8的“露出”背部面积即上述面积(S1-S2),用1.00的粘附力使半导体芯片8接合模制树脂9,其中从半导体芯片8的背部面积S1减去排除切口3的芯片载台2的背部面积S2;而涉及芯片载台2的背部面积S2,用0.50的粘附力使芯片载台2接合模制树脂9。图5示出了当芯片载台2的边长在上述说明的条件中变化时,关于模制树脂9与接合在一起的半导体芯片8和芯片载台2粘接的粘附力的变化,其中关于芯片载台2中切口3的形成画出两条曲线。
优选地,为了取保关于芯片载台2的足够高接合强度,粘附力为0.80或更多。参考图4和5,保证至少0.80粘附力的范围可转化成大约至多40%的上述比率S2/S1的范围。为了确保在半导体芯片8和芯片载台2之间建立相对高的粘附,优选地比率S2/S1为大约至少10%。也就是,优选地比率S2/S1在10%至40%的范围,根据上述方程式(2)可以估计。
简而言之,只要满足上述方程式(2),即使当使用不含有毒物质如铅(Pb)的无铅焊料使半导体器件的引线框接合电路板时,也能够避免出现下列情况,即由于当半导体器件接合电路板时进行加热,在模制树脂中形成裂缝使得不期望地破坏焊接线;从而,能够增加制造电子器件中的产量。
为满足比率S2/S1大约为18%的上述方程式(2),例如,使具有边长设定为4mm的正方形形状的半导体芯片和具有边长设定为2mm并且在各条边上形成切口的正方形形状的芯片载台接合在一起,其中它们一体封装在模制树脂中以便制作半导体器件,现在将其作如下评估:
在评估中,半导体器件经受在125℃的温度下24小时的烘焙、在85℃30%的增湿168小时、在30℃70%的增湿120小时、以及在回流焊接中加热达到265℃的峰值温度10秒2次。在这种情况下,针对芯片载台没有发现分离;从而,能得到非常好的结果。
图6、8和10分别示出了上述比率S2/S1的变化与芯片载台的边长变化之间的关系,涉及分别具有7mm×7mm大小、10mm×10mm大小和1 2mm×12mm大小的三种类型的正方形形状半导体芯片。此外,图7、9和11分别示出了针对三种类型的正方形形状半导体芯片的粘附力的变化。通过这些图,至少0.80的粘附力范围可转化成大约至多40%的比率S2/S1范围,其中由于优选地比率S2/S1大约为至少10%,所以通常认为半导体器件应满足上述方程式(2)。
接着,将介绍本实用新型的第二实施例,其中用相同的参考数字标明等同于在第一实施例中使用的那些部分的部分;因此,将省略详细的说明。
图12A和12B示出了根据本实用新型第二实施例的引线框1和半导体器件10,其中除形成在芯片载台2的各条边的中心处的上述切口3以外,将第二切口3A形成为在芯片载台2的内部包围切口3,芯片载台2的背部受到半刻蚀。
关于切口3和芯片载台2的背部切开每个第二切口3A,其中在上述模压步骤中,除芯片载台2的切口3以外模制树脂9流入第二切口3A中。
第二实施例能提供与第一实施例所证明的相同效果。此外,由于第二切口3A的形成,在芯片载台2的背部和模制树脂9之间形成的同一平面内,总粘附面积减少,使得其中的应力被分散;因此,可以使得很难在芯片载台2和模制树脂9出现分离。通过使用喷砂机之类的机器使芯片载台2的背部变得粗糙能取得这样的效果。
接着,将介绍本实用新型的第三实施例,其中用相同的参考数字标明等同于在第一和第二实施例中使用的那些部分的部分;因此,将省略详细的说明。
图13A和13B示出了根据本实用新型第三实施例的引线框1和半导体器件10,其中通过进行半刻蚀在芯片载台2的上表面上形成第二切口3A以便包围半圆形切口3,半圆形切口3被形成在芯片载台2的各边的中心处。
在芯片载台2的上表面上的切口3中切开第二切口3A,其中在前述模制步骤中,除切口3以外把模制树脂9引入第二切口3A内,使得局部地形成在第二切口3A内部的模制树脂9被接合到半导体芯片8的背部。
第三实施例能提供与第一实施例所证明的相同的效果,其中由于第二切口3A的形成,能够增加在半导体芯片8和模制树脂9之间的总接触面积。此外,在芯片载台2的上表面的侧边形成第二切口3A;因此,在上述丝焊步骤中,能够维持固定芯片载台2的稳定情形,该芯片载台2用作用于安装半导体芯片8的基座。
接着,将介绍本实用新型的第四实施例,其中用相同的参考数字标明等同于在第一至第三实施例中使用的那些部分的部分;因此,将省略详细的说明。
图14示出了按照本实用新型第四实施例的引线框1和半导体器件10,其中除半圆形切口3以外,芯片载台2设置有通孔3B,通孔3B穿透芯片载台2的角部。
在芯片载台2的上表面和背部都切开各个通孔3B,其中在上述模压步骤中,除切口3以外把模制树脂9引入通孔3B的内部,使得局部形成在通孔3B内部的模制树脂9与半导体芯片8的背部接合。
第四实施例能提供与第一实施例所证明的相同效果,其中能够进一步增加形成在半导体芯片8和模制树脂9之间的总接触面积。此外,通孔3B不会妨碍形成芯片载台2周缘部分的芯片载台2的各条边;因此,在上述丝焊步骤中,能够保持固定芯片载台2的稳定情形,该芯片载台2用作用于安装半导体芯片8的基座。顺便说一句,能以下列方式修改第四实施例,即芯片载台2的上表面或背部在包围通孔3B的指定区域处受到半刻蚀。
接着,将介绍本实用新型的第五实施例,其中用相同的参考数字标明等同于在第一至第四实施例中使用的那些部分的部分;因此,将省略详细的说明。
图15A和15B示出了按照本实用新型第五实施例的引线框1和半导体器件10,其中通过进行半刻蚀在芯片载台的背部上形成第三切口3C以便提供形成在芯片载台2各条边的中心处的“相对”切口3之间的连通。
在芯片载台2的背部上的切口3之间切开第三切口3C,其中在上述模压步骤中,除切口3以外把模制树脂9引入第三切口3C内。
第五实施例证明了与第一实施例中提出的相同效果,并且它还能证明与在第二实施例中提出的相同效果。
接着,将介绍本实用新型的第六实施例,其中用相同的参考数字标明等同于在第一至第五实施例中使用的那些部分的部分;因此,将省略详细的说明。
图16A和16B示出了按照本实用新型第六实施例的引线框1和半导体器件10,其中通过进行半刻蚀在芯片载台2的上表面上形成第三切口3C以便提供形成在芯片载台2各条边的中心处的“相对”切口3之间的连通。
在芯片载台2的上表面上的切口3之间切开第三切口3C,其中在上述模压步骤中,除切口3以外把模制树脂9引入第三切口3C内,使得局部形成在第三切口3C内部的模制树脂9接合半导体芯片8的背部。
第六实施例证明了与第一实施例中提出的相同效果,并且它还能证明与在第三实施例中提出的相同效果。
接着,将介绍本实用新型的第七实施例,其中用相同的参考数字标明等同于在第一至第六实施例中使用的那些部分的部分;因此,将省略详细的说明。
图17示出了按照本实用新型第七实施例的引线框1和半导体器件10,其中在芯片载台2四条边的每条边上形成了多个半圆形切口3,使得可以证明与第一实施例中提出的相同效果。
接着,将介绍本实用新型的第八实施例,其中用相同的参考数字标明等同于在第一至第七实施例中使用的那些部分的部分;因此,将省略详细的说明。
图18A和18B示出了按照本实用新型第八实施例的引线框1和半导体器件10,其中在芯片载台2四条边的每条边上形成了多个半圆形切口3,并且通过进行半刻蚀在含有切口3的芯片载台2的周缘部分的上表面上形成第四切口3D。
在其角部的芯片载台2的上表面的切口3之间切开第四切口3D,其中在上述模压步骤中,除切口3以外把模制树脂9引入第四切口3D内,使得局部地形成在第四切口3D内部的模制树脂9接合半导体芯片8的背部。
第八实施例证明了与第一实施例中提出的相同效果,并且它还能证明与在第三实施例中提出的相同效果。
顺便说一句,芯片载台2的切口3不必限制于半圆形,并且可以改变成例如三角形形状或矩形形状。
如迄今为止所介绍的,本实用新型具有多种效果和技术特征,如下将介绍。
(1)设计包括根据本实用新型的引线框的半导体器件,以便将芯片载台的外形成形为小于半导体芯片的外形,从而能够最小化在将半导体器件焊接到电路板上时由于加热而可能形成在芯片载台和模制树脂之间的边界中的分离面积。这能阻止靠近芯片载台形成的分离区域延伸到半导体芯片和模制树脂之间的边界;因此,能够阻止由于因分离的生长形成裂缝而不期望地破坏焊接线。
(2)多个切口充分地形成在芯片载台的周缘部分,使得形成在切口内部的模制树脂能牢固地接合半导体芯片的背部。因此,即使当分离出现在芯片载台和模制树脂之间的边界中时,它也不会朝半导体芯片和模制树脂之间的边界延伸;因此,能够阻止由于因分离的生长形成裂缝而不期望地破坏焊接线。
(3)结果,尽管使用不含有有毒物质如铅(Pb)的无铅焊料来使半导体器件牢固地接合电路板,也能够阻止由于在加热处理中在模制树脂内形成裂缝而不期望地破坏焊接线。从而,能够增加制造电子器件中的产量,这有助于保护环境。
在不脱离实用新型的精神和本质特征时,可以用其它的具体形式来具体表达本实用新型。因此这些实施例是示例性的而非限制性的,由于本实用新型的保护范围由所附权利要求限定而非前面的描述,所以旨在用权利要求包括落入权利要求的边界和范围或者这些边界和范围的等同物内的所有变化。
Claims (13)
1.一种引线框(1),其特征在于包括:
用于在其上安装半导体芯片(8)的芯片载台(2),其中该芯片载台的外形被成形为小于所述半导体芯片的外形;以及
形成在所述芯片载台的周缘部分中的多个切口(3),其中所述芯片载台和所述半导体芯片一体封装在模制树脂(9)中,该模制树脂被引入到所述芯片载台的切口中。
2.按照权利要求1的引线框,其特征在于,所述芯片载台具有矩形形状,使得所述多个切口相对于所述芯片载台的四条边向内形成。
3.按照权利要求1的引线框,其特征在于,所述切口带有形成在所述芯片载台的内部的半蚀刻部分(3A,3C)。
4.按照权利要求1的引线框,其特征在于,相对于所述切口在所述芯片载台的内部形成有多个第二切口(3B)。
5.按照权利要求1至4中任意一项的引线框,其特征在于,每一所述切口设置的长度L2被定义在L1×0.05至L1×0.20的范围内,其中L1表示所述芯片载台的每条边所设置的长度。
6.按照权利要求1至4中任意一项的引线框,其特征在于,所述芯片载台的总面积S2被定义在S1×0.10至S1×0.40的范围内,其中S1表示所述半导体芯片的总面积。
7.一种半导体器件(10),其特征在于包括:
一半导体芯片(8);
一引线框(1),具有用于在其上安装所述半导体芯片的芯片载台(2),其中所述芯片载台的外形被成形为小于所述半导体芯片的外形;
多个切口(3),形成在所述芯片载台的周缘部分中;以及
模制树脂(9),用于一体封装所述芯片载台和所述半导体芯片,其中所述模制树脂被导入所述芯片载台的所述切口中。
8.按照权利要求7的半导体器件,其特征在于,所述芯片载台具有矩形形状,使得所述多个切口相对于所述芯片载台的四条边向内形成。
9.按照权利要求7的半导体器件,其特征在于,所述切口带有形成在所述芯片载台的内部的半蚀刻部分(3A,3C)。
10.按照权利要求7的半导体器件,其特征在于,相对于所述切口在所述芯片载台的内部形成有多个第二切口(3B)。
11.按照权利要求7至10中任意一项的半导体器件,其特征在于,每一所述切口设置的长度L2被定义在L1×0.05至L1×0.20的范围内,其中L1表示所述芯片载台的每条边设置的长度。
12.按照权利要求7至10中任意一项的半导体器件,其特征在于,所述芯片载台的总面积S2被定义在S1×0.10至S1×0.40的范围内,其中S1表示所述半导体芯片的总面积。
13.按照权利要求7至10中任意一项的半导体器件,其特征在于,所述引线框利用无铅焊料与电路板接合。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP151378/2003 | 2003-05-28 | ||
JP2003151378 | 2003-05-28 | ||
JP2004133376A JP4055158B2 (ja) | 2003-05-28 | 2004-04-28 | リードフレーム及びリードフレームを備えた半導体装置 |
JP133376/2004 | 2004-04-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN2733595Y true CN2733595Y (zh) | 2005-10-12 |
Family
ID=33566716
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNU2004200511954U Expired - Fee Related CN2733595Y (zh) | 2003-05-28 | 2004-05-28 | 引线框以及利用该引线框的半导体器件 |
CNB2004100473001A Expired - Fee Related CN100385658C (zh) | 2003-05-28 | 2004-05-28 | 引线框以及利用该引线框的半导体器件 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2004100473001A Expired - Fee Related CN100385658C (zh) | 2003-05-28 | 2004-05-28 | 引线框以及利用该引线框的半导体器件 |
Country Status (6)
Country | Link |
---|---|
US (2) | US20050006733A1 (zh) |
JP (1) | JP4055158B2 (zh) |
KR (1) | KR100582613B1 (zh) |
CN (2) | CN2733595Y (zh) |
HK (1) | HK1069675A1 (zh) |
TW (1) | TWI265619B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100385658C (zh) * | 2003-05-28 | 2008-04-30 | 雅马哈株式会社 | 引线框以及利用该引线框的半导体器件 |
CN113345846A (zh) * | 2021-06-03 | 2021-09-03 | 长鑫存储技术有限公司 | 封装结构及用于制造封装结构的方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006351755A (ja) * | 2005-06-15 | 2006-12-28 | Renesas Technology Corp | 半導体装置 |
JP4963235B2 (ja) * | 2007-01-18 | 2012-06-27 | 矢崎総業株式会社 | 制御回路内蔵ユニット |
JP5173654B2 (ja) * | 2007-08-06 | 2013-04-03 | セイコーインスツル株式会社 | 半導体装置 |
JP5797126B2 (ja) * | 2012-02-06 | 2015-10-21 | 三菱電機株式会社 | 半導体装置 |
JP5954013B2 (ja) * | 2012-07-18 | 2016-07-20 | 日亜化学工業株式会社 | 半導体素子実装部材及び半導体装置 |
CN108585799B (zh) * | 2018-05-11 | 2021-05-11 | 广东工业大学 | 一种新型陶瓷3d打印成型方法 |
CN113169150B (zh) * | 2021-03-10 | 2022-06-14 | 英诺赛科(苏州)半导体有限公司 | Iii族氮基半导体封装结构及其制造方法 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2534251B2 (ja) * | 1987-02-20 | 1996-09-11 | 日東電工株式会社 | 半導体装置 |
JP2539432B2 (ja) * | 1987-05-27 | 1996-10-02 | 株式会社日立製作所 | 樹脂封止型半導体装置 |
JP3018211B2 (ja) | 1992-02-20 | 2000-03-13 | 株式会社三井ハイテック | リードフレーム |
KR100552353B1 (ko) | 1992-03-27 | 2006-06-20 | 가부시키가이샤 히타치초엘에스아이시스템즈 | 리이드프레임및그것을사용한반도체집적회로장치와그제조방법 |
JPH05326815A (ja) | 1992-05-25 | 1993-12-10 | Matsushita Electron Corp | 半導体装置用リードフレーム |
JPH0661397A (ja) | 1992-08-12 | 1994-03-04 | Sony Corp | リードフレーム及びそれを用いた樹脂封止型半導体装置の樹脂封止方法 |
JPH0684979A (ja) * | 1992-09-01 | 1994-03-25 | Toshiba Corp | 樹脂封止型半導体装置 |
KR940016706A (ko) | 1992-12-31 | 1994-07-23 | 김광호 | 반도체 패키지 |
JPH06268143A (ja) | 1993-03-15 | 1994-09-22 | Seiko Epson Corp | リードフレーム及び半導体装置 |
JPH07211852A (ja) | 1994-01-21 | 1995-08-11 | Sony Corp | リードフレーム、それを用いた半導体装置及びその製造装置 |
JPH07335815A (ja) | 1994-06-13 | 1995-12-22 | Shinko Electric Ind Co Ltd | リードフレーム及びこれを用いた半導体装置 |
JPH0855954A (ja) | 1994-08-15 | 1996-02-27 | Sony Corp | リードフレーム及びそれを用いた半導体装置 |
JP2767404B2 (ja) * | 1994-12-14 | 1998-06-18 | アナムインダストリアル株式会社 | 半導体パッケージのリードフレーム構造 |
EP0834376A4 (en) * | 1995-06-20 | 2003-01-22 | Matsushita Electric Ind Co Ltd | BRAZING SUPPLY METAL, WELDED ELECTRONIC COMPONENT AND ELECTRONIC CIRCUIT PLATE |
JPH09129811A (ja) * | 1995-10-30 | 1997-05-16 | Mitsubishi Electric Corp | 樹脂封止型半導体装置 |
JP3229816B2 (ja) | 1996-06-25 | 2001-11-19 | シャープ株式会社 | 樹脂封止型半導体装置の製造方法 |
KR20040045045A (ko) * | 1996-12-26 | 2004-05-31 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 |
JP2000031371A (ja) * | 1998-07-09 | 2000-01-28 | Seiko Epson Corp | リードフレームおよびそれを用いて構成された半導体装置 |
JP3716101B2 (ja) | 1998-07-31 | 2005-11-16 | 株式会社日立製作所 | リードフレーム及びそれを用いた半導体装置の製造方法並びに半導体装置 |
JP2000286379A (ja) | 1999-01-28 | 2000-10-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2001127232A (ja) | 1999-10-27 | 2001-05-11 | Shinko Electric Ind Co Ltd | リードフレーム及びその製造方法 |
US6545344B2 (en) * | 2000-06-27 | 2003-04-08 | Texas Instruments Incorporated | Semiconductor leadframes plated with lead-free solder and minimum palladium |
JP4570797B2 (ja) | 2001-02-14 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2003017646A (ja) * | 2001-06-29 | 2003-01-17 | Matsushita Electric Ind Co Ltd | 樹脂封止型半導体装置およびその製造方法 |
JP2003110079A (ja) | 2001-10-01 | 2003-04-11 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP4055158B2 (ja) * | 2003-05-28 | 2008-03-05 | ヤマハ株式会社 | リードフレーム及びリードフレームを備えた半導体装置 |
-
2004
- 2004-04-28 JP JP2004133376A patent/JP4055158B2/ja not_active Expired - Fee Related
- 2004-05-25 KR KR1020040037093A patent/KR100582613B1/ko not_active IP Right Cessation
- 2004-05-26 US US10/853,148 patent/US20050006733A1/en not_active Abandoned
- 2004-05-26 TW TW093114965A patent/TWI265619B/zh not_active IP Right Cessation
- 2004-05-28 CN CNU2004200511954U patent/CN2733595Y/zh not_active Expired - Fee Related
- 2004-05-28 CN CNB2004100473001A patent/CN100385658C/zh not_active Expired - Fee Related
-
2005
- 2005-03-09 HK HK05102057A patent/HK1069675A1/xx not_active IP Right Cessation
-
2007
- 2007-11-12 US US11/938,742 patent/US7964942B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100385658C (zh) * | 2003-05-28 | 2008-04-30 | 雅马哈株式会社 | 引线框以及利用该引线框的半导体器件 |
CN113345846A (zh) * | 2021-06-03 | 2021-09-03 | 长鑫存储技术有限公司 | 封装结构及用于制造封装结构的方法 |
CN113345846B (zh) * | 2021-06-03 | 2022-03-22 | 长鑫存储技术有限公司 | 封装结构及用于制造封装结构的方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4055158B2 (ja) | 2008-03-05 |
CN100385658C (zh) | 2008-04-30 |
TW200504986A (en) | 2005-02-01 |
US20080073764A1 (en) | 2008-03-27 |
TWI265619B (en) | 2006-11-01 |
JP2005012184A (ja) | 2005-01-13 |
CN1574330A (zh) | 2005-02-02 |
US7964942B2 (en) | 2011-06-21 |
HK1069675A1 (en) | 2005-05-27 |
US20050006733A1 (en) | 2005-01-13 |
KR100582613B1 (ko) | 2006-05-23 |
KR20040103778A (ko) | 2004-12-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1076872C (zh) | 载片及其制造方法和安装方法 | |
CN1280884C (zh) | 半导体装置及其制造方法、电路板以及电子机器 | |
CN1641832A (zh) | 半导体器件及其制造方法 | |
CN1324701C (zh) | 具有窄间距化的内引线的半导体装置 | |
CN1209802C (zh) | 电子装置的制造方法及电子装置 | |
CN1173400C (zh) | 板状体和半导体器件的制造方法 | |
CN1230882C (zh) | 一种半导体器件的制造方法和一种半导体器件 | |
CN1156910C (zh) | 引线框、使用该引线框的半导体器件及其制造方法 | |
CN1381886A (zh) | 半导体器件和封装及其制造方法 | |
CN1207585A (zh) | 半导体装置及半导体装置的引线框架 | |
CN1591853A (zh) | 无引线型半导体封装及其制作工艺 | |
CN1779951A (zh) | 半导体器件及其制造方法 | |
CN1873970A (zh) | 电子器件及其制造方法 | |
CN1343043A (zh) | 压电装置及其制造方法和压电振荡器的制造方法 | |
CN2733595Y (zh) | 引线框以及利用该引线框的半导体器件 | |
CN1287486C (zh) | 小型天线及其制造方法 | |
CN1638111A (zh) | 半导体元件的制造方法 | |
CN1476166A (zh) | 弹性表面波装置及其制造方法 | |
CN1241259C (zh) | 电路装置的制造方法 | |
CN1512574A (zh) | 半导体器件及其制造方法 | |
CN1755907A (zh) | 半导体器件的制造方法 | |
CN1233205C (zh) | 电路装置的制造方法 | |
CN101040573A (zh) | 安装有电子部件的装置、生产该装置的方法、蓄电池的保护电路组件和电池组 | |
CN1790687A (zh) | 树脂密封半导体器件、具有管芯垫的引线框及其制造方法 | |
CN1835222A (zh) | 半导体器件及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20051012 Termination date: 20130528 |