CN209993598U - 集成电子器件 - Google Patents

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Abstract

本公开的实施例涉及集成电子器件。一种集成电子器件包括绝缘体上硅(SOI)衬底。在SOI衬底中和上形成至少一个MOS晶体管。该至少一个MOS晶体管具有栅极区域，其接收控制电压；背栅极，其接收调整电压；源极/漏极区域，其具有电阻部分；第一端子，其耦合到第一电压(例如，参考电压)并且形成在源极/漏极区域中和电阻部分的第一侧上；以及第二端子，其生成代表集成电子器件的温度的电压，该第二端子形成在源极/漏极区域中和电阻部分的第二侧上。调整电路将调整电压生成为具有取决于控制电压和第二端子所生成的电压的值。

Description

集成电子器件
技术领域
实施例涉及集成电路，具体适用于在可变温度环境下操作的集成电路，具体涉及这种集成电路的电流管理。
背景技术
众所周知，集成电路的操作可能受温度变化的影响。例如，硅的电阻率随温度而增加，从而可能导致电流值在操作期间下降。
更进一步地，温度增加还会增加部件(通常为晶体管的部件)的漏电流的值，这在具有大量部件的器件的情况下尤其成问题。
因此，需要获得一种器件，其中温度对集成电路的操作和漏电流的影响减小。
实用新型内容
本公开的目的是提供一种集成电子器件，以至少部分地解决现有技术中存在的上述问题。
根据一个方面，集成电子器件包括：绝缘体上硅衬底，至少一个MOS晶体管，被形成在所述绝缘体上硅衬底中和所述绝缘体上硅衬底上；其中所述至少一个MOS晶体管包括：栅极区域，被配置为接收控制电压；背栅极，被配置为接收调整电压；源极或漏极区域，具有电阻部分；第一端子，被配置为被耦合到第一电压并且被形成在所述源极或漏极区域中以及所述源极区域或漏极区域的所述电阻部分的第一侧上；以及第二端子，被配置为生成表示所述集成电子器件的温度的电压，所述第二端子被形成在所述源极或漏极区域中以及所述源极或漏极区域的所述电阻部分的第二侧上；以及调整电路，被配置为将所述调整电压生成为具有取决于所述控制电压和由所述第二端子生成的所述电压的值。
所述电阻部分由栅极材料线覆盖，所述栅极材料线通过介电材料与所述电阻部分电隔离并且从所述栅极区域延伸，同时与所述栅极区域一起形成材料连续性，其中所述电阻部分的电阻根据所述栅极区域和所述背栅极的偏置而变化。
所述栅极材料线从所述栅极区域垂直延伸。
当所述至少一个MOS晶体管处于导通状态时，所述控制电压具有第一值，并且当所述至少一个MOS晶体管处于关断状态时，所述控制电压具有第二值；并且其中所述调整电路被配置为当所述控制电压具有所述第一值时将所述调整电压生成为具有第一状态，并且当所述控制电压具有所述第二值时将所述控制电压生成为具有第二状态，并且其中所述调整电路还被配置为根据表示所述集成电子器件的所述温度的所述电压来调整所述调整电压。
所述调整电路包括电平移位器，所述电平移位器具有输入和输出，所述输入被耦合到所述栅极区域；还包括晶体管，所述晶体管被耦合在所述电平移位器的所述输出和所述至少一个MOS晶体管的所述背栅极之间，所述晶体管具有栅极，所述栅极被耦合到所述第二端子；其中所述电平移位器的所述输出被配置为如果所述电平移位器的所述输入上的电压为正，则生成正电压，并且如果所述电平移位器的所述输入上的所述电压为零，则生成负电压。
所述电阻部分具有非硅化的上表面。
所述第一电压是参考电压。
所述源极或漏极区域是源极区域。
根据一个方面，电子器件包括：绝缘体上硅衬底；成对的MOS晶体管，被形成在所述绝缘体上硅衬底中和所述绝缘体上硅衬底上，其中所述成对的MOS晶体管包括：共用源极区域，被分成由所述共用源极区域的电阻部分连接的第一源极区域和第二源极区域；共用漏极区域，形成第一连接漏极区域和第二连接漏极区域；共用背栅极区域，形成接收调整电压的第一连接背栅极区域和第二连接背栅极区域；共用栅极区域，形成第一连接栅极区域和第二连接栅极区域并且接收控制电压；第一端子，被配置为被耦合到参考电压并且被形成在所述第二源极区域中；以及第二端子，被配置为生成表示所述电子器件的温度的电压，所述第二端子被形成在所述第一源极区域中；以及调整电路，被配置为将所述调整电压生成为具有取决于所述控制电压和由所述第二端子生成的所述电压的值。
所述电阻部分由栅极材料线覆盖，所述栅极材料线通过介电材料与所述电阻部分电隔离并且从所述共用栅极区域延伸跨过所述共用源极区域，同时与所述共用栅极区域一起形成材料连续性，其中所述电阻部分的电阻根据所述共用栅极区域和所述共用背栅极区域的偏置而变化。
所述栅极材料线从所述共用栅极区域垂直延伸，跨过并平分所述共用源极区域。
根据一个方面，电子器件包括：第一晶体管，所述第一晶体管具有漏极；被耦合到参考电压的源极；被耦合到控制电压的栅极；以及接收调整电压的背栅极；第二晶体管，所述第二晶体管具有被耦合到所述第一晶体管的所述漏极的漏极；通过电阻被耦合到所述第一晶体管的所述源极的源极；被耦合到所述控制电压的栅极；以及接收所述调整电压的背栅极；第三晶体管，所述第三晶体管具有生成所述调整电压的源极；漏极；以及被耦合到所述第二晶体管的所述源极的栅极；以及电平移位器，所述电平移位器具有输入，所述输入被耦合到所述第一晶体管和所述第二晶体管的所述栅极；以及输出，所述输出被耦合到所述第三晶体管的所述漏极。
所述电平移位器被配置为如果在所述电平移位器的输入处的电压为正，则在所述电平移位器的输出处生成正电压，以及如果在所述电平移位器的输入处的所述电压为零，则在所述电平移位器的输出处生成负电压。
当所述第一晶体管导通时，所述第三晶体管将所述调整电压生成为具有第一状态，并且当所述第一晶体管关断时，所述第三晶体管将所述调整电压生成为具有第二状态。
所述第三晶体管根据所述第二晶体管的源极电压生成所述调整电压。
根据一个方面，电子器件包括：第一晶体管，所述第一晶体管具有漏极；被耦合到参考电压的源极；被耦合到控制电压的栅极；以及接收调整电压的背栅极；第二晶体管，所述第二晶体管具有被耦合到所述第一晶体管的所述漏极的漏极；源极；被耦合到所述控制电压的栅极；以及接收所述调整电压的背栅极；第三晶体管，所述第三晶体管具有生成所述调整电压的源极；漏极；以及被耦合到所述第二晶体管的所述源极的栅极；第四晶体管，所述第四晶体管具有被耦合到所述第二晶体管的所述源极的漏极；被耦合到所述第一晶体管的源极的源极；被耦合到所述控制电压的栅极；以及接收所述调整电压的背栅极；以及电平移位器，所述电平移位器具有输入，所述输入被耦合到所述第一晶体管、所述第二晶体管和所述第三晶体管的所述栅极；以及输出，所述输出被耦合到所述第三晶体管的所述漏极。
所述电平移位器被配置为如果在所述电平移位器的输入处的电压为正，则在所述电平移位器的输出处生成正电压，以及如果在所述电平移位器的输入处的所述电压为零，则在所述电平移位器的输出处生成负电压。
当所述第一晶体管导通时，所述第三晶体管将所述调整电压生成为具有第一状态，并且当所述第一晶体管关断时，所述第三晶体管将所述调整电压生成为具有第二状态。
所述第三晶体管根据所述第二晶体管的源极电压生成所述调整电压。
根据一个方面，集成电子器件包括绝缘体上硅型衬底以及形成在该衬底中和上的至少一个MOS晶体管。该至少一个MOS晶体管包括栅极区域，其被配置为接收控制电压；以及背栅极，其被配置为接收调整电压。至少一个MOS晶体管的源极区域包括电阻部分。被配置为链接到参考电压(例如，地)的第一端子位于电阻部分的第一侧上，而第二端子形成在电阻部分的第二侧上。第二端子被配置为递送其值代表集成电子器件的温度的电压。
该集成电子器件包括调整电路，该调整电路被配置为向背栅极递送调整电压，该调整电压的值取决于控制电压的值以及由第二端子递送的电压的值。
因此，可以依据集成电子器件的温度来调制至少一个MOS晶体管的操作电流的值，从而有利地使得可以避免至少一个MOS的操作电流过大变化或至少一个MOS晶体管的漏电流过大增加。
电阻部分可以由栅极材料线覆盖，该线通过介电材料与电阻部分电隔离，并且从与其垂直的栅极区域延伸，同时与其一起形成材料连续性。因此，栅极和背栅极的偏置能够使电阻部分的电阻变化。
因此，可以有利地控制电阻部分的电阻，特别是依据集成电子器件的温度，从而有利地允许对至少一个MOS晶体管的操作电流和漏电流的增强的控制。
控制电压可以采用第一值(例如，1伏)，该第一值对应于至少一个MOS晶体管的导通状态；以及第二值(例如，0伏)，该第二值对应于至少一个MOS晶体管的截止状态。调整电路被配置为当控制电压具有第一值时，将调整电压递送为在背栅极上具有第一状态(例如，正状态)；当控制电压具有第二值时，将控制电压递送为在背栅极上具有第二状态(例如，负状态)；以及依据集成电子器件的温度来调整调整电压的值。
调整电路可以包括电平移位器，该电平移位器包括输入，其耦合到栅极；以及输出；以及附加晶体管，其耦合在电平移位器的输出和背栅极之间。附加晶体管的栅极耦合到第二端子，并且电平移位器的输出被配置为如果输入上的电压为正，则递送正电压，以及如果输入上的电压为零，则递送负电压。
本公开可以取得以下有益效果：大大减少器件内的漏电流，而不会中断晶体管在导通状态下的操作。
附图说明
通过阅读完全非限制性实施例和附图的详细描述，其他优点和特征将变得显而易见，其中
图1是根据本公开的电子器件的俯视图；
图2是图1的电子器件的示意图；
图3是根据本公开的电子器件的另一实施例的俯视图；以及
图4是图3的电子器件的示意图。
具体实施方式
图1和图2图示了集成电子器件DIS，其中图2是从电学角度来看的示意图。
电子器件DIS包括晶体管TR(例如，形成在绝缘体上硅(SOI)型衬底上的MOS晶体管)、以及调整电路MA，该调整电路为了简单起见未在图1中示出。
衬底是半导体膜，其定位在掩埋绝缘层上方(本领域技术人员根据术语BOX(‘掩埋氧化物’)得知)，该掩埋绝缘层本身位于载体衬底(例如，半导体阱)上方。
晶体管TR包括源极半导体区域S、漏极半导体区域D、以及栅极区域G。晶体管TR的有源区通过隔离区域TI(例如，浅沟槽隔离(STI)型隔离区域)与器件的其他部件隔离。
触点(例如，由钨制成的触点)形成在晶体管TR的各个区域中。在这种情况下，触点的注入区被硅化。
例如，在这种情况下，器件DIS包括几个漏极触点CD，其沿着漏极区域D形成。在这种情况下，漏极区域的整个面积被硅化，因此，两个单独的漏极触点之间的电阻非常低，接近为零。
漏极触点CD彼此耦合，例如，经由器件的互连部分的金属轨道。
栅极触点CG形成在栅极区域G的任一侧上，并且在这种情况下，由于栅极区域的整个面积被硅化，所以位于栅极线的任一侧上的触点之间的电阻率非常低。这尤其允许栅极区域的均匀偏置。
栅极触点CG还经由金属轨道彼此耦合。
在隔离区域TI内形成阱接触区域RPC，并且使得可以偏置晶体管TR的阱，该阱接触区域RPC然后用作晶体管TR的背栅极。
阱接触区域RPC包括彼此耦合的多个阱触点CBG，并且其整个面积被硅化。
源极区域S在源极区域的非硅化电阻部分RS的任一侧上包括两个触点，该两个触点形成第一端子B1和第二端子B2并且形成在源极区域的两个位置处。
因此，第一端子B1和第二端子B2之间的电阻率更大，例如，在这种情况下，量级为10kΩ。第一端子B1和第二端子B2不会通过互连部分的金属轨道电耦合，如漏极触点CD、栅极触点CG和阱触点CBG的情况一样。
如图2所示，具有非硅化部分RS的晶体管TR可以在功能上示为两个晶体管TR1和TR2，该两个晶体管TR1和TR2的栅极彼此耦合、背栅极BG彼此耦合、以及漏极区域彼此耦合、以及源极区域通过电阻器RS彼此耦合。
在这种情况下，第一端子B1耦合到地。
晶体管TR要么可以处于截止状态，在这种情况下，当其栅极G上的电压VG、或控制电压、以及漏极电压VD都等于0伏时；要么处于导通状态，在这种情况下，当控制电压VG和漏极电压VD都等于1伏时。
当晶体管TR处于导通状态时，第一电流I1流过漏极D和第一端子B1之间的第一晶体管TR1，也就是说，从漏极D流到地。
此外，第二电流I2流过漏极D和第二端子B2之间的第二晶体管TR2，然后从第二端子B2流到第一端子B1，也就是说，通过电阻器RS流到地。
应当指出，在这种情况下，为了简单起见，使用第一电流I1和第二电流I2；实际上，电流的分布沿着晶体管TR的衬底而逐渐变化。
因此，第二端子B2上的电压VS2取决于第二电流I2的值和电阻器RS的值。
此外，由于电阻器RS是硅部分，所以其值尤其取决于硅的温度，并且随之增加。
因此，电压VS2取决于电阻器RS的温度，因此代表器件DIS的温度。
当晶体管TR处于其截止状态时，漏电流能够在晶体管TR的漏极D和源极S之间流动。当器件具有大量晶体管时，这种现象可能被证明是特别不利。具体地，除了生成器件DIS的附加消耗之外，倍增漏电流会导致器件DIS通过焦耳效应过热。
晶体管内漏电流的值随温度增加。
因此，借助于流过第二晶体管TR2和电阻器RS的漏电流，可以通过读取第二端子B2上的电势VS2来确定器件DIS的温度。
调整电路MA包括输入端子BE，其耦合到晶体管TR的栅极触点CG；输出端子BS，其耦合到阱触点CBG，也即是说，耦合到晶体管TR的背栅极并且能够递送调整电压VA；以及控制端子BCT，其耦合到第二端子B2并且能够接收电压VS2。
调整电路MA被配置为当输入端子BE上的控制电压VG具有第一值(在这种情况下为1伏)时，也就是说，当晶体管TR处于导通状态时，递送具有第一状态(在这种情况下为正状态)的电压。调整电路MA被配置为当输入端子BE上的控制电压VG具有第二值(在这种情况下为0伏)时，也就是说，当晶体管TR处于截止状态时，递送具有第二状态(在这种情况下为负状态)的电压。
调整电路MA包括例如电平移位器CN，其包括输入，该输入形成调整电路MA的输入端子BE；以及输出端子SS。
电平移位器CN被配置为当其接收高状态(也就是说，正电压值)时，在其输出端子SS上传输高状态(在这种情况下为1伏的电压)；以及当接收零状态(也就是说，输入端子BE上的其值等于0伏的电压)时，在其输出端子SS上传输低状态(例如，-1伏的电压)。
第三晶体管TR3(例如，在这种情况下为MOS晶体管)具有第一端子，其耦合到电平移位器的输出端子SS；第二端子，其耦合到调整电路MA的输出端子BS，也就是说，耦合到晶体管TR的背栅极；以及其栅极，其耦合到控制端子BCT，也就是说，耦合到第二端子B2。
因此，当晶体管TR处于导通状态时，输入端子BE接收1伏的电压，并且移位器在其输出SS上递送1伏的电压。
此外，因为第三晶体管的栅极被耦合到第二端子B2，所以第三晶体管的导通状态下的电阻与第二端子上的电压VS2成比例，因此与器件DIS的温度成比例。
因此，调整电路在这种情况下被配置为在输出端子BS上递送介于0到1伏之间的正电压，该正电压的值取决于电压VS2，并因此取决于器件DIS的温度。
温度越高，调整电路MA递送的电压越接近1伏，温度越低，调整电路递送的电压越接近0伏。
调整电路MA在晶体管TR的背栅极BG上递送的调整电压VA因此调整在晶体管内流动的电流的值，特别是在第二晶体管TR2内流动的第二电流I2的值，并因此使得可以补偿第二电流I2的变化。
换句话说，由于器件DIS的温度增加引起的第二电流I2的值的减小通过对晶体管的背栅极BG偏置一正电压来补偿，该正电压趋于增加第二电流I2的值。
因此，有利地增加了器件DIS的正常的(也就是说未受影响的)操作温度范围。
借助于指示，已经观察到，根据该实施例并且对于范围从173到473开氏度的温度范围，电流值的变化小于5％，而在常规集成电路中则介于10％与15％之间。
因为晶体管TR1和TR2在同一有源硅上，所以第一电流I1也受背栅极的偏置的影响。
当晶体管TR处于截止状态时，电平移位器CN在其输出端子SS上递送负电压(在这种情况下为-1伏的电压)。
因此，在类似于上文所描述的操作的操作中，器件DIS的温度越高，调整电路将在背栅极BG上递送接近-1伏的电压越多，而温度越低，调整电路将递送接近0伏的电压越多。
因此，由于器件DIS的温度增加引起的漏电流值的增加通过对晶体管的背栅极BG偏置一负电压来补偿。
借助于指示，已经观察到，根据该实施例并且对于范围为173到473开氏度的温度范围，与来自现有技术的集成电路相比较，漏电流的值能够减少75％。
图3和图4图示了器件DIS的备选实施例，其中图4是从电学角度来看的示意图。
在该实施例中，非硅化部分RS被涂覆有栅极材料延伸部EX，该栅极材料延伸部EX从与其垂直的栅极区域G延伸到源极区域S中。延伸部EX通过诸如栅极氧化物之类的介电材料与非硅化部分RS电隔离。
因此，如图4所示，该实施例与用第四晶体管TR4代替电阻器RS在电学上相对应。
第四晶体管TR4耦合在第一端子B1和第二端子B2之间，并且其栅极电耦合到晶体管TR的栅极G，以及其背栅极BG耦合到晶体管TR的背栅极。
因此，当晶体管TR操作时，第四晶体管TR4处于导通状态，并且其背栅接收调整电压VA。
当器件DIS的温度增加时，第四晶体管TR4的导通状态下的电阻率一方面由于温度增加而趋于增加，另一方面由于其背栅极的偏置而趋于减小。
因此，电流I2的值的是稳定的，并具有甚至更高的精度。
当晶体管TR处于截止状态时，第四晶体管也处于截止状态，并且相当于值非常高的电阻器。
当晶体管TR处于截止状态时，这足以大大减少器件DIS内的漏电流，而不会中断晶体管TR在导通状态下的操作。
应当指出，延伸部EX的位置不限于图3所示的位置。具体地，可以形成更靠近或远离第一端子B1或更靠近或远离第二端子B2的延伸部EX，其取决于是期望优先减少漏电流还是优先稳定第二电流I2。

Claims (19)

1.一种集成电子器件，其特征在于，包括：
绝缘体上硅衬底，
至少一个MOS晶体管，被形成在所述绝缘体上硅衬底中和所述绝缘体上硅衬底上；
其中所述至少一个MOS晶体管包括：
栅极区域，被配置为接收控制电压；
背栅极，被配置为接收调整电压；
源极或漏极区域，具有电阻部分；
第一端子，被配置为被耦合到第一电压并且被形成在所述源极或漏极区域中以及所述源极或漏极区域的所述电阻部分的第一侧上；以及
第二端子，被配置为生成表示所述集成电子器件的温度的电压，所述第二端子被形成在所述源极或漏极区域中以及所述源极或漏极区域的所述电阻部分的第二侧上；以及
调整电路，被配置为将所述调整电压生成为具有取决于所述控制电压和由所述第二端子生成的所述电压的值。
2.根据权利要求1所述的集成电子器件，其特征在于，所述电阻部分由栅极材料线覆盖，所述栅极材料线通过介电材料与所述电阻部分电隔离并且从所述栅极区域延伸，同时与所述栅极区域一起形成材料连续性，其中所述电阻部分的电阻根据所述栅极区域和所述背栅极的偏置而变化。
3.根据权利要求2所述的集成电子器件，其特征在于，所述栅极材料线从所述栅极区域垂直延伸。
4.根据权利要求1所述的集成电子器件，其特征在于，当所述至少一个MOS晶体管处于导通状态时，所述控制电压具有第一值，并且当所述至少一个MOS晶体管处于关断状态时，所述控制电压具有第二值；并且其中所述调整电路被配置为当所述控制电压具有所述第一值时将所述调整电压生成为具有第一状态，并且当所述控制电压具有所述第二值时将所述控制电压生成为具有第二状态，并且其中所述调整电路还被配置为根据表示所述集成电子器件的所述温度的所述电压来调整所述调整电压。
5.根据权利要求1所述的集成电子器件，其特征在于，所述调整电路包括电平移位器，所述电平移位器具有输入和输出，所述输入被耦合到所述栅极区域；还包括晶体管，所述晶体管被耦合在所述电平移位器的所述输出和所述至少一个MOS晶体管的所述背栅极之间，所述晶体管具有栅极，所述栅极被耦合到所述第二端子；其中所述电平移位器的所述输出被配置为如果所述电平移位器的所述输入上的电压为正，则生成正电压，并且如果所述电平移位器的所述输入上的所述电压为零，则生成负电压。
6.根据权利要求1所述的集成电子器件，其特征在于，所述电阻部分具有非硅化的上表面。
7.根据权利要求1所述的集成电子器件，其特征在于，所述第一电压是参考电压。
8.根据权利要求1所述的集成电子器件，其特征在于，所述源极或漏极区域是源极区域。
9.一种电子器件，其特征在于，包括：
绝缘体上硅衬底；
成对的MOS晶体管，被形成在所述绝缘体上硅衬底中和所述绝缘体上硅衬底上，其中所述成对的MOS晶体管包括：
共用源极区域，被分成由所述共用源极区域的电阻部分连接的第一源极区域和第二源极区域；
共用漏极区域，形成第一连接漏极区域和第二连接漏极区域；
共用背栅极区域，形成接收调整电压的第一连接背栅极区域和第二连接背栅极区域；
共用栅极区域，形成第一连接栅极区域和第二连接栅极区域并且接收控制电压；
第一端子，被配置为被耦合到参考电压并且被形成在所述第二源极区域中；以及
第二端子，被配置为生成表示所述电子器件的温度的电压，所述第二端子被形成在所述第一源极区域中；以及
调整电路，被配置为将所述调整电压生成为具有取决于所述控制电压和由所述第二端子生成的所述电压的值。
10.根据权利要求9所述的电子器件，其特征在于，所述电阻部分由栅极材料线覆盖，所述栅极材料线通过介电材料与所述电阻部分电隔离并且从所述共用栅极区域延伸跨过所述共用源极区域，同时与所述共用栅极区域一起形成材料连续性，其中所述电阻部分的电阻根据所述共用栅极区域和所述共用背栅极区域的偏置而变化。
11.根据权利要求10所述的电子器件，其特征在于，所述栅极材料线从所述共用栅极区域垂直延伸，跨过并平分所述共用源极区域。
12.一种电子器件，其特征在于，包括：
第一晶体管，所述第一晶体管具有漏极；被耦合到参考电压的源极；被耦合到控制电压的栅极；以及接收调整电压的背栅极；
第二晶体管，所述第二晶体管具有被耦合到所述第一晶体管的所述漏极的漏极；通过电阻被耦合到所述第一晶体管的所述源极的源极；被耦合到所述控制电压的栅极；以及接收所述调整电压的背栅极；
第三晶体管，所述第三晶体管具有生成所述调整电压的源极；漏极；以及被耦合到所述第二晶体管的所述源极的栅极；以及
电平移位器，所述电平移位器具有输入，所述输入被耦合到所述第一晶体管和所述第二晶体管的所述栅极；以及输出，所述输出被耦合到所述第三晶体管的所述漏极。
13.根据权利要求12所述的电子器件，其特征在于，所述电平移位器被配置为如果在所述电平移位器的输入处的电压为正，则在所述电平移位器的输出处生成正电压，以及如果在所述电平移位器的输入处的所述电压为零，则在所述电平移位器的输出处生成负电压。
14.根据权利要求12所述的电子器件，其特征在于，当所述第一晶体管导通时，所述第三晶体管将所述调整电压生成为具有第一状态，并且当所述第一晶体管关断时，所述第三晶体管将所述调整电压生成为具有第二状态。
15.根据权利要求12所述的电子器件，其特征在于，所述第三晶体管根据所述第二晶体管的源极电压生成所述调整电压。
16.一种电子器件，其特征在于，包括：
第一晶体管，所述第一晶体管具有漏极；被耦合到参考电压的源极；被耦合到控制电压的栅极；以及接收调整电压的背栅极；
第二晶体管，所述第二晶体管具有被耦合到所述第一晶体管的所述漏极的漏极；源极；被耦合到所述控制电压的栅极；以及接收所述调整电压的背栅极；
第三晶体管，所述第三晶体管具有生成所述调整电压的源极；漏极；以及被耦合到所述第二晶体管的所述源极的栅极；
第四晶体管，所述第四晶体管具有被耦合到所述第二晶体管的所述源极的漏极；被耦合到所述第一晶体管的源极的源极；被耦合到所述控制电压的栅极；以及接收所述调整电压的背栅极；以及
电平移位器，所述电平移位器具有输入，所述输入被耦合到所述第一晶体管、所述第二晶体管和所述第三晶体管的所述栅极；以及输出，所述输出被耦合到所述第三晶体管的所述漏极。
17.根据权利要求16所述的电子器件，其特征在于，所述电平移位器被配置为如果在所述电平移位器的输入处的电压为正，则在所述电平移位器的输出处生成正电压，以及如果在所述电平移位器的输入处的所述电压为零，则在所述电平移位器的输出处生成负电压。
18.根据权利要求16所述的电子器件，其特征在于，当所述第一晶体管导通时，所述第三晶体管将所述调整电压生成为具有第一状态，并且当所述第一晶体管关断时，所述第三晶体管将所述调整电压生成为具有第二状态。
19.根据权利要求16所述的电子器件，其特征在于，所述第三晶体管根据所述第二晶体管的源极电压生成所述调整电压。
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