KR20070033915A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20070033915A
KR20070033915A KR1020060091699A KR20060091699A KR20070033915A KR 20070033915 A KR20070033915 A KR 20070033915A KR 1020060091699 A KR1020060091699 A KR 1020060091699A KR 20060091699 A KR20060091699 A KR 20060091699A KR 20070033915 A KR20070033915 A KR 20070033915A
Authority
KR
South Korea
Prior art keywords
fuse element
effect transistor
field effect
switching element
control line
Prior art date
Application number
KR1020060091699A
Other languages
English (en)
Other versions
KR100799063B1 (ko
Inventor
히로끼 다께모또
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20070033915A publication Critical patent/KR20070033915A/ko
Application granted granted Critical
Publication of KR100799063B1 publication Critical patent/KR100799063B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

퓨즈 소자를 구비한 반도체 장치에 있어서 정전 노이즈의 영향을 억제하는 것을 과제로 한다. 스위칭 소자(24)와, 스위칭 소자(24)와 직렬로 접속되고, 스위칭 소자(24)가 도통 상태로 됨으로써 흐르는 전류에 의해 용단하는 퓨즈 소자(22)를 구비하고, 스위칭 소자(24)를 제어하는 제어 신호를 인가하기 위한 제어 라인(28)에 정전 파괴를 방지하기 위한 정전 파괴 방지 회로(30)를 접속함으로써 상기 과제를 해결할 수 있다.
스위칭 소자, 도통 상태, 퓨즈 소자, 제어 신호, 정정 파괴

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시 형태에 있어서의 반도체 장치의 구성을 도시하는 회로도.
도 2는 본 발명의 실시 형태에 있어서의 퓨즈 소자의 구성을 도시하는 평면도.
도 3은 본 발명의 실시 형태에 있어서의 반도체 장치의 다른 예의 구성을 도시하는 회로도.
도 4는 종래의 반도체 장치의 구성을 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 내부 회로
12 : 퓨즈 소자
14 : 전극
16 : 제어 라인
20 : 내부 회로
22 : 퓨즈 소자
22a : 폭이 넓은 부분
22b : 폭이 좁은 부분
24, 25 : 스위칭 소자
26 : 전극
28 : 제어 라인
30 : 정전 파괴 방지 회로
30a, 30b : 다이오드
100, 102 : 반도체 장치
정전 노이즈에 의한 용단을 억제한 퓨즈 소자를 구비한 반도체 장치에 관한 것이다.
반도체 기판 위에 형성된 전기 회로를 포함하는 반도체 장치에서, 장치 제조 후에 회로 구성을 미세 조정하기 위해 회로의 일부에 퓨즈 소자를 내장하는 기술이 이용되고 있다. 예를 들면 도 4에 도시한 바와 같이 내부 회로(10)에 대하여 퓨즈 소자(12)를 통해서 전원 Vcc가 접속된 구성에서, 퓨즈 소자(12)의 전원 Vcc가 접속되어 있지 않은 측의 일단 a로부터 반도체 장치의 외부에 형성되는 전극(14)을 향해서 제어 라인(16)을 인출한다.
내부 회로(10)에 전원 Vcc를 인가할 필요가 없는 경우, 퓨즈 소자(12)가 용단할 정도의 전류가 흐를 정도로 전극(14)을 부전위로 함으로써, 퓨즈 소자(12)가 용단되어서 내부 회로(10)과 전원 Vcc과의 접속을 차단할 수 있다.
그러나, 도 4에 도시하는 회로 구성에서는, 반도체 장치의 외부에 형성된 전극(14)에 어떠한 원인에 의해 부전위의 정전 노이즈가 인가되었을 경우에 필요·불필요에 상관없이 퓨즈 소자(12)가 용단되어버릴 우려가 있었다. 또한 제어 라인(16)이 퓨즈 소자(12)에 직접 접속되어 있기 때문에, 제어 라인(16)에 정전 노이즈에 대한 정전 파괴 방지 회로를 설치할 수도 없었다.
따라서, 본 발명은, 퓨즈 소자를 구비한 반도체 장치에 있어서 정전 노이즈에 의한 용단을 억제하는 것을 목적으로 한다.
본 발명은, 반도체 기판 위에 형성된 전기 회로를 포함하는 반도체 장치로서, 스위칭 소자와, 상기 스위칭 소자와 직렬로 접속되고, 상기 스위칭 소자가 도통 상태로 됨으로써 흐르는 전류에 의해 용단하는 퓨즈 소자를 구비하고, 상기 스위칭 소자를 제어하는 제어 신호를 인가하기 위한 제어 라인에는 정전 파괴 방지 회로가 접속되는 것을 특징으로 하는 반도체 장치이다.
퓨즈 소자에 대한 입력 임피던스가 높은 제어 라인에 인가되는 제어 신호에 의해 제어되는 스위칭 소자를 설치함으로써, 정전 파괴 방지 회로를 설치하여, 제어 라인에 정전 파괴 방지 회로를 접속할 수 있다.
구체적으로는, 상기 스위칭 소자를 N채널형 전계 효과 트랜지스터로 하고, 상기 퓨즈 소자의 일단은, 상기 N채널형 전계 효과 트랜지스터의 드레인-소스 간을 통하여 접지되고, 상기 N채널형 전계 효과 트랜지스터의 게이트 단자에 상기 제어 라인이 접속되어 있는 것이 바람직하다.
또한 상기 스위칭 소자를 P채널형 전계 효과 트랜지스터로 하고, 상기 퓨즈 소자의 일단은, 상기 P채널형 전계 효과 트랜지스터의 드레인-소스 간을 통하여 전원에 접속되고, 상기 P채널형 전계 효과 트랜지스터의 게이트 단자에 상기 제어 라인이 접속되어 있는 것이 바람직하다.
이와 같이, 스위칭 소자로서 입력 임피던스가 높은 게이트에 의해 제어되는 전계 효과 트랜지스터를 이용함으로써, 게이트에 연결되는 제어 라인에 정전 파괴 방지 회로를 접속하는 것이 가능하게 된다.
예를 들면 정전 파괴 방지 회로로서는, 상기 제어 라인에 애노드가 접속되고, 전원에 캐소드가 접속된 제1 다이오드와, 상기 제어 라인에 캐소드가 접속되고, 애노드가 접지된 제2 다이오드를 구비하는 회로를 들 수 있다. 본 발명의 반도체 장치에서는, 이와 같이 간이한 구성인 정전 파괴 방지 회로를 이용할 수 있다.
<발명을 실시하기 위한 최량의 형태>
본 발명의 실시 형태에 있어서의 반도체 장치(100)는, 도 1에 도시한 바와 같이 내부 회로(20), 퓨즈 소자(22), 전계 효과 트랜지스터(24), 전극(26) 및 정전 파괴 방지 회로(30)를 포함해서 구성된다. 반도체 장치(100)는, 플래너 기술 등을 이용해서 반도체 기판 위에 형성된다.
퓨즈 소자(22)는, 내부 회로(20)에 대한 전원 Vcc의 공급 라인에 내장되고, 그 양단에 소정의 임계값 이상의 전압을 인가함으로써 용단되어, 내부 회로(20)와 전원 Vcc과의 접속을 차단하기 위해서 이용된다. 퓨즈 소자(22)의 제1 단자는 전원 Vcc에 접속되고, 제2 단자는 저항 소자 R 등을 통하여 내부 회로(20)에 접속된다.
퓨즈 소자(22)는, 반도체 기판 위에 형성된 폴리실리콘층 등으로 이루어지는 저항 요소로 구성된다. 퓨즈 소자(22)는, 예를 들면 도 2의 평면도에 도시한 바와 같이 폭이 넓은 부분(22a)과 폭이 좁은 부분(22b)을 갖는 폴리실리콘층을 포함해서 구성하는 것이 바람직하다. 폭이 좁은 부분(22b)의 단면적 및 길이를 조정함으로써 퓨즈 소자(22)의 저항값을 조정함과 함께, 퓨즈 소자(22)의 단면적을 퓨즈 소자(22)에 소정의 전류를 흘림으로써 퓨즈 소자(22)가 용단되도록 설정한다.
전계 효과 트랜지스터(24)는, 퓨즈 소자(22)를 용단하기 위한 전류를 제어하기 위한 입력 임피던스가 높은 스위칭 소자로서 이용된다. 여기에서는, 전계 효과 트랜지스터(24)는 N채널형으로 하고 있다. 전계 효과 트랜지스터(24)의 드레인은 퓨즈 소자(22)의 제2 단자에 접속되고, 소스는 접지된다. 또한 전계 효과 트랜지스터(24)의 게이트는, 제어 라인(28)에 의해 전극(26)에 접속된다.
전극(26)은, 전계 효과 트랜지스터(24)의 게이트에 제어 신호를 인가하기 위해서 형성된다. 전극(26)은, 반도체 장치(100)이 베어 칩의 상태에 있어서는 외부에 노출되어진 상태에 있고, 유저는 전극(26)을 소스에 대하여 플러스 전위로 함으로써 전계 효과 트랜지스터(24)의 드레인-소스 간을 도통시켜서 퓨즈 소자(22)를 용단하기 위한 전류를 흘릴 수 있다.
본 실시예에서는, 제어 라인(28)에는 정전 파괴 방지 회로(30)가 설치되어 있다. 정전 파괴 방지 회로(30)로서는 다양한 회로를 들 수 있다.
예를 들면 도 1에 도시한 바와 같이 제어 라인(28)에 애노드가 접속되고, 전원 Vcc에 캐소드가 접속된 제1 다이오드(30a)와, 제어 라인(28)에 캐소드가 접속되고, 애노드가 접지된 제2 다이오드(30b)를 포함하는 회로로 구성할 수 있다. 이러한 회로에서는, 전극(26)에 정전 노이즈가 인가되어서 전극(26)의 전위가 상승한 경우에는 제1 다이오드(30a)가 도통 상태로 되어 정전 노이즈를 전원 Vcc의 라인으로 빼내고, 전극(26)에 정전 노이즈가 인가되어서 전극(26)의 전위가 저하한 경우에는 제2 다이오드(30b)가 도통 상태로 되어 정전 노이즈를 접지 라인으로 빼낸다. 이것에 의해, 정전 노이즈에 의한 영향을 억제할 수 있다.
구체적으로는, 전계 효과 트랜지스터(24)의 게이트 폭 및 게이트 길이를 각각 1㎛ 이하 및 몇백㎛ 정도(예를 들면 0.34㎛ 및 160㎛)로 설정하고, 퓨즈 소자(22)의 퓨즈 용량을 수십mW(예를 들면 39mW)로 설정한다. 전원 전압 Vcc으로서 수V(예를 들면 2V)의 전압을 인가한 상태에서 전계 효과 트랜지스터(24)를 온시키는 것에 의해 퓨즈 소자(22)를 용단시킬 수 있다.
실시 형태의 다른 예로서 도 3에 나타내는 반도체 장치(102)의 회로 구성으로 할 수도 있다. 반도체 장치(102)은, 도 3에 도시한 바와 같이 내부 회로(20), 퓨즈 소자(22), 전계 효과 트랜지스터(25), 전극(26) 및 정전 파괴 방지 회로(30)를 포함해서 구성된다. 반도체 장치(102)도, 반도체 장치(100)와 마찬가지로 플래너기술 등을 이용해서 반도체 기판 위에 형성된다.
반도체 장치(102)에서는, 퓨즈 소자(22)의 제1 단자는 저항 소자 R을 통하여 내부 회로(20)에 접속되고, 제2 단자는 접지된다. 퓨즈 소자(22)는, 반도체 장치(100)의 퓨즈 소자(22)와 마찬가지로 반도체 기판 위에 형성할 수 있다.
전계 효과 트랜지스터(25)는, 퓨즈 소자(22)를 용단하기 위한 전류를 제어하기 위한 입력 임피던스가 높은 스위칭 소자로서 이용된다. 여기에서는, 전계 효과 트랜지스터(25)는 P채널형으로 하고 있다. 전계 효과 트랜지스터(25)의 드레인은 전원 Vcc에 접속되고, 소스는 퓨즈 소자(22)의 제1 단자에 접속된다. 또한 전계 효과 트랜지스터(25)의 게이트는, 제어 라인(28)을 통해서 전계 효과 트랜지스터(24)의 게이트에 제어 신호를 인가하기 위한 전극(26)에 접속된다. 유저는 전극(26)을 소스에 대하여 부전위로 함으로써 전계 효과 트랜지스터(25)의 드레인-소스 간을 도통시켜서 퓨즈 소자(22)를 용단하기 위한 전류를 흘릴 수 있다.
제어 라인(28)에는 정전 파괴 방지 회로(30)가 설치된다. 예를 들면 반도체 장치(100)와 마찬가지로, 제어 라인(28)에 애노드가 접속되고, 전원 Vcc에 캐소드가 접속된 제1 다이오드(30a)와, 제어 라인(28)에 캐소드가 접속되고, 애노드가 접지된 제2 다이오드(30b)를 포함하는 회로로 구성할 수 있다. 이 회로에 의해, 전극(26)에 정전 노이즈가 인가되어서 전극(26)의 전위가 상승한 경우에는 제1 다이오드(30a)가 도통 상태로 되어 정전 노이즈를 전원 Vcc의 라인으로 빼내고, 전극(26)에 정전 노이즈가 인가되어서 전극(26)의 전위가 저하한 경우에는 제2 다이오드(30b)가 도통 상태로 되어 정전 노이즈를 접지 라인으로 빼낼 수 있다.
구체적으로는, 전계 효과 트랜지스터(25)의 게이트 폭 및 게이트 길이를 각각 1㎛이하 및 몇백㎛정도 (예를 들면 0.34㎛ 및 400㎛)로 설정하고, 퓨즈 소 자(22)의 퓨즈 용량을 수십mW(예를 들면 39mW)로 설정한다. 전원 전압 Vcc으로서 수V(예를 들면 2.1V)의 전압을 인가한 상태에서 전계 효과 트랜지스터(25)를 온시키는 것에 의해 퓨즈 소자(22)를 용단시킬 수 있다.
이상과 같이, 본 실시예에 있어서의 반도체 장치에서는, 퓨즈 소자에 흐르는 전류를 간접적으로 제어하기 위한 스위칭 소자를 설치함으로써, 스위칭 소자의 제어 라인에 정전 파괴 방지 회로를 설치할 수 있다. 따라서, 정전 노이즈에 의해 부주의하게 퓨즈 소자가 용단되는 것을 방지할 수 있다.
본 발명에 따르면, 퓨즈 소자를 구비한 반도체 장치에 있어서 정전 노이즈에 의한 용단을 억제할 수 있다.

Claims (4)

  1. 반도체 기판 위에 형성된 전기 회로를 포함하는 반도체 장치로서,
    스위칭 소자와,
    상기 스위칭 소자와 직렬로 접속되고, 상기 스위칭 소자가 도통 상태로 됨으로써 흐르는 전류에 의해 용단하는 퓨즈 소자
    를 구비하고,
    상기 스위칭 소자를 제어하는 제어 신호를 인가하기 위한 제어 라인에는 정전 파괴 방지 회로가 접속되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 스위칭 소자는, N채널형 전계 효과 트랜지스터이며,
    상기 퓨즈 소자의 일단은, 상기 N채널형 전계 효과 트랜지스터의 드레인-소스 간을 통하여 접지되고, 상기 N채널형 전계 효과 트랜지스터의 게이트 단자에 상기 제어 라인이 접속되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 스위칭 소자는, P채널형 전계 효과 트랜지스터이며,
    상기 퓨즈 소자의 일단은, 상기 P채널형 전계 효과 트랜지스터의 드레인-소스 간을 통하여 전원에 접속되고, 상기 P채널형 전계 효과 트랜지스터의 게이트 단 자에 상기 제어 라인이 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 정전 파괴 방지 회로는, 상기 제어 라인에 애노드가 접속되고, 전원에 캐소드가 접속된 제1 다이오드와, 상기 제어 라인에 캐소드가 접속되고, 애노드가 접지된 제2 다이오드를 구비하는 것을 특징으로 하는 반도체 장치.
KR1020060091699A 2005-09-22 2006-09-21 반도체 장치 KR100799063B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00274908 2005-09-22
JP2005274908A JP2007088192A (ja) 2005-09-22 2005-09-22 半導体装置

Publications (2)

Publication Number Publication Date
KR20070033915A true KR20070033915A (ko) 2007-03-27
KR100799063B1 KR100799063B1 (ko) 2008-01-29

Family

ID=37883234

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060091699A KR100799063B1 (ko) 2005-09-22 2006-09-21 반도체 장치

Country Status (5)

Country Link
US (1) US7511355B2 (ko)
JP (1) JP2007088192A (ko)
KR (1) KR100799063B1 (ko)
CN (1) CN1937224A (ko)
TW (1) TWI317533B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7579673B2 (en) * 2005-08-24 2009-08-25 Nec Electronics Corporation Semiconductor device having electrical fuse
JP5286809B2 (ja) * 2008-02-05 2013-09-11 ミツミ電機株式会社 半導体集積回路
KR101153803B1 (ko) 2010-05-31 2012-07-03 에스케이하이닉스 주식회사 반도체 장치의 퓨즈 회로
US8766365B2 (en) * 2012-02-21 2014-07-01 Micron Technology, Inc. Circuit-protection devices
US9940986B2 (en) 2015-12-16 2018-04-10 Globalfoundries Inc. Electrostatic discharge protection structures for eFuses
US10163893B1 (en) 2017-08-28 2018-12-25 Micron Technologies, Inc. Apparatus containing circuit-protection devices
US10431577B2 (en) 2017-12-29 2019-10-01 Micron Technology, Inc. Methods of forming circuit-protection devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4716302A (en) * 1986-12-22 1987-12-29 Motorola, Inc. Identity circuit for an integrated circuit using a fuse and transistor enabled by a power-on reset signal
JPH0786517A (ja) 1993-09-17 1995-03-31 Toshiba Corp 半導体装置
KR100649827B1 (ko) * 1999-12-28 2006-11-24 주식회사 하이닉스반도체 입력 보호회로
JP3447652B2 (ja) 2000-03-08 2003-09-16 Ｎｅｃエレクトロニクス株式会社 半導体装置の静電保護回路の使用方法
JP2004281705A (ja) 2003-03-14 2004-10-07 Sanyo Electric Co Ltd 信号伝達回路およびその製造方法

Also Published As

Publication number Publication date
TWI317533B (en) 2009-11-21
US20070063312A1 (en) 2007-03-22
TW200735170A (en) 2007-09-16
JP2007088192A (ja) 2007-04-05
US7511355B2 (en) 2009-03-31
CN1937224A (zh) 2007-03-28
KR100799063B1 (ko) 2008-01-29

Similar Documents

Publication Publication Date Title
KR100799063B1 (ko) 반도체 장치
JP5266029B2 (ja) 負荷駆動装置
JP2019533961A (ja) トランジスタ電力スイッチのための電流感知及び制御
JP4402109B2 (ja) 低電圧ｎｍｏｓ型静電気放電クランプ
KR20040107426A (ko) 고주파 스위칭 장치 및 반도체 장치
US8018213B2 (en) Measuring the current through a load transistor
JP2007507893A (ja) パワー・スイッチの構造および方法
JP4618164B2 (ja) スイッチ回路
US20110080765A1 (en) Programmable antifuse transistor and method for programming thereof
CN103022027A (zh) 半导体装置
KR102627710B1 (ko) 충방전 제어 장치, 및 배터리 장치
US20160164279A1 (en) Circuit and method for measuring a current
JP2024036350A (ja) 逆接続破損防止回路
US9293451B2 (en) Integrated circuit electrical protection device
KR101863973B1 (ko) 씨모스 아날로그 스위치 회로
JP2004228317A (ja) 半導体記憶装置
JP5435483B2 (ja) 電源供給装置
US6269042B1 (en) I/O circuit of semiconductor integrated device
JP4538016B2 (ja) 高周波スイッチ装置および半導体装置
US7723794B2 (en) Load driving device
TWI509928B (zh) 靜電放電防護裝置以及電路與解耦合方法
JP2015146361A (ja) 半導体集積回路装置
JP2007095730A (ja) 半導体装置
KR101555712B1 (ko) 풀다운 회로 및 반도체 장치
JP3810401B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20111228

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee