JP2000196089A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000196089A JP2000196089A JP10370035A JP37003598A JP2000196089A JP 2000196089 A JP2000196089 A JP 2000196089A JP 10370035 A JP10370035 A JP 10370035A JP 37003598 A JP37003598 A JP 37003598A JP 2000196089 A JP2000196089 A JP 2000196089A
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Abstract
(57)【要約】
【課題】 直列接続されたMISFETトランジスタにおい
て、ソース電圧が変化することにより発生する問題を解
消した半導体装置を提供する。 【解決手段】 完全空乏化SOI-MISFETからなるゲートア
レイにおいて、チャネル領域に対向する支持基板にバッ
クゲート電極を形成した半導体装置において、バックゲ
ート電極は隣接するトランジスタのバックゲート電極と
電気的に分離され、各トランジスタに独立したバックゲ
ート電圧を印加、トランジスタ制御を可能とした半導体
装置。
て、ソース電圧が変化することにより発生する問題を解
消した半導体装置を提供する。 【解決手段】 完全空乏化SOI-MISFETからなるゲートア
レイにおいて、チャネル領域に対向する支持基板にバッ
クゲート電極を形成した半導体装置において、バックゲ
ート電極は隣接するトランジスタのバックゲート電極と
電気的に分離され、各トランジスタに独立したバックゲ
ート電圧を印加、トランジスタ制御を可能とした半導体
装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、絶縁性基板上の半導体層に形成されたMISFET、いわ
ゆるSOI −MISFET（Silicon on insulator - Metal Ins
ulator Semiconductor Field Effect Transistor）によ
り形成される半導体装置に関する。
に、絶縁性基板上の半導体層に形成されたMISFET、いわ
ゆるSOI −MISFET（Silicon on insulator - Metal Ins
ulator Semiconductor Field Effect Transistor）によ
り形成される半導体装置に関する。
【０００２】
【従来の技術】SOI −MISFET、すなわち絶縁性基板上に
形成された半導体層上に形成されたMISFETは、バルクの
半導体基板上に形成されたMISFETに比べ、例えばソース
・ドレイン領域と基板との接合容量を低減できることか
ら、低消費電力、高速デバイスとして期待されている。
形成された半導体層上に形成されたMISFETは、バルクの
半導体基板上に形成されたMISFETに比べ、例えばソース
・ドレイン領域と基板との接合容量を低減できることか
ら、低消費電力、高速デバイスとして期待されている。
【０００３】特に、SOI 層の膜厚が、動作時におけるチ
ャネル領域の空乏層の厚さ以下のいわゆる完全空乏化SO
I −MISFETは、SOI 層が動作時のチャネル領域の空乏層
厚さより大きいいわゆる部分空乏化SOI −MISFETにおい
て問題となるキンク特性や電流オーバーシュート効果な
ど好ましくない現象を解消または抑制することができ
る。
ャネル領域の空乏層の厚さ以下のいわゆる完全空乏化SO
I −MISFETは、SOI 層が動作時のチャネル領域の空乏層
厚さより大きいいわゆる部分空乏化SOI −MISFETにおい
て問題となるキンク特性や電流オーバーシュート効果な
ど好ましくない現象を解消または抑制することができ
る。
【０００４】さらに完全空乏化SOI −MISFETは、短チャ
ネル効果の抑制、パンチスルー耐圧の向上、サブシュレ
ッショルド係数の改善、そしてチャネル移動度の増大な
ど多岐にわたる利点が得られる。
ネル効果の抑制、パンチスルー耐圧の向上、サブシュレ
ッショルド係数の改善、そしてチャネル移動度の増大な
ど多岐にわたる利点が得られる。
【０００５】
【発明が解決しようとする課題】図２１はSOI 基板上に
形成されたMISFETトランジスタQn1 、Qn2 をゲートアレ
イ構造にて形成した従来の半導体装置の断面図である。
ゲートアレイが形成されるSOI 層領域と対向する支持基
板５内にバックゲート電極１が形成される。バックゲー
ト電極１の形成方法の例としては、トランジスタ領域に
対向したp 型シリコンからなる支持基板５内に、例え
ば、リン、砒素またはアンチモンといったn型不純物を
イオン注入することによってn 型シリコン領域を形成す
る。そしてバックゲート電極１への電圧ノード１８を形
成することにより、バックゲート電極へ電圧を印加する
ことが可能となる。よって、図２１の構造によって、MI
SFETトランジスタQn1 、Qn2 に等しいバックゲート電圧
を印加することが可能である。
形成されたMISFETトランジスタQn1 、Qn2 をゲートアレ
イ構造にて形成した従来の半導体装置の断面図である。
ゲートアレイが形成されるSOI 層領域と対向する支持基
板５内にバックゲート電極１が形成される。バックゲー
ト電極１の形成方法の例としては、トランジスタ領域に
対向したp 型シリコンからなる支持基板５内に、例え
ば、リン、砒素またはアンチモンといったn型不純物を
イオン注入することによってn 型シリコン領域を形成す
る。そしてバックゲート電極１への電圧ノード１８を形
成することにより、バックゲート電極へ電圧を印加する
ことが可能となる。よって、図２１の構造によって、MI
SFETトランジスタQn1 、Qn2 に等しいバックゲート電圧
を印加することが可能である。
【０００６】しかし、図２１に示すバックゲート電極１
の構造では、ドレイン電極15との寄生容量ＣＤが大きい
という問題が生じる。また、MISFETトランジスタQn1 、
Qn2に対し、それぞれに独立したバックゲート電圧を印
加することができない。そのため、個別にトランジスタ
をバックゲート電圧制御することが不可能である。
の構造では、ドレイン電極15との寄生容量ＣＤが大きい
という問題が生じる。また、MISFETトランジスタQn1 、
Qn2に対し、それぞれに独立したバックゲート電圧を印
加することができない。そのため、個別にトランジスタ
をバックゲート電圧制御することが不可能である。
【０００７】次に図２１に示す半導体装置において、回
路上発生する問題点を説明する。図２２はNAND回路を示
した回路図である。図２２において、Qn1 、Qn2 はn 型
MISFETであり、Qp1 、Qp2 はp 型MISFETである。そし
て、Qn1 、Qn2 とQp1 、Qp2 に対し、それぞれ共通のバ
ックゲート電極が設けられており、n 型MISFET、p型MIS
FETそれぞれにバックゲート電圧VB1 、VB2 が印加でき
るように構成されている。
路上発生する問題点を説明する。図２２はNAND回路を示
した回路図である。図２２において、Qn1 、Qn2 はn 型
MISFETであり、Qp1 、Qp2 はp 型MISFETである。そし
て、Qn1 、Qn2 とQp1 、Qp2 に対し、それぞれ共通のバ
ックゲート電極が設けられており、n 型MISFET、p型MIS
FETそれぞれにバックゲート電圧VB1 、VB2 が印加でき
るように構成されている。
【０００８】本回路構成において、Qn2 のソース電極
は、Qn1 のドレイン電極に直列に接続されている。この
ため、Qn1 とQn2 の入力電圧がVDD で導通した状態にお
いて、Qn2 のソース電極の電圧はQn1 の直列抵抗のため
に、例えばVsだけ上昇する。一方、Qn1 のソース電極の
電圧は接地されているため０Ｖである。Qn2 のソース電
圧の方がQn1 のソース電圧より上昇する。
は、Qn1 のドレイン電極に直列に接続されている。この
ため、Qn1 とQn2 の入力電圧がVDD で導通した状態にお
いて、Qn2 のソース電極の電圧はQn1 の直列抵抗のため
に、例えばVsだけ上昇する。一方、Qn1 のソース電極の
電圧は接地されているため０Ｖである。Qn2 のソース電
圧の方がQn1 のソース電圧より上昇する。
【０００９】このため、Qn2 に入力されるゲート電圧は
Vgs2＝（VDD −Vs）となり、Qn1 のゲート電圧であるVg
s1＝VDD より小さくなる。また、Qn2 のバックゲート電
圧も同様にVBS2＝（VB2 −Vs）となり、Qn1 のバックゲ
ート電圧のVBS1＝VB1 より小さくなる。
Vgs2＝（VDD −Vs）となり、Qn1 のゲート電圧であるVg
s1＝VDD より小さくなる。また、Qn2 のバックゲート電
圧も同様にVBS2＝（VB2 −Vs）となり、Qn1 のバックゲ
ート電圧のVBS1＝VB1 より小さくなる。
【００１０】このため、Qn1 、Qn2 が等しいしきい値か
らなるトランジスタで本回路を形成しても、等しい電流
駆動能力、あるいは等しいしきい値が得られない。その
ため、Qn1 、Qn2 の遅延時間が異なるといった問題が生
じ、回路のタイミング設計上問題となる。
らなるトランジスタで本回路を形成しても、等しい電流
駆動能力、あるいは等しいしきい値が得られない。その
ため、Qn1 、Qn2 の遅延時間が異なるといった問題が生
じ、回路のタイミング設計上問題となる。
【００１１】本発明はかかる問題を解消したバックゲー
ト電極を有するSOI −MISFETによる半導体装置で、特に
ゲートアレイ構造におけるSOI −MISFETによる半導体装
置を提供する。
ト電極を有するSOI −MISFETによる半導体装置で、特に
ゲートアレイ構造におけるSOI −MISFETによる半導体装
置を提供する。
【００１２】
【課題を解決するための手段】本願第１の発明は、絶縁
膜と、この絶縁膜上に形成された第１導電型の第１の不
純物領域と、この第１の不純物領域に隣接して形成され
た第２導電型の第１のチャネル領域と、この第１のチャ
ネル領域に隣接して形成された第１導電型の第２の不純
物領域と、この第２の不純物領域に隣接して形成された
第２導電型の第２のチャネル領域と、この第２のチャネ
ル領域に隣接して形成された第１の導電型の第３の不純
物領域と、前記第1 のチャネル領域上に形成された第1
のゲート絶縁膜と、前記第２のチャネル領域上に形成さ
れた第２のゲート絶縁膜と、前記第１のゲート絶縁膜上
に形成された第１のゲート電極と、前記第２のゲート絶
縁膜上に形成された第２のゲート電極と、前記第１のチ
ャネル領域の下に前記絶縁膜を介して形成される第１導
電型の第１のバックゲート電極と、前記第２のチャネル
領域の下に前記絶縁膜を介して形成される第１導電型の
第２のバックゲート電極とを備えることを特徴とする半
導体装置である。
膜と、この絶縁膜上に形成された第１導電型の第１の不
純物領域と、この第１の不純物領域に隣接して形成され
た第２導電型の第１のチャネル領域と、この第１のチャ
ネル領域に隣接して形成された第１導電型の第２の不純
物領域と、この第２の不純物領域に隣接して形成された
第２導電型の第２のチャネル領域と、この第２のチャネ
ル領域に隣接して形成された第１の導電型の第３の不純
物領域と、前記第1 のチャネル領域上に形成された第1
のゲート絶縁膜と、前記第２のチャネル領域上に形成さ
れた第２のゲート絶縁膜と、前記第１のゲート絶縁膜上
に形成された第１のゲート電極と、前記第２のゲート絶
縁膜上に形成された第２のゲート電極と、前記第１のチ
ャネル領域の下に前記絶縁膜を介して形成される第１導
電型の第１のバックゲート電極と、前記第２のチャネル
領域の下に前記絶縁膜を介して形成される第１導電型の
第２のバックゲート電極とを備えることを特徴とする半
導体装置である。
【００１３】本願第２の発明は、前記第１及び第２のバ
ックゲート電極を覆う第２導電型の第１の半導体領域を
備えることを特徴とする本願第１の発明に記載の半導体
装置である。
ックゲート電極を覆う第２導電型の第１の半導体領域を
備えることを特徴とする本願第１の発明に記載の半導体
装置である。
【００１４】本願第３の発明は、前記第１のバックゲー
ト電極に第１の電位を供給する第１の電源と、前記第２
のバックゲート電極に前記第１の電位とは異なる第２の
電位を供給する第２の電源とを備えることを特徴とする
本願第１の発明に記載の半導体装置である。
ト電極に第１の電位を供給する第１の電源と、前記第２
のバックゲート電極に前記第１の電位とは異なる第２の
電位を供給する第２の電源とを備えることを特徴とする
本願第１の発明に記載の半導体装置である。
【００１５】本願第４の発明は、絶縁膜と、この絶縁膜
上に形成された第１導電型の第１の不純物領域と、この
第１の不純物領域に隣接して形成された第２導電型の第
１のチャネル領域と、この第１のチャネル領域に隣接し
て形成された第１導電型の第２の不純物領域と、この第
２の不純物領域に隣接して形成された第２導電型の第２
のチャネル領域と、この第２のチャネル領域に隣接して
形成された第１の導電型の第３の不純物領域と、前記第
1 のチャネル領域上に形成された第1 のゲート絶縁膜
と、前記第２のチャネル領域上に形成された第２のゲー
ト絶縁膜と、前記第１のゲート絶縁膜上に形成された第
１のゲート電極と、前記第２のゲート絶縁膜上に形成さ
れた第２のゲート電極と、前記第2 の不純物領域下に絶
縁膜を介して形成された第１導電型の第４の不純物領域
と、前記第４の不純物領域を挟む一対のうち、いづれか
一方に第２の導電型の第５の不純物領域とを備えること
を特徴とする半導体装置である。
上に形成された第１導電型の第１の不純物領域と、この
第１の不純物領域に隣接して形成された第２導電型の第
１のチャネル領域と、この第１のチャネル領域に隣接し
て形成された第１導電型の第２の不純物領域と、この第
２の不純物領域に隣接して形成された第２導電型の第２
のチャネル領域と、この第２のチャネル領域に隣接して
形成された第１の導電型の第３の不純物領域と、前記第
1 のチャネル領域上に形成された第1 のゲート絶縁膜
と、前記第２のチャネル領域上に形成された第２のゲー
ト絶縁膜と、前記第１のゲート絶縁膜上に形成された第
１のゲート電極と、前記第２のゲート絶縁膜上に形成さ
れた第２のゲート電極と、前記第2 の不純物領域下に絶
縁膜を介して形成された第１導電型の第４の不純物領域
と、前記第４の不純物領域を挟む一対のうち、いづれか
一方に第２の導電型の第５の不純物領域とを備えること
を特徴とする半導体装置である。
【００１６】本願第５の発明は、絶縁膜と、この絶縁膜
上に形成された第１導電型の第１の不純物領域と、この
第１の不純物領域に隣接して形成された第２導電型の第
１のチャネル領域と、この第１のチャネル領域に隣接し
て形成された第１導電型の第２の不純物領域と、この第
２の不純物領域に隣接して形成された第２導電型の第２
のチャネル領域と、この第２のチャネル領域に隣接して
形成された第１の導電型の第３の不純物領域と、前記第
1 のチャネル領域上に形成された第1 のゲート絶縁膜
と、前記第２のチャネル領域上に形成された第２のゲー
ト絶縁膜と、前記第１のゲート絶縁膜上に形成された第
１のゲート電極と、前記第２のゲート絶縁膜上に形成さ
れた第２のゲート電極と、前記第2 の不純物領域下に絶
縁膜を介して形成された第１導電型の第４の不純物領域
と、前記第４の不純物領域を挟んで対向している第２の
導電型の第５及び第６の不純物領域と、前記第５の不純
物領域に第１の電位を供給する第１の電源と、前記第６
の不純物領域に前記第１の電位とは異なる第２の電位を
供給する第２の電源とを備えることを特徴とする半導体
装置である。
上に形成された第１導電型の第１の不純物領域と、この
第１の不純物領域に隣接して形成された第２導電型の第
１のチャネル領域と、この第１のチャネル領域に隣接し
て形成された第１導電型の第２の不純物領域と、この第
２の不純物領域に隣接して形成された第２導電型の第２
のチャネル領域と、この第２のチャネル領域に隣接して
形成された第１の導電型の第３の不純物領域と、前記第
1 のチャネル領域上に形成された第1 のゲート絶縁膜
と、前記第２のチャネル領域上に形成された第２のゲー
ト絶縁膜と、前記第１のゲート絶縁膜上に形成された第
１のゲート電極と、前記第２のゲート絶縁膜上に形成さ
れた第２のゲート電極と、前記第2 の不純物領域下に絶
縁膜を介して形成された第１導電型の第４の不純物領域
と、前記第４の不純物領域を挟んで対向している第２の
導電型の第５及び第６の不純物領域と、前記第５の不純
物領域に第１の電位を供給する第１の電源と、前記第６
の不純物領域に前記第１の電位とは異なる第２の電位を
供給する第２の電源とを備えることを特徴とする半導体
装置である。
【００１７】本願第６の発明は、絶縁膜と、この絶縁膜
上に形成された第１導電型の第１の不純物領域と、この
第１の不純物領域に隣接して形成された第２導電型の第
１のチャネル領域と、この第１のチャネル領域に隣接し
て形成された第１導電型の第２の不純物領域と、この第
２の不純物領域に隣接して形成された第２導電型の第２
のチャネル領域と、この第２のチャネル領域に隣接して
形成された第１の導電型の第３の不純物領域と、前記第
1 のチャネル領域上に形成された第1 のゲート絶縁膜
と、前記第２のチャネル領域上に形成された第２のゲー
ト絶縁膜と、前記第１のゲート絶縁膜上に形成された第
１のゲート電極と、前記第２のゲート絶縁膜上に形成さ
れた第２のゲート電極と、前記第1 の不純物領域と前記
第3 の不純物領域のうち少なくとも一方と絶縁膜との間
に前記第1 乃至第2 のチャネル領域よりも不純物濃度の
高い第２導電型の第4 の不純物領域を備えることを特徴
とする半導体装置である。
上に形成された第１導電型の第１の不純物領域と、この
第１の不純物領域に隣接して形成された第２導電型の第
１のチャネル領域と、この第１のチャネル領域に隣接し
て形成された第１導電型の第２の不純物領域と、この第
２の不純物領域に隣接して形成された第２導電型の第２
のチャネル領域と、この第２のチャネル領域に隣接して
形成された第１の導電型の第３の不純物領域と、前記第
1 のチャネル領域上に形成された第1 のゲート絶縁膜
と、前記第２のチャネル領域上に形成された第２のゲー
ト絶縁膜と、前記第１のゲート絶縁膜上に形成された第
１のゲート電極と、前記第２のゲート絶縁膜上に形成さ
れた第２のゲート電極と、前記第1 の不純物領域と前記
第3 の不純物領域のうち少なくとも一方と絶縁膜との間
に前記第1 乃至第2 のチャネル領域よりも不純物濃度の
高い第２導電型の第4 の不純物領域を備えることを特徴
とする半導体装置である。
【００１８】
【発明の実施の形態】以下に図面を参照しながら、本発
明の実施形態について説明する。図１は第１の実施形態
に係わる半導体装置の断面図で、図２は断面図、図３は
平面図、そして図４は回路図を示す。図１、図２はそれ
ぞれ図３におけるＡ−Ａ' およびＢ−Ｂ' における断面
構造を示している。図４はNAND回路からなる回路図を示
している。また、図２には、B-B'断面のA 側延長上に形
成されるゲートへのコンタクト電極(17)、およびバック
ゲートへのコンタクト電極(18)を断面には含まれていな
いが、説明のために図示する。
明の実施形態について説明する。図１は第１の実施形態
に係わる半導体装置の断面図で、図２は断面図、図３は
平面図、そして図４は回路図を示す。図１、図２はそれ
ぞれ図３におけるＡ−Ａ' およびＢ−Ｂ' における断面
構造を示している。図４はNAND回路からなる回路図を示
している。また、図２には、B-B'断面のA 側延長上に形
成されるゲートへのコンタクト電極(17)、およびバック
ゲートへのコンタクト電極(18)を断面には含まれていな
いが、説明のために図示する。
【００１９】次に本実施形態で用いる引用符号について
説明する。１はｎ型領域、２はｐ型領域、３はゲート側
壁の絶縁膜、４はチャネル領域、５は支持基板、６はSO
I 内の埋め込み絶縁膜、９はゲート絶縁膜、１０はゲー
ト電極、１１はソース・ドレイン領域、１２は層間絶縁
膜、１３は素子分離絶縁膜、１４はコンタクト、１５は
直列接続したトランジスタで共有されたソースドレイン
領域、16,16'はSOI のSi膜に対するコンタクト、16''は
ゲート電極10に対するコンタクト、17はSOI のSi膜に対
する電極、18は支持基板5 に対する電極である。
説明する。１はｎ型領域、２はｐ型領域、３はゲート側
壁の絶縁膜、４はチャネル領域、５は支持基板、６はSO
I 内の埋め込み絶縁膜、９はゲート絶縁膜、１０はゲー
ト電極、１１はソース・ドレイン領域、１２は層間絶縁
膜、１３は素子分離絶縁膜、１４はコンタクト、１５は
直列接続したトランジスタで共有されたソースドレイン
領域、16,16'はSOI のSi膜に対するコンタクト、16''は
ゲート電極10に対するコンタクト、17はSOI のSi膜に対
する電極、18は支持基板5 に対する電極である。
【００２０】以下に、具体的な構成例について説明す
る。ここではｎ型MISFETにおける構成を説明する。例え
ば、P,As、Sbを1015〜1018cm-3ドープした、例えば、Si
またはSiGeからなるｎ型半導体からなる支持基板5 上
に、例えばシリコン酸化膜やシリコン窒化膜からなる埋
め込み絶縁膜６が厚さ10〜1000nmの厚さ形成される。そ
して埋め込み絶縁膜6 上には、例えば、ボロンまたはイ
ンジウムを1015〜1018cm-3添加したp 型シリコンまたは
p 型SiGeからなる半導体で厚さ1 〜300nm の厚さの半導
体層から構成され、SOI 基板を形成する。そしてチャネ
ル領域４を含む半導体層上に例えば、シリコン酸化膜、
シリコン窒化膜、シリコンオキシナイトライド膜、タン
タル酸化膜、チタン酸化膜、又はストロンチウムチタン
オキサイド膜からなり、厚さが1 〜200nm のゲート絶縁
膜９、そして、例えば、燐またはボロンを1019cm-3以上
ドープした多結晶シリコン膜またはTiN やTaN,W,Alを10
〜300nm 堆積して形成したゲート電極10が形成される。
ゲート電極10は、例えば、0.01〜1um の幅で形成されて
いる。そして、チャネル領域４を形成した半導体層に、
例えば、P,AsまたはSbを1016〜1021cm-3添加したｎ型領
域のソース・ ドレイン領域11,11',11'' がゲート両側に
形成され、これらゲート電極10、チャネル領域4、およ
びソース・ ドレイン領域11,11',11'' によりn 型MISFET
トランジスタQn1、Qn2 が形成される。また、ゲート領
域の切り立った側面には、ゲート電極10とソース・ドレ
イン領域11,11',11'' との電気的分離を良好にするため
に、例えば、シリコン酸化膜や窒化膜からなる絶縁膜3
が、側面厚さ5 〜200nm で形成されている。
る。ここではｎ型MISFETにおける構成を説明する。例え
ば、P,As、Sbを1015〜1018cm-3ドープした、例えば、Si
またはSiGeからなるｎ型半導体からなる支持基板5 上
に、例えばシリコン酸化膜やシリコン窒化膜からなる埋
め込み絶縁膜６が厚さ10〜1000nmの厚さ形成される。そ
して埋め込み絶縁膜6 上には、例えば、ボロンまたはイ
ンジウムを1015〜1018cm-3添加したp 型シリコンまたは
p 型SiGeからなる半導体で厚さ1 〜300nm の厚さの半導
体層から構成され、SOI 基板を形成する。そしてチャネ
ル領域４を含む半導体層上に例えば、シリコン酸化膜、
シリコン窒化膜、シリコンオキシナイトライド膜、タン
タル酸化膜、チタン酸化膜、又はストロンチウムチタン
オキサイド膜からなり、厚さが1 〜200nm のゲート絶縁
膜９、そして、例えば、燐またはボロンを1019cm-3以上
ドープした多結晶シリコン膜またはTiN やTaN,W,Alを10
〜300nm 堆積して形成したゲート電極10が形成される。
ゲート電極10は、例えば、0.01〜1um の幅で形成されて
いる。そして、チャネル領域４を形成した半導体層に、
例えば、P,AsまたはSbを1016〜1021cm-3添加したｎ型領
域のソース・ ドレイン領域11,11',11'' がゲート両側に
形成され、これらゲート電極10、チャネル領域4、およ
びソース・ ドレイン領域11,11',11'' によりn 型MISFET
トランジスタQn1、Qn2 が形成される。また、ゲート領
域の切り立った側面には、ゲート電極10とソース・ドレ
イン領域11,11',11'' との電気的分離を良好にするため
に、例えば、シリコン酸化膜や窒化膜からなる絶縁膜3
が、側面厚さ5 〜200nm で形成されている。
【００２１】また、Qn1 のドレイン領域とQn2 のソース
領域は、同じｎ型不純物領域11' （図３では１５）で構
成されており、いわゆる２つのトランジスタが直列に接
続されたゲートアレイ構造をなしている。
領域は、同じｎ型不純物領域11' （図３では１５）で構
成されており、いわゆる２つのトランジスタが直列に接
続されたゲートアレイ構造をなしている。
【００２２】支持基板５内には、例えば、B またはInを
1016〜1018cm-3添加したp 型領域２が形成される。この
p 型不純物領域2 は埋め込み絶縁膜６に接している。そ
してp 型不純物領域２内のQn1 、Qn2 のチャネル領域と
対向した領域に、例えば、P,AsまたはSbを1016〜1021cm
-3添加したn 型不純物からなるバックゲート電極1,1'が
形成される。このバックゲート電極1,1'は埋め込み絶縁
膜６に接して形成されており、SOI 層のチャネル領域4,
4'の電位をバックゲート電極の電位を調節することによ
って変化させることが可能になっている。そしてバック
ゲート電極１、１' に図2 の電圧ノード18が形成され、
電圧を印加することが可能である。また、バックゲート
電極１および１' はそれぞれp 型不純物領域２に囲ま
れ、n 型支持基板5 と接することがない。そこで、ｐ型
領域2 とバックゲート電極1 との間、ｐ型領域2 とバッ
クゲート電極1'との間に逆バイアスを印加することによ
って電気的に分離された状態となっている。よって、バ
ックゲート電極１とバックゲート電極1'には別々の電圧
を印加することが可能となる。
1016〜1018cm-3添加したp 型領域２が形成される。この
p 型不純物領域2 は埋め込み絶縁膜６に接している。そ
してp 型不純物領域２内のQn1 、Qn2 のチャネル領域と
対向した領域に、例えば、P,AsまたはSbを1016〜1021cm
-3添加したn 型不純物からなるバックゲート電極1,1'が
形成される。このバックゲート電極1,1'は埋め込み絶縁
膜６に接して形成されており、SOI 層のチャネル領域4,
4'の電位をバックゲート電極の電位を調節することによ
って変化させることが可能になっている。そしてバック
ゲート電極１、１' に図2 の電圧ノード18が形成され、
電圧を印加することが可能である。また、バックゲート
電極１および１' はそれぞれp 型不純物領域２に囲ま
れ、n 型支持基板5 と接することがない。そこで、ｐ型
領域2 とバックゲート電極1 との間、ｐ型領域2 とバッ
クゲート電極1'との間に逆バイアスを印加することによ
って電気的に分離された状態となっている。よって、バ
ックゲート電極１とバックゲート電極1'には別々の電圧
を印加することが可能となる。
【００２３】さらに、p 型領域2 は、n 型支持基板5 と
の間にpn接合を形成し、これらの間に逆バイアスを印加
することによって、支持基板5 とp 型領域2 との間の電
気的分離を行うことができる。これによって、p 型領域
2 の電圧を支持基板5 と独立に設定することができ、バ
ックゲート電極1 とp 型領域2 との間の容量を小さくす
るように支持基板5 と独立に電圧を設定することができ
る。よって、本実施形態では、バックゲート電極1 また
は1'とp 型領域2 の間が順方向バイアス条件にならない
ようにすることが重要であるが、これらバックゲート電
圧がソース電圧に対して正負にバイアスされても、p 型
領域2 の電圧を領域１および1'の電圧より負にし、さら
に0Vより負になるように調整することで、基板5 の電位
を0Vと保ったままで順方向バイアス条件にならないよう
にすることができる。よって、バックゲートと基板との
容量性結合が弱くなり、バックゲート間の容量性結合に
よる電圧変化や、少数キャリア注入によるラッチアップ
効果を低減することができる。また、パッケージとの間
に大きな容量を持つ支持基板５をバイアスする必要がな
いので、基板バイアス回路の消費電力を抑えることがで
きる。
の間にpn接合を形成し、これらの間に逆バイアスを印加
することによって、支持基板5 とp 型領域2 との間の電
気的分離を行うことができる。これによって、p 型領域
2 の電圧を支持基板5 と独立に設定することができ、バ
ックゲート電極1 とp 型領域2 との間の容量を小さくす
るように支持基板5 と独立に電圧を設定することができ
る。よって、本実施形態では、バックゲート電極1 また
は1'とp 型領域2 の間が順方向バイアス条件にならない
ようにすることが重要であるが、これらバックゲート電
圧がソース電圧に対して正負にバイアスされても、p 型
領域2 の電圧を領域１および1'の電圧より負にし、さら
に0Vより負になるように調整することで、基板5 の電位
を0Vと保ったままで順方向バイアス条件にならないよう
にすることができる。よって、バックゲートと基板との
容量性結合が弱くなり、バックゲート間の容量性結合に
よる電圧変化や、少数キャリア注入によるラッチアップ
効果を低減することができる。また、パッケージとの間
に大きな容量を持つ支持基板５をバイアスする必要がな
いので、基板バイアス回路の消費電力を抑えることがで
きる。
【００２４】本実施形態の半導体構造の構成によると、
ゲートアレイ構造からなる半導体装置において、各トラ
ンジスタのチャネル領域４に対向した支持基板５にバッ
クゲート電極１が設けられており、そしてそれぞれに独
立したバックゲート電圧VB1およびVB2 を印加が可能で
ある。よって、それぞれのトランジスタのしきい値をバ
ックゲート電圧により制御することが可能である。ま
た、バックゲート電極がチャネル領域に対向した支持基
板領域に形成され、ソース・ドレイン領域11,11',11''
に対向して、ソース・ドレイン領域11,11',11'' の導電
型と逆方向の導電型を有するｐ型領域2 が形成されてい
る。ソース・ドレイン領域11,11',11'' に電位を印加す
ると、ｐ型領域2 とｎ型ソース・ドレイン領域11,11',1
1'' との間の導電性が異なるため、空乏層がp 型不純物
の濃度が薄い領域２内に形成される。このため、ソース
・ドレイン領域11とバックゲートとの間の寄生容量が図
２１に示したバックゲート電極による構造に比べ小さく
することが可能である。また、この寄生容量を減少する
ことができるため、ドレイン電極の信号が支持基板5や
バックゲート電極1,1'に伝わるインピーダンスを小さく
でき、より、デバイス間のクロストークを小さくするこ
とができる。
ゲートアレイ構造からなる半導体装置において、各トラ
ンジスタのチャネル領域４に対向した支持基板５にバッ
クゲート電極１が設けられており、そしてそれぞれに独
立したバックゲート電圧VB1およびVB2 を印加が可能で
ある。よって、それぞれのトランジスタのしきい値をバ
ックゲート電圧により制御することが可能である。ま
た、バックゲート電極がチャネル領域に対向した支持基
板領域に形成され、ソース・ドレイン領域11,11',11''
に対向して、ソース・ドレイン領域11,11',11'' の導電
型と逆方向の導電型を有するｐ型領域2 が形成されてい
る。ソース・ドレイン領域11,11',11'' に電位を印加す
ると、ｐ型領域2 とｎ型ソース・ドレイン領域11,11',1
1'' との間の導電性が異なるため、空乏層がp 型不純物
の濃度が薄い領域２内に形成される。このため、ソース
・ドレイン領域11とバックゲートとの間の寄生容量が図
２１に示したバックゲート電極による構造に比べ小さく
することが可能である。また、この寄生容量を減少する
ことができるため、ドレイン電極の信号が支持基板5や
バックゲート電極1,1'に伝わるインピーダンスを小さく
でき、より、デバイス間のクロストークを小さくするこ
とができる。
【００２５】次に回路上の問題を本実施形態の半導体装
置におけるバックゲート制御により解消する例について
述べる。図４は、いわゆるNAND回路からなる回路図を示
しており、並列接続された２つのｐ型MISFETトランジス
タQp1 、Qp2 と、直列接続された２つのｎ型MISFETトラ
ンジスタQn1 、Qn2 から構成されている。そして、上述
したバックゲート電極がｎ型MISFETQn1 、Qn2 に形成さ
れており、Qn1 、Qn2 にそれぞれVB1 、VB2 のバックゲ
ート電圧が印加できる。
置におけるバックゲート制御により解消する例について
述べる。図４は、いわゆるNAND回路からなる回路図を示
しており、並列接続された２つのｐ型MISFETトランジス
タQp1 、Qp2 と、直列接続された２つのｎ型MISFETトラ
ンジスタQn1 、Qn2 から構成されている。そして、上述
したバックゲート電極がｎ型MISFETQn1 、Qn2 に形成さ
れており、Qn1 、Qn2 にそれぞれVB1 、VB2 のバックゲ
ート電圧が印加できる。
【００２６】本回路構成において、Qn2 のソース電圧
は、Qn1 の直列抵抗のためにQn1 とQn2 が導通した状態
において、0VからVsだけ上昇する。一方、Qn1 のソース
電圧は接地されており0Vである。よって、Qn2 のソース
電圧が、Qn1 のそれより大きくなる。
は、Qn1 の直列抵抗のためにQn1 とQn2 が導通した状態
において、0VからVsだけ上昇する。一方、Qn1 のソース
電圧は接地されており0Vである。よって、Qn2 のソース
電圧が、Qn1 のそれより大きくなる。
【００２７】このため、例えば図４の回路構成において
Qn1 、Qn2 に等しいバックゲート電圧（VB1 ＝VB2 ）を
電圧源より印加したとき、Qn1 、Qn2 の各トランジスタ
に印加されるソース電位から測ったバックゲート電位
は、Qn1 はVB1 （＝VB2 ）であるが、Qn2 は（VB2 −V
s）となり、Qn2 のバックゲート電圧はQn1 のそれより
小さくなる。
Qn1 、Qn2 に等しいバックゲート電圧（VB1 ＝VB2 ）を
電圧源より印加したとき、Qn1 、Qn2 の各トランジスタ
に印加されるソース電位から測ったバックゲート電位
は、Qn1 はVB1 （＝VB2 ）であるが、Qn2 は（VB2 −V
s）となり、Qn2 のバックゲート電圧はQn1 のそれより
小さくなる。
【００２８】ところで、完全空乏化SOI −MISFETのしき
い値は、チャネル領域のSOI 層の埋め込み酸化膜に接し
た領域（以下、back surface と呼ぶ）が空乏状態であ
る時、以下の式が成り立つ。
い値は、チャネル領域のSOI 層の埋め込み酸化膜に接し
た領域（以下、back surface と呼ぶ）が空乏状態であ
る時、以下の式が成り立つ。
【００２９】 Ｖth1,depl2 ＝Ｖth1,acc2−ＣSiＣOX2 ( ＶG2−ＶG2,acc)/{ Ｃox1 ( ＣSi＋ ＣOX2 )} (1) 但し、VG2,acc ＜VG2 ＜VG2,inv 式（１）において、Vth1,acc2 はback surface が蓄積
状態である時のトランジスタのしきい値を示し、Csi 、
Cox1、Cox2はそれぞれSOI 層、ゲート絶縁膜、埋め込み
絶縁膜の容量、Vg2 はバックゲート電圧、そしてVG2,ac
c 、VG2,inv はback surface が蓄積、反転状態となる
時のバックゲート電圧を示す。
状態である時のトランジスタのしきい値を示し、Csi 、
Cox1、Cox2はそれぞれSOI 層、ゲート絶縁膜、埋め込み
絶縁膜の容量、Vg2 はバックゲート電圧、そしてVG2,ac
c 、VG2,inv はback surface が蓄積、反転状態となる
時のバックゲート電圧を示す。
【００３０】図７は完全空乏化MISFETにおけるしきい値
のバックゲート電圧依存性を表したグラフである。完全
空乏化MISFETのしきい値は、バックゲート電圧を印加す
ることにより、SOI 層のback surface が蓄積から反転
状態までの範囲で変化させることが可能である。
のバックゲート電圧依存性を表したグラフである。完全
空乏化MISFETのしきい値は、バックゲート電圧を印加す
ることにより、SOI 層のback surface が蓄積から反転
状態までの範囲で変化させることが可能である。
【００３１】よって、図４の回路構成においてQn1 、Qn
2 が等しいしきい値のトランジスタから構成され、そし
てそれぞれに等しいバックゲート電圧（VB1 ＝VB2 ）を
電圧源より入力した時、Qn2 の実効的なバックゲート電
圧はソース電極とバックゲート電圧との電位差、つまり
Vg2 ＝（VB1 −Vs）となり、Qn1 のバックゲート電圧は
VB1 となる。このためQn2 のしきい値はQn1 のしきい値
よりCsiCox2Vs ／{Cox1 （Csi ＋Cox2）} だけ大きくな
り、トランジスタ動作がQn1 とQn2 で異なるという問題
が生じる。
2 が等しいしきい値のトランジスタから構成され、そし
てそれぞれに等しいバックゲート電圧（VB1 ＝VB2 ）を
電圧源より入力した時、Qn2 の実効的なバックゲート電
圧はソース電極とバックゲート電圧との電位差、つまり
Vg2 ＝（VB1 −Vs）となり、Qn1 のバックゲート電圧は
VB1 となる。このためQn2 のしきい値はQn1 のしきい値
よりCsiCox2Vs ／{Cox1 （Csi ＋Cox2）} だけ大きくな
り、トランジスタ動作がQn1 とQn2 で異なるという問題
が生じる。
【００３２】本実施形態の構造では、バックゲート電圧
を各トランジスタ毎に独立して印加することが可能であ
る。そこで本実施形態の構造を用いてかかる問題を解消
する。つまりQn1 、Qn2 のバックゲート電圧を制御する
ことにより、Qn1 とQn2 のしきい値を等しくすることを
実現する。
を各トランジスタ毎に独立して印加することが可能であ
る。そこで本実施形態の構造を用いてかかる問題を解消
する。つまりQn1 、Qn2 のバックゲート電圧を制御する
ことにより、Qn1 とQn2 のしきい値を等しくすることを
実現する。
【００３３】具体的に述べると、Qn2 に印加するバック
ゲート電圧VB2 をQn1 に印加されるバックゲート電圧VB
1 に対し、 VB2 ＝VB1 ＋Vs (2) 但しVG2,acc ＜VB2 ＜VG2,inv とする。これによりQn2 のソース電極とにバックゲート
電極との電位差はQn1 のそれと等しくなり、その結果Qn
1 とQn2 のしきい値が等しくなる。つまり、Qn2のソー
ス電圧増加分をバックゲート電圧に付加することでQn2
のトランジスタについてもQn1 と同じしきい値を実現で
きる。よって、SOI 膜厚変動に対するしきい値の変化量
をQn1 とQn2 で同じ条件にすることができ、より、均一
な特性のトランジスタ集積回路が実現できる。図８はQn
2 のソース電圧Vsの変化に対して、しきい値無変動を実
現するバックゲート電圧VB2 の関係表したグラフであ
る。ソース電圧Vsに対し、グラフの直線に対応するVB2
をバックゲートに入力することによりQn1 、Qn2 のしき
い値は等しくすることができる。また、この直線より大
きなVB2 をバックゲートに入力することによりQn2 のし
きい値はQn1 のそれより小さくなる。
ゲート電圧VB2 をQn1 に印加されるバックゲート電圧VB
1 に対し、 VB2 ＝VB1 ＋Vs (2) 但しVG2,acc ＜VB2 ＜VG2,inv とする。これによりQn2 のソース電極とにバックゲート
電極との電位差はQn1 のそれと等しくなり、その結果Qn
1 とQn2 のしきい値が等しくなる。つまり、Qn2のソー
ス電圧増加分をバックゲート電圧に付加することでQn2
のトランジスタについてもQn1 と同じしきい値を実現で
きる。よって、SOI 膜厚変動に対するしきい値の変化量
をQn1 とQn2 で同じ条件にすることができ、より、均一
な特性のトランジスタ集積回路が実現できる。図８はQn
2 のソース電圧Vsの変化に対して、しきい値無変動を実
現するバックゲート電圧VB2 の関係表したグラフであ
る。ソース電圧Vsに対し、グラフの直線に対応するVB2
をバックゲートに入力することによりQn1 、Qn2 のしき
い値は等しくすることができる。また、この直線より大
きなVB2 をバックゲートに入力することによりQn2 のし
きい値はQn1 のそれより小さくなる。
【００３４】また、図５に示すようなバックゲート電圧
を制御する制御回路を設けることにより、Qn2 のソース
電圧の変化によるしきい値変動を抑制することが可能と
なる。図５はQn2 のソース電圧Vsをフィードバック制御
して、印加するバックゲート電圧を設定する電圧供給の
制御回路８を有した半導体装置の回路図である。制御回
路８はQn2 のソース電圧Vsをモニターし、式（２）を満
たすバックゲート電圧VB2 を設定してトランジスタQn2
のバックゲート電極に入力する。この制御回路によりバ
ックゲート電圧制御によって、Qn2 のしきい値変動抑え
ることができる。
を制御する制御回路を設けることにより、Qn2 のソース
電圧の変化によるしきい値変動を抑制することが可能と
なる。図５はQn2 のソース電圧Vsをフィードバック制御
して、印加するバックゲート電圧を設定する電圧供給の
制御回路８を有した半導体装置の回路図である。制御回
路８はQn2 のソース電圧Vsをモニターし、式（２）を満
たすバックゲート電圧VB2 を設定してトランジスタQn2
のバックゲート電極に入力する。この制御回路によりバ
ックゲート電圧制御によって、Qn2 のしきい値変動抑え
ることができる。
【００３５】ところで、Qn2 のソース電圧がVsとなるた
め、Qn2 へ入力される実効的なゲート電圧も（VDD −V
s）となり、Qn1 のゲート電圧のVDD より小さくなる。
これにより、Qn2 の電流駆動能力が下がり、ゲート遅延
時間が大きくなるという問題が生じる。
め、Qn2 へ入力される実効的なゲート電圧も（VDD −V
s）となり、Qn1 のゲート電圧のVDD より小さくなる。
これにより、Qn2 の電流駆動能力が下がり、ゲート遅延
時間が大きくなるという問題が生じる。
【００３６】飽和領域におけるドレイン電流Idsat は以
下に示す式で表される。 Idsat ＝1 ／2 ・W ／L ・μeff ・Cox ・（Vgs ―Vth ）1.3 〜2 (3) 式（３）において、Ｗはゲート幅、Ｌはゲート長、μef
f は移動度、Cox はゲート絶縁膜の容量、Vgs はソース
電位を基準としたゲート電圧、そしてVth はトランジス
タのしきい値を表す。
下に示す式で表される。 Idsat ＝1 ／2 ・W ／L ・μeff ・Cox ・（Vgs ―Vth ）1.3 〜2 (3) 式（３）において、Ｗはゲート幅、Ｌはゲート長、μef
f は移動度、Cox はゲート絶縁膜の容量、Vgs はソース
電位を基準としたゲート電圧、そしてVth はトランジス
タのしきい値を表す。
【００３７】式（３）からわかるように、トランジスタ
の電流駆動能力はゲート電圧の関数で表され、ゲート電
圧が大きくなると電流駆動能力も大きくなる。そのた
め、図２２の回路構成では、Qn1 とQn2 が同じしきい値
動作をする時、Qn2 のゲート電圧は上述のようにVsだけ
減少するため、Qn1 に比べ電流駆動能力が低下する。
の電流駆動能力はゲート電圧の関数で表され、ゲート電
圧が大きくなると電流駆動能力も大きくなる。そのた
め、図２２の回路構成では、Qn1 とQn2 が同じしきい値
動作をする時、Qn2 のゲート電圧は上述のようにVsだけ
減少するため、Qn1 に比べ電流駆動能力が低下する。
【００３８】また、信号の伝搬遅延時間τは以下の式で
表される。 τ＝Ｃload・VDD/Idsat (4) 式（４）において、Ｃloadは負荷容量を表す。
表される。 τ＝Ｃload・VDD/Idsat (4) 式（４）において、Ｃloadは負荷容量を表す。
【００３９】伝搬遅延時間τは飽和ドレイン電流Idsat
に反比例し、飽和ドレイン電流が低下すると遅延時間は
大きくなる。このことから図２２の回路構成、言い換え
ると図４においてVB1 ＝VB2 となる時、Qn2 の電流駆動
能力がQn1 のそれより小さいため、Qn2 をオンするまで
の遷移時間がQn1 のそれより長くなる。このような入力
端子の差によって遷移時間の差が生じることは、回路の
タイミング設計上問題となる。
に反比例し、飽和ドレイン電流が低下すると遅延時間は
大きくなる。このことから図２２の回路構成、言い換え
ると図４においてVB1 ＝VB2 となる時、Qn2 の電流駆動
能力がQn1 のそれより小さいため、Qn2 をオンするまで
の遷移時間がQn1 のそれより長くなる。このような入力
端子の差によって遷移時間の差が生じることは、回路の
タイミング設計上問題となる。
【００４０】以下に、かかる問題を本実施形態で解消す
るバックゲート制御方法について述べる。上述の通り、
電流駆動能力は（Vgs −Vth ）1.3 〜2 に比例する。そ
のため図４の回路構成においてQn1 とQn2 のしきい値が
等しい時（Vth1＝Vth2）、Qn2 の電流駆動能力はゲート
電圧がQn1 に比べVsだけ小さいため、Qn2 の電流駆動能
力はQn1 のそれより小さくなる。
るバックゲート制御方法について述べる。上述の通り、
電流駆動能力は（Vgs −Vth ）1.3 〜2 に比例する。そ
のため図４の回路構成においてQn1 とQn2 のしきい値が
等しい時（Vth1＝Vth2）、Qn2 の電流駆動能力はゲート
電圧がQn1 に比べVsだけ小さいため、Qn2 の電流駆動能
力はQn1 のそれより小さくなる。
【００４１】そこでQn1 、Qn2 の電流駆動能力を等しく
するために、Qn2 に入力されるゲート電圧の減少分Vsを
しきい値で補償することにより実現する。つまり、バッ
クゲート電圧制御により、Qn2 のしきい値Vth2をVth2'
＝Vth １−Vsと小さくすることにで、Qn1 と等しい電流
駆動能力を実現する。このVth ２' ＝Vth １―Vsを実現
するために必要なバックゲート電圧VB2'は次の式を満た
す。
するために、Qn2 に入力されるゲート電圧の減少分Vsを
しきい値で補償することにより実現する。つまり、バッ
クゲート電圧制御により、Qn2 のしきい値Vth2をVth2'
＝Vth １−Vsと小さくすることにで、Qn1 と等しい電流
駆動能力を実現する。このVth ２' ＝Vth １―Vsを実現
するために必要なバックゲート電圧VB2'は次の式を満た
す。
【００４２】VB2'(Vs)＝Vs／γ＋VB1 (5) 式（５）において、γはγ＝CsiCox2 ／{Cox1 （Csi ＋
Cox2）} で、これはtox1/tox2 と近似することができ
る。tox1、tox2はゲート絶縁膜、および埋め込み絶縁膜
の膜厚を表す。よって電流駆動能力を一定にするバック
ゲート電圧VB2'はソース電圧Vsとゲート絶縁膜と埋め込
み絶縁膜の膜厚比で決まる。
Cox2）} で、これはtox1/tox2 と近似することができ
る。tox1、tox2はゲート絶縁膜、および埋め込み絶縁膜
の膜厚を表す。よって電流駆動能力を一定にするバック
ゲート電圧VB2'はソース電圧Vsとゲート絶縁膜と埋め込
み絶縁膜の膜厚比で決まる。
【００４３】図９は、Qn2 のソース電圧Vsに対して、電
流駆動能力をQn1 と等しくするのに必要なバックゲート
電圧VB2'の関係を表したグラフである。Qn1 、Qn2 が等
しいしきい値により形成された回路において式（５）を
満たすバックゲート電圧VB2'を印加することにより電流
駆動能力をほぼ等しくすることが可能である。言い換え
ると図９において、Vsに対しグラフの直線に対応するバ
ックゲート電圧VB2'を印加することにより、電流駆動能
力をほぼ等しくすることが可能である。ただしトランジ
スタ制御はback surface が空乏状態である範囲で、つ
まりバックゲート電圧VB2'がVG2,acc ＜VB2'＜VG2,inv
の範囲内で可能である。
流駆動能力をQn1 と等しくするのに必要なバックゲート
電圧VB2'の関係を表したグラフである。Qn1 、Qn2 が等
しいしきい値により形成された回路において式（５）を
満たすバックゲート電圧VB2'を印加することにより電流
駆動能力をほぼ等しくすることが可能である。言い換え
ると図９において、Vsに対しグラフの直線に対応するバ
ックゲート電圧VB2'を印加することにより、電流駆動能
力をほぼ等しくすることが可能である。ただしトランジ
スタ制御はback surface が空乏状態である範囲で、つ
まりバックゲート電圧VB2'がVG2,acc ＜VB2'＜VG2,inv
の範囲内で可能である。
【００４４】また、先に述べた図５にて示した制御回路
８を電流駆動能力を一定とする制御回路としてもちいる
ことも可能である。つまりQn2 のソース電圧Vsをフィー
ドバックし、図９を満たすバックゲート電圧VB2'を設定
しQn2 へ印加する。これにより、Vs変動に対し、電流駆
動能力が変化しない半導体装置を形成することが可能で
ある。
８を電流駆動能力を一定とする制御回路としてもちいる
ことも可能である。つまりQn2 のソース電圧Vsをフィー
ドバックし、図９を満たすバックゲート電圧VB2'を設定
しQn2 へ印加する。これにより、Vs変動に対し、電流駆
動能力が変化しない半導体装置を形成することが可能で
ある。
【００４５】ここで、式(2) および式(5) のいずれかの
効果、すなわち、従来例よりもQn2の電流駆動能力を向
上させるには、VB2<VB1 となればよいことが解る。ここ
で、VB2 を制御するには、図4(b)のように、Qn1 および
Qn2 と同等なトランジスタQn1'、Qn2'を直列接続して形
成したダミー回路によって得たソース電圧からバックゲ
ート電圧VB2 を得ても良く、複数のNAND回路に共通にVB
2 を与えてもよい。
効果、すなわち、従来例よりもQn2の電流駆動能力を向
上させるには、VB2<VB1 となればよいことが解る。ここ
で、VB2 を制御するには、図4(b)のように、Qn1 および
Qn2 と同等なトランジスタQn1'、Qn2'を直列接続して形
成したダミー回路によって得たソース電圧からバックゲ
ート電圧VB2 を得ても良く、複数のNAND回路に共通にVB
2 を与えてもよい。
【００４６】本実施形態の構造によれば、以下のような
効果が得られる。 （１）図１に示したように、本実施形態ではゲートアレ
イ構造からなる半導体装置に、各トランジスタのチャネ
ル領域と対向する支持基板内にバックゲート電極を設け
ており、ドレインと対向する位置には支持基板に空乏層
が形成されるようにしている。そのため、ソースドレイ
ン領域と支持基板との間の寄生容量が低減されることか
ら、例えば動作消費電力を小さくなり、またＳファクタ
を小さくなる。そして、信号の伝搬遅延時間を小さくす
ることができる。このように低消費、高速化に大きく寄
与する。
効果が得られる。 （１）図１に示したように、本実施形態ではゲートアレ
イ構造からなる半導体装置に、各トランジスタのチャネ
ル領域と対向する支持基板内にバックゲート電極を設け
ており、ドレインと対向する位置には支持基板に空乏層
が形成されるようにしている。そのため、ソースドレイ
ン領域と支持基板との間の寄生容量が低減されることか
ら、例えば動作消費電力を小さくなり、またＳファクタ
を小さくなる。そして、信号の伝搬遅延時間を小さくす
ることができる。このように低消費、高速化に大きく寄
与する。
【００４７】（２）各トランジスタに設けられたバック
ゲート電極が、隣接するトランジスタのバックゲート電
極と電気的に分離して形成されていることから、個別に
バックゲート電圧を印加してトランジスタ制御すること
が可能である。
ゲート電極が、隣接するトランジスタのバックゲート電
極と電気的に分離して形成されていることから、個別に
バックゲート電圧を印加してトランジスタ制御すること
が可能である。
【００４８】また、本実施形態の制御例によれば、以下
のような効果が得られる。 （３）図８に示したように、Qn2 のバックゲート電圧を
制御することによって、Qn2 のソース電圧増加によるし
きい値増加を抑え、Qn1 のしきい値と等しくすることが
可能である。よって、例えば３極管動作における遅延時
間を短くすることができ、３極管動作時における論理回
路の動作時間のマージンを低減し、高速動作を実現す
る。また、図５の回路構成に示すように、Qn2 のソース
電圧変化をフィードバックしバックゲート電圧を制御す
ることによってしきい値変動の小さい半導体装置を実現
することができる。
のような効果が得られる。 （３）図８に示したように、Qn2 のバックゲート電圧を
制御することによって、Qn2 のソース電圧増加によるし
きい値増加を抑え、Qn1 のしきい値と等しくすることが
可能である。よって、例えば３極管動作における遅延時
間を短くすることができ、３極管動作時における論理回
路の動作時間のマージンを低減し、高速動作を実現す
る。また、図５の回路構成に示すように、Qn2 のソース
電圧変化をフィードバックしバックゲート電圧を制御す
ることによってしきい値変動の小さい半導体装置を実現
することができる。
【００４９】（４）図９に示したように、Qn2 のバック
ゲート電圧を制御することにより、Qn2 のソース電圧低
下による電流駆動能力低下を抑えることが可能である。
よって、論理回路において信号の伝搬遅延時間を抑え、
高速動作を実現する。また、スイッチング時間の最大値
と最小値との差を抑え、より回路の動作速度を揃えるこ
とができる。
ゲート電圧を制御することにより、Qn2 のソース電圧低
下による電流駆動能力低下を抑えることが可能である。
よって、論理回路において信号の伝搬遅延時間を抑え、
高速動作を実現する。また、スイッチング時間の最大値
と最小値との差を抑え、より回路の動作速度を揃えるこ
とができる。
【００５０】図１０に本発明の第２の実施形態の構造平
面図を示す。図１０は配線層およびコンタクト層を省略
した上面図、図１１、図１２および図１３は、それぞれ
図１０の矢視A-A'、B-B'、C-C'の断面図である。第1 の
実施形態と同一部分には、同一符号を付けて詳しい説明
は省略する。本実施形態は、第1 の実施形態と比較して
直列接続されたトランジスタのしきい値の制御法および
バックゲート構造が異なっており、いわゆるゲートアレ
イの構成法を開示している。本実施形態において、支持
基板5 はp 型半導体で形成され、支持基板5 の中にn型
領域2 およびn 型領域2'が形成されている。これらは、
支持基板5 と電気的に接続された図１０のp 型領域５に
よって、互いに電気的に分離されている。
面図を示す。図１０は配線層およびコンタクト層を省略
した上面図、図１１、図１２および図１３は、それぞれ
図１０の矢視A-A'、B-B'、C-C'の断面図である。第1 の
実施形態と同一部分には、同一符号を付けて詳しい説明
は省略する。本実施形態は、第1 の実施形態と比較して
直列接続されたトランジスタのしきい値の制御法および
バックゲート構造が異なっており、いわゆるゲートアレ
イの構成法を開示している。本実施形態において、支持
基板5 はp 型半導体で形成され、支持基板5 の中にn型
領域2 およびn 型領域2'が形成されている。これらは、
支持基板5 と電気的に接続された図１０のp 型領域５に
よって、互いに電気的に分離されている。
【００５１】図１１に示すように、n 型領域2 に囲まれ
るようにp 型領域1 が形成されている。このp 型領域1
は支持基板5 とはn 型領域2 によって電気的に分離され
ている。これらp 型領域1 およびn 型領域2 が、p 型MI
SFET のバックゲート電極として作用している。
るようにp 型領域1 が形成されている。このp 型領域1
は支持基板5 とはn 型領域2 によって電気的に分離され
ている。これらp 型領域1 およびn 型領域2 が、p 型MI
SFET のバックゲート電極として作用している。
【００５２】バックゲート電極として作用しているｐ型
領域1 およびｎ型領域2 に絶縁膜6を介して対向する半
導体島状領域１つに対して、p 型MISFETは複数形成され
ている。本実施形態では、１つの半導体島状領域に対し
て２つ形成した例を示しているが、さらに多く形成して
も構わない。ここで、１つの半導体島状領域に形成され
た隣接するｐ型MISFETは、直列接続したトランジスタで
共有されたp 型半導体からなるソースドレイン領域１５
を備えている。さらに、ゲート電極10を挟んでp 型領域
１５と対向して、p 型半導体からなる領域11が形成され
ている。これら、領域１５および領域11は、p 型MISFET
のソース領域およびドレイン領域、またはドレイン領域
およびソース領域を形成している。さらに、n 型また
は、1016cm-3以下のp 型不純物添加からなる領域4 が、
ゲート電極10とゲート絶縁膜9 を挟んで形成され、p 型
MISFETのチャネル領域となっている。
領域1 およびｎ型領域2 に絶縁膜6を介して対向する半
導体島状領域１つに対して、p 型MISFETは複数形成され
ている。本実施形態では、１つの半導体島状領域に対し
て２つ形成した例を示しているが、さらに多く形成して
も構わない。ここで、１つの半導体島状領域に形成され
た隣接するｐ型MISFETは、直列接続したトランジスタで
共有されたp 型半導体からなるソースドレイン領域１５
を備えている。さらに、ゲート電極10を挟んでp 型領域
１５と対向して、p 型半導体からなる領域11が形成され
ている。これら、領域１５および領域11は、p 型MISFET
のソース領域およびドレイン領域、またはドレイン領域
およびソース領域を形成している。さらに、n 型また
は、1016cm-3以下のp 型不純物添加からなる領域4 が、
ゲート電極10とゲート絶縁膜9 を挟んで形成され、p 型
MISFETのチャネル領域となっている。
【００５３】図１２に示すように、n 型領域2'に囲まれ
るようにp 型領域1'が形成されている。このp 型領域1'
は支持基板5 とはn 型領域2'によって電気的に分離され
ている。これらp 型領域1'およびn 型領域2'が、n 型MI
SFETのバックゲート電極として作用している。
るようにp 型領域1'が形成されている。このp 型領域1'
は支持基板5 とはn 型領域2'によって電気的に分離され
ている。これらp 型領域1'およびn 型領域2'が、n 型MI
SFETのバックゲート電極として作用している。
【００５４】バックゲート電極として作用しているｐ型
領域1'およびｎ型領域2'に絶縁膜6を介して対向する半
導体島状領域１つに対して、n 型MISFETは複数形成され
ている。本実施形態では、１つの半導体島状領域に対し
て２つ形成した例を示しているが、さらに多く形成して
も構わない。ここで、１つの島状半導体領域に形成され
た隣接するｎ型MISFETは、直列接続したトランジスタで
共有されたn 型半導体からなるソースドレイン領域１
５' を備えている。さらに、ゲート電極10' を挟んでn
型領域１５' と対向して、n 型半導体からなる領域11'
が形成されている。これら、領域１５および領域11'
は、n 型MISFETのソース領域およびドレイン領域、また
はドレイン領域およびソース領域を形成している。さら
に、p 型または、1016cm-3以下のn 型不純物添加からな
る領域4'が、ゲート電極10' とゲート絶縁膜9 を挟んで
形成され、n 型MISFETのチャネル領域となっている。
領域1'およびｎ型領域2'に絶縁膜6を介して対向する半
導体島状領域１つに対して、n 型MISFETは複数形成され
ている。本実施形態では、１つの半導体島状領域に対し
て２つ形成した例を示しているが、さらに多く形成して
も構わない。ここで、１つの島状半導体領域に形成され
た隣接するｎ型MISFETは、直列接続したトランジスタで
共有されたn 型半導体からなるソースドレイン領域１
５' を備えている。さらに、ゲート電極10' を挟んでn
型領域１５' と対向して、n 型半導体からなる領域11'
が形成されている。これら、領域１５および領域11'
は、n 型MISFETのソース領域およびドレイン領域、また
はドレイン領域およびソース領域を形成している。さら
に、p 型または、1016cm-3以下のn 型不純物添加からな
る領域4'が、ゲート電極10' とゲート絶縁膜9 を挟んで
形成され、n 型MISFETのチャネル領域となっている。
【００５５】ここで、図１０のように、n 型MISFETおよ
びp 型MISFETはアレイ状に形成されることが、金属配線
の結線によって多段の論理回路を形成するには望まし
い。この場合、図１０の構造を紙面左右にアレイ状に形
成することにより、バックゲートとなる半導体領域1,1'
2,2'はそれぞれ連続して接続され、個々のアレイのバッ
クゲートに電圧印加端子を形成しなくても、例えば、ア
レイ端で電圧印加端子を形成することによって、連続し
て形成したすべてのアレイのバックゲートに電圧を与え
ることができる。
びp 型MISFETはアレイ状に形成されることが、金属配線
の結線によって多段の論理回路を形成するには望まし
い。この場合、図１０の構造を紙面左右にアレイ状に形
成することにより、バックゲートとなる半導体領域1,1'
2,2'はそれぞれ連続して接続され、個々のアレイのバッ
クゲートに電圧印加端子を形成しなくても、例えば、ア
レイ端で電圧印加端子を形成することによって、連続し
て形成したすべてのアレイのバックゲートに電圧を与え
ることができる。
【００５６】ここで、ゲート電極10および10' は、しき
い値を制御するために、異なる導電型を有する半導体で
あってもよい。具体的には、ゲート電極10としては、10
19cm-3以上B を添加したポリシリコン電極であり、ゲー
ト電極10' としては、1019cm-3以上P またはAsを添加し
たポリシリコン電極であればよい。
い値を制御するために、異なる導電型を有する半導体で
あってもよい。具体的には、ゲート電極10としては、10
19cm-3以上B を添加したポリシリコン電極であり、ゲー
ト電極10' としては、1019cm-3以上P またはAsを添加し
たポリシリコン電極であればよい。
【００５７】また、ゲート電極10および10' の側面に
は、例えば、シリコン酸化膜やシリコン窒化膜から絶縁
膜３が形成されている。これは、ゲート電極10とソース
ドレイン領域１５またはソース・ドレイン領域11との電
気的絶縁を良好に保つためのものである。さらに、半導
体島状領域間には、例えば、シリコン酸化膜からなる素
子分離絶縁膜１３が形成されている。さらに、MISFET上
部には、例えば、シリコン酸化膜からなる層間絶縁膜１
２が形成されている。
は、例えば、シリコン酸化膜やシリコン窒化膜から絶縁
膜３が形成されている。これは、ゲート電極10とソース
ドレイン領域１５またはソース・ドレイン領域11との電
気的絶縁を良好に保つためのものである。さらに、半導
体島状領域間には、例えば、シリコン酸化膜からなる素
子分離絶縁膜１３が形成されている。さらに、MISFET上
部には、例えば、シリコン酸化膜からなる層間絶縁膜１
２が形成されている。
【００５８】本実施形態に特徴的なことは、図１１のよ
うにｐ型MISFETにおいて、チャネル領域4 と絶縁膜6 を
介して対向した支持基板５に、ソース・ドレイン領域11
と反対の導電性を有するn 型領域2 が形成され、隣接す
るトランジスタが共有するソースドレイン領域１５と絶
縁膜6 を介して対向した支持基板５に、ソース・ドレイ
ン領域11と同じ導電性を有するp 型領域1 が形成されて
いることである。
うにｐ型MISFETにおいて、チャネル領域4 と絶縁膜6 を
介して対向した支持基板５に、ソース・ドレイン領域11
と反対の導電性を有するn 型領域2 が形成され、隣接す
るトランジスタが共有するソースドレイン領域１５と絶
縁膜6 を介して対向した支持基板５に、ソース・ドレイ
ン領域11と同じ導電性を有するp 型領域1 が形成されて
いることである。
【００５９】また、相補的に、図１２のようにｎ型MISF
ETにおいて、チャネル領域4'と絶縁膜6 を介して対向し
た支持基板５に、ソース・ドレイン領域11' と反対の導
電性を有するp 型領域2'が形成され、隣接するトランジ
スタが共有するソースドレイン領域１５' と絶縁膜6 を
介して対向した支持基板５に、ソース・ドレイン領域1
1' と同じ導電性を有するn 型領域1'が形成されている
ことである。
ETにおいて、チャネル領域4'と絶縁膜6 を介して対向し
た支持基板５に、ソース・ドレイン領域11' と反対の導
電性を有するp 型領域2'が形成され、隣接するトランジ
スタが共有するソースドレイン領域１５' と絶縁膜6 を
介して対向した支持基板５に、ソース・ドレイン領域1
1' と同じ導電性を有するn 型領域1'が形成されている
ことである。
【００６０】このような構造をとることにより、ソース
ドレインに流れる電流の方向によって、しきい値が変化
するトランジスタを２つ直列に形成することができる。
まず、図１４を用いて、本バックゲート構造によって、
しきい値が変化することを示す。図１４(a) は、本実施
形態の１つのn 型MISFETを抜き出したことに相当する断
面図であり、ソース・ドレイン領域11'aおよび11'bには
それぞれ、電極１７ａおよび１７ｂ が接続されてい
る。さらに、11'aの下およびチャネル領域の下には、絶
縁膜6 を介してp 型領域1'が形成されている。ここで、
p 型領域1'は高濃度ｐ型領域1"を通じて、電極１８と電
気的に接続されている。図では示していないが、電極１
８は電圧源と接続され、p 型領域1'は一定電圧になるよ
うに制御されている。さらに、11'bの下には、絶縁膜6
を介してn 型領域2'が形成されている。ここで、n 型領
域2'は高濃度n 型領域2"を通じて、電極１８' と電気的
に接続されている。図では、示していないが、電極１
８' は電圧源と接続され、n 型領域2'は一定の電圧とな
るように制御されている。ここで、電圧源の消費電力を
抑えるためにp 型領域1'とn 型領域2'に大きなリーク電
流が流れないようにするためには、n 型領域2'をp 型領
域1'に比べ正にバイアスするか、順方向電圧以下にバイ
アスすることが必要となる。そこで、このような条件で
は、バックゲート表面のポテンシャルD-D'は図１４(b)
のようになり、伝導帯Ecおよび価電子帯Evは領域1'およ
び領域2'の境界を含む空乏層によって、n 型領域2'の方
が下に曲がる構造となる。よって、D 側、つまり、11'a
に近いチャネル4'と絶縁膜6 との界面は、p 型層の蓄積
(accumulation ）状態となり、D'側、つまり、11'bに近
いチャネル4'と絶縁膜6 との界面は、p 型層の反転(inv
ersion）状態となる。よって、図１４(c) のように、電
極１７b をドレイン電極として、電極１７a をソース電
極とした場合の5 極管しきい値は、しきい値を定めるチ
ャネル部のポテンシャルの極大点が、チャネル4'内で１
７b 側よりも１７a 側に形成されるので、反転層が形成
されにくくなり、高いしきい値となる。一方、図１４
(d) のように、電極１７a をドレイン電極として、電極
１７b をソース電極とした場合の5 極管しきい値は、し
きい値を定めるチャネル部のポテンシャルの極大点が、
チャネル4'内で１７a 側よりも１７b 側に形成されるの
で、反転層が形成されやすくなり、低いしきい値とな
る。以上から、ソースドレイン電極の方向によって、バ
ックゲートに与える電圧が同一の条件でもしきい値に差
が形成される。特に、トランジスタが完全空乏化トラン
ジスタの場合、バックゲート部から伸びた空乏層がチャ
ネル部分にも達するので、バックゲートポテンシャルに
よってしきい値が大きく変化し本実施形態としては望ま
しい形態となる。
ドレインに流れる電流の方向によって、しきい値が変化
するトランジスタを２つ直列に形成することができる。
まず、図１４を用いて、本バックゲート構造によって、
しきい値が変化することを示す。図１４(a) は、本実施
形態の１つのn 型MISFETを抜き出したことに相当する断
面図であり、ソース・ドレイン領域11'aおよび11'bには
それぞれ、電極１７ａおよび１７ｂ が接続されてい
る。さらに、11'aの下およびチャネル領域の下には、絶
縁膜6 を介してp 型領域1'が形成されている。ここで、
p 型領域1'は高濃度ｐ型領域1"を通じて、電極１８と電
気的に接続されている。図では示していないが、電極１
８は電圧源と接続され、p 型領域1'は一定電圧になるよ
うに制御されている。さらに、11'bの下には、絶縁膜6
を介してn 型領域2'が形成されている。ここで、n 型領
域2'は高濃度n 型領域2"を通じて、電極１８' と電気的
に接続されている。図では、示していないが、電極１
８' は電圧源と接続され、n 型領域2'は一定の電圧とな
るように制御されている。ここで、電圧源の消費電力を
抑えるためにp 型領域1'とn 型領域2'に大きなリーク電
流が流れないようにするためには、n 型領域2'をp 型領
域1'に比べ正にバイアスするか、順方向電圧以下にバイ
アスすることが必要となる。そこで、このような条件で
は、バックゲート表面のポテンシャルD-D'は図１４(b)
のようになり、伝導帯Ecおよび価電子帯Evは領域1'およ
び領域2'の境界を含む空乏層によって、n 型領域2'の方
が下に曲がる構造となる。よって、D 側、つまり、11'a
に近いチャネル4'と絶縁膜6 との界面は、p 型層の蓄積
(accumulation ）状態となり、D'側、つまり、11'bに近
いチャネル4'と絶縁膜6 との界面は、p 型層の反転(inv
ersion）状態となる。よって、図１４(c) のように、電
極１７b をドレイン電極として、電極１７a をソース電
極とした場合の5 極管しきい値は、しきい値を定めるチ
ャネル部のポテンシャルの極大点が、チャネル4'内で１
７b 側よりも１７a 側に形成されるので、反転層が形成
されにくくなり、高いしきい値となる。一方、図１４
(d) のように、電極１７a をドレイン電極として、電極
１７b をソース電極とした場合の5 極管しきい値は、し
きい値を定めるチャネル部のポテンシャルの極大点が、
チャネル4'内で１７a 側よりも１７b 側に形成されるの
で、反転層が形成されやすくなり、低いしきい値とな
る。以上から、ソースドレイン電極の方向によって、バ
ックゲートに与える電圧が同一の条件でもしきい値に差
が形成される。特に、トランジスタが完全空乏化トラン
ジスタの場合、バックゲート部から伸びた空乏層がチャ
ネル部分にも達するので、バックゲートポテンシャルに
よってしきい値が大きく変化し本実施形態としては望ま
しい形態となる。
【００６１】以後では、ソース電極として用いた場合に
しきい値が高くなる条件で、ソース電極の側に黒丸をつ
けて方向を表わすことにする。なお、以上の説明で明ら
かなように、しきい値に差を形成するためには、チャネ
ル4'と対向するバックゲート電極のポテンシャルがソー
スドレインに対して非対称になっていればよい。よっ
て、p 型領域1'とn 型領域2'の境界はソース領域に対向
した位置ではなく、チャネル4'に対向した位置に形成さ
れていてもよい。p 型MISFETについても同様に、p 型領
域1 とn 型領域2 との境界は、ソース領域に対向した位
置ではなく、チャネル4 に対向した位置に形成されてい
てもよい。
しきい値が高くなる条件で、ソース電極の側に黒丸をつ
けて方向を表わすことにする。なお、以上の説明で明ら
かなように、しきい値に差を形成するためには、チャネ
ル4'と対向するバックゲート電極のポテンシャルがソー
スドレインに対して非対称になっていればよい。よっ
て、p 型領域1'とn 型領域2'の境界はソース領域に対向
した位置ではなく、チャネル4'に対向した位置に形成さ
れていてもよい。p 型MISFETについても同様に、p 型領
域1 とn 型領域2 との境界は、ソース領域に対向した位
置ではなく、チャネル4 に対向した位置に形成されてい
てもよい。
【００６２】次に、本実施形態のトランジスタを用いた
論理回路例を図１５に示す。図１５(a) はスタティック
2 入力NANDに対する回路図であり、図１５(b) はスタテ
ィック2 入力NOR に対する回路図である。さらに、図１
６(a) は、図１５(a) に対応するスタティック2 入力NA
NDに対する配線層のレイアウトを示しており、図１０の
トランジスタ配置を用いている。また、図１６(b) は、
図１６(a) に対応するスタティック2 入力NOR に対する
配線層のレイアウトを示しており、図１０のトランジス
タ配置を用いている。
論理回路例を図１５に示す。図１５(a) はスタティック
2 入力NANDに対する回路図であり、図１５(b) はスタテ
ィック2 入力NOR に対する回路図である。さらに、図１
６(a) は、図１５(a) に対応するスタティック2 入力NA
NDに対する配線層のレイアウトを示しており、図１０の
トランジスタ配置を用いている。また、図１６(b) は、
図１６(a) に対応するスタティック2 入力NOR に対する
配線層のレイアウトを示しており、図１０のトランジス
タ配置を用いている。
【００６３】まず、図１５(a) および図１６(a) におい
て、Qn1 、Qn2が上述した電流方向によってしきい値が異
なるn 型MISFETであり、Qp1 、Qp2が上述した電流方向に
よってしきい値が異なるp 型MISFETである。これらは、
図１６(a) のように対向して形成されることが、配線遅
延を抑えるために望ましい。図１６(a) において、１
７, １７' および１７" は、W,CuまたはAlからなる金属
配線を示し、１７' はVDD に接続されており、１７" は
0Vに接続されている。また、２６はp 型ソース・ドレイ
ン電極11または１５に対するコンタクト電極を示してお
り、２６' はn 型ソース・ドレイン電極11' またはソー
スドレイン電極１５' に対するコンタクト電極を示して
おり、２６''はゲート電極10または10' 、10''に対する
コンタクト電極を示している。
て、Qn1 、Qn2が上述した電流方向によってしきい値が異
なるn 型MISFETであり、Qp1 、Qp2が上述した電流方向に
よってしきい値が異なるp 型MISFETである。これらは、
図１６(a) のように対向して形成されることが、配線遅
延を抑えるために望ましい。図１６(a) において、１
７, １７' および１７" は、W,CuまたはAlからなる金属
配線を示し、１７' はVDD に接続されており、１７" は
0Vに接続されている。また、２６はp 型ソース・ドレイ
ン電極11または１５に対するコンタクト電極を示してお
り、２６' はn 型ソース・ドレイン電極11' またはソー
スドレイン電極１５' に対するコンタクト電極を示して
おり、２６''はゲート電極10または10' 、10''に対する
コンタクト電極を示している。
【００６４】ここで、Qn2 の共通電極でない側のドレイ
ン電極が出力ノードと接続されている。また、Qn2 の共
通電極となるソース電極が、Qn1 のドレイン電極と接続
されている。さらに、Qn1 のソース電極は、GND と図１
５では表記されている0Vを有する電圧ノード１７''と接
続されている。また、Qn1 のゲート電極は、Qp1 のゲー
ト電極と接続され、第一の電圧入力端子（IN1 ）となっ
ている。さらに、Qn2のゲート電極は、Qn1 のゲート電
極と接続され、第二の電圧入力端子（IN2 ）となってい
る。さらに、Qp1 およびQn1 のソース電極は、共に、例
えば、VDD の電圧を有する電圧ノードと接続され、ドレ
イン電極は出力ノードに接続されている。つまり、本構
成は、2 入力NANDの論理回路を示しており、IN1,IN2 、
OUT は、ほぼ0VおよびほぼVDD の２つの論理値に対応し
た電圧を有するように動作する。また、図１５におい
て、バックゲートとして、領域2',1',2,1 にはそれぞ
れ、V1,V2,V3,V4 の電圧が印加されている。ここでバッ
クゲート間で順方向バイアスになり電流が流れないよう
にするには、バックゲート間のbuilt-in電圧をViとし
て、V3>V4-Vi、およびV1>V2-Viの条件を満たすことが必
要となる。
ン電極が出力ノードと接続されている。また、Qn2 の共
通電極となるソース電極が、Qn1 のドレイン電極と接続
されている。さらに、Qn1 のソース電極は、GND と図１
５では表記されている0Vを有する電圧ノード１７''と接
続されている。また、Qn1 のゲート電極は、Qp1 のゲー
ト電極と接続され、第一の電圧入力端子（IN1 ）となっ
ている。さらに、Qn2のゲート電極は、Qn1 のゲート電
極と接続され、第二の電圧入力端子（IN2 ）となってい
る。さらに、Qp1 およびQn1 のソース電極は、共に、例
えば、VDD の電圧を有する電圧ノードと接続され、ドレ
イン電極は出力ノードに接続されている。つまり、本構
成は、2 入力NANDの論理回路を示しており、IN1,IN2 、
OUT は、ほぼ0VおよびほぼVDD の２つの論理値に対応し
た電圧を有するように動作する。また、図１５におい
て、バックゲートとして、領域2',1',2,1 にはそれぞ
れ、V1,V2,V3,V4 の電圧が印加されている。ここでバッ
クゲート間で順方向バイアスになり電流が流れないよう
にするには、バックゲート間のbuilt-in電圧をViとし
て、V3>V4-Vi、およびV1>V2-Viの条件を満たすことが必
要となる。
【００６５】本回路構成において、Qn2 のソース電極
は、Qn1 の直列抵抗のために、Qn1 とQn2 の入力電圧が
VDD で導通した状態において、0VよりもVsだけ上昇す
る。一方、Qn1 のソース電極は0Vに接続されており、Qn
1 よりもQn2 の方がソース電圧が上昇する。このため、
Qn1 とQn2 に等しいしきい値のトランジスタを用いた場
合、Qn2 の電流駆動能力は、Qn1 の電流駆動能力に比
べ、ゲート電圧を(VDD-Vs)だけ減じたことに相当し低下
する。よって、Qn2 をオンする場合の遷移時間の方が、
Qn1 をオンする場合の遷移時間よりも長くなり、入力端
子の差によって遷移時間に差が生じ、回路のタイミング
設計上問題となる。
は、Qn1 の直列抵抗のために、Qn1 とQn2 の入力電圧が
VDD で導通した状態において、0VよりもVsだけ上昇す
る。一方、Qn1 のソース電極は0Vに接続されており、Qn
1 よりもQn2 の方がソース電圧が上昇する。このため、
Qn1 とQn2 に等しいしきい値のトランジスタを用いた場
合、Qn2 の電流駆動能力は、Qn1 の電流駆動能力に比
べ、ゲート電圧を(VDD-Vs)だけ減じたことに相当し低下
する。よって、Qn2 をオンする場合の遷移時間の方が、
Qn1 をオンする場合の遷移時間よりも長くなり、入力端
子の差によって遷移時間に差が生じ、回路のタイミング
設計上問題となる。
【００６６】ここで、第1 の実施形態で説明したよう
に、このソース電圧上昇によるQn2 のQn1 に対する電流
駆動能力低下を抑えるためには、Qn2 のしきい値Vth2を
Qn1 のしきい値Vth1より低くする条件が必要である。特
に、ほぼVth2=Vth1-Vsとすれば、Qn2 とQn1 の電流駆動
能力をほぼ等しくなり、入力端子に依らず遅延時間をほ
ぼ等しくできる。
に、このソース電圧上昇によるQn2 のQn1 に対する電流
駆動能力低下を抑えるためには、Qn2 のしきい値Vth2を
Qn1 のしきい値Vth1より低くする条件が必要である。特
に、ほぼVth2=Vth1-Vsとすれば、Qn2 とQn1 の電流駆動
能力をほぼ等しくなり、入力端子に依らず遅延時間をほ
ぼ等しくできる。
【００６７】ここで、本実施形態では、Qn2 の電流方向
が、しきい値が低くなる方向であり、Qn1 の電流方向
が、しきい値が高くなる方向であるので、n 型MISFETの
バックゲート電圧V1およびV2を調整することによりこの
条件を満たすことができる。この時、p 型MISFET Qp1
およびQp2 はしきい値が高くなる方向に共に電流が流れ
る。よって、２つのp 型MISFETをオンする場合の遷移時
間はほぼ等しく、入力端子の差によって生じる遷移時間
の差はバックゲート電圧V1およびV2を変化させても変わ
らない。すなわち、本二入力NAND回路の遅延時間の入力
端子による差を減少するには、Qn1 オン時の遷移時間を
Qn2 オン時の遷移時間とほぼ等しくなるようにV1および
V2を制御すればよい。
が、しきい値が低くなる方向であり、Qn1 の電流方向
が、しきい値が高くなる方向であるので、n 型MISFETの
バックゲート電圧V1およびV2を調整することによりこの
条件を満たすことができる。この時、p 型MISFET Qp1
およびQp2 はしきい値が高くなる方向に共に電流が流れ
る。よって、２つのp 型MISFETをオンする場合の遷移時
間はほぼ等しく、入力端子の差によって生じる遷移時間
の差はバックゲート電圧V1およびV2を変化させても変わ
らない。すなわち、本二入力NAND回路の遅延時間の入力
端子による差を減少するには、Qn1 オン時の遷移時間を
Qn2 オン時の遷移時間とほぼ等しくなるようにV1および
V2を制御すればよい。
【００６８】一方、図１５(b) および図１６(b) におい
て、Qn1 、Qn2が上述した電流方向によってしきい値が異
なるn 型MISFETであり、Qp1 、Qp2が上述した電流方向に
よってしきい値が異なるp 型MISFETである。これらは、
図１６(b) のように対向して形成されることが、配線遅
延を抑えるために望ましい。図１６(b) において、１
７, １７' および１７" は、W,CuまたはAlからなる金属
配線を示し、１７' はVDD に接続されており、１７" は
0Vに接続されている。Qp2 のドレイン電極が出力ノード
と接続されている。また、Qp2 のソース電極が、Qp1 の
ドレイン電極と接続されている。さらに、Qp1 のソース
電極は、例えばVDD を有する電圧ノードと接続されてい
る。また、Qp1 のゲート電極は、Qn1 のゲート電極と接
続され、第一の電圧入力端子（IN1 ）となっている。さ
らに、Qp2 のゲート電極は、Qn2 のゲート電極と接続さ
れ、第二の電圧入力端子（IN2 ）となっている。さら
に、Qn1 およびQn2 のソース電極は、共に、例えば、0V
の電圧を有する電圧ノード１７" と接続され、ドレイン
電極は出力ノードに接続されている。つまり、本構成
は、2 入力NOR の論理回路を示しており、IN1,IN2 、OU
T は、ほぼ0VおよびほぼVDD の２つの論理値に対応した
電圧を有するように動作する。
て、Qn1 、Qn2が上述した電流方向によってしきい値が異
なるn 型MISFETであり、Qp1 、Qp2が上述した電流方向に
よってしきい値が異なるp 型MISFETである。これらは、
図１６(b) のように対向して形成されることが、配線遅
延を抑えるために望ましい。図１６(b) において、１
７, １７' および１７" は、W,CuまたはAlからなる金属
配線を示し、１７' はVDD に接続されており、１７" は
0Vに接続されている。Qp2 のドレイン電極が出力ノード
と接続されている。また、Qp2 のソース電極が、Qp1 の
ドレイン電極と接続されている。さらに、Qp1 のソース
電極は、例えばVDD を有する電圧ノードと接続されてい
る。また、Qp1 のゲート電極は、Qn1 のゲート電極と接
続され、第一の電圧入力端子（IN1 ）となっている。さ
らに、Qp2 のゲート電極は、Qn2 のゲート電極と接続さ
れ、第二の電圧入力端子（IN2 ）となっている。さら
に、Qn1 およびQn2 のソース電極は、共に、例えば、0V
の電圧を有する電圧ノード１７" と接続され、ドレイン
電極は出力ノードに接続されている。つまり、本構成
は、2 入力NOR の論理回路を示しており、IN1,IN2 、OU
T は、ほぼ0VおよびほぼVDD の２つの論理値に対応した
電圧を有するように動作する。
【００６９】図１５において、バックゲートとして、領
域2',1',2,1 にはそれぞれ、V1,V2,V3,V4 の電圧が印加
されている。ここでバックゲート間で順方向バイアスに
なり電流が流れないようにするには、バックゲート間の
built-in電圧をViとして、V3>V4-Vi、およびV1>V2-Viの
条件を満たすことが必要となる。
域2',1',2,1 にはそれぞれ、V1,V2,V3,V4 の電圧が印加
されている。ここでバックゲート間で順方向バイアスに
なり電流が流れないようにするには、バックゲート間の
built-in電圧をViとして、V3>V4-Vi、およびV1>V2-Viの
条件を満たすことが必要となる。
【００７０】本回路構成において、Qp2 のソース電極
は、Qp1 の直列抵抗のために、Qp1 とQp2 の入力電圧が
0Vで導通した状態において、VDD よりもVsだけ低下す
る。一方、Qp1 のソース電極は0Vに接続されており、Qp
1 よりもQp2 の方がソース電圧が低下する。このため、
Qp1 とQp2 に等しいしきい値のトランジスタを用いた場
合、Qp2 の電流駆動能力は、Qp1 の電流駆動能力に比
べ、ゲート電圧をVsだけ上昇させたことに相当し、低下
する。よって、Qp2 をオンする場合の遷移時間の方が、
Qp1 をオンする場合の遷移時間よりも長くなり、入力端
子の差によって遷移時間に差が生じ、回路のタイミング
設計上問題となる。
は、Qp1 の直列抵抗のために、Qp1 とQp2 の入力電圧が
0Vで導通した状態において、VDD よりもVsだけ低下す
る。一方、Qp1 のソース電極は0Vに接続されており、Qp
1 よりもQp2 の方がソース電圧が低下する。このため、
Qp1 とQp2 に等しいしきい値のトランジスタを用いた場
合、Qp2 の電流駆動能力は、Qp1 の電流駆動能力に比
べ、ゲート電圧をVsだけ上昇させたことに相当し、低下
する。よって、Qp2 をオンする場合の遷移時間の方が、
Qp1 をオンする場合の遷移時間よりも長くなり、入力端
子の差によって遷移時間に差が生じ、回路のタイミング
設計上問題となる。
【００７１】ここで、第1 の実施形態で説明したよう
に、このソース電圧上昇によるQp2 のQp1 に対する電流
駆動能力低下を抑えるためには、Qp2 のしきい値Vth3を
Qp1 のしきい値Vth4より低くする条件が必要である。特
に、ほぼVth4=Vth3-Vsとすれば、Qp2 とQp1 の電流駆動
能力をほぼ等しくなり、入力端子に依らず遅延時間をほ
ぼ等しくできる。
に、このソース電圧上昇によるQp2 のQp1 に対する電流
駆動能力低下を抑えるためには、Qp2 のしきい値Vth3を
Qp1 のしきい値Vth4より低くする条件が必要である。特
に、ほぼVth4=Vth3-Vsとすれば、Qp2 とQp1 の電流駆動
能力をほぼ等しくなり、入力端子に依らず遅延時間をほ
ぼ等しくできる。
【００７２】ここで、本実施形態では、Qp2 の電流方向
が、しきい値が低くなる方向であり、Qp1 の電流方向
が、しきい値が高くなる方向であるので、p 型MISFETの
バックゲート電圧V3およびV4を調整することによりこの
条件を満たすことができる。この時、n 型MISFET Qn1
およびQn2 はしきい値が高くなる方向に共に電流が流れ
る。よって、２つのn 型MISFETをオンする遷移時間はほ
ぼ等しく、入力端子の差によって生じる遷移時間の差は
バックゲート電圧V3およびV4を変化させても変わらな
い。すなわち、本二入力NOR 回路の遅延時間の入力端子
による差を減少するには、Qp1 オン時の遷移時間をQp2
オン時の遷移時間とほぼ等しくなるようにV3およびV4を
制御すればよい。
が、しきい値が低くなる方向であり、Qp1 の電流方向
が、しきい値が高くなる方向であるので、p 型MISFETの
バックゲート電圧V3およびV4を調整することによりこの
条件を満たすことができる。この時、n 型MISFET Qn1
およびQn2 はしきい値が高くなる方向に共に電流が流れ
る。よって、２つのn 型MISFETをオンする遷移時間はほ
ぼ等しく、入力端子の差によって生じる遷移時間の差は
バックゲート電圧V3およびV4を変化させても変わらな
い。すなわち、本二入力NOR 回路の遅延時間の入力端子
による差を減少するには、Qp1 オン時の遷移時間をQp2
オン時の遷移時間とほぼ等しくなるようにV3およびV4を
制御すればよい。
【００７３】以上から、本実施形態のNAND回路およびNO
R 回路は、同一基板状に形成し、バックゲート端子を共
有しても、入力端子の差によって生じる遷移時間の差を
それぞれ独立にV1、V2、V3およびV4を制御することによ
って、それぞれ最小にすることができる。よって、これ
らと一入力インバータを組み合わせた論理回路におい
て、入力端子の差に起因する遅延時間のずれを最小にす
ることが可能になる。
R 回路は、同一基板状に形成し、バックゲート端子を共
有しても、入力端子の差によって生じる遷移時間の差を
それぞれ独立にV1、V2、V3およびV4を制御することによ
って、それぞれ最小にすることができる。よって、これ
らと一入力インバータを組み合わせた論理回路におい
て、入力端子の差に起因する遅延時間のずれを最小にす
ることが可能になる。
【００７４】図１７(b) はクロックドインバータに対す
る回路図であり、図１７(a) は、図１７(b) に対応する
クロックドインバータに対する配線層のレイアウトを示
しており、図１０のトランジスタ配置を用いている。図
１７(a) および図１７(b) において、Qn1 、Qn2が上述し
た電流方向によってしきい値が異なるn 型MISFETであ
り、Qp1 、Qp2が上述した電流方向によってしきい値が異
なるp 型MISFETである。これらは、図１７(a) のように
対向して形成されることが、配線遅延を抑えるために望
ましい。図１７(a) において、１７, １７' および１
７" は、W,CuまたはAlからなる金属配線を示し、１７'
はVDD に接続されており、１７" は0Vに接続されてい
る。ここで、Qn2 の共通電極でない側のドレイン電極が
出力ノードと接続されている。また、Qn2 の共通電極と
なるソース電極が、Qn1 のドレイン電極と接続されてい
る。さらに、Qn1 のソース電極は、GND と図１５では表
記されている0Vを有する電圧ノード１７''と接続されて
いる。さらに、Qp2 の共通電極でない側のドレイン電極
が出力ノードと接続されている。また、Qp2 の共通電極
となるソース電極が、Qp1 のドレイン電極と接続されて
いる。さらに、Qp1 のソース電極は、GND と図１５では
表記されている0Vを有する電圧ノード１７''と接続され
ている。
る回路図であり、図１７(a) は、図１７(b) に対応する
クロックドインバータに対する配線層のレイアウトを示
しており、図１０のトランジスタ配置を用いている。図
１７(a) および図１７(b) において、Qn1 、Qn2が上述し
た電流方向によってしきい値が異なるn 型MISFETであ
り、Qp1 、Qp2が上述した電流方向によってしきい値が異
なるp 型MISFETである。これらは、図１７(a) のように
対向して形成されることが、配線遅延を抑えるために望
ましい。図１７(a) において、１７, １７' および１
７" は、W,CuまたはAlからなる金属配線を示し、１７'
はVDD に接続されており、１７" は0Vに接続されてい
る。ここで、Qn2 の共通電極でない側のドレイン電極が
出力ノードと接続されている。また、Qn2 の共通電極と
なるソース電極が、Qn1 のドレイン電極と接続されてい
る。さらに、Qn1 のソース電極は、GND と図１５では表
記されている0Vを有する電圧ノード１７''と接続されて
いる。さらに、Qp2 の共通電極でない側のドレイン電極
が出力ノードと接続されている。また、Qp2 の共通電極
となるソース電極が、Qp1 のドレイン電極と接続されて
いる。さらに、Qp1 のソース電極は、GND と図１５では
表記されている0Vを有する電圧ノード１７''と接続され
ている。
【００７５】また、Qn2 のゲート電極は、Qp2 のゲート
電極と接続され、インバータの電圧入力端子（IN）とな
っている。さらに、Qn1 のゲート電極は、クロック入力
faiと接続され、Qp1 のゲート電極は、クロックの入力
の反転入力/faiと接続されている。つまり、本構成は、
fai がVDD で/faiが0Vの時にINの反転出力が得られ、fa
i が0Vで/faiがVDD の時に出力が高インピーダンス状態
となるクロックドインバータの論理回路を示しており、
IN、fai 、/fai、OUT は、ほぼ0VおよびほぼVDD の２つ
の論理値に対応した電圧を有するように動作する。ま
た、図１５において、バックゲートとして、領域2',1',
2,1 にはそれぞれ、V1,V2,V3,V4 の電圧が印加されてい
る。ここでバックゲート間で順方向バイアスになり電流
が流れないようにするには、バックゲート間のbuilt-in
電圧をViとして、V3>V4-Vi、およびV1>V2-Viの条件を満
たすことが必要となる。
電極と接続され、インバータの電圧入力端子（IN）とな
っている。さらに、Qn1 のゲート電極は、クロック入力
faiと接続され、Qp1 のゲート電極は、クロックの入力
の反転入力/faiと接続されている。つまり、本構成は、
fai がVDD で/faiが0Vの時にINの反転出力が得られ、fa
i が0Vで/faiがVDD の時に出力が高インピーダンス状態
となるクロックドインバータの論理回路を示しており、
IN、fai 、/fai、OUT は、ほぼ0VおよびほぼVDD の２つ
の論理値に対応した電圧を有するように動作する。ま
た、図１５において、バックゲートとして、領域2',1',
2,1 にはそれぞれ、V1,V2,V3,V4 の電圧が印加されてい
る。ここでバックゲート間で順方向バイアスになり電流
が流れないようにするには、バックゲート間のbuilt-in
電圧をViとして、V3>V4-Vi、およびV1>V2-Viの条件を満
たすことが必要となる。
【００７６】本回路構成において、Qn2 のソース電極
は、Qn1 の直列抵抗のために、Qn1 とQn2 の入力電圧が
VDD で導通した状態において、0VよりもVsだけ上昇す
る。このため、Qn2 の電流駆動能力は、Qn2 のソース電
極を0Vに接地した場合に比べ、ゲート電圧を(VDD-Vs)だ
け減じたことに相当し低下する。一方、Qp2 のソース電
極は、Qp1 の直列抵抗のために、Qp1 とQp2 の入力電圧
が0Vで導通した状態において、VDD よりもVsだけ低下す
る。このため、Qp2 の電流駆動能力は、Qp2 のソース電
極をVDD に接続した場合に比べ、ゲート電圧をVsだけ上
昇させたことに相当し、低下する。よって、Qp2 のソー
ス電極をVDD に接続し、Qn2 のソース電極を0Vに接続し
た通常のインバータと比較して、同じトランジスタ寸法
でも本インバータの遅延時間が大きくなる。また、Qp2
およびQn2 の電流駆動能力低下により、クロック信号fa
i およ/faiに入力に比べ、INに加わる信号に対して出力
信号の遅延時間が増大するので、回路のタイミング設計
上問題となる。
は、Qn1 の直列抵抗のために、Qn1 とQn2 の入力電圧が
VDD で導通した状態において、0VよりもVsだけ上昇す
る。このため、Qn2 の電流駆動能力は、Qn2 のソース電
極を0Vに接地した場合に比べ、ゲート電圧を(VDD-Vs)だ
け減じたことに相当し低下する。一方、Qp2 のソース電
極は、Qp1 の直列抵抗のために、Qp1 とQp2 の入力電圧
が0Vで導通した状態において、VDD よりもVsだけ低下す
る。このため、Qp2 の電流駆動能力は、Qp2 のソース電
極をVDD に接続した場合に比べ、ゲート電圧をVsだけ上
昇させたことに相当し、低下する。よって、Qp2 のソー
ス電極をVDD に接続し、Qn2 のソース電極を0Vに接続し
た通常のインバータと比較して、同じトランジスタ寸法
でも本インバータの遅延時間が大きくなる。また、Qp2
およびQn2 の電流駆動能力低下により、クロック信号fa
i およ/faiに入力に比べ、INに加わる信号に対して出力
信号の遅延時間が増大するので、回路のタイミング設計
上問題となる。
【００７７】ここで、第１の実施形態で説明したよう
に、このソース電圧上昇によるQn2 のQn1 に対する電流
駆動能力低下を抑えるためには、Qn2 のしきい値Vth2を
Qn1 のしきい値Vth1より低くする条件が必要である。特
に、ほぼVth2=Vth1-Vsとすれば、Qn2 とQn1 の電流駆動
能力をほぼ等しくなり、入力端子に依らず遅延時間をほ
ぼ等しくできる。さらに、ソース電圧上昇によるQp2 の
Qp1 に対する電流駆動能力低下を抑えるためには、Qp2
のしきい値Vth3をQp1 のしきい値Vth4より低くする条件
が必要である。特に、ほぼVth4=Vth3-Vsとすれば、Qp2
とQp1 の電流駆動能力をほぼ等しくなり、入力端子に依
らず遅延時間をほぼ等しくできる。
に、このソース電圧上昇によるQn2 のQn1 に対する電流
駆動能力低下を抑えるためには、Qn2 のしきい値Vth2を
Qn1 のしきい値Vth1より低くする条件が必要である。特
に、ほぼVth2=Vth1-Vsとすれば、Qn2 とQn1 の電流駆動
能力をほぼ等しくなり、入力端子に依らず遅延時間をほ
ぼ等しくできる。さらに、ソース電圧上昇によるQp2 の
Qp1 に対する電流駆動能力低下を抑えるためには、Qp2
のしきい値Vth3をQp1 のしきい値Vth4より低くする条件
が必要である。特に、ほぼVth4=Vth3-Vsとすれば、Qp2
とQp1 の電流駆動能力をほぼ等しくなり、入力端子に依
らず遅延時間をほぼ等しくできる。
【００７８】ここで、本実施形態では、Qn2 の電流方向
が、しきい値が低くなる方向であり、Qn1 の電流方向
が、しきい値が高くなる方向であるので、n 型MISFETの
バックゲート電圧V1およびV2を調整することによりこの
条件を満たすことができる。さらに、本実施形態では、
Qp2 の電流方向が、しきい値が低くなる方向であり、Qp
1 の電流方向が、しきい値が高くなる方向であるので、
p 型MISFETのバックゲート電圧V3およびV4を調整するこ
とによりこの条件を満たすことができる。
が、しきい値が低くなる方向であり、Qn1 の電流方向
が、しきい値が高くなる方向であるので、n 型MISFETの
バックゲート電圧V1およびV2を調整することによりこの
条件を満たすことができる。さらに、本実施形態では、
Qp2 の電流方向が、しきい値が低くなる方向であり、Qp
1 の電流方向が、しきい値が高くなる方向であるので、
p 型MISFETのバックゲート電圧V3およびV4を調整するこ
とによりこの条件を満たすことができる。
【００７９】以上から、入力INの出力遅延時間を、クロ
ック入力fai および/faiに対する出力遅延時間に比べ、
等しいか短くすることができ、より高速にスイッチング
するインバータを形成することができる。
ック入力fai および/faiに対する出力遅延時間に比べ、
等しいか短くすることができ、より高速にスイッチング
するインバータを形成することができる。
【００８０】なお、電流の流れる方向によってしきい値
に差が生じるトランジスタを縦続接続した場合の電流駆
動能力の劣化を抑える本特徴は、上記に示したスタティ
ック論理回路のみならず、さらに多入力の論理回路やダ
イナミック回路にも用いることができ、その入力端子に
依存した遅延時間の差を短縮することができる。
に差が生じるトランジスタを縦続接続した場合の電流駆
動能力の劣化を抑える本特徴は、上記に示したスタティ
ック論理回路のみならず、さらに多入力の論理回路やダ
イナミック回路にも用いることができ、その入力端子に
依存した遅延時間の差を短縮することができる。
【００８１】本実施形態によれば、以下のような効果が
得られる。 （１）トランジスタのバックゲート電極として作用する
領域1,1',2,2' は支持基板5 に対して電気的に分離され
ている。よって、chip全体よりもバックゲートを印加す
る領域を縮小することができ、領域1,1',2,2' の容量を
小さくすることができる。よって、領域1,1',2,2' に接
続された基板バイアス電源として、より小さな容量の電
源を用いることができ、基板バイアス電源の回路面積お
よび消費電力を小さくすることができる。また、基板を
通じてのノイズの影響を受けることが少なくなり、低ノ
イズの回路を安定に実現することができる。
得られる。 （１）トランジスタのバックゲート電極として作用する
領域1,1',2,2' は支持基板5 に対して電気的に分離され
ている。よって、chip全体よりもバックゲートを印加す
る領域を縮小することができ、領域1,1',2,2' の容量を
小さくすることができる。よって、領域1,1',2,2' に接
続された基板バイアス電源として、より小さな容量の電
源を用いることができ、基板バイアス電源の回路面積お
よび消費電力を小さくすることができる。また、基板を
通じてのノイズの影響を受けることが少なくなり、低ノ
イズの回路を安定に実現することができる。
【００８２】（２）図１１のバックゲート電極として作
用するｎ型領域２の電圧及びｐ型領域１の電圧とを制御
することによって、p 型MISFETのしきい値、および、ソ
ースおよびドレインの電流方向によるしきい値の差を制
御することができる。また、図１２のバックゲート電極
として作用するｎ型領域2'及びｐ型領域1'の電圧を制御
することによって、n 型MISFETのしきい値、および、ソ
ースおよびドレインの電流方向によるしきい値の差を独
立に制御することができる。よって、例えば、半導体素
子を配線層まで形成し実動作状態となった後に、外部電
圧入力によって、しきい値の差を制御し、論理回路の遅
延時間を最適化することができる。
用するｎ型領域２の電圧及びｐ型領域１の電圧とを制御
することによって、p 型MISFETのしきい値、および、ソ
ースおよびドレインの電流方向によるしきい値の差を制
御することができる。また、図１２のバックゲート電極
として作用するｎ型領域2'及びｐ型領域1'の電圧を制御
することによって、n 型MISFETのしきい値、および、ソ
ースおよびドレインの電流方向によるしきい値の差を独
立に制御することができる。よって、例えば、半導体素
子を配線層まで形成し実動作状態となった後に、外部電
圧入力によって、しきい値の差を制御し、論理回路の遅
延時間を最適化することができる。
【００８３】（３）配線のレイアウトパターンの変更な
しに、NOR やNAND回路およびクロックドインバータ論理
回路の最大遅延と最小遅延の差を短縮することができ
る。よって、より論理回路の同期余裕に必要な時間を小
さくすることができ、より高速に論理回路を動作させる
ことができる。
しに、NOR やNAND回路およびクロックドインバータ論理
回路の最大遅延と最小遅延の差を短縮することができ
る。よって、より論理回路の同期余裕に必要な時間を小
さくすることができ、より高速に論理回路を動作させる
ことができる。
【００８４】（４）MISFETのバックゲートとして、ソー
スドレイン領域と同じ導電型のバックゲートをソースド
レイン層およびチャネル層の下全面に形成した場合に比
較して、ソースドレイン領域と逆の導電型のバックゲー
トを形成したソースドレイン層の一方の、バックゲート
に対する容量を低減することができる。特に、ドレイン
領域に逆の導電型のバックゲートを形成した場合には、
ドレイン電圧が高い場合に、バックゲート領域が空乏化
するためにバックゲートに対するドレイン容量が低減
し、ドレインと接続された論理回路出力の負荷容量を低
減し高速動作させることができる。
スドレイン領域と同じ導電型のバックゲートをソースド
レイン層およびチャネル層の下全面に形成した場合に比
較して、ソースドレイン領域と逆の導電型のバックゲー
トを形成したソースドレイン層の一方の、バックゲート
に対する容量を低減することができる。特に、ドレイン
領域に逆の導電型のバックゲートを形成した場合には、
ドレイン電圧が高い場合に、バックゲート領域が空乏化
するためにバックゲートに対するドレイン容量が低減
し、ドレインと接続された論理回路出力の負荷容量を低
減し高速動作させることができる。
【００８５】一方、ソースドレイン領域と逆の導電型の
バックゲートをソースドレイン層およびチャネル層の下
全面に形成した場合に比較して、チャネルに対向したバ
ックゲート領域の空乏化が小さくため、よりチャネル電
位を一定に保つことができ、ゲート長が短くなってもし
きい値が低下しにくくなる。
バックゲートをソースドレイン層およびチャネル層の下
全面に形成した場合に比較して、チャネルに対向したバ
ックゲート領域の空乏化が小さくため、よりチャネル電
位を一定に保つことができ、ゲート長が短くなってもし
きい値が低下しにくくなる。
【００８６】（５）図１０の領域1 および2'で示すよう
に、バックゲートとなる１つの導電型を有する半導体領
域を２つのトランジスタで共有することができる。よっ
て、ゲート長がソースドレイン領域のゲート長に沿った
長さよりも小さくなっても、領域1'および2'のチャネル
方向長さをゲート長よりも広く確保することができる。
このため、バックゲートのデザインルールをゲートに対
するデザインルールより緩和することができ、より分解
能の低い安価なリソグラフィ装置を用いてバックゲート
を形成することができる。また、領域1'および2'の幅を
広く確保することができるので、バックゲート抵抗を小
さく保つことができ、チャネル幅が増大しても安定した
バックゲート電圧を印加することができる。
に、バックゲートとなる１つの導電型を有する半導体領
域を２つのトランジスタで共有することができる。よっ
て、ゲート長がソースドレイン領域のゲート長に沿った
長さよりも小さくなっても、領域1'および2'のチャネル
方向長さをゲート長よりも広く確保することができる。
このため、バックゲートのデザインルールをゲートに対
するデザインルールより緩和することができ、より分解
能の低い安価なリソグラフィ装置を用いてバックゲート
を形成することができる。また、領域1'および2'の幅を
広く確保することができるので、バックゲート抵抗を小
さく保つことができ、チャネル幅が増大しても安定した
バックゲート電圧を印加することができる。
【００８７】図１８に本発明の第3 の実施形態の構造平
面図を示す。図１８は配線層およびコンタクト層を省略
した上面図、図１９(a) および図１９(b) は、それぞれ
図１０の矢視A-A'、B-B'の断面図である。第１及び第２
の実施形態と同一部分には、同一符号を付けて詳しい説
明は省略する。本実施形態は、第２の実施形態と比較し
て直列接続されたトランジスタのしきい値の制御法およ
び素子分離構造が一部異なっている。また、図１９で
は、p 型MISFETが２つ直列されたものが２つ、n型MISFE
Tが２つ直列されたものが２つ形成されている。
面図を示す。図１８は配線層およびコンタクト層を省略
した上面図、図１９(a) および図１９(b) は、それぞれ
図１０の矢視A-A'、B-B'の断面図である。第１及び第２
の実施形態と同一部分には、同一符号を付けて詳しい説
明は省略する。本実施形態は、第２の実施形態と比較し
て直列接続されたトランジスタのしきい値の制御法およ
び素子分離構造が一部異なっている。また、図１９で
は、p 型MISFETが２つ直列されたものが２つ、n型MISFE
Tが２つ直列されたものが２つ形成されている。
【００８８】図１９（ａ）に示す１つの半導体島状領域
に形成された隣接するｐ型MISFETは、直列接続したトラ
ンジスタで共有されたp 型半導体からなるソースドレイ
ン領域１５を備えている。さらに、ゲート電極10を挟ん
でp 型領域１５と対向して、p 型半導体からなる領域11
が形成されている。これら、領域１５および領域11は、
p 型MISFETのソース領域およびドレイン領域、またはド
レイン領域およびソース領域を形成している。さらに、
ゲート電極10とゲート絶縁膜9 下のn 型不純物添加から
なる領域4 が、p 型MISFETのチャネル領域となってい
る。ここで、このチャネル領域の下の空乏化していない
領域（図１９の点線部）をボディ領域２０という。
に形成された隣接するｐ型MISFETは、直列接続したトラ
ンジスタで共有されたp 型半導体からなるソースドレイ
ン領域１５を備えている。さらに、ゲート電極10を挟ん
でp 型領域１５と対向して、p 型半導体からなる領域11
が形成されている。これら、領域１５および領域11は、
p 型MISFETのソース領域およびドレイン領域、またはド
レイン領域およびソース領域を形成している。さらに、
ゲート電極10とゲート絶縁膜9 下のn 型不純物添加から
なる領域4 が、p 型MISFETのチャネル領域となってい
る。ここで、このチャネル領域の下の空乏化していない
領域（図１９の点線部）をボディ領域２０という。
【００８９】さらに、p 型ソース・ドレイン領域11とn
型ボディ領域２０との接合の下または側面には、例えば
1018〜1020cm-3n 型不純物としてP 、As、またはSbを添
加した領域１９が形成されており、pn接合のトンネルリ
ーク電流が増加するように設定してある。ここで、領域
１９はソース・ドレイン領域11に接して選択的に形成さ
れ、共有されるソースドレイン領域１５やダミーソース
ドレイン領域11''' には形成されない。さらに、領域11
のゲート電極10が形成されない側の側面には、フィール
ドシールド分離を行うためのダミーゲート電極10''が形
成されている。このダミーゲートは、例えば酸化膜から
なる素子分離１３に側面を接した部分のダミーの11と同
じ導電型を有するダミーソースドレイン領域11''' を、
ソース・ドレイン領域11から電気的に分離するためのゲ
ートであり、ダミーソースドレイン領域11''' と基板4
との素子分離１３に沿った側面リークの影響を小さくす
るためのものであり、通常VDD に接続され遮断状態とな
っている。また、図の中央のダミーゲート10''は、２つ
のp 型MISFETのソース・ドレイン領域11をフィールドシ
ールド分離するためのものであり、通常VDD に接続され
遮断状態となっている。図１９では、１つの半導体島状
領域に対して、回路素子として用いられる4つのp 型MIS
FET、すなわちQp1 、Qp2 、Qp3 、Qp4 を形成した例を
示しているが、A-A'方向に半導体島状領域を延ばして、
フィールドシールドゲートを形成することにより、さら
に多く形成しても構わない。
型ボディ領域２０との接合の下または側面には、例えば
1018〜1020cm-3n 型不純物としてP 、As、またはSbを添
加した領域１９が形成されており、pn接合のトンネルリ
ーク電流が増加するように設定してある。ここで、領域
１９はソース・ドレイン領域11に接して選択的に形成さ
れ、共有されるソースドレイン領域１５やダミーソース
ドレイン領域11''' には形成されない。さらに、領域11
のゲート電極10が形成されない側の側面には、フィール
ドシールド分離を行うためのダミーゲート電極10''が形
成されている。このダミーゲートは、例えば酸化膜から
なる素子分離１３に側面を接した部分のダミーの11と同
じ導電型を有するダミーソースドレイン領域11''' を、
ソース・ドレイン領域11から電気的に分離するためのゲ
ートであり、ダミーソースドレイン領域11''' と基板4
との素子分離１３に沿った側面リークの影響を小さくす
るためのものであり、通常VDD に接続され遮断状態とな
っている。また、図の中央のダミーゲート10''は、２つ
のp 型MISFETのソース・ドレイン領域11をフィールドシ
ールド分離するためのものであり、通常VDD に接続され
遮断状態となっている。図１９では、１つの半導体島状
領域に対して、回路素子として用いられる4つのp 型MIS
FET、すなわちQp1 、Qp2 、Qp3 、Qp4 を形成した例を
示しているが、A-A'方向に半導体島状領域を延ばして、
フィールドシールドゲートを形成することにより、さら
に多く形成しても構わない。
【００９０】一方、図１９（ｂ）に示す１つの半導体島
状領域に形成された隣接するｎ型MISFETは、直列接続し
たトランジスタで共有されたn 型半導体からなるソース
ドレイン領域１５' を備えている。さらに、ゲート電極
10' を挟んでn 型ソースドレイン領域１５' と対向し
て、n 型半導体からなるソース・ドレイン領域11' が形
成されている。これら、領域１５' および領域11' は、
n 型MISFETのソース領域およびドレイン領域、またはド
レイン領域およびソース領域を形成している。さらに、
ゲート電極10' とゲート絶縁膜9 下のp 型不純物添加か
らなる領域4'が、n 型MISFETのチャネル領域となってい
る。
状領域に形成された隣接するｎ型MISFETは、直列接続し
たトランジスタで共有されたn 型半導体からなるソース
ドレイン領域１５' を備えている。さらに、ゲート電極
10' を挟んでn 型ソースドレイン領域１５' と対向し
て、n 型半導体からなるソース・ドレイン領域11' が形
成されている。これら、領域１５' および領域11' は、
n 型MISFETのソース領域およびドレイン領域、またはド
レイン領域およびソース領域を形成している。さらに、
ゲート電極10' とゲート絶縁膜9 下のp 型不純物添加か
らなる領域4'が、n 型MISFETのチャネル領域となってい
る。
【００９１】さらに、n 型ソース・ドレイン領域11' と
p 型ボディ領域20' との接合の下または側面には、例え
ば1018〜1020cm-3n 型不純物としてB,またはInを添加し
た領域１９' が形成されており、pn接合のトンネルリー
ク電流が増加するように設定してある。ここで、領域１
９' はソース・ドレイン領域11' に接して選択的に形成
され、共有されるソースドレイン領域１５' やダミーソ
ースドレイン領域11''''には形成されない。さらに、1
1' のゲート電極10' が形成されない側の側面には、フ
ィールドシールド分離を行うためのダミーゲート電極1
0''が形成されている。このダミーゲート電極10''は、
例えば酸化膜からなる素子分離１３に側面を接した部分
のダミーの11' と同じ導電型を有するダミーソースドレ
イン領域11''''を、ソース・ドレイン領域11' から電気
的に分離するためのゲートであり、ダミーソースドレイ
ン領域11''''と基板4'との素子分離１３に沿った側面リ
ークの影響を小さくするためのものでであり、通常0Vに
接続され遮断状態となっている。また、図の中央のダミ
ーゲート電極10''は、２つのn 型MISFETのソース・ドレ
イン領域11をフィールドシールド分離するためのための
ものであり、通常0Vに接続され遮断状態となっている。
図１９では、１つの半導体島状領域に対して、回路素子
として用いられる4 つのn 型MISFET、すなわちQn1 、Qn
2 、Qn3 、Qn4 を形成した例を示しているが、B-B'方向
に半導体島状領域を延ばして、フィールドシールドゲー
トを形成することにより、さらに多く形成しても構わな
い。
p 型ボディ領域20' との接合の下または側面には、例え
ば1018〜1020cm-3n 型不純物としてB,またはInを添加し
た領域１９' が形成されており、pn接合のトンネルリー
ク電流が増加するように設定してある。ここで、領域１
９' はソース・ドレイン領域11' に接して選択的に形成
され、共有されるソースドレイン領域１５' やダミーソ
ースドレイン領域11''''には形成されない。さらに、1
1' のゲート電極10' が形成されない側の側面には、フ
ィールドシールド分離を行うためのダミーゲート電極1
0''が形成されている。このダミーゲート電極10''は、
例えば酸化膜からなる素子分離１３に側面を接した部分
のダミーの11' と同じ導電型を有するダミーソースドレ
イン領域11''''を、ソース・ドレイン領域11' から電気
的に分離するためのゲートであり、ダミーソースドレイ
ン領域11''''と基板4'との素子分離１３に沿った側面リ
ークの影響を小さくするためのものでであり、通常0Vに
接続され遮断状態となっている。また、図の中央のダミ
ーゲート電極10''は、２つのn 型MISFETのソース・ドレ
イン領域11をフィールドシールド分離するためのための
ものであり、通常0Vに接続され遮断状態となっている。
図１９では、１つの半導体島状領域に対して、回路素子
として用いられる4 つのn 型MISFET、すなわちQn1 、Qn
2 、Qn3 、Qn4 を形成した例を示しているが、B-B'方向
に半導体島状領域を延ばして、フィールドシールドゲー
トを形成することにより、さらに多く形成しても構わな
い。
【００９２】ここで、図１８のように、n 型MISFETおよ
びp 型MISFETはアレイ状に形成されることが、金属配線
の結線によって多段の論理回路を形成するには望まし
い。ここで、ゲート電極10および10' は、しきい値を制
御するために、異なる導電型を有する半導体であっても
よい。具体的には、ゲート電極10としては、1019cm-3以
上B を添加したポリシリコン電極であり、ゲート電極1
0' としては、1019cm-3以上P またはAsを添加したポリ
シリコン電極であればよい。
びp 型MISFETはアレイ状に形成されることが、金属配線
の結線によって多段の論理回路を形成するには望まし
い。ここで、ゲート電極10および10' は、しきい値を制
御するために、異なる導電型を有する半導体であっても
よい。具体的には、ゲート電極10としては、1019cm-3以
上B を添加したポリシリコン電極であり、ゲート電極1
0' としては、1019cm-3以上P またはAsを添加したポリ
シリコン電極であればよい。
【００９３】また、ゲート電極10および10' の側面に
は、例えば、シリコン酸化膜やシリコン窒化膜から絶縁
膜３が形成されている。これは、ゲート電極10とソース
ドレイン領域１５またはソース・ドレイン領域11との電
気的絶縁を良好に保つためのものである。さらに、半導
体島状領域間には、例えば、シリコン酸化膜からなる素
子分離絶縁膜１３が形成されている。さらに、MISFET上
部には、例えば、シリコン酸化膜からなる層間絶縁膜１
２が形成されている。
は、例えば、シリコン酸化膜やシリコン窒化膜から絶縁
膜３が形成されている。これは、ゲート電極10とソース
ドレイン領域１５またはソース・ドレイン領域11との電
気的絶縁を良好に保つためのものである。さらに、半導
体島状領域間には、例えば、シリコン酸化膜からなる素
子分離絶縁膜１３が形成されている。さらに、MISFET上
部には、例えば、シリコン酸化膜からなる層間絶縁膜１
２が形成されている。
【００９４】本実施形態に特徴的なことは、図１９
（ａ）において、隣接するトランジスタが共有するp 型
ソースドレイン領域１５とゲート電極10を挟んで対向す
るp 型ソース・ドレイン領域11の下部または側面に接す
るように、ボディ領域20と同じ導電性を有し、かつ、不
純物濃度が高いn 型半導体領域１９が形成され、ボディ
領域20とソース・ドレイン領域11との逆方向バイアス時
の抵抗をボディ領域20とソースドレイン領域１５との抵
抗よりも減少させていることである。
（ａ）において、隣接するトランジスタが共有するp 型
ソースドレイン領域１５とゲート電極10を挟んで対向す
るp 型ソース・ドレイン領域11の下部または側面に接す
るように、ボディ領域20と同じ導電性を有し、かつ、不
純物濃度が高いn 型半導体領域１９が形成され、ボディ
領域20とソース・ドレイン領域11との逆方向バイアス時
の抵抗をボディ領域20とソースドレイン領域１５との抵
抗よりも減少させていることである。
【００９５】さらに、図１９（ｂ）において、隣接する
トランジスタが共有するn 型ソースドレイン領域１５'
とゲート電極10を挟んで対向するn 型ソース・ドレイン
領域11' の下部または側面に接するように、ボディ領域
20' と同じ導電性を有するp型半導体領域１９' が形成
され、ボディ領域20' とソース・ドレイン領域11' との
逆方向バイアス時の抵抗をボディ領域20' とソースドレ
イン領域１５' との抵抗よりも減少させていることであ
る。
トランジスタが共有するn 型ソースドレイン領域１５'
とゲート電極10を挟んで対向するn 型ソース・ドレイン
領域11' の下部または側面に接するように、ボディ領域
20' と同じ導電性を有するp型半導体領域１９' が形成
され、ボディ領域20' とソース・ドレイン領域11' との
逆方向バイアス時の抵抗をボディ領域20' とソースドレ
イン領域１５' との抵抗よりも減少させていることであ
る。
【００９６】このようにすることにより、ソースドレイ
ンの方向によって電流駆動能力に差を持たせることがで
きる。これを説明するために、例えば、図１９(b) でQn
1 と記したn 型MISFETで、11' が0Vに接地されソース領
域となり、１５' がVDD となりドレイン電極となった場
合は、領域11' とボディ領域20' との間の抵抗が、領域
１５' とボディ領域20' との間の抵抗よりも低いため、
抵抗分割によりボディの電圧が0Vに近くなる。逆に、１
５' が0Vに接地されソース領域となり、11' がVDD とな
りドレイン電極となった場合は、領域11' とボディ領域
20' との間の抵抗が、領域１５' とボディ領域20' との
間の抵抗よりも低いため、抵抗分割によりボディの電圧
がVDD に近くなる。ここで，n 型MISFETではボディの電
圧が低下するとしきい値が基板バイアス効果によって上
昇するため、１５' がソース領域となった方が、１５'
がドレイン領域となるよりもしきい値が低くなる。特
に、トランジスタが部分空乏化トランジスタの場合、電
気的に中性のボディ領域形成されるので、本実施形態と
しては望ましい形態となる。
ンの方向によって電流駆動能力に差を持たせることがで
きる。これを説明するために、例えば、図１９(b) でQn
1 と記したn 型MISFETで、11' が0Vに接地されソース領
域となり、１５' がVDD となりドレイン電極となった場
合は、領域11' とボディ領域20' との間の抵抗が、領域
１５' とボディ領域20' との間の抵抗よりも低いため、
抵抗分割によりボディの電圧が0Vに近くなる。逆に、１
５' が0Vに接地されソース領域となり、11' がVDD とな
りドレイン電極となった場合は、領域11' とボディ領域
20' との間の抵抗が、領域１５' とボディ領域20' との
間の抵抗よりも低いため、抵抗分割によりボディの電圧
がVDD に近くなる。ここで，n 型MISFETではボディの電
圧が低下するとしきい値が基板バイアス効果によって上
昇するため、１５' がソース領域となった方が、１５'
がドレイン領域となるよりもしきい値が低くなる。特
に、トランジスタが部分空乏化トランジスタの場合、電
気的に中性のボディ領域形成されるので、本実施形態と
しては望ましい形態となる。
【００９７】以上から、電流の流す方向によって、しき
い値が変化するトランジスタを用いれば、第２の実施形
態で説明したのと同様の論理回路を形成できる事は明ら
かである。例えば、図２０(b) にスタティック2 入力NA
NDに対する回路図および、図２０(a) に図２０(b) に対
応するスタティック2 入力NANDに対する配線層のレイア
ウトを示す。これらは、図１８のトランジスタ配置を用
いている。p 型MISFETのフィールドシールドゲート10''
に対するVDD 電源線１７' との接続コンタクト２６''、
および、n 型MISFETのフィールドシールドゲート10''に
対するVDD 電源線１７''との接続コンタクト２６''を除
けば、図１６(a) および図１５(a) と同様に回路および
レイアウト構成できる。また図には示していないが、第
２の実施形態の他の論理素子、2 入力NOR やクロックド
ゲートも同様に形成できることは明らかである。
い値が変化するトランジスタを用いれば、第２の実施形
態で説明したのと同様の論理回路を形成できる事は明ら
かである。例えば、図２０(b) にスタティック2 入力NA
NDに対する回路図および、図２０(a) に図２０(b) に対
応するスタティック2 入力NANDに対する配線層のレイア
ウトを示す。これらは、図１８のトランジスタ配置を用
いている。p 型MISFETのフィールドシールドゲート10''
に対するVDD 電源線１７' との接続コンタクト２６''、
および、n 型MISFETのフィールドシールドゲート10''に
対するVDD 電源線１７''との接続コンタクト２６''を除
けば、図１６(a) および図１５(a) と同様に回路および
レイアウト構成できる。また図には示していないが、第
２の実施形態の他の論理素子、2 入力NOR やクロックド
ゲートも同様に形成できることは明らかである。
【００９８】本実施形態で、領域１９および１９' は、
例えばArやN2、Ge、F2を1013〜1016cm-2注入して形成し
た領域を、領域11および11' の空乏層および、ボディか
らの少数キャリアの拡散長内に形成し代替してもよい。
このようなイオンでは、ソースドレイン層とボディ電極
との間の接合に、発生中心となる欠陥を形成し逆方向電
流が増加するため、同様の効果が得られる。
例えばArやN2、Ge、F2を1013〜1016cm-2注入して形成し
た領域を、領域11および11' の空乏層および、ボディか
らの少数キャリアの拡散長内に形成し代替してもよい。
このようなイオンでは、ソースドレイン層とボディ電極
との間の接合に、発生中心となる欠陥を形成し逆方向電
流が増加するため、同様の効果が得られる。
【００９９】本実施形態では、第２の実施形態の（３）
の効果に加えて、以下のような効果が得られる。 （１）１９の不純物添加量および位置を調整することに
より、p 型MISFETのソースおよびドレインの電流方向に
よるしきい値の差を制御することができる。また、１
９' の不純物添加量および位置を調整することにより、
n 型MISFETのソースおよびドレインの電流方向によるし
きい値の差をp 型MISFETと独立に制御することができ
る。
の効果に加えて、以下のような効果が得られる。 （１）１９の不純物添加量および位置を調整することに
より、p 型MISFETのソースおよびドレインの電流方向に
よるしきい値の差を制御することができる。また、１
９' の不純物添加量および位置を調整することにより、
n 型MISFETのソースおよびドレインの電流方向によるし
きい値の差をp 型MISFETと独立に制御することができ
る。
【０１００】（２）接合特性が悪い11または11' の領域
がドレインとなるのは、トランジスタを直列に形成した
場合に限られ、通常、接合特性が良い１５または１５'
の領域をドレインとして用いることができる。よって、
全ソースドレイン領域に１９' を形成した場合に比較し
て、ドレイン耐圧を向上させることができる。さらに、
直列接続したトランジスタで電流を流すと、複数のトラ
ンジスタによって電圧分配が生じるために、個々のトラ
ンジスタのドレインとソース間に印加される電圧が低下
する。よって、この場合、電子- 正孔対が生じる確率が
低くなり、ホットエレクトロンによる劣化現象も起きに
くくなる。
がドレインとなるのは、トランジスタを直列に形成した
場合に限られ、通常、接合特性が良い１５または１５'
の領域をドレインとして用いることができる。よって、
全ソースドレイン領域に１９' を形成した場合に比較し
て、ドレイン耐圧を向上させることができる。さらに、
直列接続したトランジスタで電流を流すと、複数のトラ
ンジスタによって電圧分配が生じるために、個々のトラ
ンジスタのドレインとソース間に印加される電圧が低下
する。よって、この場合、電子- 正孔対が生じる確率が
低くなり、ホットエレクトロンによる劣化現象も起きに
くくなる。
【０１０１】
【発明の効果】以上述べたように本発明によれば、ゲー
トアレイ構造からなる半導体装置に、各トランジスタの
チャネル領域と対向する支持基板内にバックゲート電極
を設けており、ドレインと対向する位置には支持基板に
空乏層が形成されるようにしている。そのため、ソース
ドレイン電極と支持基板との間の寄生容量が低減され
る。
トアレイ構造からなる半導体装置に、各トランジスタの
チャネル領域と対向する支持基板内にバックゲート電極
を設けており、ドレインと対向する位置には支持基板に
空乏層が形成されるようにしている。そのため、ソース
ドレイン電極と支持基板との間の寄生容量が低減され
る。
【図１】 本発明の第１の実施形態に係わるSOI −MISF
ETの概略断面図。
ETの概略断面図。
【図２】 本発明の第１の実施形態に係わるSOI −MISF
ETの概略断面図。
ETの概略断面図。
【図３】 本発明の第１の実施形態に係わるSOI −MISF
ETの概略平面図。
ETの概略平面図。
【図４】 本発明の第１の実施形態に係わるSOI −MISF
ETの概略回路図。
ETの概略回路図。
【図５】 本発明の第１の実施形態に係わるSOI −MISF
ETの概略回路図。
ETの概略回路図。
【図６】 本発明の第１の実施形態に係わるSOI −MISF
ETの概略回路図。
ETの概略回路図。
【図７】 本発明の第１の実施形態のしきい値のバック
ゲート電圧依存性のグラフ。
ゲート電圧依存性のグラフ。
【図８】 本発明の第１の実施形態のしきい値無変動を
実現するバックゲート電圧のグラフ。
実現するバックゲート電圧のグラフ。
【図９】 本発明の第１の実施形態の電流駆動能力一定
を実現するバックゲート電圧のグラフ。
を実現するバックゲート電圧のグラフ。
【図１０】 本発明の第２の実施形態に係わるSOI −MI
SFETの概略平面図。
SFETの概略平面図。
【図１１】 本発明の第２の実施形態に係わるSOI −MI
SFETの概略断面図。
SFETの概略断面図。
【図１２】 本発明の第２の実施形態に係わるSOI −MI
SFETの概略断面図。
SFETの概略断面図。
【図１３】 本発明の第２の実施形態に係わるSOI −MI
SFETの概略断面図。
SFETの概略断面図。
【図１４】 本発明の第２の実施形態のトランジスタの
ソースドレイン方向によるしきい値変化を説明する図。
ソースドレイン方向によるしきい値変化を説明する図。
【図１５】 本発明の第２の実施形態に係わるSOI −MI
SFETの概略回路図。
SFETの概略回路図。
【図１６】 本発明の第２の実施形態に係わるSOI −MI
SFETの概略平面図。
SFETの概略平面図。
【図１７】 本発明の第２の実施形態に係わるSOI −MI
SFETの概略平面図及び回路図。
SFETの概略平面図及び回路図。
【図１８】 本発明の第３の実施形態に係わるSOI −MI
SFETの概略平面図。
SFETの概略平面図。
【図１９】 本発明の第３の実施形態に係わるSOI −MI
SFETの概略断面図。
SFETの概略断面図。
【図２０】 本発明の第３の実施形態に係わるSOI −MI
SFETの概略平面図及び回路図。
SFETの概略平面図及び回路図。
【図２１】 従来のSOI −MISFETの概略断面図。
【図２２】 従来のSOI −MISFETの概略回路図。
１：ｎ型領域 ２：ｐ型領域 ３：絶縁膜 ４：チャネル領域 ５：支持基板 ６：絶縁膜 ７：電圧源 ８：電圧供給する制御回路 ９：ゲート絶縁膜 １０：ゲート電極 １１：ソース・ドレイン領域 １２：層間絶縁膜 １３：素子分離絶縁膜 １４：コンタクト １５：直列接続したトランジスタで共有されたソースド
レイン領域 １６：コンタクト １７及び１８：電極 １９：ｐ型半導体領域 ２０：ボディ領域
レイン領域 １６：コンタクト １７及び１８：電極 １９：ｐ型半導体領域 ２０：ボディ領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F110 AA02 AA08 AA09 AA30 BB02 BB04 CC02 CC10 DD05 DD13 DD14 DD22 EE03 EE04 EE09 EE28 EE30 EE31 EE50 FF01 FF02 FF03 FF04 GG01 GG22 GG32 GG34 HJ01 HJ04 HJ30 HL03 HL04 HL06 NN02 NN23 NN66
Claims (6)
- 【請求項１】 絶縁膜と、 この絶縁膜上に形成された第１導電型の第１の不純物領
域と、 この第１の不純物領域に隣接して形成された第２導電型
の第１のチャネル領域と、 この第１のチャネル領域に隣接して形成された第１導電
型の第２の不純物領域と、 この第２の不純物領域に隣接して形成された第２導電型
の第２のチャネル領域と、 この第２のチャネル領域に隣接して形成された第１の導
電型の第３の不純物領域と、 前記第１のチャネル領域上に形成された第１のゲート絶
縁膜と、 前記第２のチャネル領域上に形成された第２のゲート絶
縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
極と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
極と、 前記第１のチャネル領域の下に前記絶縁膜を介して形成
される第１導電型の第１のバックゲート電極と、 前記第２のチャネル領域の下に前記絶縁膜を介して形成
される第１導電型の第２のバックゲート電極とを備える
ことを特徴とする半導体装置。 - 【請求項２】 前記第１及び第２のバックゲート電極を
覆う第２導電型の第１の半導体領域を備えることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記第１のバックゲート電極に第１の電
位を供給する第１の電源と、 前記第２のバックゲート電極に前記第１の電位とは異な
る第２の電位を供給する第２の電源とを備えることを特
徴とする請求項１に記載の半導体装置。 - 【請求項４】 絶縁膜と、 この絶縁膜上に形成された第１導電型の第１の不純物領
域と、 この第１の不純物領域に隣接して形成された第２導電型
の第１のチャネル領域と、 この第１のチャネル領域に隣接して形成された第１導電
型の第２の不純物領域と、 この第２の不純物領域に隣接して形成された第２導電型
の第２のチャネル領域と、 この第２のチャネル領域に隣接して形成された第１の導
電型の第３の不純物領域と、 前記第１のチャネル領域上に形成された第１のゲート絶
縁膜と、 前記第２のチャネル領域上に形成された第２のゲート絶
縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
極と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
極と、 前記第２の不純物領域下に絶縁膜を介して形成された第
１導電型の第４の不純物領域と、 前記第４の不純物領域を挟む一対のうち、いづれか一方
に第２の導電型の第５の不純物領域とを備えることを特
徴とする半導体装置。 - 【請求項５】 絶縁膜と、 この絶縁膜上に形成された第１導電型の第１の不純物領
域と、 この第１の不純物領域に隣接して形成された第２導電型
の第１のチャネル領域と、 この第１のチャネル領域に隣接して形成された第１導電
型の第２の不純物領域と、 この第２の不純物領域に隣接して形成された第２導電型
の第２のチャネル領域と、 この第２のチャネル領域に隣接して形成された第１の導
電型の第３の不純物領域と、 前記第１のチャネル領域上に形成された第１のゲート絶
縁膜と、 前記第２のチャネル領域上に形成された第２のゲート絶
縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
極と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
極と、 前記第２の不純物領域下に絶縁膜を介して形成された第
１導電型の第４の不純物領域と、 前記第４の不純物領域を挟んで対向している第２の導電
型の第５及び第６の不純物領域と、 前記第５の不純物領域に第１の電位を供給する第１の電
源と、 前記第６の不純物領域に前記第１の電位とは異なる第２
の電位を供給する第２の電源とを備えることを特徴とす
る半導体装置。 - 【請求項６】 絶縁膜と、 この絶縁膜上に形成された第１導電型の第１の不純物領
域と、 この第１の不純物領域に隣接して形成された第２導電型
の第１のチャネル領域と、 この第１のチャネル領域に隣接して形成された第１導電
型の第２の不純物領域と、 この第２の不純物領域に隣接して形成された第２導電型
の第２のチャネル領域と、 この第２のチャネル領域に隣接して形成された第１の導
電型の第３の不純物領域と、 前記第１のチャネル領域上に形成された第１のゲート絶
縁膜と、 前記第２のチャネル領域上に形成された第２のゲート絶
縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
極と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
極と、 前記第１の不純物領域と前記第３の不純物領域のうち少
なくとも一方と絶縁膜との間に前記第１乃至第２のチャ
ネル領域よりも不純物濃度の高い第２導電型の第4 の不
純物領域を備えることを特徴とする半導体装置。
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