CN204424252U - 半导体芯片的包埋式板级封装结构 - Google Patents

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Abstract

本实用新型公开了一种半导体芯片的包埋式板级封装结构，包括：电路板；设于电路板内的、用以容置半导体芯片的开口或空腔；分别设置于电路板的第一、二表面的第一、二线路层，且第一、二线路层经贯穿电路板的导电通路电连接，第一、二线路层表面分别对应电路板的最高、最低表面；设于开口或空腔内的半导体芯片，该芯片经第二线路层与第一线路层电连接，且该芯片的I/O焊盘表面至少自第二线路层表面露出，并与电路板的最低表面处于同一平面；封装材料，用以覆盖电路板的第一表面、第一线路层及填充开口或空腔内未被芯片占据的空间。藉由本实用新型的设计可以大幅降低传感器的封装成本，减小封装体积，以及有效提升传感器的性能。

Description

半导体芯片的包埋式板级封装结构
技术领域
本实用新型涉及一种电路板封装结构，特别是一种半导体芯片的包埋式板级封装结构及其制作方法，其可应用于半导体芯片，尤其是电容式指纹传感器、CMOS图像传感器(CIS)等传感器芯片的封装。
背景技术
目前，引线键合技术普遍被应用于电容式传感器或CIS芯片的封装过程中。例如，现有电容式传感器IC/CIS封装通常采用引线键合技术实现芯片上触盘与封装内部走线之间的互连。然则，这些技术都存在不足之处。
即以图1所示的封装结构为例，其至少具有如下不足：
1、引线键合技术为基于单芯片的线键合连接，且针对单芯片上多I/O pad(I/O焊盘)数的多线键合是非同步的，工艺速度慢。
2、线与线的键合结合技术在芯片上形成了相当的高度。在指纹传感器芯片被封装后，这将导致指纹与芯片之间存在相当远的距离,从而严重影响传感器的灵敏度。
3、采用线结合技术及芯片置于载板上的技术，最终形成的封装结构的厚度较大。
4、这种封装形式的成本高。
实用新型内容
本实用新型的主要目的在于提供一种改良的半导体芯片的包埋式板级封装结构，以克服现有技术中的不足。
为实现前述实用新型目的，本实用新型采用的技术方案包括：
在本实用新型的一实施例中，一种半导体芯片的包埋式板级封装结构包括：
电路板；
设于所述电路板内的、用以容置半导体芯片的开口或空腔，
分别设置于所述电路板的第一表面和第二表面的第一线路层和第二线路层，且所述第一线路层和第二线路层经贯穿所述电路板的导电通路电连接，所述第一线路层表面与第二线路层表面分别对应所述电路板的最高表面和最低表面；
设置于所述开口或空腔内的半导体芯片，所述芯片经第二线路与第一线路层电连接，且所述芯片的I/O焊盘(I/O pad)表面至少自所述第二线路层表面露出，并与所述第二线路层表面或所述电路板的最低表面处于同一平面；
封装材料，用以覆盖所述电路板的第一表面、第一线路层及填充所述开口或空腔内未被所述芯片占据的空间。
作为较为优选的实施方案之一，所述电路板的第一表面上还设置有模块对位标识，至少用于辅助所述芯片精准放置。
作为较为优选的实施方案之一，所述第一线路层包含所述模块对位标识。
进一步的，部分或全部的所述模块对位标识能够作为连接线路及提供导电功能。
作为较为优选的实施方案之一，所述开口或空腔在竖直方向上的最高表面和最低表面分别为所述电路板的最高表面或所述第一线路层表面和所述电路板的最低表面或所述第二线路层表面，而所述开口或空腔在水平方向上的边界为所述电路板在第一表面和第二表面之间的开口或空腔之侧壁，同时所述开口或空腔包括第一空间、第二空间和第三空间，其中所述第一空间分布在所述电路板的第一表面和第二表面之间，所述第二空间分布在所述电路板的第一表面与所述第一线路层表面之间，所述第三空间分布在所述电路板的第二表面与所述第二线路层表面之间。
进一步的，所述第一空间的侧壁为所述电路板第一表面和第二表面之间的电路板连续截面，而所述第二空间和第三空间无侧壁。
进一步的，所述半导体芯片为传感器芯片，所述传感器芯片的传感面和I/O焊盘表面与所述第二线路层表面或所述电路板的最低表面共平面。
进一步的，所述封装材料还可延伸至覆盖电路板的第二表面。
进一步的，所述半导体芯片的包埋式板级封装结构还包括第三线路层，设置在封装材料上，并经贯穿封装材料的导电通路与第一线路层电连接。
作为较为优选的实施方案之一，所述半导体芯片的包埋式板级封装结构还包括焊接掩膜，用以覆盖所述电路板的第二表面以及所述第二、第三线路层和封装材料，但所述芯片的传感面自覆盖所述第二线路层的焊接掩膜中露出。
作为较为优选的实施方案之一，所述半导体芯片的包埋式板级封装结构还包括保护层，其至少连续掩盖所述传感器芯片的传感面，或至少连续掩盖所述电路板第二表面的焊接掩膜及所述传感器芯片的传感面。
进一步的，所述半导体芯片的包埋式板级封装结构还包括焊点阵列，其设置在覆盖所述第三线路层和封装材料表面的焊接掩膜开口中并与所述第三线路层电连接，所述焊点阵列包括球栅阵列或触点阵列。
在本实用新型的一实施例中，还提供了一种半导体芯片的包埋式板级封装结构的制作方法，其包括：
(1)提供电路板，所述电路板的第一表面和第二表面分别设置有第一线路层和第二线路层，所述第一线路层和第二线路层经贯穿所述电路板的导电通路电连接，且所述电路板上设置有用于容置半导体芯片的开口或空腔；
(2)在所述第二线路层表面上贴附粘接膜，并将所述芯片倒置入所述开口或空腔，且使所述芯片的传感面与粘接膜粘接固定；
(3)至少在所述电路板的第一表面、所述第一线路层表面及所述开口或空腔上施加封装材料，使所述电路板的第一表面、所述第一线路层被封装材料覆盖，以及使所述开口或空腔被封装材料及所述芯片完全填充；
(4)去除所述粘接膜，并在所述第二线路层表面上设置重布线，从而将传感器芯片与第二线路层电连接，以及在所述封装材料上形成第三线路层，并使第三线路层与第一线路层电连接；
(5)在步骤(4)所获器件的两侧表面上设置焊接掩膜，但使所述芯片的传感面自覆盖所述电路板第二表面及第二线路层表面的焊接掩膜中露出，以及在覆盖所述第三线路层和封装材料表面的焊接掩膜开口中设置焊点阵列，并使所述焊点阵列与第三线路层电连接；
作为较为优选的实施方案之一，所述半导体芯片的包埋式板级封装结构的制作方法还可包括：
(6)至少在所述芯片的传感面上设置具有保护作用的掩盖结构。
进一步的，所述掩盖结构可包括所述的保护层。
作为较佳实施方案之一，所述掩盖结构还可包括覆设在所述保护层上的蓝宝石玻璃。
作为较佳实施方案之一，所述掩盖结构还可包括红外玻璃，其至少连续掩盖所述电路板第二表面的焊接掩膜及所述传感器芯片的传感面，并且所述红外玻璃与所述传感器芯片的传感面之间留有间隙，使透过所述红外玻璃的光线能够直接照射到所述传感器芯片的传感面上。
与现有技术相比，本实用新型至少具有如下优点：
1、该半导体芯片的包埋式板级封装结构具有高的生产效率和优良性能，且成本低廉；
2、该半导体芯片的包埋式板级封装结构的制作过程是高生产速度的板级封装过程，明显优于基于单芯片键合连线工艺的低效率生产过程；
3、该半导体芯片的包埋式板级封装结构中，指纹传感器与芯片的表面之间的距离非常小，因而能有效提升传感器的灵敏度；
4、利用该半导体芯片的包埋式板级封装结构，可实现传感器的小体积封装。
附图说明
图1是采用引线键合技术实现的传感器芯片封装结构的示意图；
图2是本实用新型一实施例中具有第一线路层，开口或空腔以及线路板的衬底的俯视图；
图3a是本实用新型一实施例中一种具有第一线路层，开口或空腔以及线路板的衬底的横向剖视图；
图3b是本实用新型另一实施例中一种具有第一线路层，开口或空腔以及线路板的衬底的横向剖视图；
图4a是本实用新型一实施例中一种具有第一线路层，开口或空腔以及线路板的衬底的纵向剖视图；
图4b是本实用新型另一实施例中一种具有第一线路层，开口或空腔以及线路板的衬底的纵向剖视图；
图5a-图5b是本实用新型一实施例中传感器芯片以传感面面朝下的状态置入开口或空腔中的示意图；
图6a-图6b是以封装材料封装图5b所示器件及去除器件中的粘接膜并将之倒置的示意图；
图7是在图6b所示器件上设置线路的示意图；
图8是在图7所示器件上设置焊接掩膜和BGA的示意图；
图9是本实用新型一实施例中一种电容指纹传感器芯片封装结构示意图；
图10是本实用新型一实施例中一种CIS传感器芯片封装结构示意图；
附图标记说明：指纹传感器芯片的封装结构100、封装基板110、半导体芯片120、半导体芯片传感面121、半导体芯片传感面123、导电连线130、封装胶体140、基板上表面150、电路板1、第一表面101、第二表面102、开口或空腔之侧壁103、开口或空腔之侧壁104、开口或空腔2、第一空间201、第二空间202、第三空间203、模块对位标识3、模块对位标识连接板4、着陆架(landing pad)5、封装材料6、第一线路层7、第一线路层表面701、第二线路层8、第二线路层表面801、导电通路9、粘接膜10、传感芯片11、传感面111、I/O焊盘112、重布线12、第三线路层13、导电通路14、焊接掩膜15、BGA 16、保护层17、蓝宝石玻璃18、IR玻璃19、间隙20、L-横向、V-纵向。
具体实施方式
以下结合实施例及附图对本实用新型的技术方案作更为具体的解释说明。
在本实用新型的一实施例中，一种半导体芯片的包埋式板级封装结构的基本结构可以包括：
电路板1，特别是PCB电路板；
第一线路层7和第二线路层8，分别设置于所述电路板1的第一表面101和第二表面102，且所述第一线路层和第二线路层经贯穿所述电路板的导电通路9电连接；
传感器芯片11，设置于所述电路板上的开口或空腔2内，且所述传感器芯片11与第二线路层8电连接，特别是直接电连接；
封装材料6，用以覆盖所述电路板1的第一表面101、第一线路层及填充所述开口或空腔中未被所述芯片占据的空间，进一步的，所述封装材料还可延伸至覆盖电路板1的第二表面102；
第三线路层13，设置在封装材料6上，并经贯穿封装材料的导电通路14与第一线路层电连接。
其中，所述传感器芯片11的传感面111至少自所述第二线路层8表面801露出，特别是，直接暴露于空气中。
进一步的，还可在所述封装结构中设置保护结构，以掩盖并保护传感器芯片的传感面。
进一步的，所述保护结构可包括保护层，其至少掩盖所述传感器芯片的传感面。
进一步的，所述传感器芯片11的I/O焊盘(I/O pad)112经线路与第二线路层8上的线路(Trace)电连接。更进一步的，所述芯片的I/O pad表面与第二线路层表面801或所述电路板的最低表面处于同一平面。
进一步的，所述电路板1表面，特别是电路板第一表面101上还设有模块对位标识，用以实现精确的倒装芯片布置和导电线路互连。
更进一步的，所述第一线路层7含有模块对位标识，用于辅助芯片精准放置。
更进一步的，所述第一线路层7含有模块对位标识3，用于辅助芯片精准放置，全部标识或部分标识同时成为连接线路和提供导电功能。
而对于用于容置所述芯片的开口或空腔2，其在竖直方向上的最高表面和最低表面分别为第一线路层表面701和第二线路层表面801，即分别为电路板的最高表面和最低表面。同时，所述开口或空腔2在水平方向上的边界为所述电路板1在第一表面101和第二表102面之间的开口或空腔之侧壁103、104。
进一步的讲，所述开口或空腔2之空间包括：
第一空间201，即电路板第一表面101和第二表面102之间的开口或空腔空间，
第二空间202，即第一空间上方表面到第一线路层表面701(电路板最高表面)的空间，
以及，第三空间203，即第一空间下方表面到第二层线路层表面801(电路板最低表面)的空间。
更进一步的，所述第一空间201的侧壁为电路板第一表面101和第二表面102之间的电路板连续截面，而所述第二空间和第三空间无侧壁。
进一步的，所述半导体芯片的包埋式板级封装结构还包括焊接掩膜15，用以连续覆盖所述电路板1的第二表面102以及所述第二、第三线路层8、13和封装材料6，但传感器芯片11的传感面111自覆盖所述电路板第二表面102的焊接掩膜中露出。
第一线路层7和第二线路层8分别设于所述电路板1的第一、第二表面101、102上，且所述第一线路层表面701和第二线路层表面801分别并对应于所述开口或空腔2的上、下端面，也即是所述电路板的最高表面和最低表面。
在一更为具体的实施案例中，所述第一线路层还可包含模块对位标识，用以实现精确的芯片布置，该模块对位标识包含与线路连接的对准标记，该线路经由导电途径与第二线路层的线路互联，和/或，模块对位标识是用以实现精确芯片布置的对位标识。
进一步的，参阅图2，所述模块对位标识可包含模块对位标识3、模块对位标识连接板4、着陆架5等。
优选的，所述传感器芯片11的传感面111与第二线路表面801，亦即所述开口或空腔的底端面共平面。
其中，所述第一、第二、第三线路层可优选由Cu等材质形成。
其中，所述的第三线路层13亦可称为RDL(重布线层)，其与第二线路层上的线路互连。
进一步的，传感器芯片封装包含RDL和与第一线路层的线路互联的导电途径。
进一步的，RDL线路与封装积聚层表面连接。
进一步的，RDL线路与第一线路层上的线路经穿过封装材料的导电途径互联。
进一步的，封装材料填充于开口或空腔内除被传感器芯片占据的区域之外的其余空间、开口或空腔以上的区域，未被线路和模块对位标识覆盖的区域。
进一步的，覆盖了第一线路层、开口或空腔以上的区域、未被线路和对准标记覆盖的区域的封装材料是一积聚层。
进一步的，焊接掩膜层覆盖积聚层及积聚层上的RDL，但预留了BGA或LGA区域。
进一步的，焊接掩膜层覆盖第二线路层，连接I/O pad和第二线路层上的线路，未被第二线路层覆盖的电路板区域，但不覆盖芯片传感面。
进一步的，前述的各导电途径可以是导电盲孔(blind via)或导电PTH(沉铜孔，PlatingThrough Hole)，但不限于此。
进一步的，所述半导体芯片的包埋式板级封装结构还包括保护层，其至少连续掩盖所述传感器芯片的传感面，优选的，其至少连续掩盖所述电路板第二表面的焊接掩膜及所述传感器芯片的传感面。
在一更为具体的实施案例中，所述保护结构进一步包括覆设在所述保护层上的蓝宝石玻璃。
在另一更为具体的实施案例中，所述保护结构进一步红外玻璃，其至少连续掩盖所述电路板第二表面的焊接掩膜及所述传感器芯片的传感面，并且所述红外玻璃与所述传感器芯片的传感面之间留有间隙，使透过所述红外玻璃的光线能够直接照射到所述传感器芯片的传感面上。
进一步的，所述半导体芯片的包埋式板级封装结构还包括焊点阵列，其设置在覆盖所述第三线路层和封装材料表面的焊接掩膜开口中并与第三线路层电连接，所述焊点阵列包括BGA(Ball Grid Array)阵列或LGA(Land Grid Array)阵列。
而在本实用新型的一实施例中，一种半导体芯片的包埋式板级封装结构的制作方法可以包括：
(1)提供电路板1，所述电路板的第一表面101和第二表面102分别设置有第一线路层7和第二线路层8，所述第一线路层7和第二线路层8经贯穿所述电路板的导电通路9电连接，且所述电路板1上设置有能够容置传感器芯片11的开口或空腔2，请参阅图2、图3a-图3b，图4a-图4b；
(2)在所述电路板1的第二线路层表面801上贴附粘接膜10，并将传感器芯片以倒置形态置入所述开口或空腔2，且使传感器芯片11的传感面111与粘接膜10粘接固定，请参阅图5a及图5b；
(3)至少在所述电路板1的第一表面101及所述开口或空腔2上施加封装材料6，使电路板1的第一表面101和第一线路层7被封装材料6覆盖，以及使所述开口或空腔2被封装材料6及传感器芯片11完全填充，且填充的封装材料6还可延伸至覆盖电路板的第二表面102，请参阅图6a；
在该步骤中，还可对封装材料进行平整化处理。
其中，封装材料可以是模塑化合物(Molding compound)，环氧树脂，或环氧树脂/填料复合物等，其填充到空腔以及作为一个平坦堆积层而覆盖第一线路层。
(4)，请参阅图6b，去除所述粘接膜10，将器件翻转，并在所述电路板1的第二线路层表面801上设置重布线12，从而将传感器芯片11的I/O pad 112与第二线路层8电连接，以及在所述封装材料6上形成第三线路层13，例如Cu RDL，并使第三线路层13与第一线路层7电连接，请参阅图7；
其中，与芯片的I/O焊盘112、第二线路8表面的线路联结的前述Cu RDL是通过金属化、上光阻，光刻，蚀刻和去光阻形成。
进一步的，可通过激光打孔而形成盲孔，然后镀铜形成Cu层，最后上光阻，光刻，蚀刻和去光阻而形成图案及线路。
(5)在步骤(4)所获器件的两侧表面上设置焊接掩膜15，但使传感器芯片11的传感面111自覆盖所述电路板1第二表面102的焊接掩膜中露出，以及在覆盖所述电路板第一表面101的焊接掩膜上设置球栅阵列16或触点阵列，并使所述球栅阵列或触点阵列与第三线路层13电连接，请参阅图8；
其中，焊接掩膜可通过涂布或复合、光刻和退火形成，并覆盖两侧表面除传感器芯片11的传感面111和对应于BGA或LGA的开口之外的区域。
(6)至少在所述传感器芯片11的传感面111上设置具有保护作用的掩盖结构；
例如，在一实施案例中，请参阅图9，在器件表面设置保护层17，使其至少连续掩盖所述电路板第二表面102的焊接掩膜15及所述传感器芯片11的传感面111，以及在所述保护层上覆设蓝宝石玻璃18或其它类似材料。该封装结构适于电容指纹传感器等的封装。
又例如，在另一实施案例中，请参阅图10，采用红外玻璃19至少连续掩盖所述电路板第二表面102的焊接掩膜15及所述传感器芯片的传感面111，并且所述红外玻璃与所述传感器芯片的传感面之间留有间隙20，使透过所述红外玻璃的光线能够直接照射到所述传感器芯片的传感面111上。该封装结构适于CIS(CMOS Image Sensor)传感器等的封装。
利用本实用新型的设计可以大幅降低传感器的封装成本，减小封装体积，以及还可有效提升传感器的性能，例如，大幅提升其灵敏度。
应当理解，上述实施例仅为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。

Claims (12)

1. 一种半导体芯片的包埋式板级封装结构，其特征在于包括：
电路板；
设于所述电路板内的、至少用以容置半导体芯片的开口或空腔，
分别设置于所述电路板的第一表面和第二表面的第一线路层和第二线路层，且所述第一线路层和第二线路层经贯穿所述电路板的导电通路电连接，所述第一线路层表面与第二线路层表面分别对应所述电路板的最高表面和最低表面；
设置于所述开口或空腔内的半导体芯片，所述芯片经第二线路层与第一线路层电连接，且所述芯片的I/O 焊盘表面至少自所述第二线路层表面露出，并与所述第二线路层表面或所述电路板的最低表面处于同一平面；
封装材料，至少用以覆盖所述电路板的第一表面、第一线路层及填充所述开口或空腔内未被所述芯片占据的空间。
2. 根据权利要求1所述的半导体芯片的包埋式板级封装结构，其特征在于所述电路板的第一表面上还设置有模块对位标识，至少用于辅助所述芯片精准放置。
3. 根据权利要求2所述的半导体芯片的包埋式板级封装结构，其特征在于所述第一线路层包含所述模块对位标识。
4. 根据权利要求2或3所述的半导体芯片的包埋式板级封装结构，其特征在于部分或全部的所述模块对位标识能够作为连接线路及提供导电功能。
5. 根据权利要求1所述的半导体芯片的包埋式板级封装结构，其特征在于所述开口或空腔在竖直方向上的最高表面和最低表面分别为所述电路板的最高表面或所述第一线路层表面和所述电路板的最低表面或所述第二线路层表面，而所述开口或空腔在水平方向上的边界为所述电路板在第一表面和第二表面之间的开口或空腔之侧壁，同时所述开口或空腔包括第一空间、第二空间和第三空间，其中所述第一空间分布在所述电路板的第一表面和第二表面之间，所述第二空间分布在所述电路板的第一表面与所述第一线路层表面之间，所述第三空间分布在所述电路板的第二表面与所述第二线路层表面之间。
6. 根据权利要求5所述的半导体芯片的包埋式板级封装结构，其特征在于所述第一空间的侧壁为所述电路板第一表面和第二表面之间的电路板连续截面，而所述第二空间和第三空间无侧壁。
7. 根据权利要求1-3、5-6中任一项所述的半导体芯片的包埋式板级封装结构，其特征在于所述半导体芯片为传感器芯片，所述传感器芯片的传感面和I/O 焊盘表面与所述第二线路层表面或所述电路板的最低表面共平面。
8. 根据权利要求1所述的半导体芯片的包埋式板级封装结构，其特征在于所述封装材料还延伸至覆盖所述电路板的第二表面。
9. 根据权利要求1-3、5-6中任一项所述的半导体芯片的包埋式板级封装结构，其特征在于还包括第三线路层，其设置在封装材料上，并经贯穿封装材料的导电通路与第一线路层电连接。
10. 根据权利要求9所述的半导体芯片的包埋式板级封装结构，其特征在于还包括焊接掩膜，用以覆盖所述电路板的第二表面以及所述第二、第三线路层和封装材料，但所述芯片的传感面自覆盖所述第二线路层的焊接掩膜中露出。
11. 根据权利要求10所述的半导体芯片的包埋式板级封装结构，其特征在于还包括保护层，其至少连续掩盖所述传感器芯片的传感面。
12. 根据权利要求10所述的半导体芯片的包埋式板级封装结构，其特征在于还包括焊点阵列，其设置在覆盖所述第三线路层和封装材料表面的焊接掩膜开口中并与所述第三线路层电连接，所述焊点阵列包括球栅阵列或触点阵列。
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