CN1543074A - 能够消除偏移的锁相环*** - Google Patents
能够消除偏移的锁相环*** Download PDFInfo
- Publication number
- CN1543074A CN1543074A CNA2004100374792A CN200410037479A CN1543074A CN 1543074 A CN1543074 A CN 1543074A CN A2004100374792 A CNA2004100374792 A CN A2004100374792A CN 200410037479 A CN200410037479 A CN 200410037479A CN 1543074 A CN1543074 A CN 1543074A
- Authority
- CN
- China
- Prior art keywords
- signal
- clock signal
- clock
- phase
- locked loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims description 13
- 230000000712 assembly Effects 0.000 claims description 11
- 238000000429 assembly Methods 0.000 claims description 11
- 230000008030 elimination Effects 0.000 claims 1
- 238000003379 elimination reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 15
- 230000005540 biological transmission Effects 0.000 description 13
- 230000008859 change Effects 0.000 description 7
- 230000001934 delay Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000004100 electronic packaging Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 230000003534 oscillatory effect Effects 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
- H03L7/235—Nested phase locked loops
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/04—Modifications for maintaining constant the phase-locked loop damping factor when other loop parameters change
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明提供了一种***，包括用于基于参考时钟信号和反馈时钟信号输出第一信号的锁相环组件。时钟传递网络可基于从所述锁相环组件输出的第一信号，传递时钟信号。另外，延迟锁定环组件可消除信号的偏移，并调整所述时钟传递网络所传递的时钟信号。
Description
技术领域
本发明所公开的内容涉及锁相环***领域。更具体地说，本发明所公开的内容涉及使用锁相环***的时钟信号传递技术。
背景技术
对时钟生成的需求和应用是非常普遍的。时钟生成可以使用锁相环(PLL)电路来实现。PLL电路一般采用参考信号，例如***时钟，将它与反馈信号进行比较，并响应其而生成误差信号。误差信号驱动压控振荡器(VCO)，产生输出时钟信号。输出时钟信号还被缩放(一般利用除法器来进行)，以产生和参考信号进行比较的反馈信号。除法器的除数设置设定了参考时钟信号和输出时钟信号之间的频率比。例如，如果将除数设置为3，则输出时钟信号将具有3倍于参考信号的频率。
利用合适的相位比较器设计，PLL电路可消除或显著减少参考信号和输出信号之间的时间偏移(skew)。消除偏移在例如但不局限于现代微处理器的I/O接口时序规范之类的一些应用中是非常关键的。
近年来，随着PLL参考频率的增长，时钟传递延迟(以及因此而发生的PLL反馈延迟)也在增长。这两个因素可能会导致PLL性能降级。另外，时钟传递可能在延迟上超过若干输出时钟周期。可能对时钟传递串联地加入了其他结构，从而导致了更长的反馈回路延迟。这些结构可包括时钟拉伸/收缩可测性设计(DFT)、时钟对电源的敏感性的调制、PLL相位-频率检测器输出滤波(“截断(chopping)”)等等。
一种用来缓解增长的时钟传递延迟这一问题的方法是降低PLL电路的参考频率。然而，这导致了高合成比，而这可能需要大滤波电容器。另一种方法可使得目标内部时钟与外部参考源不对齐。然而，这可能是以时钟域上更局促的时序余量为代价的，或者需要异步时序变换。
发明内容
根据本发明的一个方面，提供了一种***，包括锁相环组件，用于基于参考时钟信号和反馈时钟信号，输出第一信号；时钟传递网络，用于基于从所述锁相环组件输出的所述第一信号，传递时钟信号；和延迟锁定环组件，用于消除信号的偏移，并调整所述时钟传递网络所传递的所述时钟信号。
根据本发明的另一个方面，提供了一种***，包括锁相环组件，用于输出第一时钟信号；时钟网络，用于基于从所述锁相环组件输出的所述第一时钟信号，提供第二时钟信号；和延迟锁定环组件，用于调整所述第二时钟信号的时序。
根据本发明的另一个方面，提供了一种方法，包括从锁相环组件提供第一时钟信号；基于所述第一时钟信号，提供第二时钟信号；确定所述第二时钟信号和参考信号之间的差；提供表示了所确定的差的调整信号；以及基于所述调整信号，调整所述第二时钟信号。
附图说明
当结合附图阅读时，从下面对示例性实施例的详细说明和权利要求，可更好地理解本发明，这些附图、实施例和权利要求都是本发明所公开的内容的一部分。尽管下面所叙述和图示的公开内容集中在公开本发明的示例性实施例上，但是应清楚地理解到这种公开只是说明性和示例性的，本发明并不局限于此。
下面是对附图的简单说明，其中相似的标号代表相似的元件，并且其中：
图1是根据一种设置的示例性时钟***的电路图；
图2A是根据一种设置的示例性时钟***的电路图；
图2B是图2A的电路图的时序图；
图3是示出了当锁相环电路的反馈延迟增长时该电路的衰减因子的降级的图形；
图4A是根据本发明的实施例的示例性时钟***的电路图；
图4B是图4A的电路图的时序图；
图5A是根据本发明的实施例的示例性时钟***的电路图；
图5B是图5A的电路图的时序图；
图6是根据本发明的实施例的示例性时钟***的电路图；
图7A是根据本发明的实施例的示例性时钟***的电路图；
图7B是图7A的电路图的时序图；以及
图8是结合本发明的多个实施例的示例性***的框图。
具体实施方式
在下面的详细描述中，相似的标号和符号可用来在不同的图中表示相同的、相应的或类似的组件。尽管本发明的实施例可能是针对示例性电路来描述的，但是这些电路的实现可以若干方式中的任一种方式来实现，包括但不局限于逻辑电路、设置在微芯片或集成电路中的电路元件、以及各个功能的软件实现。这些实现中的每一种实现都处于本发明的范围之内。本发明的实施例还可能是针对输入到不同电路组件或从其输出的信号来描述的。应该理解到，当所述讨论标识出一个信号时，该信号可能在信号线或者相似类型的结构上传输。而且，术语“信号”还可对应于附图中示出的信号线。另外，公知的电源/接地以及到元件的地址连接可能未在附图中示出，以简化图示和讨论，从而避免混淆本发明。
图1示出了根据一种设置的时钟***10。其他的设置也是可能的。时钟***10包括相位频率检测器(PFD)20，电荷泵(CP)30、压控振荡器(VCO)40、时钟传递树50(以下也称为时钟传递网络)以及除N(divide-by-N)计数器60(以下也称为除N电路)。参考时钟信号12施加到相位频率检测器20的输入端。参考时钟信号12可由外部时钟源提供。即，该时钟源可以位于包含时钟***10的微芯片或集成电路的外部。反馈时钟信号62也可施加到相位频率检测器20的输入端。相位频率检测器20基于参考时钟信号12和反馈时钟信号62，生成信号79和信号83。信号79施加到反相器电路22的输入端，该反相器电路提供上行信号26。信号83施加到反相器电路24的输入端，该反相器电路提供下行信号28。上行信号26和下行信号28施加到电荷泵30的输入端。即，相位频率检测器20将参考时钟信号12的相位与反馈时钟信号62进行比较，并将上行信号26和下行信号28提供给电荷泵30的输入端。上行和下行信号26、28分别指示电荷泵30的正、负电荷极性。电荷泵30将数字输入转换(即基于上行和下行信号26和28产生压控信号32)为模拟电流(或信号)，该模拟电流然后由回路滤波器进行积分，以生成压控信号32。压控信号32施加到VCO 40，用于改变VCO时钟信号45的频率，该VCO时钟信号45被输入到时钟传递树50。
时钟传递树50产生信号52，该信号被施加到除N计数器60，除N计数器60然后产生反馈时钟信号62。时钟传递树50所产生的信号52还成为将被输入到微芯片或集成电路上的状态机(或其他元件/组件)的时钟信号。如上所述，反馈时钟信号62被施加到相位频率检测器20的输入端。
还可在电荷泵30和压控振荡器40之间设置一个滤波器，例如二阶滤波器。该二阶滤波器可包括电阻器34和接地的电容器36。也可使用其他类型的滤波器。上行信号26和下行信号28对电容器36进行充电或放电。这随后降低或升高了施加到VCO 40的压控信号32的电压。VCO 40确定VCO时钟信号45的频率输出。换句话说，上行信号26和下行信号28被用来确定VCO 40的频率输出。
相位频率检测器20生成上行信号26和下行信号28之间的相位差，该相位差基本等于参考时钟信号12和反馈时钟信号62之间的相位差。具体地说，参考时钟信号12和反馈信号62之间的相位差被上行和下行信号26和28的持续时间之间的差所复制和体现。如果反馈时钟信号62慢于参考时钟信号12(即反馈时钟信号拖后)，则上行信号26的持续时间可大于下行信号28的持续时间。这提高了VCO时钟信号45的频率。另一方面，如果反馈时钟信号62快于参考时钟信号12(即反馈时钟信号领先)，则下行信号28的持续时间可大于上行信号26的持续时间。这降低了VCO时钟信号45的频率。
图2A是根据一种设置的示例性时钟***100的电路图。其他设置也是可能的。图2A示出了锁相环(PLL)电路110，其接收参考时钟信号(示出为refclk)和反馈时钟信号(示出为fbclk)。refclk信号可对应于参考时钟信号12(图1)，而fbclk信号可对应于反馈时钟信号62(图1)。refclk信号可从被输入到逻辑与(AND)门105的总线时钟信号(示出为bclk)获得。总线时钟信号也可称为***时钟信号。逻辑与门105的另一个输入端可耦合到高(HIGH)电压源。与参考图1所讨论的设置相类似，PLL电路110基于fbclk信号和refclk信号，沿着信号线115(对应于节点A)输出一个信号(示出为earlyclk)。earlyclk信号可被输入到除N电路130，该电路随后产生沿着信号线135反馈到逻辑与门140的信号。另外，信号线115上(节点A处)的earlyclk信号可被输入到时钟传递网络(概括地示出为元件120)。时钟传递网络120所产生的(一个或多个)信号成为将被输入到微芯片或集成电路上的状态机(或其他元件/组件)的核心时钟信号。节点B代表该核心信号在管芯上的一个使用点。节点B处的这一时钟信号然后可作为核心时钟信号(示出为coreclk)沿着信号线125反馈到逻辑与门140的另一个输入端。逻辑与门140执行输入信号的逻辑与运算，并将反馈信号(示出为fbclk)输出到PLL电路110。
然而，在PLL回路设计期间可能会忽略时钟传递延迟。因此，该延迟存在于PLL反馈回路中，并可由本发明的示例性实施例所校正。
图2B是示出了图2A的各种信号在一段时间上的时序图。例如，图2B示出了被输入到PLL电路110的总线时钟(bclk)信号和反馈(fbclk)信号。图2B还示出了节点A处的信号(即earlyclk信号)和节点B处的信号(即coreclk信号)。节点A和节点B处的信号的差代表了反馈延迟(例如时钟传递网络120所引起的延迟)。在此示例中，反馈由TAB表示，其小于1个核心周期。
图3是示出了当PLL的反馈延迟变得越来越长时其衰减因子降级的图形。即，衰减因子可随着延迟变长而变低。***可变得越来越衰减不足。衰减不足的PLL***可能会更具振荡性，因而在响应输入相位时抖动得更厉害，或者产生噪声。
如上所述，近年来，随着PLL参考频率的提高，时钟传递延迟(以及因此而产生的PLL反馈延迟)也在增加。即，因为时钟传递网络正变得更长，所以相位调整量在增长。随着延迟的增长，PLL需要消除更大范围的偏移。如果PLL需要消除范围大于半个参考周期的偏移，则PLL的性能会降级。
本发明的实施例可提供一种方法和装置，以生成内部时钟并消除内部时钟的偏移，同时可调节长时钟传递延迟。时钟传递可包含在PLL反馈回路外部。作为一个示例，(将要被消除偏移的)PLL回路延迟可包括来自VCO输出、通过任意的缓冲器和时钟DFT、通过相位检测器和通过电荷泵的延迟量。本发明的实施例可使用延迟锁定环来消除内部时钟的偏移。本发明的实施例可提供短PLL反馈，从而避免回路不稳定性。所述延迟锁定环可将内部点(或节点)与外部参考对齐。本发明的实施例还可具有1个核心时钟周期的总的延迟锁定环(DLL)范围。所述延迟线路控制可受控于VCO模拟控制，以实现最大的动态范围(即，在VCO的频率范围上可操作)。
图4A是根据本发明的示例性实施例的时钟***200的电路图。其他实施例和配置也处于本发明的范围之内。图4A的时钟***200包括PLL组件和延迟锁定环(DLL)组件。例如，PLL组件可执行频率调制/修正(例如频率乘法器)，而DLL组件可执行相位对齐(例如偏移消除)。PLL组件可包括PLL电路110，而DLL组件可包括相位检测器(PD)210和可变延迟电路220。
在图4A的时钟***200中，反馈延迟包括可变延迟(示出为可变延迟电路220)。该可变延迟可具有上至2个核心时钟周期的范围。通过改变可变延迟，时钟传递网络120的核心时钟输出可与外部时钟(即bclk信号)对齐。这一改变可由包含可变延迟电路220和(比较核心时钟信号和PLL参考时钟信号的)相位检测器210的DLL组件所实现。如下面将要描述的，相位检测器210比较两个输入信号(即，核心时钟信号和PLL参考时钟信号)，并沿着信号线215向可变延迟电路220提供输出信号(以下也称为调整信号)。从而可基于从相位检测器210接收的调整信号，改变可变延迟电路220的输出。换句话说，相位检测器210改变所述可变延迟，直到相位检测器210的输入被对齐。
在图4A中，按照与上面参考图2A所讨论的类似方式，PLL电路110接收参考时钟信号(示出为refclk)和反馈时钟信号(示出为fbclk)。即，总线时钟信号(示出为bclk)可被输入到逻辑与门105。逻辑与门105的另一个输入端可耦合到高电压源。基于refclk信号和fbclk信号，PLL电路110沿着信号线117(对应于节点A)向时钟可测性设计电路(或时钟DFT电路)230输出一个信号。时钟DFT电路230代表在时钟信号传播中加入了延迟的电路元件。这些延迟可以是时钟传递网络120之外的延迟。时钟DFT电路230沿着信号线235将早期时钟信号(示出为earlyclk)输出到时钟传递网络120。如上所述，时钟传递网络120所产生的信号成为将被输入到微芯片或集成电路上的状态机(或其他元件/组件)的时钟信号。节点B处的核心时钟信号可被输入到除N电路130。除N电路130将得到的信号沿着信号线137输出到逻辑与门140的一个输入端。
相位检测器210从可变延迟电路220接收两个输入，即核心时钟信号和反馈时钟信号。基于这些输入信号，相位检测器210沿着信号线215将调整信号输出到可变延迟电路220。可变延迟电路220还接收节点A处的时钟信号作为它的一个输入。可变延迟电路220从而基于沿着信号线215从相位检测器210接收的调整信号，调整沿着信号线225反馈到逻辑与门140的时钟信号。逻辑与门140执行信号线137和225的反馈信号的逻辑与运算，并输出反馈(fbclk)信号到PLL电路110。换句话说，节点A处的信号(以及因而产生的核心时钟信号)可被时间调制，直到节点B处的信号与反馈时钟信号对齐。在本实施例中，可变延迟电路220位于PLL回路中。因此，当DLL组件锁定时，PLL组件也可锁定。
图4B示出了图4A的各种信号在一段时间上的时序图。例如，图4B示出了输入到PLL电路110的总线时钟(bclk)信号和反馈(fbclk)信号。图4B还示出了节点A处的信号、earlyclk信号以及节点B处的信号(即coreclk信号)。节点A和节点B处的信号的差代表前向延迟(例如由时钟DFT电路230和时钟传递网络120所引起的延迟)。如图所示，节点A和节点B之间的前向延迟(TAB)远大于1个核心时钟周期。在此示例中，反馈小于1个核心周期。
图5A是根据本发明的示例性实施例的时钟***300。其他实施例和配置也处于本发明的范围之内。图5A的时钟***300也包括PLL组件和DLL组件。如下面将要描述的，相位检测(PD)210可比较两个输入时钟，并沿着信号线215向可变延迟电路220提供调整信号。可变延迟电路220因而可基于沿着信号线215从相位检测器210接收的调整信号，调整输出到时钟DFT电路230的信号。即，DLL组件(包括可变延迟电路220)可改变所述可变延迟，以使得时钟传递网络120的输出与外部时钟(即bclk信号)对齐。在此实施例中，可变延迟电路220设置在PLL反馈回路外部。因此，DLL的操作可独立于PLL组件。
在图5A中，按照与上面参考图2A所讨论的类似方式，PLL电路110接收参考时钟信号(示出为refclk)和反馈时钟信号(示出为fbclk)。即，总线时钟信号可被输入到逻辑与门105。逻辑与门105的另一个输入端可耦合到高电压源。基于refclk信号和fbclk信号，PLL电路110沿着信号线117(对应于节点A)将一个信号输出到可变延迟电路220。可变延迟电路220沿着信号线119(对应于节点F)将一个信号输出到时钟DFT电路230。节点A处的信号也沿着信号线118反馈到逻辑与门140的一个输入端。时钟DFT电路230沿着信号线235将早期时钟信号(示出为earlyclk信号)输出到时钟传递网络120。节点B处的信号可被输入到除N电路130。除N电路130沿着信号线137将得到的信号输出到逻辑与门140的一个输入端。
相位检测器210接收两个输入，即核心时钟信号(来自节点B)和沿着信号线118来自节点A的反馈时钟信号。基于这些信号，相位检测器210沿着信号线215将调整信号输出到可变延迟电路220。可变延迟电路220从而基于沿着信号线215从相位检测器210接收的调整信号，调整输入到时钟DFT电路230的时钟信号。逻辑与门140执行信号线137和118的反馈信号的逻辑与运算，并输出反馈时钟(fbclk)信号到PLL电路110。
在图5A的时钟***300中，可变延迟位于PLL反馈回路外部。该时钟***的DLL组件包括相位检测器210(比较核心时钟和PLL参考时钟)和可变延迟电路220，其具有上至2个核心时钟周期的范围。PLL和DLL闭环操作从而可以彼此独立。
图5B示出了图5A的各种信号在一段时间上的时序图。例如，图5B示出了输入到PLL电路110的总线时钟(bclk)信号和反馈(fbclk)信号。图5B还示出了节点A处的信号、节点F处的信号、earlyclk信号以及节点B处的信号(即coreclk信号)。节点A和节点B处的信号差代表前向延迟(例如由时钟DFT电路230和时钟传递网络120所引起的延迟)。如图所示，节点A和节点B之间的前向延迟(TAB)远大于1个核心时钟周期。在此示例中，反馈小于1个核心周期。
图6是根据本发明的示例性实施例的时钟***400。其他实施例和配置也处于本发明的范围之内。图6的时钟***400也包括PLL组件和DLL组件。如下面将要描述的，相位检测器210可比较两个输入时钟，并沿着信号线215向可变延迟电路220提供调整信号。图6的时钟***400类似于图5A所示的时钟***300，并且额外地包括了两个除N电路(示出为基本除N电路410和辅助除N电路420)。这两个除N电路被提供以便PLL组件可锁定，然后基本除N电路410可发送信号到辅助除N电路420，以同步所述组件。然后，辅助除N电路420可以在锁定阶段与基本除N电路410一起操作。
在图6中，按照与上面参考图2A所讨论的类似方式，PLL电路110接收参考时钟信号(示出为refclk)和反馈时钟信号(示出为fbclk)。即，总线时钟信号可被输入到逻辑与门105。逻辑与门105的另一个输入端可耦合到高电压源。基于refclk信号和fbclk信号，PLL电路110沿着信号线117(对应于节点A)将一个信号输出到可变延迟电路220。可变延迟电路220沿着信号线119(对应于节点F)将一个信号输出到时钟DFT电路230。节点A处的信号也沿着信号线118反馈到逻辑与门140的一个输入端。时钟DFT电路230沿着信号线235将早期时钟信号(示出为earlyclk信号)输出到时钟传递网络120。
相位检测器210接收两个输入，即核心时钟信号(来自节点B)和沿着信号线118来自节点A的反馈时钟信号。基于这些信号，相位检测器210沿着信号线215将调整信号输出到可变延迟电路220。可变延迟电路220从而基于沿着信号线215从相位检测器210接收的调整信号，调整反馈到时钟DFT电路230的时钟信号。
节点A处(信号线117上)的信号还被输入到基本除N电路410。基本除N电路410沿着信号线415将得到的信号输出到逻辑与门140的一个输入端。逻辑与门140执行信号线415和118的反馈信号的逻辑与运算，并将反馈时钟(fbclk)信号输出到PLL电路110。基本除N电路410被用来锁定PLL。在PLL锁定之后，来自基本除N电路410的相位信息(示出为sync_phase)沿着信号线418被发送到辅助除N电路420。在这一同步化之后，基本除N电路410和辅助除N电路420两者都处于数字锁定阶段中。辅助除N电路420可创建一个内部总线时钟信号，该信号用于芯片与外部组件的I/O通信中。例如，来自辅助除N电路420的信号可与核心时钟信号进行与运算，以生成内部总线时钟。
图7A是根据本发明的实施例的时钟***500的电路图。其他实施例和配置也处于本发明的范围之内。图7A的时钟***500也包括PLL组件和DLL组件。然而，在这一实施例中，PLL组件(即PLL电路110)从属于DLL组件内部。即，DLL组件被设置在PLL组件的参考路径内。与上面所讨论的相类似，DLL组件可用作偏移消除元件(或相位对齐器)，而PLL组件可用作频率乘法器(或频率调制器)。在这一实施例中，与上述实施例相比，DLL组件可以以较低的参考频率来操作，因而设计中所涉及的时序更加简单。因为PLL组件的参考时钟被DLL组件所调制，所以该PLL组件可被平移。而且，DLL和PLL组件的带宽在频率上可分开，以避免两个回路之间不希望出现的相互影响。通过使辅助除N电路(即coreclk除法器)发送sync_phase信号到基本除N电路(即PLL除法器)，基本除N电路和辅助除N电路可彼此同步。
在图7A中，PLL电路110接收参考时钟信号(示出为refclk)和反馈时钟信号(示出为fbclk)。基于refclk信号和fbclk信号，PLL电路110沿着信号线117(对应于节点A)将一个信号输出到时钟DFT电路230。时钟DFT电路230沿着信号线235将earlyclk信号输出到时钟传递网络120。
节点A处(信号线117上)的信号也被输入到基本除N电路510以及逻辑与门140的一个输入端(沿着信号线505)。基本除N电路510将得到的信号沿着信号线515输出到逻辑与门140的一个输入端。逻辑与门140执行信号线515和505的反馈信号的逻辑与运算，并输出反馈时钟(fbclk)信号到PLL电路110。
核心时钟信号可在节点B处从时钟传递网络120被输出。核心时钟信号可被输入到辅助除N电路520。核心时钟信号还可被输入到逻辑与门530。辅助除N电路520输出信号到逻辑与门530的另一个输入端。逻辑与门530执行输入信号的逻辑与运算，并沿着信号线535将得到的信号提供给相位检测器210。
相位检测器210接收两个输入，即沿着信号线535的信号和沿着信号线507对应于bclk信号的信号。基于这些信号，相位检测器210沿着信号线215将调整信号输出到可变延迟电路220。可变延迟电路220从而基于沿着信号线215从相位检测器210接收的调整信号，调整输入到PLL电路110的refclk信号。
图7B示出了图7A的各种信号在一段时间上的时序图。例如，图7B示出了输入到PLL电路110的总线时钟(bclk)信号和反馈(fbclk)信号。图7B还示出了节点A处的信号、节点F处的信号、earlyclk信号以及节点B处的信号(即coreclk信号)。节点A和节点B处的信号的差代表前向延迟(例如由时钟DFT电路230和时钟传递网络120所引起的延迟)。该图示示出了节点A处的信号和节点B处的coreclk信号之间的反馈延迟(TAB)，该延迟远大于1个核心时钟周期。在此示例中，反馈小于1个核心周期。
图8示出了一种可以结合本发明的实施方式的示例性电子***设置。更具体地说，示出了一个集成电路(IC)芯片，其可以结合作为IC芯片***的本发明的一种或多种实施方式。这种IC可以是电子封装PAK的一部分，该封装将该IC连同支持组件一起结合到例如印刷电路板(PCB)的衬底上，作为一个被封装的***。该被封装的***例如可以通过插座(socket)SOK而安装到***板(例如主板***(MB))上。***板可以是整个电子设备(例如计算机、电子消费设备、服务器、通信装置)***的一部分，该电子设备***还可包括一个或多个下述装置：输入(例如用户)按钮B、输出装置(例如显示器DIS)、总线或总线部分BUS、电源设置PS以及外壳CAS(例如塑料或金属机壳)。
另外，本发明的范围内的实施例包括从简单级的实施例到***级的实施例。例如，分立集成电路(IC)实施例也可实现为：芯片或芯片组实施例的一部分；包含在印刷电路板(例如主板)实施例的芯片或芯片组内；包含在例如计算设备(例如个人计算机(PC)、服务器)或非计算设备(例如通信设备)的电子设备芯片或芯片组内；和/或包含电子设备的机械实施例(例如自动***)。
本说明书中对“一个实施例”、“实施例”、“示例性实施例”等的任何引用都意味着结合该实施例描述的特定特征、结构或特性被包含在本发明的至少一个实施例中。这些短语在说明书中各处的出现未必都是指同一个实施例。而且，当结合任何实施例或组件来描述特定特征、结构或特性时，都假设了本领域内的技术人员可结合所述实施例和/或组件中的另一些实施例和/或组件来实施所述特征、结构或特性。而且，为了易于理解，某些方法过程可能已被描述成分开的过程；然而，这些分别描述的过程不应被理解为它们的执行必然是与顺序相关的，即，一些过程能够以另一种顺序被执行，或者同时地执行，等等。
尽管已经参考本发明的一些说明性实施例描述了本发明，但是应当理解到，本领域内的技术人员可以设计出大量其他的修改和实施例，这些修改和实施例仍处于本发明原理的精神和范围之内。更具体地说，在前面公开的内容、附图和所附权利要求的范围之内的结合了主题的设置的组成部分和/或设置中，可以做出合理的变动与修改，而不脱离本发明的精神。除了在所述组成部分和/或设置中的变动和修改，对本领域内的技术人员来说，其他的使用也是显而易见的。
Claims (29)
1.一种***，包括：
锁相环组件，用于基于参考时钟信号和反馈时钟信号，输出第一信号；
时钟传递网络，用于基于从所述锁相环组件输出的所述第一信号，传递时钟信号；和
延迟锁定环组件，用于消除信号的偏移，并调整所述时钟传递网络所传递的所述时钟信号。
2.如权利要求1所述的***，其中所述延迟锁定环组件包括相位检测器和可变延迟电路，所述相位检测器用于将调整信号输出到所述可变延迟电路。
3.如权利要求2所述的***，其中所述可变延迟电路将所述时钟传递网络所传递的所述时钟信号与所述反馈时钟信号对齐。
4.如权利要求2所述的***，其中所述可变延迟电路被设置在所述锁相环组件的反馈路径中，并且所述相位检测器将从所述可变延迟电路输出的信号与所述时钟传递网络所传递的所述时钟信号相比较，以确定所述调整信号。
5.如权利要求2所述的***，其中所述可变延迟电路被设置在所述锁相环组件的反馈路径的外部。
6.如权利要求5所述的***，其中所述可变延迟电路接收从所述锁相环组件输出的所述第一信号，并输出第二信号，所述可变延迟电路基于从所述相位检测器输出的所述调整信号来调整所述第二信号。
7.如权利要求2所述的***，其中所述锁相环组件被设置在所述延迟锁定环组件内部。
8.如权利要求2所述的***，其中所述可变延迟电路接收第二信号，并将所述参考时钟信号输出到所述锁相环组件，所述可变延迟电路基于从所述相位检测器输出的所述调整信号来调整所述参考时钟信号。
9.如权利要求8所述的***，其中所述调整信号是基于所述第二信号和由所述时钟传递网络所传递的所述时钟信号的。
10.如权利要求2所述的***，其中所述调整信号是基于所述反馈时钟信号和由所述时钟传递网络所传递的所述时钟信号的。
11.如权利要求1所述的***，还包括除法器电路，用于锁定所述锁相环组件。
12.如权利要求1所述的***，其中所述延迟锁定环组件消除所述信号的偏移，最大可到所述时钟信号的一个周期。
13.一种***，包括：
锁相环组件，用于输出第一时钟信号；
时钟网络，用于基于从所述锁相环组件输出的所述第一时钟信号，提供第二时钟信号；和
延迟锁定环组件，用于调整所述第二时钟信号的时序。
14.如权利要求13所述的***，其中所述延迟锁定环组件包括相位检测器和可变延迟电路，所述相位检测器用于将调整信号输出到所述可变延迟电路。
15.如权利要求14所述的***，其中所述可变延迟电路将所述第二时钟信号与所述锁相环组件的反馈时钟信号对齐。
16.如权利要求14所述的***，其中所述可变延迟电路被设置在所述锁相环组件的反馈路径中，并且所述相位检测器将从所述可变延迟电路输出的信号与所述第二时钟信号相比较。
17.如权利要求14所述的***，其中所述可变延迟电路被设置在所述锁相环组件的反馈路径的外部。
18.如权利要求17所述的***，其中所述可变延迟电路接收从所述锁相环组件输出的所述第一信号，并输出第三信号，所述可变延迟电路基于从所述相位检测器输出的所述调整信号来调整所述第三信号。
19.如权利要求14所述的***，其中所述锁相环组件被设置在所述延迟锁定环组件内部。
20.如权利要求14所述的***，其中所述可变延迟电路接收第三信号，并将参考时钟信号输出到所述锁相环组件，所述可变延迟电路基于从所述相位检测器输出的所述调整信号来调整所述参考时钟信号。
21.如权利要求20所述的***，其中所述调整信号是基于所述第二时钟信号的。
22.如权利要求14所述的***，其中所述调整信号是基于所述第二时钟信号和所述锁相环组件的反馈时钟信号的。
23.如权利要求13所述的***，还包括除法器电路，用于锁定所述锁相环组件。
24.如权利要求13所述的***，其中所述延迟锁定环组件调整所述第二时钟信号的时序，最大可到所述第二时钟信号的一个周期。
25.一种方法，包括：
从锁相环组件提供第一时钟信号；
基于所述第一时钟信号，提供第二时钟信号；
确定所述第二时钟信号和参考信号之间的差；
提供表示了所确定的差的调整信号；以及
基于所述调整信号，调整所述第二时钟信号。
26.如权利要求25所述的方法，其中所述调整信号是基于所述第二时钟信号和所述锁相环组件的反馈时钟信号的。
27.如权利要求25所述的方法，其中所述调整信号是基于所述第二时钟信号和用于所述锁相环组件的参考时钟信号的。
28.如权利要求25所述的方法，其中调整所述第二时钟信号包括消除从所述锁相环组件输出的所述第一时钟信号的偏移。
29.如权利要求25所述的方法，其中调整所述第二时钟信号包括消除被输入到所述锁相环组件的参考时钟信号的偏移。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/425,914 | 2003-04-30 | ||
| US10/425,914 US7199624B2 (en) | 2003-04-30 | 2003-04-30 | Phase locked loop system capable of deskewing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1543074A true CN1543074A (zh) | 2004-11-03 |
| CN100512010C CN100512010C (zh) | 2009-07-08 |
Family
ID=33309771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100374792A Expired - Fee Related CN100512010C (zh) | 2003-04-30 | 2004-04-29 | 能够消除偏移的锁相环*** |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7199624B2 (zh) |
| EP (1) | EP1618461B1 (zh) |
| CN (1) | CN100512010C (zh) |
| TW (1) | TWI285028B (zh) |
| WO (1) | WO2004099955A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109032244A (zh) * | 2012-09-17 | 2018-12-18 | Wago管理有限责任公司 | 数据总线装置以及用于同步数据总线装置的方法 |
| CN110224697A (zh) * | 2019-06-18 | 2019-09-10 | 苏州兆凯电子有限公司 | 一种锁相环锁定方法、电路及通信收发*** |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7268599B1 (en) * | 2004-02-04 | 2007-09-11 | Integrated Device Technology, Inc. | Method and apparatus for buffer with programmable skew |
| US20070159223A1 (en) * | 2005-12-27 | 2007-07-12 | Feng Wang | Phase locked loop circuit |
| US8462907B2 (en) | 2009-11-10 | 2013-06-11 | Futurewei Technologies, Inc. | Method and apparatus to reduce wander for network timing reference distribution |
| WO2012027080A1 (en) | 2010-08-25 | 2012-03-01 | Rambus Inc. | Memory controller with fast reacquisition of read timing to support rank switching |
| US8704570B2 (en) * | 2011-12-20 | 2014-04-22 | Mosys, Inc. | Delay-locked loop with phase adjustment |
| US11979480B2 (en) | 2022-09-20 | 2024-05-07 | International Business Machines Corporation | Quadrature circuit interconnect architecture with clock forwarding |
| CN116232319B (zh) * | 2023-05-08 | 2023-07-28 | 深圳市九天睿芯科技有限公司 | 锁相环、芯片及电子设备 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859550A (en) * | 1995-12-19 | 1999-01-12 | Cisco Technology, Inc. | Network switching system including a zero-delay output buffer |
| US5870445A (en) * | 1995-12-27 | 1999-02-09 | Raytheon Company | Frequency independent clock synchronizer |
| US6288589B1 (en) * | 1997-11-20 | 2001-09-11 | Intrinsity, Inc. | Method and apparatus for generating clock signals |
| US6300807B1 (en) * | 1998-09-04 | 2001-10-09 | Hitachi, Ltd. | Timing-control circuit device and clock distribution system |
| US6100735A (en) * | 1998-11-19 | 2000-08-08 | Centillium Communications, Inc. | Segmented dual delay-locked loop for precise variable-phase clock generation |
| US6140854A (en) * | 1999-01-25 | 2000-10-31 | Motorola, Inc. | System with DLL |
| US6346838B1 (en) * | 2001-01-05 | 2002-02-12 | Taiwan Semiconductor Manufacturing Corporation | Internal offset-canceled phase locked loop-based deskew buffer |
| US6538957B2 (en) * | 2001-05-14 | 2003-03-25 | Sony Computer Entertainment America Inc. | Apparatus and method for distributing a clock signal on a large scale integrated circuit |
| US6608528B2 (en) * | 2001-10-22 | 2003-08-19 | Intel Corporation | Adaptive variable frequency clock system for high performance low power microprocessors |
| EP1320189B1 (en) * | 2001-12-12 | 2007-07-11 | Sony Deutschland GmbH | Multi-band frequency synthesiser for mobile terminals |
-
2003
- 2003-04-30 US US10/425,914 patent/US7199624B2/en not_active Expired - Fee Related
-
2004
- 2004-04-21 EP EP04760569.6A patent/EP1618461B1/en not_active Expired - Lifetime
- 2004-04-21 WO PCT/US2004/012486 patent/WO2004099955A1/en active Application Filing
- 2004-04-23 TW TW093111457A patent/TWI285028B/zh not_active IP Right Cessation
- 2004-04-29 CN CNB2004100374792A patent/CN100512010C/zh not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109032244A (zh) * | 2012-09-17 | 2018-12-18 | Wago管理有限责任公司 | 数据总线装置以及用于同步数据总线装置的方法 |
| CN109032244B (zh) * | 2012-09-17 | 2021-10-15 | Wago管理有限责任公司 | 数据总线装置以及用于同步数据总线装置的方法 |
| CN110224697A (zh) * | 2019-06-18 | 2019-09-10 | 苏州兆凯电子有限公司 | 一种锁相环锁定方法、电路及通信收发*** |
| CN110224697B (zh) * | 2019-06-18 | 2022-11-04 | 苏州兆凯电子有限公司 | 一种锁相环锁定方法、锁相环电路及通信收发*** |
Also Published As
| Publication number | Publication date |
|---|---|
| US7199624B2 (en) | 2007-04-03 |
| US20040217787A1 (en) | 2004-11-04 |
| TWI285028B (en) | 2007-08-01 |
| WO2004099955A1 (en) | 2004-11-18 |
| TW200505166A (en) | 2005-02-01 |
| EP1618461A1 (en) | 2006-01-25 |
| CN100512010C (zh) | 2009-07-08 |
| EP1618461B1 (en) | 2018-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1266835C (zh) | 用于生成准确的低抖动时钟的时钟生成器 | |
| US8988121B2 (en) | Method and apparatus for generating a reference signal for a fractional-N frequency synthesizer | |
| CN101030779A (zh) | 延时锁定环电路 | |
| CN1199355C (zh) | 频率综合器 | |
| US5406590A (en) | Method of and apparatus for correcting edge placement errors in multiplying phase locked loop circuits | |
| CN1574641A (zh) | 使用可进行高精度频率调制的谱扩散方式的时钟发生电路 | |
| CN1415137A (zh) | 用于扩频时钟***的零延迟缓冲电路以及方法 | |
| CN101034885A (zh) | 产生低电磁干扰的时钟信号的方法及*** | |
| US8786329B1 (en) | Method for doubling the frequency of a reference clock | |
| CN1091977C (zh) | 用于非整数倍频***的时钟同步方法电路 | |
| CN1543074A (zh) | 能够消除偏移的锁相环*** | |
| KR100778374B1 (ko) | 확산비율 조절가능 대역 확산 클록 발생기 | |
| WO2009090448A2 (en) | Proportional phase comparator and method for phase-aligning digital signals | |
| US8009719B2 (en) | Digital spread spectrum method based on precise phase delta-sigma algorithm | |
| CN1881805A (zh) | 锁相回路的阻尼系数修正装置和方法 | |
| CN1354562A (zh) | 输出相对输入时钟具有固定相位差的时钟的pll电路 | |
| CN1745518A (zh) | 包括可变延迟和离散延迟的锁相环 | |
| CN1494217A (zh) | 低稳态误差的锁相回路及其校正电路 | |
| KR100531457B1 (ko) | 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프 | |
| US20090009224A1 (en) | Multiphase DLL using 3-edge phase detector for wide-range operation | |
| CN1209692A (zh) | 时钟发生器 | |
| CN1144369C (zh) | 锁相环电路 | |
| KR100844960B1 (ko) | 확산 스펙트럼 클럭 생성기 | |
| KR102205037B1 (ko) | 글리치를 제거하기 위한 멀티 모듈러스 분주기 및 이를 포함하는 전자 장치 | |
| US12052336B2 (en) | Circuit and method for removing spread spectrum |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090708 Termination date: 20190429 |