KR100935594B1 - 위상 동기 장치 - Google Patents

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Abstract

본 발명의 위상 동기 장치는, 입력 클럭을 소정의 분주비로 분주한 후 순차적으로 지연시키는 동작을 수행하여 주파수를 판별하고, 판별된 주파수 정보를 이용하여 발진기 게인 설정 신호를 생성하는 발진기 게인 설정 수단; 및 상기 입력 클럭의 입력에 응답하여 상기 발진기 게인 설정 신호에 대응하는 주파수를 갖는 출력 클럭을 발진시키는 PLL(Phase Locked Loop) 회로;를 포함하는 것을 특징으로 한다.
Figure R1020080013465
PLL 회로, 전압 제어 발진기, 주파수 판별

Description

위상 동기 장치{Phase Synchronization Apparatus}
본 발명은 위상 동기 장치에 관한 것으로, 보다 상세하게는 반도체 집적 회로에서 활용되는 PLL(Phase Locked Loop) 회로에 관한 것이다.
반도체 집적 회로가 점점 더 고속화 되어 가는 추세에 따라 외부 클럭의 주파수가 점점 더 높아지고 있고, 그에 따라 내부 클럭의 주파수 또한 높아지고 있다. 따라서 고주파 클럭에 대한 적응성을 향상시키기 위하여 클럭 위상 동기 장치로서, DLL(Delay Locked Loop) 회로 대신에 PLL 회로를 사용하는 반도체 집적 회로가 증가하고 있다. 상기 PLL 회로는 RF를 포함한 유무선 통신 시스템 등 여러 분야에서 적용이 가능하며, 위상 조절기, 주파수 합성기 및 시분할 시스템 등으로 활용되고 있다.
일반적으로 PLL 회로는 위상 검출기, 차지 펌프, 저역 통과 필터, 전압 제어 발진기(VCO : Voltage Controlled Oscillator) 및 클럭 분주기를 구비한다. 이 때, 상기 전압 제어 발진기의 게인(Gain), 즉 상기 루프 필터를 통해 전달되는 제어 전압 대 출력 클럭의 비율은 PLL 회로의 동작 특성을 결정짓는 중요한 요소이다. 종래의 일반적인 PLL 회로는 주로 게인이 큰 전압 제어 발진기를 사용하였고, 이에 따라 짧은 락킹 타임(Locking Time)을 갖는 위상 고정 동작을 구현하고자 하였다. 그러나 이처럼 게인이 큰 전압 제어 발진기는 전압의 변화에 따라 주파수 대역이 민감하게 변동되어 동작의 안정성이 저하된다는 단점을 가지고 있었다. 게다가 이를 극복하기 위해 게인이 작은 전압 제어 발진기를 사용하면, 동작의 안정성이 향상되기는 하나 락킹 타임이 길어진다는 단점과 함께, 가용 주파수 대역이 좁아진다는 문제점이 드러나게 된다.
이처럼, 종래의 PLL 회로는 전압 제어 발진기의 게인에 따라 그 동작 성능이 좌우되었으며, 게인이 큰 전압 제어 발진기를 사용하여 동작의 안정성을 담보하거나, 게인이 작은 전압 제어 발진기를 사용하여 짧은 락킹 타임을 추구할 수 밖에 없었다. 반도체 집적 회로의 환경이 고속화 구현됨에 따라, 고성능의 클럭 위상 동기 장치의 구현이 요구되고 있으나, 기술적으로 상술한 것과 같은 큰 어려움이 있는 상황이다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 짧은 락킹 타임을 가지면서도 안정적으로 동작할 수 있는 위상 동기 장치를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 위상 동기 장치는, 입력 클럭을 소정의 분주비로 분주한 후 순차적으로 지연시키는 동작을 수행하여 주파수를 판별하고, 판별된 주파수 정보를 이용하여 발진기 게인 설정 신호를 생성하는 발진기 게인 설정 수단; 및 상기 입력 클럭의 입력에 응답하여 상기 발진기 게인 설정 신호에 대응하는 주파수를 갖는 출력 클럭을 발진시키는 PLL 회로;를 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 위상 동기 장치는, 입력 클럭을 소정의 분주비로 분주하여 분주 클럭을 생성하는 제 1 클럭 분주부; 상기 분주 클럭을 순차적으로 지연시키는 동작을 수행하여 상기 입력 클럭의 주파수 정보를 담는 주파수 판별 신호를 생성하는 주파수 판별부; 상기 주파수 판별 신호를 인코딩하여 주파수 설정 신호를 생성하는 인코딩부; 및 상기 주파수 설정 신호 및 제어 전압에 응답하여 출력 클럭을 발진시키는 전압 제어 발진기;를 포함하는 것을 특징으로 한다.
본 발명의 위상 동기 장치는, 출력 클럭의 가용 주파수 대역을 선택 가능하게 하고 게인이 낮은 전압 제어 발진기를 사용함으로써, 짧은 락킹 타임을 가지면서도 안정적으로 동작할 수 있다는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 위상 동기 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 위상 동기 장치는, 입력 클럭(clk_in)과 피드백 클럭(clk_fb)의 위상을 비교하여 풀업 제어 신호(plup)와 풀다운 제어 신호(pldn)를 생성하는 위상 검출기(10); 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압(Vpmp)을 생성하는 차지 펌프(20); 입력 클럭(clk_in)을 소정의 분주비로 분주하여 분주 클럭(clk_div)을 생성하는 제 1 클럭 분주부(30); 상기 분주 클럭(clk_div)을 순차적으로 지연시키는 동작을 수행하여 상기 입력 클럭(clk_in)의 주파수 정보를 담는 제 1 내지 제 16 주파수 판별 신호(frqdtg<1:16>)를 생성하는 주파수 판별부(40); 상기 제 1 내지 제 16 주파수 판별 신호(frqdtg<1:16>)를 인코딩하여 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)와 제 1 및 제 2 전압 설정 신호(vltset<1:2>)를 생성하는 인코딩부(50); 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)에 응답하여 펌핑 전압(Vpmp)을 여과하여 제어 전압(Vctrl)을 생성 하는 저역 통과 필터(60); 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)에 응답하여 상기 제어 전압(Vctrl)을 이용하여 출력 클럭(clk_out)을 발진시키는 전압 제어 발진기(70); 및 상기 출력 클럭(clk_out)을 소정의 분주비로 분주하여 상기 피드백 클럭(clk_fb)을 출력하는 제 2 클럭 분주부(80);를 포함한다.
여기에서 상기 주파수 판별 신호(frqdtg<1:16>)는 16개의 신호로서 구현되는 것을 예로 들었으나, 신호의 개수는 한정적이지 않음을 밝혀 둔다. 그리고 주파수 설정 신호로서 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)가 구현되고, 전압 설정 신호로서 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)가 구현되는 것 또한 단지 실시예에 지나지 않는다는 것을 밝혀 둔다.
상기 제 1 클럭 분주부(30), 상기 주파수 판별부(40) 및 상기 인코딩부(50)는 주파수 설정 신호와 전압 설정 신호를 생성함으로써, 상기 전압 제어 발진기(70)의 게인을 설정한다는 점에서 발진기 게인 설정 수단(100)이라 불러도 무방하다. 또한, 같은 의미에서, 상기 발진기 게인 설정 수단(100)이 생성하는 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>) 및 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)는 발진기 게인 설정 신호라 이를 수 있다. 즉, 상기 발진기 게인 설정 수단(100)은 상기 입력 클럭(clk_in)을 소정의 분주비로 분주한 후 순차적으로 지연시키는 동작을 수행하여 주파수를 판별하고, 주파수 정보를 이용하여 상기 발진기 게인 설정 신호를 생성한다.
또한, 상기 위상 검출기(10), 차지 펌프(20), 저역 통과 필터(60), 전압 제어 발진기(70), 및 제 2 클럭 분주부(80)는 PLL 회로를 구성하는 요소들로 볼 수 있으므로, 이들을 묶어 PLL 회로(200)라 이르기로 한다. 즉, 상기 PLL 회로(200)는 상기 입력 클럭(clk_in)의 입력에 응답하여 상기 발진기 게인 설정 신호에 대응하는 주파수를 갖는 상기 출력 클럭(clk_out)을 발진시킨다.
상기 위상 검출기(10)는 상기 입력 클럭(clk_in)과 상기 피드백 클럭(clk_fb)의 위상 차이를 검출하여 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)를 생성한다. 이후, 상기 차지 펌프(20)는 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)에 응답하여 상기 펌핑 전압(Vpmp)의 전위를 제어한다. 즉, 상기 풀업 제어 신호(plup)가 인에이블 되면 상기 펌핑 전압(Vpmp)의 전위를 상승시키고, 상기 풀다운 제어 신호(pldn)가 인에이블 되면 상기 펌핑 전압(Vpmp)의 전위를 하강시킨다.
상기 제 1 클럭 분주부(30)는 상기 입력 클럭(clk_in)을 소정의 분주비(여기에서는 2)로 분주하여 상기 분주 클럭(clk_div)을 생성한다. 이후, 상기 주파수 판별부(40)는 상기 분주 클럭(clk_div)을 복수 개의 단위 지연기를 통해 순차적으로 지연시키는 동작을 수행하여 상기 입력 클럭(clk_in)의 주파수 정보를 추출한다. 이와 같은 상기 주파수 판별부(40)의 동작은 이후에 보다 상세히 설명하기로 한다. 상기 인코딩부(50)는 상기 주파수 판별부(40)로부터 출력되는 상기 제 1 내지 제 16 주파수 판별 신호(frqdtg<1:16>)를 입력 받아 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)와 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)를 생성한다. 이 때, 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)는 상기 입력 클럭(clk_in)의 주파수에 대응하여 상기 출력 클럭(clk_out)이 초기에 갖게 되는 주 파수 대역을 선택하도록 하는 값을 갖는다. 마찬가지로, 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)는 상기 입력 클럭(clk_in)의 주파수에 대응하여 상기 제어 전압(Vctrl)이 초기에 갖게 되는 전압 레벨을 선택하도록 하는 값을 갖는다.
상기 저역 통과 필터(60)는 이와 같은 특성을 갖는 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)에 응답하여 상기 펌핑 전압(Vpmp)을 여과하여 상기 제어 전압(Vctrl)을 생성한다. 따라서, 상기 제어 전압(Vctrl)의 레벨은 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)의 논리값에 의해 결정된다.
그리고 상기 전압 제어 발진기(70)는 상술한 특성을 갖는 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)의 논리값과 상기 제어 전압(Vctrl)의 레벨에 대응하는 주파수를 갖는 상기 출력 클럭(clk_out)을 생성한다. 이 때, 상기 전압 제어 발진기(70)는 상기 제어 전압(Vctrl)의 레벨에 대응하여 상기 출력 클럭(clk_out)의 기본 주파수를 설정하고, 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)의 논리값에 대응하여 상기 출력 클럭(clk_out)의 주파수를 변경한다. 즉, 상기 출력 클럭(clk_out)의 주파수는 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)의 논리값에 의해 결정된다. 이 때, 상기 전압 제어 발진기(70)의 게인은 낮게 설정되어 있어야 한다. 즉, 상기 전압 제어 발진기(70)는 상기 제어 전압(Vctrl)의 레벨 변동에 둔감하게 반응하여 상기 출력 클럭(clk_out)의 주파수를 변화시켜야 하는데, 이처럼 상기 전압 제어 발진기(70)의 게인을 낮게 조정하는 것은 당업자라면 내부의 소자들의 저항값 또는 전류량을 조절함으로써 용이하게 실시할 수 있는 기술에 해당한다.
도 2a 및 도 2b는 도 1에 도시한 위상 동기 장치의 동작을 설명하기 위한 그래프이다.
도 2a는 종래의 PLL 회로의 전압 제어 발진기의 게인을 나타낸다. 도시한 것과 같이, 종래의 PLL 회로의 전압 제어 발진기의 게인은 급한 기울기로 설정되었고, 이에 따라 제어 전압(Vctrl)의 변동에 출력 클럭(clk_out)의 주파수가 민감하게 반응하였으므로, 동작의 안정성이 저하되었다.
그러나 도 2b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 PLL 회로에서, 상기 전압 제어 발진기(70)의 게인은 완만한 기울기를 나타낸다. 이로 인해 가용 주파수 대역이 협소해지는 문제점을 방지하기 위해, 가용 주파수 대역은 여러 가지(여기에서는 4가지)의 경우로 설정된다. 실선으로 나타낸 4개의 선분은 이러한 가용 주파수 대역에서의 각각의 게인을 나타내며, 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)는 도시된 4가지의 가용 주파수 대역의 경우 중 어느 하나를 선택하는 기능을 수행한다.
또한, 선택된 하나의 가용 주파수의 경우에 대해, 상기 제어 전압(Vctrl)의 초기 전압 레벨의 경우를 여러 가지(여기에서는 4가지)로 설정한다. 점선으로 표시한 구간은 이러한 전압 레벨의 경우를 나타내며, 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)는 상기 제어 전압(Vctrl)의 초기 전압 레벨의 4가지 경우 중 어느 하나를 선택한다.
이러한 동작에 의해 본 발명의 일 실시예에 따른 PLL 회로의 상기 전압 제어 발진기(70)는, 상기 제어 전압(Vctrl)의 레벨 변동에 둔감하게 반응하면서도 넓은 가용 주파수 대역을 가질 수 있어, 동작의 안정성을 담보할 수 있다. 또한, 초기에 상기 출력 클럭(clk_out)의 주파수 대역과 상기 제어 전압(Vctrl)의 레벨을 설정함에 따라 짧은 락킹 타임을 제공할 수 있다.
도 3은 도 1에 도시한 제 1 클럭 분주부의 상세 구성도이다.
도시한 바와 같이, 상기 제 1 클럭 분주부(30)는, 상기 입력 클럭(clk_in)을 입력 받아 상기 분주 클럭(clk_div)의 유효 구간을 정의하는 구간 설정부(310); 상기 입력 클럭(clk_in)을 2분주하는 분주부(320); 및 상기 구간 설정부(310)의 출력 신호와 상기 분주부(320)의 출력 신호를 조합하여 상기 분주 클럭(clk_div)을 출력하는 신호 조합부(330);를 포함한다.
상기 구간 설정부(310)는 리셋 신호(rst)에 의해 초기화되고, 상기 입력 클럭(clk_in)에 응답하여 그라운드 전원(VSS)을 순차적으로 래치하는 제 1 내지 제 3 플립플롭(FF1 ~ FF3)을 포함한다.
상기 분주부(320)는 상기 리셋 신호(rst)에 의해 초기화되고, 상기 입력 클럭(clk_in)에 응답하여 입력단에 입력되는 신호를 래치하는 제 4 플립플롭(FF4); 및 상기 제 4 플립플롭(FF4)의 출력 신호를 반전시켜 상기 제 4 플립플롭(FF4)의 입력단에 전달하는 제 1 인버터(IV1);를 포함한다.
상기 신호 조합부(330)는 상기 구간 설정부(310)의 출력 신호와 상기 분주부(320)의 출력 신호를 입력 받는 낸드게이트(ND); 및 상기 낸드게이트(ND)의 출력 신호를 입력 받아 상기 분주 클럭(clk_div)을 출력하는 제 2 인버터(IV2);를 포함한다.
이와 같이 구성되는 상기 제 1 클럭 분주부(30)에서, 상기 분주부(320)의 구성은 일반적인 클럭 분주기 회로와 같은 형태임을 알 수 있다. 이 때, 상기 구간 설정부(310)는 상기 입력 클럭(clk_in)의 라이징 에지(Rising Edge)마다 상기 그라운드 전원(VSS)을 순차적으로 쉬프팅시키는 동작을 수행하는데, 이에 따라 상기 입력 클럭(clk_in)의 세 번째 라이징 에지가 되면 상기 신호 조합부(330)에 상기 그라운드 전원(VSS) 레벨의 전위, 즉 로우 레벨(Low Level)의 전위가 전달되고, 상기 분주 클럭(clk_div)은 로우 레벨이 된다. 상기 구간 설정부(310)의 이와 같은 기능은 상기 입력 클럭(clk_in)의 2배의 주기를 갖는 상기 분주 클럭(clk_div)이 상기 입력 클럭(clk_in)의 두 주기 동안만 생성되도록 하기 위해 구현되는 것이다. 이를 통해, 상기 입력 클럭(clk_in)이 고주파로서 구현되는 경우에 오동작이 발생하지 않게 할 수 있다.
도 4는 도 1에 도시한 주파수 판별부의 상세 구성도이다.
도시한 바와 같이, 상기 주파수 판별부(40)는, 상기 분주 클럭(clk_div)을 순차적으로 지연시키는 지연부(410); 및 상기 지연부(410)에서 순차적으로 지연된 16개의 신호들과 상기 분주 클럭(clk_div)의 위상을 각각 비교하여 상기 제 1 내지 제 16 주파수 판별 신호(frqdtg<1:16>)를 생성하는 위상 비교부(420);를 포함한다.
상기 지연부(410)는 상기 분주 클럭(clk_div)을 순차적으로 지연시키기 위해 직렬 연결된 16개의 단위 지연기(UD<1:16>)를 구비한다.
그리고 상기 위상 비교부(420)는 상기 분주 클럭(clk_div)과 상기 16개의 단위 지연기(UD<1:16>)의 출력 신호를 각각 입력 받아, 상기 제 1 내지 제 16 주파수 판별 신호(frqdtg<1:16>)를 각각 출력하는 16개의 위상 비교기(PD<1:16>)를 포함한다.
상기 분주 클럭(clk_div)의 하이 레벨(High Level) 구간의 길이는 상기 입력 클럭(clk_in)의 한 주기와 같다. 이러한 상기 분주 클럭(clk_div)을 순차적으로 지연시키면서 지연된 신호를 이용하여 상기 분주 클럭(clk_div)을 에지 트리거링(Edge Triggering)하는 동작을 수행하면, 상기 제 1 내지 제 16 주파수 판별 신호(frqdtg<1:16>)는 논리값이 ‘1’인 신호가 연속적으로 발생하고 이후 논리값이 ‘0’인 신호가 연속적으로 발생하는 형태로 구현될 것이다. 이 때, 논리값이 ‘1’인 신호의 개수를 통해 상기 입력 클럭(clk_in)의 주기 정보, 즉 주파수 정보가 나타나게 된다. 결과적으로, 상기 제 1 내지 제 16 주파수 판별 신호(frqdtg<1:16>)는 그 논리값을 통해 상기 입력 클럭(clk_in)의 주파수 정보를 나타내게 된다.
도 5는 도 1에 도시한 인코딩부의 상세 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 인코딩부(50)는, 상기 제 1 내지 제 16 주파수 판별 신호(frqdtg<1:16>)를 조합하여 제 1 내지 제 16 코드(c<1:16>)를 생성하는 코드 생성부(510); 및 상기 제 1 내지 제 16 코드(c<1:16>)를 조합하여 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)와 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)를 생성하는 코드 조합부(520);를 포함한다.
도 6은 도 5에 도시한 코드 생성부의 상세 구성도이다.
상기 코드 생성부(510)는, 상기 외부 공급전원(VDD)을 입력 받는 제 3 인버 터(IV3); 상기 제 3 인버터(IV3)의 출력 신호와 상기 제 1 및 제 2 주파수 판별 신호(frqdtg<1:2>)를 입력 받아 상기 제 1 코드(c<1>)를 출력하는 제 1 노어게이트(NR1); 상기 제 1 주파수 판별 신호(frqdtg<1>)를 입력 받는 제 4 인버터(IV4); 상기 제 4 인버터(IV4)의 출력 신호와 상기 제 2 및 제 3 주파수 판별 신호(frqdtg<2:3>)를 입력 받아 상기 제 2 코드(c<2>)를 출력하는 제 2 노어게이트(NR2); 상기 제 2 주파수 판별 신호(frqdtg<2>)를 입력 받는 제 5 인버터(IV5); 상기 제 5 인버터(IV5)의 출력 신호와 상기 제 3 및 제 4 주파수 판별 신호(frqdtg<3:4>)를 입력 받아 상기 제 3 코드(c<3>)를 출력하는 제 3 노어게이트(NR3); 상기 제 3 주파수 판별 신호(frqdtg<3>)를 입력 받는 제 6 인버터(IV6); 및 상기 제 6 인버터(IV6)의 출력 신호와 상기 제 4 및 제 5 주파수 판별 신호(frqdtg<4:5>)를 입력 받아 상기 제 4 코드(c<4>)를 출력하는 제 4 노어게이트(NR4);를 포함한다.
또한 상기 코드 생성부(510)는, 상기 제 4 주파수 판별 신호(frqdtg<4>)를 입력 받는 제 7 인버터(IV7); 상기 제 7 인버터(IV7)의 출력 신호와 상기 제 5 및 제 6 주파수 판별 신호(frqdtg<5:6>)를 입력 받아 상기 제 5 코드(c<5>)를 출력하는 제 5 노어게이트(NR5); 상기 제 5 주파수 판별 신호(frqdtg<5>)를 입력 받는 제 8 인버터(IV8); 상기 제 8 인버터(IV8)의 출력 신호와 상기 제 6 및 제 7 주파수 판별 신호(frqdtg<6:7>)를 입력 받아 상기 제 6 코드(c<6>)를 출력하는 제 6 노어게이트(NR6); 상기 제 6 주파수 판별 신호(frqdtg<6>)를 입력 받는 제 9 인버터(IV9); 상기 제 9 인버터(IV9)의 출력 신호와 상기 제 7 및 제 8 주파수 판별 신 호(frqdtg<7:8>)를 입력 받아 상기 제 7 코드(c<7>)를 출력하는 제 7 노어게이트(NR7); 상기 제 7 주파수 판별 신호(frqdtg<7>)를 입력 받는 제 10 인버터(IV10); 상기 제 10 인버터(IV10)의 출력 신호와 상기 제 8 및 제 9 주파수 판별 신호(frqdtg<8:9>)를 입력 받아 상기 제 8 코드(c<8>)를 출력하는 제 8 노어게이트(NR8);를 더 포함한다.
그리고 상기 코드 생성부(510)는, 상기 제 8 주파수 판별 신호(frqdtg<8>)를 입력 받는 제 11 인버터(IV11); 상기 제 11 인버터(IV11)의 출력 신호와 상기 제 9 및 제 10 주파수 판별 신호(frqdtg<9:10>)를 입력 받아 상기 제 9 코드(c<9>)를 출력하는 제 9 노어게이트(NR9); 상기 제 9 주파수 판별 신호(frqdtg<9>)를 입력 받는 제 12 인버터(IV12); 상기 제 12 인버터(IV12)의 출력 신호와 상기 제 10 및 제 11 주파수 판별 신호(frqdtg<10:11>)를 입력 받아 상기 제 10 코드(c<10>)를 출력하는 제 10 노어게이트(NR10); 상기 제 10 주파수 판별 신호(frqdtg<10>)를 입력 받는 제 13 인버터(IV13); 상기 제 13 인버터(IV13)의 출력 신호와 상기 제 11 및 제 12 주파수 판별 신호(frqdtg<11:12>)를 입력 받아 상기 제 11 코드(c<11>)를 출력하는 제 11 노어게이트(NR11); 상기 제 11 주파수 판별 신호(frqdtg<11>)를 입력 받는 제 14 인버터(IV14); 및 상기 제 14 인버터(IV14)의 출력 신호와 상기 제 12 및 제 13 주파수 판별 신호(frqdtg<12:13>)를 입력 받아 상기 제 12 코드(c<12>)를 출력하는 제 12 노어게이트(NR12);를 추가로 포함한다.
그리고 상기 코드 생성부(510)는, 상기 제 12 주파수 판별 신호(frqdtg<12>)를 입력 받는 제 15 인버터(IV15); 상기 제 15 인버터(IV15)의 출력 신호와 상기 제 13 및 제 14 주파수 판별 신호(frqdtg<13:14>)를 입력 받아 상기 제 13 코드(c<13>)를 출력하는 제 13 노어게이트(NR13); 상기 제 13 주파수 판별 신호(frqdtg<13>)를 입력 받는 제 16 인버터(IV16); 상기 제 16 인버터(IV16)의 출력 신호와 상기 제 14 및 제 15 주파수 판별 신호(frqdtg<14:15>)를 입력 받아 상기 제 14 코드(c<14>)를 출력하는 제 14 노어게이트(NR14); 상기 제 14 주파수 판별 신호(frqdtg<14>)를 입력 받는 제 17 인버터(IV17); 상기 제 17 인버터(IV17)의 출력 신호와 상기 제 15 및 제 16 주파수 판별 신호(frqdtg<15:16>)를 입력 받아 상기 제 15 코드(c<15>)를 출력하는 제 15 노어게이트(NR15); 상기 제 15 주파수 판별 신호(frqdtg<15>)를 입력 받는 제 18 인버터(IV18); 및 상기 제 18 인버터(IV18)의 출력 신호와 상기 제 16 주파수 판별 신호(frqdtg<16>) 및 상기 그라운드 전원(VSS)을 입력 받아 상기 제 16 코드(c<16>)를 출력하는 제 16 노어게이트(NR16);를 더 포함한다.
도 7은 도 5에 도시한 코드 조합부의 상세 구성도이다.
도시한 바와 같이, 상기 코드 조합부(520)는, 상기 제 9 내지 제 12 코드(c<9:12>)를 입력 받는 제 17 노어게이트(NR17); 상기 제 17 노어게이트(NR17)의 출력 신호를 입력 받는 제 19 인버터(IV19); 상기 제 13 내지 제 16 코드(c<13:16>)를 입력 받는 제 18 노어게이트(NR18); 상기 제 18 노어게이트(NR18)의 출력 신호를 입력 받는 제 20 인버터(IV20); 상기 제 19 인버터(IV19)의 출력 신호와 상기 제 20 인버터(IV20)의 출력 신호를 입력 받는 제 19 노어게이트(NR19); 및 상기 제 19 노어게이트(NR19)의 출력 신호를 입력 받아 상기 제 1 주 파수 설정 신호(frqset<1>)를 출력하는 제 21 인버터(IV21);를 포함한다.
또한 상기 코드 조합부(520)는, 상기 제 5 내지 제 8 코드(c<5:8>)를 입력 받는 제 20 노어게이트(NR20); 상기 제 20 노어게이트(NR20)의 출력 신호를 입력 받는 제 22 인버터(IV22); 상기 제 13 내지 제 16 코드(c<13:16>)를 입력 받는 제 21 노어게이트(NR21); 상기 제 21 노어게이트(NR21)의 출력 신호를 입력 받는 제 23 인버터(IV23); 상기 제 22 인버터(IV22)의 출력 신호와 상기 제 23 인버터(IV23)의 출력 신호를 입력 받는 제 22 노어게이트(NR22); 및 상기 제 22 노어게이트(NR22)의 출력 신호를 입력 받아 상기 제 2 주파수 설정 신호(frqset<2>)를 출력하는 제 24 인버터(IV24);를 더 포함한다.
그리고 상기 코드 조합부(520)는, 상기 제 3 및 제 4 코드(c<3:4>)와 상기 제 7 및 제 8 코드(c<7:8>)를 입력 받는 제 23 노어게이트(NR23); 상기 제 23 노어게이트(NR23)의 출력 신호를 입력 받는 제 25 인버터(IV25); 상기 제 11 및 제 12 코드(c<11:12>)와 상기 제 15 및 제 16 코드(c<15:16>)를 입력 받는 제 24 노어게이트(NR24); 상기 제 24 노어게이트(NR24)의 출력 신호를 입력 받는 제 26 인버터(IV26); 상기 제 25 인버터(IV25)의 출력 신호와 상기 제 26 인버터(IV26)의 출력 신호를 입력 받는 제 25 노어게이트(NR25); 및 상기 제 25 노어게이트(NR25)의 출력 신호를 입력 받아 상기 제 1 전압 설정 신호(vltset<1>)를 출력하는 제 27 인버터(IV27);를 추가로 포함한다.
상기 코드 조합부(520)는, 상기 제 2, 제 4, 제 6 및 제 8 코드(c<2, 4, 6, 8>)를 입력 받는 제 26 노어게이트(NR26); 상기 제 26 노어게이트(NR26)의 출력 신 호를 입력 받는 제 28 인버터(IV28); 상기 제 10, 제 12, 제 14 및 제 16 코드(c<10, 12, 14, 16>)를 입력 받는 제 27 노어게이트(NR27); 상기 제 27 노어게이트(NR27)의 출력 신호를 입력 받는 제 29 인버터(IV29); 상기 제 28 인버터(IV28)의 출력 신호와 상기 제 29 인버터(IV29)의 출력 신호를 입력 받는 제 28 노어게이트(NR28); 및 상기 제 28 노어게이트(NR28)의 출력 신호를 입력 받아 상기 제 2 전압 설정 신호(vltset<2>)를 출력하는 제 30 인버터(IV30);를 더 포함한다.
상술한 것과 같은 상기 인코딩부(50)의 구성에 의해, 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)와 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)는 상기 제 1 내지 제 16 주파수 판별 신호(frqdtg<1:16>)로부터 전달되는 상기 입력 클럭(clk_in)의 주파수 정보를 담게 된다. 이와 같은 상기 제 1 내지 제 16 주파수 판별 신호(frqdtg<1:16>), 상기 제 1 내지 제 16 코드(c<1:16>), 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>) 및 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)의 관계는 아래의 표 1을 참조하면 용이하게 이해할 수 있다.
[표 1]
c<1> 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
c<2> 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0
c<3> 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0
c<4> 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0
c<5> 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0
c<6> 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0
c<7> 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0
c<8> 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0
c<9> 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0
c<10> 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0
c<11> 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0
c<12> 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0
c<13> 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0
c<14> 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0
c<15> 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0
c<16> 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1
frqset<1> 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
frqset<2> 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
vltset<1> 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
vltset<2> 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
상기 제 1 내지 제 16 주파수 판별 신호(frqdtg<1:16>) 중에서 논리값이 ‘1’인 신호가 연속적으로 몇 개 발생하는지에 따라, 상기 제 1 내지 제 16 코드(c<1:16>)에 포함된 논리값이 ‘1’인 신호의 위치가 결정된다. 예를 들어, 상기 제 1 내지 제 5 주파수 판별 신호(frqdtg<1:5>)의 논리값이 ‘1’이고, 상기 제 6 내지 제 16 주파수 판별 신호(frqdtg<6:16>)의 논리값이 ‘0’이면, 상기 제 5 코드(c<5>)의 논리값은 ‘1’이 되고, 나머지 코드의 논리값은 ‘0’이 된다. 이처럼, 상기 주파수 판별부(40)로부터 상기 입력 클럭(clk_in)의 주파수 정보가 상기 제 1 내지 제 16 주파수 판별 신호(frqdtg<1:16>)에 의해 상기 코드 생성부(510)에 전달되면, 상기 코드 생성부(510)는 이를 이용하여 상기 제 1 내지 제 16 코드(c<1:16>)를 생성한다. 그리고 상기 코드 조합부(520)는 상기 제 1 내지 제 16 코드(c<1:16>)가 갖는 논리값에 따라 상기 제 1 및 제 2 주파수 설정 신 호(frqset<1:2>) 및 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)를 생성한다.
여기에서 다시 도 2b를 참조하면, 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)의 논리값이 (0, 0)일 때 상기 입력 클럭(clk_in)이 가장 주파수가 높은 경우이므로 가장 위에 도시된 선분이 선택되고, 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)의 논리값이 (1, 1)일 때 상기 입력 클럭(clk_in)이 가장 주파수가 낮은 경우이므로 가장 아래에 도시된 선분이 선택된다는 것을 유추할 수 있다.
또한, 이처럼 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)에 의해 선택된 선분 상에서, 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)가 갖는 논리값에 의해 상기 제어 전압(Vctrl)의 레벨이 선택된다는 것을 이해할 수 있다.
도 8은 도 1에 도시한 저역 통과 필터의 상세 구성도이다.
도시한 바와 같이, 상기 저역 통과 필터(60)는, 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)를 디코딩하여 제 1 내지 제 4 저항 조정 신호(resadj<1:4>)를 생성하는 제 1 디코더(610); 상기 펌핑 전압(Vpmp)이 인가되며 상기 제어 전압(Vctrl)을 출력하는 제 1 노드(N1); 상기 제 1 노드(N1)에 접속되며, 상기 제 1 내지 제 4 저항 조정 신호(resadj<1:4>)에 응답하여 저항값이 변화되는 가변 저항부(620); 상기 가변 저항부(620)와 접지단 사이에 구비되는 제 1 캐패시터(CAP1); 및 상기 가변 저항부(620) 및 상기 제 1 캐패시터(CAP)와 병렬로 배치되는 제 2 캐패시터(CAP2);를 포함한다.
상기 가변 저항부(620)는 상기 병렬로 구비되는 제 1 내지 제 4 트랜지스 터(TR1 ~ TR4)를 포함하며, 각 트랜지스터의 게이트 단에는 상기 제 1 내지 제 4 저항 조정 신호(resadj<1:4>)가 각각 하나씩 입력된다.
여기에서는 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)의 논리값이 (0, 0)일 때 상기 제 1 저항 조정 신호(resadj<1>)가 인에이블 되고, 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)의 논리값이 (0, 1)일 때 상기 제 2 저항 조정 신호(resadj<2>)가 인에이블 되며, 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)의 논리값이 (1, 0)일 때 상기 제 3 저항 조정 신호(resadj<3>)가 인에이블 되고, 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)의 논리값이 (1, 1)일 때 상기 제 4 저항 조정 신호(resadj<4>)가 인에이블 된다고 가정하기로 한다.
이 때, 상기 제 1 내지 제 4 트랜지스터(TR1 ~ TR4)의 저항값은 각각 다르게 설정되어 있어야 하며, 상기 제 1 저항 조정 신호(resadj<1>)의 인에이블시 상기 가변 저항부(620)가 갖는 저항값이 가장 크고, 상기 제 4 저항 조정 신호(resadj<4>)의 인에이블시 상기 가변 저항부(620)가 갖는 저항값이 가장 작아야 한다. 이처럼, 상기 제 1 및 제 2 전압 설정 신호(vltset<1:2>)를 디코딩함에 따라 생성된 제 1 내지 제 4 저항 조정 신호(resadj<1:4>)에 의해 상기 가변 저항부(620)가 갖는 저항값이 차별화됨으로써, 상기 제어 전압(Vctrl)의 초기 레벨이 정의된다. 즉, 상기 입력 클럭(clk_in)의 주파수에 따라 상기 전압 제어 발진기(70)의 초기 게인을 정의함으로써, 상기 PLL 회로는 보다 짧은 락킹 타임을 보일 수 있게 되는 것이다.
도 9는 도 1에 도시한 전압 제어 발진기의 상세 구성도이다.
도시한 바와 같이, 상기 전압 제어 발진기(70)는, 제 2 노드(N2); 상기 출력 클럭(clk_out)을 피드백 받아 발진시키는 발진부(710); 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)를 디코딩하여 제 1 내지 제 4 전류량 조정 신호(crnadj<1:4>)를 생성하는 제 2 디코더(720); 상기 제어 전압(Vctrl) 및 상기 제 1 내지 제 4 전류량 조정 신호(crnadj<1:4>)에 응답하여 상기 제 2 노드(N2)에 흐르는 전류량을 제어하는 전류량 제어부(730); 및 상기 제 2 노드(N2)에 흐르는 전류량에 응답하여 상기 발진부(710)의 동작 속도를 제어하는 속도 제어부(740);를 포함한다.
상기 발진부(710)는 도시한 것처럼 직렬 연결된 5개의 인버터(IV31 ~ IV35)를 이용하여 구성할 수 있으며, 이 때 제 35 인버터(IV35)에서 출력되는 상기 출력 클럭(clk_out)은 제 31 인버터(IV31)에 피드백 되어 입력되어야 한다.
상기 전류량 제어부(730)는 상기 제 2 노드(N2)와 접속되고 서로 병렬로 배치되며 각각의 게이트 단에 상기 제어 전압(Vctrl)이 인가되는 제 5 내지 제 8 트랜지스터(TR5 ~ TR8); 및 상기 제 5 내지 제 8 트랜지스터(TR5 ~ TR8)와 접지단 사이에 각각 구비되며 각각의 게이트 단에 상기 제 1 내지 제 4 전류량 조정 신호(crnadj<1:4>)가 하나씩 입력되는 제 9 내지 제 12 트랜지스터(TR9 ~ TR12);를 포함한다.
상기 속도 제어부(740)는 게이트 단과 드레인 단이 상기 제 2 노드(N2)에 접속되고, 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 13 트랜지스터(TR13); 게이트 단이 상기 제 2 노드(N2)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 제 3 노드(N3)에 접속되는 제 14 트랜지스터(TR14); 및 게이트 단과 드레인 단이 상기 제 3 노드(N3)에 접속되고 소스 단이 접지되는 제 15 트랜지스터(TR15);를 포함한다.
또한 상기 속도 제어부(740)는 각각의 게이트 단이 상기 제 2 노드(N2)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 각각 상기 제 31 내지 제 35 인버터(IV31 ~ IV35)의 풀업단에 접속되는 제 16 내지 제 20 트랜지스터(TR16 ~ TR20); 및 각각의 게이트 단이 상기 제 3 노드(N3)에 접속되고 소스 단이 접지되며 드레인 단이 각각 상기 제 31 내지 제 35 인버터(IV31 ~ IV35)의 풀다운단에 접속되는 제 21 내지 제 25 트랜지스터(TR21 ~ TR25);를 더 포함한다.
상기 제 1 내지 제 4 전류량 조정 신호(crnadj<1:4>)는 상기 제 1 내지 제 4 저항 조정 신호(resadj<1:4>)와 같은 원리로 생성될 수 있다. 즉, 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)의 논리값이 (0, 0)일 때 상기 제 1 전류량 조정 신호(crnadj<1>)가 인에이블 되고, 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)의 논리값이 (0, 1)일 때 상기 제 2 전류량 조정 신호(crnadj<2>)가 인에이블 되며, 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)의 논리값이 (1, 0)일 때 상기 제 3 전류량 조정 신호(crnadj<3>)가 인에이블 되고, 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)의 논리값이 (1, 1)일 때 상기 제 4 전류량 조정 신호(crnadj<4>)가 인에이블 될 수 있다.
이 때, 상기 전류량 제어부(730)의 상기 제 9 내지 제 12 트랜지스터(TR9 ~ TR12)의 저항값은 각각 다르게 설정되어 있어야 하며, 상기 제 1 전류량 조정 신 호(crnadj<1>)의 인에이블시 상기 제 2 노드(N2)에 흐르는 전류량이 가장 크고, 상기 제 4 전류량 조정 신호(crnadj<4>)의 인에이블시 상기 제 2 노드(N2)에 흐르는 전류량이 가장 작도록 설정되어야 한다. 상기 전류량 제어부(730)는 상기 제어 전압(Vctrl)에 응답하여 상기 제 5 내지 제 8 트랜지스터(TR5 ~ TR8)의 관통 전류량을 제어함으로써, 기본적으로 상기 제 2 노드(N2)에 흐르는 전류량을 설정한다. 그리고 상술한 것과 같이, 상기 제 1 및 제 2 주파수 설정 신호(frqset<1:2>)를 디코딩함에 따라 생성된 제 1 내지 제 4 전류량 조정 신호(crnadj<1:4>)에 의해 상기 제 2 노드(N2)에 흐르는 전류의 양을 추가적으로 제어한다.
상기 제 2 노드(N2)에 흐르는 전류의 양이 증가하면 상기 제 3 노드(N3)에 흐르는 전류의 양 또한 증가하게 된다. 따라서, 상기 제 2 노드(N2)에 흐르는 전류량이 증가하면 상기 속도 제어부(740)의 상기 제 16 내지 제 20 트랜지스터(TR16 ~ TR20)를 통해 상기 발진부(710)에 공급되는 전류량과 상기 발진부(710)로부터 상기 제 속도 제어부(740)의 상기 제 21 내지 제 25 트랜지스터(TR21 ~ TR25)를 통해 흘러나가는 전류량이 증가하게 된다. 이에 따라, 상기 발진부(710)의 동작 속도가 증가하게 되고, 상기 출력 클럭(clk_out)의 주파수가 높아지게 된다.
반대로, 상기 제 2 노드(N2)에 흐르는 전류의 양이 감소하면 상기 제 3 노드(N3)에 흐르는 전류의 양 또한 감소하게 된다. 따라서, 상기 제 2 노드(N2)에 흐르는 전류량이 감소하면 상기 속도 제어부(740)의 상기 제 16 내지 제 20 트랜지스터(TR16 ~ TR20)를 통해 상기 발진부(710)에 공급되는 전류량과 상기 발진부(710)로부터 상기 제 속도 제어부(740)의 상기 제 21 내지 제 25 트랜지스터(TR21 ~ TR25)를 통해 흘러나가는 전류량이 감소하게 된다. 이에 따라, 상기 발진부(710)의 동작 속도가 감소하게 되고, 상기 출력 클럭(clk_out)의 주파수가 낮아지게 된다.
즉, 상기 입력 클럭(clk_in)의 주파수에 따라 상기 전압 제어 발진기(70)의 초기 주파수 대역을 정의함으로써, 게인이 낮은 전압 제어 발진기의 단점으로 대두되었던 가용 주파수 대역이 협소하다는 점과 락킹 타임이 길다는 점을 극복할 수 있게 되는 것이다.
상술한 바와 같이, 본 발명의 PLL 회로는 전압 제어 발진기의 게인을 낮게 설정하여 동작의 안정성을 증가시킨다. 그리고 입력 클럭의 주파수를 판별하고, 그에 따라 출력 클럭의 초기 주파수 대역을 정의함으로써, 게인이 높은 전압 제어 발진기를 사용할 때와 같은 범위의 가용 주파수 대역을 가질 수 있다. 또한, 입력 클럭의 주파수에 따라 제어 전압의 초기 레벨을 설정함으로써, 보다 짧은 락킹 타임을 가질 수 있어 보다 효율적으로 반도체 집적 회로의 고속 동작을 지원할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 위상 동기 장치의 구성을 나타낸 블록도,
도 2a 및 도 2b는 도 1에 도시한 위상 동기 장치의 동작을 설명하기 위한 그래프,
도 3은 도 1에 도시한 제 1 클럭 분주부의 상세 구성도,
도 4는 도 1에 도시한 주파수 판별부의 상세 구성도,
도 5는 도 1에 도시한 인코딩부의 상세 구성을 나타낸 블록도,
도 6은 도 5에 도시한 코드 생성부의 상세 구성도,
도 7은 도 5에 도시한 코드 조합부의 상세 구성도,
도 8은 도 1에 도시한 저역 통과 필터의 상세 구성도,
도 9는 도 1에 도시한 전압 제어 발진기의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 위상 검출기 20 : 차지 펌프
30 : 제 1 클럭 분주부 40 : 주파수 판별부
50 : 인코딩부 60 : 저역 통과 필터
70 : 전압 제어 발진기 80 : 제 2 클럭 분주부

Claims (21)

  1. 입력 클럭을 소정의 분주비로 분주한 후 순차적으로 지연시키는 동작을 수행하여 주파수를 판별하고, 판별된 주파수 정보를 이용하여 발진기 게인 설정 신호를 생성하는 발진기 게인 설정 수단; 및
    상기 입력 클럭의 입력에 응답하여 상기 발진기 게인 설정 신호에 대응하는 주파수를 갖는 출력 클럭을 발진시키는 PLL(Phase Locked Loop) 회로;
    를 포함하고,
    상기 발진기 게인 설정 수단은,
    분주된 상기 입력 클럭을 순차적으로 지연시키는 지연부; 및
    상기 지연부에서 순차적으로 지연된 복수 개의 신호들과 분주된 상기 입력 클럭의 위상을 각각 비교하여 복수 개의 주파수 판별 신호를 생성하는 위상 비교부;
    를 포함하는 것을 특징으로 하는 위상 동기 장치.
  2. 제 1 항에 있어서,
    상기 발진기 게인 설정 신호는 주파수 설정 신호 및 전압 설정 신호를 포함하며,
    상기 발진기 게인 설정 수단은, 상기 입력 클럭의 주파수에 대응하여 상기 출력 클럭이 초기에 갖게 되는 주파수 대역을 선택하도록 하는 상기 주파수 설정 신호와, 상기 입력 클럭의 주파수에 대응하여 제어 전압이 초기에 갖게 되는 전압 레벨을 선택하도록 하는 상기 전압 설정 신호를 생성하는 것을 특징으로 하는 위상 동기 장치.
  3. 제 2 항에 있어서,
    상기 발진기 게인 설정 수단은,
    상기 입력 클럭을 소정의 분주비로 분주하여 분주 클럭을 생성하는 클럭 분주부;
    상기 분주 클럭을 순차적으로 지연시키는 동작을 수행하여 상기 입력 클럭의 주파수 정보를 담는 상기 복수 개의 주파수 판별 신호를 생성하는 주파수 판별부; 및
    상기 복수 개의 주파수 판별 신호를 인코딩하여 상기 주파수 설정 신호 및 상기 전압 설정 신호를 생성하는 인코딩부;
    를 포함하는 것을 특징으로 하는 위상 동기 장치.
  4. 제 3 항에 있어서,
    상기 클럭 분주부는,
    상기 입력 클럭을 입력 받아 상기 분주 클럭의 유효 구간을 정의하는 구간 설정부;
    상기 입력 클럭을 상기 소정의 분주비로 분주하는 분주부; 및
    상기 구간 설정부의 출력 신호와 상기 분주부의 출력 신호를 조합하여 상기 분주 클럭을 출력하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 위상 동기 장치.
  5. 삭제
  6. 제 3 항에 있어서,
    상기 인코딩부는,
    상기 복수 개의 주파수 판별 신호를 조합하여 복수 개의 코드를 생성하는 코드 생성부; 및
    상기 복수 개의 코드를 조합하여 상기 주파수 설정 신호와 상기 전압 설정 신호를 생성하는 코드 조합부;
    를 포함하는 것을 특징으로 하는 위상 동기 장치.
  7. 제 2 항에 있어서,
    상기 PLL 회로는,
    상기 입력 클럭과 피드백 클럭의 위상을 비교하여 풀업 제어 신호와 풀다운 제어 신호를 생성하는 위상 검출기;
    상기 풀업 제어 신호와 상기 풀다운 제어 신호에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압을 생성하는 차지 펌프;
    상기 전압 설정 신호에 응답하여 상기 펌핑 전압을 여과하여 상기 제어 전압을 생성하는 저역 통과 필터;
    상기 주파수 설정 신호 및 상기 제어 전압에 응답하여 상기 출력 클럭을 발진시키는 전압 제어 발진기; 및
    상기 출력 클럭을 소정의 분주비로 분주하여 상기 피드백 클럭을 출력하는 클럭 분주부;
    를 포함하는 것을 특징으로 하는 위상 동기 장치.
  8. 제 7 항에 있어서,
    상기 전압 설정 신호는 제 1 전압 설정 신호와 제 2 전압 설정 신호를 포함하며,
    상기 저역 통과 필터는,
    상기 제 1 전압 설정 신호 및 상기 제 2 전압 설정 신호를 디코딩하여 복수 개의 저항 조정 신호를 생성하는 디코더;
    상기 펌핑 전압이 인가되며 상기 제어 전압을 출력하는 제 1 노드;
    상기 제 1 노드에 접속되며, 상기 복수 개의 저항 조정 신호에 응답하여 저항값이 변화되는 가변 저항부;
    상기 가변 저항부와 접지단 사이에 구비되는 제 1 캐패시터; 및
    상기 가변 저항부 및 상기 제 1 캐패시터와 병렬로 배치되는 제 2 캐패시터;
    를 포함하는 것을 특징으로 하는 위상 동기 장치.
  9. 제 7 항에 있어서,
    상기 전압 제어 발진기는, 상기 제어 전압의 레벨에 따라 상기 출력 클럭의 기본 주파수를 설정하고, 상기 주파수 설정 신호에 응답하여 상기 출력 클럭의 주파수를 변경하는 것을 특징으로 하는 위상 동기 장치.
  10. 제 8 항에 있어서,
    상기 주파수 설정 신호는 제 1 주파수 설정 신호 및 제 2 주파수 설정 신호를 포함하며,
    상기 전압 제어 발진기는,
    제 1 노드;
    상기 출력 클럭을 피드백 받아 발진시키는 발진부;
    상기 제 1 주파수 설정 신호 및 상기 제 2 주파수 설정 신호를 디코딩하여 복수 개의 전류량 조정 신호를 생성하는 디코더;
    상기 제어 전압 및 상기 복수 개의 전류량 조정 신호에 응답하여 상기 제 1 노드에 흐르는 전류량을 제어하는 전류량 제어부; 및
    상기 제 1 노드에 흐르는 전류량에 응답하여 상기 발진부의 동작 속도를 제어하는 속도 제어부;
    를 포함하는 것을 특징으로 하는 위상 동기 장치.
  11. 입력 클럭을 소정의 분주비로 분주하여 분주 클럭을 생성하는 제 1 클럭 분주부;
    상기 분주 클럭을 순차적으로 지연시키는 동작을 수행하여 상기 입력 클럭의 주파수 정보를 담는 주파수 판별 신호를 생성하는 주파수 판별부;
    상기 주파수 판별 신호를 인코딩하여 주파수 설정 신호를 생성하는 인코딩부; 및
    상기 주파수 설정 신호 및 제어 전압에 응답하여 출력 클럭을 발진시키는 전압 제어 발진기;
    를 포함하고,
    상기 주파수 판별부는,
    상기 분주 클럭을 순차적으로 지연시키는 지연부; 및
    상기 지연부에서 순차적으로 지연된 복수 개의 신호들과 상기 분주 클럭의 위상을 각각 비교하여 복수 개의 상기 주파수 판별 신호를 생성하는 위상 비교부;
    를 포함하는 것을 특징으로 하는 위상 동기 장치.
  12. 제 11 항에 있어서,
    상기 제 1 클럭 분주부는,
    상기 입력 클럭을 입력 받아 상기 분주 클럭의 유효 구간을 정의하는 구간 설정부;
    상기 입력 클럭을 상기 소정의 분주비로 분주하는 분주부; 및
    상기 구간 설정부의 출력 신호와 상기 분주부의 출력 신호를 조합하여 상기 분주 클럭을 출력하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 위상 동기 장치.
  13. 삭제
  14. 제 11 항에 있어서,
    상기 인코딩부는, 상기 입력 클럭의 주파수에 대응하여 상기 출력 클럭이 초기에 갖게 되는 주파수 대역을 선택하도록 하는 상기 주파수 설정 신호를 생성하는 것을 특징으로 하는 위상 동기 장치.
  15. 제 14 항에 있어서,
    상기 인코딩부는,
    복수 개의 상기 주파수 판별 신호를 조합하여 복수 개의 코드를 생성하는 코드 생성부; 및
    상기 복수 개의 코드를 조합하여 상기 주파수 설정 신호를 생성하는 코드 조합부;
    를 포함하는 것을 특징으로 하는 위상 동기 장치.
  16. 제 11 항에 있어서,
    상기 전압 제어 발진기는, 상기 제어 전압의 레벨에 따라 상기 출력 클럭의 기본 주파수를 설정하고, 상기 주파수 설정 신호에 응답하여 상기 출력 클럭의 주 파수를 변경하는 것을 특징으로 하는 위상 동기 장치.
  17. 제 16 항에 있어서,
    상기 주파수 설정 신호는 제 1 주파수 설정 신호 및 제 2 주파수 설정 신호를 포함하며,
    상기 전압 제어 발진기는,
    제 1 노드;
    상기 출력 클럭을 피드백 받아 발진시키는 발진부;
    상기 제 1 주파수 설정 신호 및 상기 제 2 주파수 설정 신호를 디코딩하여 복수 개의 전류량 조정 신호를 생성하는 디코더;
    상기 제어 전압 및 상기 복수 개의 전류량 조정 신호에 응답하여 상기 제 1 노드에 흐르는 전류량을 제어하는 전류량 제어부; 및
    상기 제 1 노드에 흐르는 전류량에 응답하여 상기 발진부의 동작 속도를 제어하는 속도 제어부;
    를 포함하는 것을 특징으로 하는 위상 동기 장치.
  18. 제 14 항에 있어서,
    상기 인코딩부는, 상기 입력 클럭의 주파수에 대응하여 상기 제어 전압이 초기에 갖게 되는 전압 레벨을 선택하도록 하는 전압 설정 신호를 생성하는 회로 구성을 추가로 포함하는 것을 특징으로 하는 위상 동기 장치.
  19. 제 18 항에 있어서,
    상기 전압 설정 신호에 응답하여 펌핑 전압을 여과하여 상기 제어 전압을 생성하는 저역 통과 필터를 추가로 포함하는 것을 특징으로 하는 위상 동기 장치.
  20. 제 19 항에 있어서,
    상기 전압 설정 신호는 제 1 전압 설정 신호와 제 2 전압 설정 신호를 포함하며,
    상기 저역 통과 필터는,
    상기 제 1 전압 설정 신호 및 상기 제 2 전압 설정 신호를 디코딩하여 복수 개의 저항 조정 신호를 생성하는 디코더;
    상기 펌핑 전압이 인가되며 상기 제어 전압을 출력하는 제 1 노드;
    상기 제 1 노드에 접속되며, 상기 복수 개의 저항 조정 신호에 응답하여 저항값이 변화되는 가변 저항부;
    상기 가변 저항부와 접지단 사이에 구비되는 제 1 캐패시터; 및
    상기 가변 저항부 및 상기 제 1 캐패시터와 병렬로 배치되는 제 2 캐패시터;
    를 포함하는 것을 특징으로 하는 위상 동기 장치.
  21. 제 19 항에 있어서,
    상기 출력 클럭을 소정의 분주비로 분주하여 피드백 클럭을 출력하는 제 2 클럭 분주부;
    상기 입력 클럭과 상기 피드백 클럭의 위상을 비교하여 풀업 제어 신호와 풀다운 제어 신호를 생성하는 위상 검출기; 및
    상기 풀업 제어 신호와 상기 풀다운 제어 신호에 응답하여 전압 펌핑 동작을 수행하여 상기 펌핑 전압을 생성하는 차지 펌프;
    를 추가로 포함하는 것을 특징으로 하는 위상 동기 장치.
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