CN1823473A - 用于延迟锁定环的启动电路 - Google Patents

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Abstract

延迟锁定环中的初始化电路保证在加电或其他复位之后，鉴相器以适当的顺序接收到时钟沿，以便进行正常操作，在延迟锁定环复位后，初始化电路保证在启动鉴相器来增加(或减小)延迟线中的延迟之前接收到至少一个参考时钟沿，在接收到至少一个反馈时钟沿之后，初始化电路启动鉴相器来减小(或增加)延迟线中的延迟。

Description

用于延迟锁定环的启动电路
背景技术
具有可调节延迟线的延迟锁定环(DLL)被用来通过延迟第一时钟信号使第一时钟信号与第二时钟信号同步。该DLL包括鉴相器，其检测第一时钟信号和第二时钟信号之间的相位差。基于所检测的相位差，该DLL通过增加适当的延迟给第一时钟信号，直到第二时钟信号与第一时钟信号同相，从而使第一时钟信号同步于外部时钟信号。
图1是现有技术DLL 100的方框图。通过时钟缓冲器101缓冲外部所提供的时钟(CLK)来提供参考时钟(CLK_REF)，该参考时钟(CLK_REF)耦合到压控延迟线102和鉴相器104。该压控延迟线102产生输出时钟(CLK_OUT)，该输出时钟(CLK_OUT)是CLK-REF的延迟版本，并且被发送到装置内的各个电路中而且也被发送到复制延迟电路103。复制延迟电路103提供与通过缓冲器101和线路发送延迟的延迟相似的延迟。复制延迟对于本领域的技术人员是公知的。参见进一步解释复制延迟的由Foss等人共同所有的美国专利号5,796,673。从复制延迟电路103输出的反馈时钟信号CLK_FB被耦合到鉴相器104。其他现有技术的DLL利用数字延迟线或分接(tapped)延迟线。共有的美国专利号5,796,673和6,087,868中描述了这些DLL。
鉴相器104产生取决于CLK_REF和CLK_FB之间相位差的相位控制信号(UP，DOWN)。DOWN信号在每个CLK_REF上升沿上被设置为逻辑‘1’，并且UP信号在每个CLK_FB上升沿上被设置为逻辑‘1’。当接收到这两个信号的第二上升沿时，UP和DOWN信号都被复位到逻辑‘0’。从而，当在CLK_FB上升沿之前检测到CLK_REF上升沿时，DOWN信号转换到逻辑‘0’来减少压控延迟线(VCDL)102中的延迟，直到检测到CLK_FB的下一个上升沿。或者，如果在CLK_REF上升沿之前检测到CLK_FB上升沿，UP信号被维持(逻辑‘1’)来增加延迟，直到检测到CLK_REF的下一个上升沿。
鉴相器104的相位控制信号(UP/DOWN)通过电荷泵105和环路滤波器106结合，来提供用于VCDL 110的可变偏压VCTRL 110。偏压VCTRL选择延迟来通过VCDL 102加入到CLK_REF，来使CLK_FB和CLK_REF同步。
鉴相器100可以是电平敏感的或沿触发的。通常，使用沿触发的鉴相器，因为电平敏感的鉴相器易受错误锁定的影响。然而，时钟是自由运行的，并且不了解在复位之后哪个时钟沿将首先出现。从而，取决于鉴相器的输入信号之间的初始相位关系(也就是，取决于在***复位或加电之后CLK_REF或CLK_FB的上升沿是否首先出现)。当延迟应该减小(增加)时，可能首先触发UP(/DOWN)信号，从而具有沿触发的鉴相器的DLL永远达不到锁定。
图2是现有技术的沿触发鉴相器104的原理图。鉴相器104检测CLK_REF和CLK_FB之间的相位差，并且基于相位差来将UP、DOWN信号设置为逻辑‘1’，以增加或减少延迟。鉴相器104包括两个上升沿触发的D-类型触发器(DFF)201、203和复位电路210。每个DFF 201、203的输入被耦合到VDD，并且每个DFF 201、203各自的异步复位输入耦合到复位电路210的输出端(RSTb)。当RESETb信号为逻辑‘0’时或当UP和DOWN信号都为逻辑‘1’时，复位电路210在RSTb信号上产生逻辑‘0’以复位DFF 201、203。
每个DFF的时钟输入耦合到各自的一个输入信号(CLK_REF、CLK_FB)，其中DEF 201的时钟输入耦合到CLK_REF并且DEF 203的时钟输入耦合到CLK_FB。每个DFF 201、203的输出端耦合到电荷泵105(图1)的各自的UP/DOWN输入端，以便基于所检测到的时钟之间的相位差来增加或减小VCDL 102的延迟。
如果CLK_REF的上升沿(从逻辑‘0’转换到逻辑‘1’)先于CLK_FB的上升沿被检测到，则延迟减小。例如，如果CLK_REF的上升沿在CLK_FB的上升沿之前出现，维持DOWN信号(也就是，DFF 201的输出改变到逻辑‘1’)来减小延迟。当DOWN信号为逻辑‘1’时，电荷泵和环路滤波器减小VCDL 102中的延迟。DOWN信号保持为逻辑‘1’，直到CLK_FB随后的上升沿对DFF 203提供时钟，并且DFF 203的输出端上的UP信号从逻辑‘0’转换到逻辑‘1’。当UP和DOWN信号都为逻辑‘1’时，复位电路210在RSTb信号上产生逻辑‘0’脉冲。耦合到DFF 201、203的异步复位输入端的RSTb信号上的逻辑‘0’脉冲复位DFF 201、203，并且UP和DOWN信号被复位到逻辑‘0’。
如果CLK_FB的上升沿先于CLK_REF的上升沿被检测到，延迟增加，UP信号从逻辑‘0’转换到逻辑‘1’。当UP信号为逻辑‘1’时，电荷泵和环路滤波器增加通过延迟线的延迟。UP信号被保持在逻辑‘1’，直到CLK_REF的上升沿对DFF 203提供时钟，并且DOWN信号转换到逻辑‘1’。当UP和DOWN信号都被维持(为逻辑‘1’)时，复位电路210在RSTb信号上产生逻辑‘0’并且复位DFF 201、203。在DFF201、203复位之后，在DFF输出端上的UP和DOWN信号被复位到逻辑‘0’。
在加电或***复位之后，通常将压控延迟线设置为最小延迟。如果在复位或加电之后，CLK_FER信号的上升沿在CLK_FB信号的上升沿之前出现，鉴相器104将DOWN信号设置为逻辑‘1’来减小延迟。然而，延迟已经是所允许的最小值。因此，全部随后的鉴相器周期将连续试图减小DLL延迟，并且DLL将永远达不到锁定。
图3是说明在复位之后时钟沿调整次序问题的时序图。当CLK_REF的上升沿先于CLK_FB的上升沿出现时，出现达到锁定的问题。在所示的例子中，CLK_REF的上升沿和CLK_FB的下降沿同时出现。然而，相位差是可变的，并且两个上升沿可以恰好在同时出现。结合图2所示的电路来描述图3。在复位期间，RESETb信号保持在逻辑‘0’，并且压控延迟线中的延迟被设置为最小的延迟(一个单位的延迟单元)。同样，由于DFF 201、203被RESETb信号上的逻辑‘0’保持复位，信号UP和DOWN都保持在逻辑‘0’。
在时间200时，RESETb信号从逻辑‘0’转换到逻辑‘1’。正如所示，在复位之后，CLK_REF的上升沿出现，随后出现CLK_FB的上升沿。
在时间202时，CLK_REF信号上的第一上升沿(从逻辑‘0’到逻辑‘1’)置位DFF 201，并且DOWN信号(DFF 201的输出)被设置为逻辑‘1’。当DOWN信号为逻辑‘1’时，减小延迟线中的延迟。然而，DLL延迟已经在RESETb为逻辑‘0’时被设置在最小值。因此，DOWN信号上的逻辑‘1’对于VCDL的延迟没有影响。
在时间204，CLK_FB信号上所检测到的上升沿置位DFF 203，导致将UP信号(DFF 203的输出)设置为逻辑‘1’。当UP信号和DOWN信号都为逻辑‘1’时，复位电路210在RSTb信号上产生逻辑‘0’脉冲，来复位DFF201、203，并且将UP和DOWN信号在时间206复位为逻辑‘0’。
在时间208，从CLK_REF的下一个上升沿开始重复这种顺序，并且在CLK_REF和CLK_FB的每个随后上升沿时继续。延迟保持在最小的延迟上，并且因此，DLL永远达不到锁定。
发明内容
提出了延迟锁定环中的一种初始化电路，其保证在复位之后去往鉴相器的时钟信号的顺序适当。该延迟锁定环包括向参考时钟提供延迟以生成反馈时钟的延迟电路。该延迟电路具有延迟范围。延迟锁定环中的鉴相器比较参考时钟和反馈时钟的相位来改变延迟电路的延迟。在复位之后，初始化电路保证鉴相器在收到参考时钟和反馈时钟中的一个之后最初沿着远离延迟范围第一端的方向改变延迟，并且仅在收到参考时钟和反馈时钟中的一个并随后接收到参考时钟和反馈时钟中的另一个之后，该鉴相器能够沿向着第一端的相反方向改变延迟。
延迟范围的第一端为最小的延迟，并且远离第一端的方向增加延迟，并且向着第一端的相反方向减小延迟。该初始化电路在收到参考时钟之后增加延迟，并且仅在收到其后面跟随着反馈时钟的参考时钟之后能够减小延迟。初始化电路可以包括第一锁存器和第二锁存器，其中第二锁存器的输入端耦合到第一锁存器的输出端。第一锁存器响应参考时钟，并且检测参考时钟的第一沿来开始沿着远离第一端的方向改变延迟。第二锁存器响应反馈时钟，并且在由第一锁存器已经检测到参考时钟第一沿之后，检测反馈时钟的沿，来开始沿着相反方向改变延迟。
在可选的实施例中，通过增加两个锁存器到初始化电路，可以增加更多的延迟，以允许时钟稳定。第三锁存器的输入端耦合到第一锁存器的输出端，并且第四锁存器的输入端耦合到第三锁存器的输出端。第三锁存器检测参考时钟的下一个沿，从而使鉴相电路沿着第一方向的启动延迟至少一个参考时钟周期。第四锁存器检测反馈时钟的下一个沿，从而使鉴相器沿着另一方向的调整的启动延迟至少一个反馈时钟周期。
参考时钟的第一沿可以为上升沿，并且反馈时钟的沿为上升沿。
在可选的实施例中，初始化电路包括第一锁存器和第二锁存器。该第一锁存器响应反馈时钟，并且检测反馈时钟的第一沿，从而开始沿着远离第一端的方向改变延迟。第二锁存器响应参考时钟，在由第一锁存器已经检测到反馈时钟的第一沿之后，该第二锁存器检测参考时钟的沿，从而开始沿着相反方向改变延迟。第二锁存器的输入端耦合到第一锁存器的输出端。
鉴相器可以包括响应参考时钟来产生第一相位控制信号的锁存器以及响应反馈时钟来产生第二相位控制信号的另一锁存器。
附图说明
从下面对本发明的优选实施例(附图中进行了图示)的更详细的描述中，本发明的前述和其他的目标、特征和优点是显而易见的，附图中，所有图中相同的标号表示相同的部件。附图不必按比例，而是着重说明本发明的原理。
图1是典型的现有技术的延迟锁定环(DLL)的方框图；
图2是典型的现有技术的鉴相器的示意图；
图3是说明在复位之后时钟沿顺序问题的时序图；
图4是根据本发明的原理包括鉴相器初始化电路的沿触发鉴相电路的示意图；
图5是图4中所示复位电路实施例的电路图；
图6是说明图4和5所示的电路操作的时序图；
图7是说明当在复位之后反馈时钟的上升沿先于参考时钟上升沿时图4中所示的电路操作的时序图；
图8是在DLL中使用的图4所示的鉴相器电路的可选实施例的示意图，其中在复位时将延迟复位为最大值；
图9是鉴相器初始化电路的可选实施例的示意图；
图10仍是鉴相器初始化电路的另一个实施例；及
图11是说明当参考时钟的上升沿先于反馈时钟的上升沿时图9的电路操作的时序图。
具体实施方式
下面是本发明优选实施例的描述。
图4是根据本发明的原理包括鉴相器初始化电路410的沿触发鉴相电路400的示意图。鉴相电路400代替图1的鉴相器104来提供新的DLL。鉴相电路400包括检测参考时钟(CLK_REF)信号和反馈时钟(CLK_FB)信号之间的相位差的鉴相器412。鉴相器412的输出端(UP、DOWN)耦合到结合图1所示的鉴相器104所描述的电荷泵的各自的UP/DOWN输入端，以便基于时钟之间所检测到的相位差来增加或减小参考时钟的延迟。
延迟的范围可以从最小值到最大值。在压控延迟线中，控制电压具有一定范围的允许值。该范围的一端对应于VCDL的最小延迟值，并且该范围的另一端对应于VCDL的最大延迟值。VCDL的操作对于本领域的技术人员来说是容易理解的，从而不用进一步讨论。使用数字延迟线的其他DLL具有通常等于数字延迟线中一个单位延迟的最小延迟值以及通常等于数字延迟线中多个单位延迟的最大延迟值。在所示实施例中，DLL的延迟在复位时被复位到最小值。在节点A和节点B上耦合到鉴相器412的鉴相器初始化电路410保证在复位之后的时钟沿的检测的正确顺序。
为了保证正确顺序，鉴相器初始化电路410使鉴相器412的操作失效直到在复位之后已经检测到CLK_REF的第一上升沿之后。在鉴相器初始化电路410检测到CLK_REF的第一上升沿之后，将鉴相器412的状态设置为允许DLL延迟的增加。鉴相器初始化电路410进一步延迟由鉴相器412启动的延迟减小，直到下一个CLK_FB上升沿，来保证在***或加电复位之后即使在时钟之间不存在初始相位差时，也总是增加延迟。在延迟的初始增加之后，鉴相器412的操作如图2和3中所描述的现有技术的鉴相器那样。通过在复位之后首先检测CLK_REF的上升沿，并且在启动相位检测之前延迟对CLK_FB的第一上升沿的检测，从而延迟在复位之后总是增加。在复位之后通过总是自动地增加延迟，将不会遇到结合图2和3所描述的现有技术中鉴相器的未锁定条件。
鉴相器初始化电路410包括两个DFF 404、403。DFF 404检测在复位之后的CLK_REF的第一上升沿，并且通过将节点A设置为逻辑‘1’来增加延迟。DFF 403延迟通过在节点B保持逻辑‘0’来减小延迟的过程，直到CLK_FB的下一个上升沿出现。
鉴相电路402包括两个DFF 401、402和复位电路416。DFF 404的输出端(节点A)耦合到DFF 402的D输入端，并且DFF 403的输出端(节点B)耦合到DFF 401的D输入端。每个DFF 401、402各自的异步复位输入端耦合到复位电路416的输出端(RSTb)。RSTb信号在复位期间(RESETb信号保持在逻辑‘0’，或UP和DOWN信号都在逻辑‘1’)被设置到逻辑‘0’来复位DFF 401、402。
每个DFF 401、402的时钟输入耦合到各自一个输入时钟信号(CLK_REF、CLK_FB)的相应的一个，其中DFF 401的时钟输入端耦合到CLK_REF，并且DFF 402的时钟输入端耦合CLK_FB。每个DFF 401、402的输出端耦合到电荷泵的各自的UP/DOWN输入端，以便基于时钟之间所检测的相位差来增加或减小延迟。
图5是图4所示的复位电路416的实施例的电路图。复位电路416包括多个反相器215、213、212、217，NAND门216和AND-OR-INVERTER211。下面的表1示出了描述复位电路的操作的真值表。
          输入端                        输出端
UP        DOWN          RESETb          RSTb
X              X            0               0
0              1            X               1
1              0            X               1
1              1            X               0
                       表1
在复位期间，在反相器217的输入端上，RESETb信号被设置为逻辑‘0’并且RSTb信号被设置为逻辑‘0’。在耦合到AND-OR-INVERTER211的一个输入的反相器217的输出端上的逻辑‘1’导致RSTb信号上的逻辑‘0’。
当鉴相器电路412的UP和DOWN输出都转换到逻辑‘1’时，RSTb信号被设置为逻辑‘0’，持续的时间长度等于通过反相器212、213、214的传播延迟。先于在NAND门216的输入端上DOWN和UP信号转换为逻辑‘1’，反相器212的输出为逻辑‘1’。当NAND门216的输入都为逻辑‘1’时，NAND门216的输出转换到逻辑‘0’。在反相器215的输入端的逻辑‘0’导致耦合到AND-OR-INVERTER 211的输入端的反相器215的输出端上的逻辑为‘1’。当AND-OR-INVERTER 211的输入端都为逻辑‘1’时，RSTb信号转换到逻辑‘0’。在反相器214的输入端上的逻辑“1”传播通过反相器213、212，导致耦合到反相器212的输出端的AND-OR-INVERTER 211的输入端上为逻辑‘0’之后，RSTb信号在逻辑‘1’之后转换回逻辑‘1’。这导致在RSTb信号上的逻辑‘0’脉冲。
结合图6和7所示的时序图来描述图4和5中所示的电路的操作。图6说明在复位之后当参考时钟的上升沿在反馈时钟的上升沿之前时的情况，并且图7说明在复位之后当反馈时钟的上升沿在参考时钟的上升沿之前时的情况。
图6是说明图4和5所示的电路的操作的时序图。
DFF 403、404的输出端在节点B和A上被耦合到DFF 401、402的各自的D-输入端。图6中在时间500之前，在复位期间，RESETb信号保持在逻辑‘0’上，并且压控延迟线中的延迟被设置为最小延迟。在宽频范围DLL中，延迟线的最小延迟可以比CLK_REF周期更大。当RESETb信号和RSTb信号为逻辑‘0’并且在DFF 401、402、403的各自的D-输入端上为逻辑‘0’时，CLK_FB信号或CLK_REF信号上的上升沿对于输出信号(UP、DOWN)没有影响。
RSTb被耦合到DFF 401、402的各自的异步复位输入端，并且RESETb耦合到DFF 403、404的各自的异步复位输入端。节点A和B保持在逻辑‘0’信号，因为DFF 403、404被RESETb信号保持为复位。同样，DFF 401、402的输出端上的UP和DOWN信号都保持在逻辑‘0’上，因为由复位电路410输出的RSTb信号保持在逻辑‘0’，同时RESETb保持在逻辑‘0’，正如图5所描述的那样。
在复位周期的结尾，在时间500时，RESETb信号转换到逻辑‘1’，这允许DFF 404、403来转换状态。在复位之后，CLK_REF的第一上升沿(从逻辑‘0’转换到逻辑‘1’)出现在CLK_FB信号的第一上升沿之前。
在时间502时，CLK_REF信号的第一上升沿置位DFF 404，并且在节点A上的信号(DFF 404的输出端)从逻辑‘0’转换到逻辑‘1’。节点A上的逻辑‘1’允许DFF 402来设置UP信号从而在检测CLK_FB的下一个上升沿之后增加延迟。
在时间504时，CLK_FB的第一上升沿置位DFF 402，并且UP信号(DFF 402的输出端)从逻辑‘0’转换到逻辑‘1’。CLK_FB的第一上升沿也置位DFF 403，并且节点B上的信号(DFF 403的输出端)从逻辑‘0’转换到逻辑‘1’，这允许在CLK_REF的下一个上升沿时减小延迟。在UP信号为逻辑‘1’时，增加延迟。
鉴相器初始化电路410中的DFF 403保证在复位之后延迟总是增加，即使信号(CLK_REF和CLK_FB)之间没有初始相位差。在通过DFF401将DOWN信号设置为逻辑‘1’之前UP信号保持在逻辑‘1’的时间取决于CLK_FB和CLK_REF之间的初始相位差。
在时间505，当DFF 401的D-输入端上的逻辑为‘1’时，CLK_REF的上升沿使DFF 401的输出端为逻辑‘1’。当DFF 401、402的输出(DOWN、UP)都为逻辑‘1’时，复位电路416在RSTb信号上产生逻辑‘0’脉冲，以复位DFF 401、402。在时间506时，DFF 401、402都被复位，并且输出端(DOWN、UP)都被复位为逻辑‘0’。DFF 403、404并不复位。实际上，它们保持在置位状态(在节点A、B处各自的输出端上逻辑为‘1’)，直到检测到下一个复位。
从而，在延迟的初始增加之后，鉴相器412控制相位控制信号(UP/DOWN)的产生，来进一步增加或减小延迟，直到达到锁定。鉴相器412通过产生如时间508和510时所示的其他UP信号转换来继续增加延迟，直到在时间512时DLL处于锁定状态。鉴相器412持续监控CLK_REF信号和CLK_FB信号之间的相位差，并且通过适当地设置UP/DOWN信号来调节延迟，从而达到锁定。
图7是说明图4中所示的电路在复位之后反馈时钟的第一上升沿出现在参考时钟的第一上升沿之前时的操作的时序图。
在时间700时，RESETb信号从逻辑‘0’转换到逻辑‘1’。在时间701时，CLK_FB的上升沿被DFF 403、402忽略，因为DFF 404尚未检测到CLK_REF的第一上升沿。
在时间702时，CLK_REF上的第一上升沿置位DFF 404，并且节点A从逻辑‘0’转换到逻辑‘1’。
在时间703时，CLK_FB信号的下一个上升沿置位DFF 402，并且UP信号(DFF 402的输出)从逻辑‘0’转换到逻辑‘1’。CLK_FB信号的该上升沿也置位DFF 403，并且节点B从逻辑‘0’转换到逻辑‘1’。
在时间704，当节点B(DFF 401的D-输入端)具有逻辑‘1’时，CLK_REF的上升沿使DFF 401的输出端上为逻辑‘1’。当DFF 401、402的输出端(DOWN、UP)都为逻辑‘1’时，复位电路416在RSTb信号上产生逻辑‘0’脉冲来复位DFF 401、402，并且输出端(DOWN、UP)被设置为逻辑‘0’。
在UP信号第一次转换到逻辑‘1’以最初增加延迟之后，鉴相器412控制输出信号(UP/DOWN)的产生，从而进一步增加或减小延迟，直到达到锁定。鉴相电路通过如时间705时所示设置UP信号为逻辑‘1’，继续增加延迟。
图8是用在DLL中的图4所示的鉴相电路800的可选实施例的示意图，其中在复位时将延迟复位为最大值。在节点A和B上耦合到鉴相器412的鉴相器初始化电路806保证在复位之后时钟沿检测的正确顺序。
为了保证正确顺序，鉴相器初始化电路806使鉴相器412的操作失效，直到在复位之后已经检测到CLK_FB的第一上升沿之后。在鉴相器初始化电路806检测到CLK_FB的第一上升沿之后，将鉴相器412的状态设置为允许减小DLL延迟。鉴相器初始化电路806进一步延迟由鉴相器412启动的延迟增加，直到下一个CLK_REF上升沿，以保证在***或加电复位之后总是减小延迟，即使在时钟之间没有初始相位差。在延迟的初始减小之后，鉴相器412的操作如同图2和3中所描述的现有技术的鉴相器的操作那样。通过首先检测在复位之后CLK_FB的上升沿，并且在启动鉴相之前延迟对CLK_REF的第一上升沿的检测，从而在复位之后总是减小延迟。通过在复位之后总是自动地减小延迟，将不会遇到结合图2和3所描述的现有技术中鉴相器的未锁定条件。
鉴相器初始化电路806包括两个DFF 802、804。DFF 802检测在复位之后CLK_FB的第一上升沿，并且通过设置节点A为逻辑‘1’来减小延迟。DFF 804通过保持节点B在逻辑‘0’来增加延迟，直到CLK_REF下一个上升沿出现之后。
鉴相电路402包括两个DFF 401、402和复位电路416。DFF 802的输出端(节点A)耦合到DFF 401的D输入端，并且DFF 804的输出端(节点B)耦合到DFF 402的D输入端。每个DFF 401、402各自的异步复位输入端耦合到复位电路416的输出端(RSTb)。RSTb信号在复位期间(RESETb信号保持在逻辑‘0’，或UP和DOWN信号都在逻辑‘1’)被设置到逻辑‘0’，来复位DFF 401、402。
每个DFF 401、402的时钟输入端耦合到各自一个输入时钟信号(CLK_REF、CLK_FB)，其中DFF 401的时钟输入端耦合到CLK_REF，并且DFF 402的时钟输入端耦合到CLK_FB。每个DFF 401、402的输出端耦合到电荷泵的各自的UP/DOWN输入端，以便基于时钟之间所检测的相位差来增加或减小延迟。
图9是鉴相器初始化电路的可选实施例的示意图。在该实施例中，耦合到DFF 604的数据输入端和异步复位输入端的信号不同于图4所示的实施例，其中该DFF 604检测在复位之后的CLK_REF的第一上升沿。DFF 604的数据输入端耦合到RESETb信号而不是Vdd，并且异步复位输入端耦合到Vdd而不是RESETb。当RESETb为逻辑‘0’时，在CLK_REF的第一上升沿之后复位DFF 604。在RESETb从逻辑‘0’转换到逻辑‘1’之后，在CLK_REF的第一上升沿之后，置位DFF 604(在节点A上具有逻辑‘1’)。在DFF 604检测CLK_REF的第一上升沿之后，电路的操作与图4所示的实施例所描述的操作一样。
图10仍是鉴相器初始化电路的另一个实施例。为了允许时钟在复位或加电之后稳定，其它的DFF能够添加到图4所描述的鉴相器初始化电路，使得在启动鉴相电路之前在CLK_REF上检测到多于一个上升沿。另外的DFF 706被耦合到DFF 704。CLK_REF也被耦合到DFF 706的时钟输入端。从而，节点A从逻辑‘0’到逻辑‘1’的转换在由DFF704检测到的CLK_REF的第二上升沿之后发生。额外的延迟(一个CLK_REF周期)允许时钟(CLK_REF和CLK_FB)在已经复位电路后稳定。本领域的技术人员将意识到，可以添加任何所希望的级数，来进一步增加在启动鉴相电路之前所检测到的CLK_REF上升沿的数目。
另外的DFF 705也被耦合在DFF 705和DFF 701之间。DFF 705的时钟输入端被耦合到CLK_FB信号，并且异步复位输入端被耦合到RESETb信号。DFF 705的输出端被耦合到DFF 703的输入端。另外的DFF 705延迟DOWN信号从逻辑‘0’到逻辑‘1’的转换，从而增加UP信号最初被设置为逻辑‘1’的时间，以增加延迟。本领域的技术人员将意识到，可以添加任何所希望的级数，来进一步增加UP信号保持在逻辑‘1’的时间。
图11是说明图10的电路操作的时序图。DFF 703、704的输出端在节点A和B上被耦合到DFF 401、402的各自的输入端。在时间900时之前，在复位期间，RESETb信号保持在逻辑‘0’并且延迟设置在最小延迟。当在DFF 401、402、403、704、705、706的各自的D-输入端上RESETb信号和RSTb信号为逻辑‘0’时，CLK_FB信号或CLK_REF信号上的上升沿对于输出信号(UP、DOWN)没有影响。
在时间900时，RESETb信号转换到逻辑‘1’，允许DFF来变换状态。
在时间901时，CLK_REF的第一上升沿置位DFF 706，并且DFF 706的输出端从逻辑‘0’转换到逻辑‘1’。
在时间902时，CLK_REF的第二上升沿置位DFF 704，并且节点A(DFF 404的输出端)从逻辑‘0’转换到逻辑‘1’。节点A上的逻辑‘1’使鉴相电路412中通过DFF 402的延迟增加。
在时间903时，CLK_FB信号随后的上升沿置位DFF 402，并且UP信号(DFF 402的输出端)从逻辑‘0’转换到逻辑‘1’。CLK_FB信号随后的上升沿同样置位DFF 705。
在时间904时，CLK_FB信号的下一个上升沿置位DFF 703，并且节点B(DFF 403的输出端)的信号从逻辑‘0’转换到逻辑‘1’。在UP信号保持在逻辑‘1’时，延迟增加。
在时间905时，当DFF 401的输入端为逻辑‘1’时，CLK_REF的下一个上升沿使DFF 401的输出端上为逻辑‘1’。当DFF 401、402的输出端(DOWN、UP)都为逻辑‘1’时，复位电路416在RSTb信号上产生逻辑‘0’脉冲，以复位DFF 401、402，并且输出端(DOWN、UP)都被设置为逻辑‘0’。
在可选实施例中，延迟线能够在复位时被设置为最大延迟(压控延迟线中全部单位单元的总延迟)，并且鉴相器能够被配置来自动地减小延迟。另外，利用上升沿触发的触发器描述了本发明，然而也可利用下降沿触发的DFF。此外，利用压控延迟线描述了本发明，然而也可利用数字或分接延迟线。
虽然参考本发明的优选实施例具体示出并描述了本发明，但是本领域的技术人员能够理解，可以对此做出各种形式和细节的改变，而不偏离由所附权利要求所包括的本发明的范围。

Claims (15)

1、一种延迟锁定环，包括：
延迟电路，向参考时钟提供延迟以生成反馈时钟，该延迟电路具有延迟范围；
鉴相器，比较参考时钟和反馈时钟的相位，来改变延迟电路的延迟；以及
初始化电路，在延迟锁定环的复位之后，保证在接收到参考时钟和反馈时钟中的一个之后，最初开始沿着远离所述延迟范围的第一端的方向改变延迟，并且只在接收到参考时钟和反馈时钟中的一个并随后接收到参考时钟和反馈时钟中的另一个之后，该鉴相器开始沿向着所述第一端的相反方向改变延迟。
2、根据权利要求1的延迟锁定环，其中所述延迟范围的第一端为最小延迟，并且远离所述第一端的方向增加延迟，而向着所述第一端的相反方向减小延迟。
3、根据权利要求2的延迟锁定环，其中初始化电路在接收参考时钟之后增加延迟，并且仅在接收其后跟随着反馈时钟的参考时钟之后减小延迟。
4、根据权利要求1的鉴相器，其中初始化电路包括：
响应参考时钟的第一锁存器，其检测参考时钟的第一沿，以开始沿着远离所述第一端的方向改变延迟；以及响应反馈时钟的第二锁存器，其在由第一锁存器所检测到的参考时钟的第一沿之后检测反馈时钟沿，以开始沿着相反方向改变延迟，第二锁存器的输入端耦合到第一锁存器的输出端。
5、根据权利要求4的鉴相器，其中初始化电路还包括：
响应参考时钟的第三锁存器，其检测参考时钟的下一个沿，以使沿着第一方向的延迟改变的启动至少延迟一个参考时钟周期，第三锁存器的输入端耦合到第一锁存器的输出端；以及响应反馈时钟的第四锁存器，其检测反馈时钟的下一个沿，以使沿着相反方向的延迟改变的启动延迟至少一个反馈时钟周期，第四锁存器的输入端耦合到第三锁存器的输出端。
6、根据权利要求1的鉴相器，其中参考时钟的第一沿为上升沿，并且反馈时钟的沿为上升沿。
7、根据权利要求1的鉴相器，其中初始化电路包括：
响应反馈时钟的第一锁存器，其检测反馈时钟的第一沿，以开始沿着远离所述第一端的方向改变延迟；以及响应参考时钟的第二锁存器，其在由第一锁存器所检测到的反馈时钟的第一沿之后检测参考时钟沿，以开始沿着相反方向改变延迟，第二锁存器的输入端耦合到第一锁存器的输出端。
8、根据权利要求1的延迟锁定环，其中鉴相器包括：响应参考时钟来产生第一相位控制信号的锁存器；以及响应反馈时钟来产生第二相位控制信号的另一个锁存器。
9、一种用于初始化延迟锁定环的方法，包括如下步骤：
向参考时钟提供延迟以产生反馈时钟，该延迟电路最初被设置在延迟范围的第一端；
比较参考时钟和反馈时钟的相位，来改变延迟电路的延迟；
在延迟锁定环复位之后，保证在接收参考时钟之后，沿着远离所述延迟范围的第一端的方向改变延迟；以及
仅在接收参考时钟并随后接收反馈时钟之后，沿向着所述第一端的相反方向改变延迟。
10、根据权利要求9的方法，其中所述延迟范围的第一端是最小延迟，并且远离所述第一端的方向增加延迟。
11、根据权利要求9的方法，还包括如下步骤：
延迟第一方向中的延迟调节的启动，直到检测到第一预定数量的参考时钟沿；以及
延迟相反方向中调节的启动，直到检测到第二预定数量的参考时钟沿。
12、根据权利要求9的方法，其中参考时钟的第一沿为上升沿，并且反馈时钟的沿为上升沿。
13、一种延迟锁定环，包括：
用于向参考时钟提供延迟以产生反馈时钟的装置，该延迟电路最初被设置在延迟范围的第一端；
用于比较参考时钟和反馈时钟的相位来改变延迟电路的延迟的装置；以及
在延迟锁定环复位之后用于保证在接收参考时钟之后沿着远离所述延迟范围的第一端的方向改变延迟的装置；以及
用于仅在接收参考时钟并随后接收反馈时钟之后沿向着所述第一端的相反方向改变延迟的装置。
14、一种用于比较第一和第二输入信号的相位的鉴相电路，包括：
响应第一输入信号来产生第一相位控制信号的第一锁存器；
响应第二输入信号来产生第二相位控制信号的第二锁存器；
初始化电路，在接收第一和第二输入信号中的一个之后使能第一锁存器，并且仅在接收到第一和第二输入信号的一个并随后接收到第一和第二输入信号中的另一个之后使能第二锁存器。
15、根据权利要求14的鉴相电路，其中初始化电路在接收第一多个第一和第二输入信号中的所述一个之后使能第一锁存器，并且仅在使能第一锁存器并接收第二多个第一和第二输入信号中的所述另一个之后使能第二锁存器。
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