TWI452842B

TWI452842B - 延遲鎖相迴路

Info

Publication number: TWI452842B
Application number: TW100113235A
Authority: TW
Inventors: Chih Hsien Lin; Chih Wei Mu; Ming Shih Yu
Original assignee: Faraday Tech Corp
Priority date: 2011-04-15
Filing date: 2011-04-15
Publication date: 2014-09-11
Also published as: TW201242257A

Description

延遲鎖相迴路

本發明是有關於一種延遲鎖相迴路(delay-locked loop，簡稱DLL)，且特別是有關於一種可防止假鎖定(false lock)的延遲鎖相迴路。

圖1是習知的一種延遲鎖相迴路100的示意圖。延遲鎖相迴路100接收外來的參考時脈訊號FREF並輸出時脈訊號CKOUT給內部電路使用。延遲鎖相迴路100包括相位偵測器(phase detector)110、迴路濾波器(loop filter)120、以及延遲鏈(delay chain)130。相位偵測器110根據參考時脈訊號FREF和輸出時脈訊號CKOUT的相位比較輸出比較訊號CMP。延遲鏈130延遲參考時脈訊號FREF以產生輸出時脈訊號CKOUT。迴路濾波器120是一個低通濾波器(low-pass filter)，可濾除比較訊號CMP的雜訊，同時也根據比較訊號CMP控制延遲鏈130對於輸出時脈訊號CKOUT的延遲時間。

理想的延遲鎖相迴路是將輸出時脈訊號CKOUT鎖定在落後參考時脈訊號FREF一個週期，也就是說，迴路濾波器120應該把延遲鏈130對於輸出時脈訊號CKOUT的延遲時間控制在一個週期的長度。但由於延遲鏈在電路啟動時的初始延遲並非固定值，如果一開始就出現不理想的延遲，就會造成錯誤鎖定。

傳統延遲鎖相迴路的可操作延遲範圍是如圖2所示的0.5T至1.5T，其中T是參考時脈訊號FREF的週期。也就是說，只要輸出時脈訊號CKOUT相對於參考時脈訊號FREF的初始延遲時間在0.5T和1.5T之間，例如圖2所示的CKOUT，延遲鎖相迴路100就能正確地將輸出時脈訊號CKOUT的延遲時間鎖定在1T。延遲鏈130除了產生輸出時脈訊號CKOUT，也會產生五個相位時脈訊號PHS供內部電路使用，若輸出時脈訊號CKOUT的延遲時間是x，則這五個相位時脈訊號的延遲時間分別是0、(1/4)x、(1/2)x、(3/4)x以及x。圖3繪示參考時脈訊號FREF以及正確鎖定在1T的輸出時脈訊號CKOUT-1。此時由於輸出時脈訊號CKOUT-1鎖定在正確的延遲時間，延遲鏈130產生的五個相位時脈訊號PHS-1也是正確的。

如果輸出時脈訊號CKOUT相對於參考時脈訊號FREF的初始延遲時間在0.5T至1.5T這個範圍之外，就會發生錯誤鎖定。如圖2所示，如果輸出時脈訊號CKOUT的初始延遲時間在1.5T和2.5T之間，就會鎖定在2T。如果輸出時脈訊號CKOUT的初始延遲時間在2.5T和3.5T之間，就會鎖定在3T，依此類推。輸出時脈訊號CKOUT的初始延遲時間超過1.5T所造成的錯誤鎖定稱為諧波鎖定(harmonic lock)，此時相位時脈訊號也會連帶出現錯誤。如圖3所示，輸出時脈訊號CKOUT-2錯誤鎖定在2T，由於延遲時間的固定比例關係，其對應的五個相位時脈訊號PHS-2是錯誤的，不堪使用。輸出時脈訊號CKOUT-3錯誤鎖定在更後面的整數倍週期，其對應的五個相位時脈訊號PHS-3也是錯誤的。

如圖2所示，如果輸出時脈訊號CKOUT的初始延遲時間小於0.5T，就會朝向0T鎖定。這種錯誤鎖定稱為附著鎖定(stuck lock)，此時延遲鏈產生的相位時脈訊號也會連帶發生錯誤。

諧波鎖定和附著鎖定這兩種錯誤現象合稱為假鎖定(false lock)。

本發明提供一種延遲鎖相迴路，可有效防止假鎖定。

本發明提出一種延遲鎖相迴路，此延遲鎖相迴路接收一參考時脈訊號，輸出一輸出時脈訊號。此延遲鎖相迴路包括一相位偵測器、一延遲鏈、一假鎖定防止電路(anti-false lock circuit)、以及一迴路濾波器。相位偵測器根據參考時脈訊號與輸出時脈訊號的相位比較輸出第一比較訊號。延遲鏈以不同時間延遲參考時脈訊號以產生多個相位時脈訊號與輸出時脈訊號。假鎖定防止電路根據參考時脈訊號與上述多個相位時脈訊號的相位比較輸出第二比較訊號。迴路濾波器根據第一比較訊號與第二比較訊號控制輸出時脈訊號的延遲時間，使輸出時脈訊號的延遲時間等於一預設值，其中該假鎖定防止電路包括：多個串列儲存單元，其中每一上述串列儲存單元接收上述多個相位時脈訊號其中之一以及一輸入訊號，並且在該相位時脈訊號致能時儲存該輸入訊號，第一個串列儲存單元的輸入訊號為一預設電壓，其餘每一個串列儲存單元所接收的輸入訊號為前一個串列儲存單元所儲存的輸入訊號，最後一個串列儲存單元所儲存的輸入訊號輸出為一內部訊號；一訊號產生單元，以不同時間延遲該參考時脈訊號以產生一第一時脈訊號與一第二時脈訊號；一第一儲存單元，接收該內部訊號與該第一時脈訊號，並且在該第一時脈訊號致能時儲存該內部訊號；以及一第二儲存單元，接收該內部訊號與該第二時脈訊號，並且在該第二時脈訊號致能時儲存該內部訊號，其中該第二比較訊號是根據該第一儲存單元儲存的該內部訊號與該第二儲存單元儲存的該內部訊號而產生。

本發明使用簡單的小面積電路防止假鎖定，而且本發明的延遲鎖相迴路具有易於調整的假鎖定偵測範圍與可操作範圍。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖4是依照本發明一實施例的一種延遲鎖相迴路400的示意圖。延遲鎖相迴路400接收參考時脈訊號FREF並輸出時脈訊號CKOUT。延遲鎖相迴路400包括相位偵測器410、延遲鏈430、假鎖定防止電路440、以及迴路濾波器420。相位偵測器410根據參考時脈訊號FREF與輸出時脈訊號CKOUT的相位比較輸出比較訊號CMP1。延遲鏈430以不同時間延遲參考時脈訊號FREF以產生多個相位時脈訊號PHS與輸出時脈訊號CKOUT，其中每一個相位時脈訊號PHS的延遲時間與輸出時脈訊號CKOUT的延遲時間都呈一個預設比例。假鎖定防止電路440根據參考時脈訊號FREF與上述多個相位時脈訊號PHS的相位比較輸出比較訊號CMP2。迴路濾波器420是濾除比較訊號CMP1的雜訊的低通濾波器，同時也根據比較訊號CMP1與CMP2控制延遲鏈430對於輸出時脈訊號CKOUT的延遲時間，使輸出時脈訊號CKOUT的延遲時間等於一預設值。

在本實施例中，上述預設值等於參考時脈訊號FREF的週期。若有必要，也可以設定為不同的預設值。

迴路濾波器420和延遲鏈430可採用類比或數位形式。若是類比式，則迴路濾波器420是類比式的迴路濾波器，延遲鏈430是類比式的電壓控制延遲鏈(voltage control delay line)。若是數位式，則迴路濾波器420是數位迴路濾波器(digital loop filter)，延遲鏈430是數位控制延遲鏈(digital control delay line)。

圖5繪示延遲鎖相迴路400的參考時脈訊號FREF，以及比較訊號CMP2的三種狀態，其中T是參考時脈訊號FREF的週期。如圖5所示，輸出時脈訊號CKOUT相對於參考時脈訊號FREF的不同延遲時間，將會使得比較訊號CMP2處於附著鎖定狀態、正常狀態、或是諧波鎖定狀態之間。延遲時間具有兩個分界點，在本實施例分別是0.66T與1.33T，這兩個分界點定義假鎖定防止電路440的假鎖定偵測範圍。

當假鎖定防止電路440偵測到輸出時脈訊號CKOUT相對於參考時脈訊號FREF的延遲時間位於0.66T至1.33T的區間，則輸出正常狀態的比較訊號CMP2。此時的迴路濾波器420就像傳統的迴路濾波器，會根據來自相位偵測器410的比較訊號CMP1控制輸出時脈訊號CKOUT的延遲時間，使輸出時脈訊號CKOUT的延遲時間等於1T的預設值。

當假鎖定防止電路440偵測到輸出時脈訊號CKOUT相對於參考時脈訊號FREF的延遲時間大於1.33T時，則輸出諧波鎖定狀態的比較訊號CMP2，以防止諧波鎖定。此時的迴路濾波器420會直接縮短輸出時脈訊號CKOUT的延遲時間，直到比較訊號CMP2成為正常狀態。

當假鎖定防止電路440偵測到輸出時脈訊號CKOUT相對於參考時脈訊號FREF的延遲時間小於0.66T時，則輸出附著鎖定狀態的比較訊號CMP2，以防止附著鎖定。此時的迴路濾波器420會直接延長輸出時脈訊號CKOUT的延遲時間，直到比較訊號CMP2成為正常狀態。

由以上說明可以看出，當比較訊號CMP2位於附著鎖定狀態或諧波鎖定狀態，則迴路濾波器420依據假鎖定防止電路440的比較訊號CMP2調整輸出時脈訊號CKOUT的延遲時間。當比較訊號CMP2位於正常狀態，則迴路濾波器420恢復傳統機制，依據相位偵測器410的比較訊號CMP1調整輸出時脈訊號CKOUT的延遲時間。傳統延遲鎖相迴路的可操作範圍只有0.5T至1.5T，若使用本實施例的上述機制，即使輸出時脈訊號CKOUT的初始延遲時間位於0.5T至1.5T的範圍之外，仍然可以將輸出時脈訊號CKOUT正確鎖定在預設值1T。

至於假鎖定防止電路440如何偵測輸出時脈訊號CKOUT的延遲時間和兩個分界點的相對關係，後面有詳細說明。

迴路濾波器420對於輸出時脈訊號CKOUT的延遲時間的控制機制，可以採用任何一種習知做法。例如，迴路濾波器420可包括一個計數器(counter)，延遲鏈430可依據此計數器的計數值控制輸出時脈訊號CKOUT以及每一個相位時脈訊號PHS的延遲時間，計數值越大，則延遲時間越長。當比較訊號CMP2為諧波鎖定狀態，則迴路濾波器420的計數器減少計數值；當比較訊號CMP2為附著鎖定狀態，則迴路濾波器420的計數器增加計數值。當輸出時脈訊號CKOUT的延遲時間進入0.66T至1.33T的範圍內，比較訊號CMP2隨之進入正常狀態。此時迴路濾波器420以傳統方式依據比較訊號CMP1的指示控制計數值，可以將輸出時脈訊號CKOUT的延遲時間正確鎖定在預設值1T。

圖6是依照本發明一實施例的假鎖定防止電路440的示意圖。假鎖定防止電路440包括五個儲存單元601~603、 631、632、反相器633、以及訊號產生單元640。本實施例的每一個儲存單元都是延遲正反器(D flip-flop)，都有一個輸入端D、一個輸出端Q、一個重置端R、以及一個在圖中以小三角形標示的觸發端。輸入端D接收輸入訊號，輸出端Q輸出所屬的延遲正反器所儲存的訊號，觸發端接收用以觸發儲存動作的訊號。儲存單元601~603的重置端R接收重置訊號RB。在本發明的其他實施例中，儲存單元601~603、631以及632的部分或全部都可以替換成其他種具有同樣的觸發儲存與重置功能的元件，例如栓鎖器(latch)或取樣維持電路(sample-and-hold circuit)。

儲存單元601~603依序呈串列耦接，因此可稱為串列儲存單元。儲存單元601~603分別接收相位時脈訊號PHS1~PHS3做為觸發訊號。此外，串列儲存單元601~603各接收一個輸入訊號，並且在對應的相位時脈訊號致能(enable)時儲存對應的輸入訊號。其中，第一個串列儲存單元601的輸入訊號為預設電壓VCC，其餘的串列儲存單元602和603所接收的輸入訊號為前一個串列儲存單元所儲存的輸入訊號，最後一個串列儲存單元603所儲存的輸入訊號輸出為內部訊號O2。本實施例的預設電壓VCC是邏輯1的對應電壓。儲存單元601~603的串列架構可達成參考時脈訊號FREF以及多個相位時脈訊號PHS的相位比較。

訊號產生單元640以不同時間延遲參考時脈訊號FREF以產生兩個時脈訊號FREF_PAFL以及 FREF_NAFL。此外，訊號產生單元640也輸出重置訊號RB，每一個串列儲存單元601~603在重置訊號RB致能時都會重置其所儲存的輸入訊號。

儲存單元631接收內部訊號O2與時脈訊號FREF_PAFL，並且在時脈訊號FREF_PAFL致能時儲存內部訊號O2。儲存單元632接收內部訊號O2與時脈訊號FREF_NAFL，並且在時脈訊號FREF_NAFL致能時儲存內部訊號O2。

假鎖定防止電路440輸出的比較訊號CMP2是由諧波鎖定訊號P_AFL與附著鎖定訊號N_AFL組成。本實施例中，反相器633接收儲存單元631所儲存的內部訊號O2，並輸出諧波鎖定訊號P_AFL。因此，諧波鎖定訊號P_AFL為儲存單元631儲存的內部訊號O2的反相訊號。當諧波鎖定訊號P_AFL致能時其值為邏輯1，當諧波鎖定訊號P_AFL禁能(disable)時其值為邏輯0。不過本發明並不以此為限，在其他實施例中可以省略反相器633，此時諧波鎖定訊號P_AFL為儲存單元631儲存的內部訊號O2。在此情況下，當諧波鎖定訊號P_AFL致能時其值為邏輯0，當諧波鎖定訊號P_AFL禁能時其值為邏輯1。

本實施例中，附著鎖定訊號N_AFL為儲存單元632儲存的內部訊號O2。當附著鎖定訊號N_AFL致能時其值為邏輯1，當附著鎖定訊號N_AFL禁能時其值為邏輯0。不過本發明並不以此為限，在其他實施例中可以在儲存單元632的輸出端Q與附著鎖定訊號N_AFL的輸出端之間設置一反相器，此時附著鎖定訊號N_AFL為儲存單元632儲存的內部訊號O2的反相訊號。在此情況下，當附著鎖定訊號N_AFL致能時其值為邏輯0，當附著鎖定訊號N_AFL禁能時其值為邏輯1。

當諧波鎖定訊號P_AFL與附著鎖定訊號N_AFL皆禁能時，則比較訊號CMP2為正常狀態。當諧波鎖定訊號P_AFL致能而且附著鎖定訊號N_AFL禁能時，則比較訊號CMP2為諧波鎖定狀態。當諧波鎖定訊號P_AFL禁能而且附著鎖定訊號N_AFL致能時，則比較訊號CMP2為附著鎖定狀態。

圖7是依照本發明一實施例的訊號產生單元640的示意圖。訊號產生單元640包括緩衝器710、反相器720、以及反及閘(NAND gate)730。緩衝器710接收參考時脈訊號FREF，輸出時脈訊號FREF_PAFL。緩衝器710的目的之一是抵消假鎖定防止電路440其中的元件所造成的非理想延遲。反相器720接收時脈訊號FREF_PAFL，輸出時脈訊號FREF_NAFL。反及閘730接收時脈訊號FREF_NAFL與參考時脈訊號FREF，輸出重置訊號RB。由圖7的電路可看出，本實施例中，時脈訊號FREF_PAFL的延遲時間可視為1T，時脈訊號FREF_NAFL的延遲時間可視為0.5T。

圖8、圖9與圖10是依照本發明一實施例的延遲鎖相迴路400的訊號時序圖。本實施例中，相位時脈訊號PHS1~PHS3的延遲時間分別為輸出時脈訊號CKOUT的延遲時間的1/4、1/2與3/4。圖8繪示比較訊號CMP2為正常狀態時的訊號時序的一個範例，相位時脈訊號PHS3的延遲使諧波鎖定訊號P_AFL和附著鎖定訊號N_AFL都是禁能狀態。

圖9繪示比較訊號CMP2為諧波鎖定狀態時的訊號時序的一個範例，此時相位時脈訊號PHS3落後時脈訊號FREF_PAFL，使內部訊號O2來不及上升為邏輯1就存入儲存單元631，使諧波鎖定訊號P_AFL致能。此時附著鎖定訊號N_AFL禁能，所以比較訊號CMP2為諧波鎖定狀態。由此可知比較訊號CMP2進入諧波鎖定狀態的條件為(3/4)*x>T.............................................................(1)

其中x為輸出時脈訊號CKOUT的延遲時間，可算出此條件為x>(4/3)*T=1.33T................................................(2)

這就是圖5所示的正常狀態與諧波鎖定狀態的分界點。

圖10則繪示比較訊號CMP2為附著鎖定狀態時的訊號時序的一個範例，此時相位時脈訊號PHS3領先時脈訊號FREF_NAFL，使內部訊號O2也領先時脈訊號FREF_NAFL，使附著鎖定訊號N_AFL致能。此時諧波鎖定訊號P_AFL禁能，所以比較訊號CMP2為附著鎖定狀態。由此可知比較訊號CMP2進入附著鎖定狀態的條件為(3/4)*x<(1/2)*T....................................................(3)

可算出此條件為x<(2/3)*T=0.66T................................................(4)

這就是圖5所示的正常狀態與附著鎖定狀態的分界點。

本實施例的重置訊號RB的週期和參考時脈訊號FREF的週期相同，以邏輯0脈衝的形式致能。由圖8、圖9和圖10可以看出，為了保證假鎖定防止電路440能正確操作，重置訊號RB必須在每個週期致能一次，而且重置訊號RB的致能必須早於所有相位時脈訊號PHS。如此重置訊號RB可在正確時刻將串列儲存單元601~603的輸出初始化，避免先前的記憶殘留造成誤判。

本發明的假鎖定防止電路有許多種變化，例如，圖11和圖12繪示其中兩種變化。圖11的假鎖定防止電路1100有六個串列儲存單元601~606，其餘元件和圖6的假鎖定防止電路440相同，相位時脈訊號PHS1的延遲時間是輸出時脈訊號CKOUT的1/8，相位時脈訊號PHS2的延遲時間是輸出時脈訊號CKOUT的2/8，相位時脈訊號PHS3的延遲時間是輸出時脈訊號CKOUT的3/8，依此類推。圖12的假鎖定防止電路1200有十二個串列儲存單元601~612，其餘元件和圖6的假鎖定防止電路440相同，相位時脈訊號PHS1的延遲時間是輸出時脈訊號CKOUT的1/16，相位時脈訊號PHS2的延遲時間是輸出時脈訊號CKOUT的2/16，相位時脈訊號PHS3的延遲時間是輸出時脈訊號CKOUT的3/16，依此類推。

一般而言，本發明的假鎖定防止電路可包括N個串列儲存單元。其中第i個串列儲存單元的延遲時間為輸出時脈訊號CKOUT的延遲時間的i/(N*4/3)，i為整數而且1≦i≦N。N可以是大於或等於三的的任意整數，不限於2的次方，例如3、7、10等數字都可以。N的具體數值可由設計者決定。使用這種假鎖定防止電路的延遲鎖相迴路的可操作範圍是0至N*(4/3)*T，也就是說，只要輸出時脈訊號CKOUT相對於參考時脈訊號FREF的延遲時間在0至N*(4/3)*T的範圍內，都可以將輸出時脈訊號CKOUT鎖回1T的預設延遲時間。

為了使延遲鎖相迴路正確操作，假鎖定的偵測範圍必須銜接相位偵測器410的可操作延遲範圍。如果相位偵測器410的可操作延遲範圍是T_PD1 至T_PD2 (例如圖5所示的0.5T至1.5T)，則比較訊號CMP2的正常狀態和諧波鎖定狀態的延遲時間分界點T_AFL2 必須小於相位偵測器410的可操作延遲上限T_PD2 ，而且比較訊號CMP2的正常狀態和附著鎖定狀態的延遲時間分界點T_AFL1 必須大於相位偵測器410的可操作延遲下限T_PD1 。由上述的公式(1)至(4)可知，若假鎖定防止電路的最後一個串列儲存單元所接收的相位時脈訊號的延遲時間是輸出時脈訊號CKOUT的i/(N*4/3)，而且時脈訊號FREF_PAFL和FREF_NAFL的延遲時間分別是T_P 和T_N ，則分界點T_AFL1 和T_AFL2 的延遲時間分別是((N*4/3)/i)*T_N 和((N*4/3)/i)*T_P 。分界點T_AFL1 和T_AFL2 定義假鎖定防止電路的假鎖定偵測範圍。

由以上說明可知影響假鎖定偵測範圍的因素包括最後一個串列儲存單元所接收的相位時脈訊號的延遲時間，以及時脈訊號FREF_PAFL和FREF_NAFL的延遲時間。其中時脈訊號FREF_PAFL和FREF_NAFL的延遲時間可藉由調整訊號產生單元640的緩衝器710的延遲時間來改變。

以上的實施例涉及許多電路訊號，其中有些訊號以邏輯1或邏輯0的電壓準位表達致能狀態，有些訊號以邏輯0至邏輯1的上升緣(rising edge)表達致能動作，也有訊號以脈衝形式表達致能動作。上述訊號的致能機制都只是範例，不是對於本發明的限定。重點在於上述訊號的致能狀態或致能動作所觸發的功能或反應，而非如何表達致能的細節。

綜上所述，本發明可有效防止延遲鎖相迴路發生諧波鎖定和附著鎖定。本發明的假鎖定防止電路在設計時可以很有彈性地設定假鎖定偵測範圍以及可操作範圍。假鎖定防止電路的重置訊號可防止誤判，使延遲鎖相迴路的操作更強健(robust)。本發明的假鎖定防止電路構造簡單，面積小巧，可降低整體電路的複雜度與成本，適合高速應用。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧延遲鎖相迴路

110‧‧‧相位偵測器

120‧‧‧迴路濾波器

130‧‧‧延遲鏈

400‧‧‧延遲鎖相迴路

410‧‧‧相位偵測器

420‧‧‧迴路濾波器

430‧‧‧延遲鏈

440‧‧‧假鎖定防止電路

601~632‧‧‧儲存單元

633‧‧‧反相器

640‧‧‧訊號產生單元

710‧‧‧緩衝器

720‧‧‧反相器

730‧‧‧反及閘

1100、1200‧‧‧假鎖定防止電路

CKOUT、CKOUT-1~CKOUT-3‧‧‧輸出時脈訊號

CMP、CMP1、CMP2‧‧‧比較訊號

FREF‧‧‧參考時脈訊號

FREF_PAFL、FREF_NAFL‧‧‧時脈訊號

N_AFL‧‧‧附著鎖定訊號

O2‧‧‧內部訊號

P_AFL‧‧‧諧波鎖定訊號

PHS、PHS-1~PHS-3、PHS1~PHS12‧‧‧相位時脈訊號

RB‧‧‧重置訊號

VCC‧‧‧預設電壓

圖1是習知的一種延遲鎖相迴路的示意圖。

圖2和圖3是圖1的延遲鎖相迴路的時脈訊號示意圖。

圖4是依照本發明一實施例的一種延遲鎖相迴路的示意圖。

圖5是圖4的延遲鎖相迴路的比較訊號和時脈訊號的示意圖。

圖6是依照本發明一實施例的一種假鎖定防止電路的示意圖。

圖7是依照本發明一實施例的一種訊號產生單元的示意圖。

圖8、圖9與圖10是依照本發明一實施例的一種延遲鎖相迴路的訊號時序圖。

圖11是依照本發明另一實施例的一種假鎖定防止電路的示意圖。

圖12是依照本發明另一實施例的一種假鎖定防止電路的示意圖。

400‧‧‧延遲鎖相迴路

410‧‧‧相位偵測器

420‧‧‧迴路濾波器

430‧‧‧延遲鏈

440‧‧‧假鎖定防止電路

CKOUT‧‧‧輸出時脈訊號

CMP1、CMP2‧‧‧比較訊號

FREF‧‧‧參考時脈訊號

PHS‧‧‧相位時脈訊號

Claims

一種延遲鎖相迴路，接收一參考時脈訊號，輸出一輸出時脈訊號，包括：一相位偵測器，根據該參考時脈訊號與該輸出時脈訊號的相位比較輸出一第一比較訊號；一延遲鏈，延遲該參考時脈訊號以產生多個相位時脈訊號與該輸出時脈訊號；一假鎖定防止電路，根據該參考時脈訊號與上述多個相位時脈訊號的相位比較輸出一第二比較訊號；以及一迴路濾波器，根據該第一比較訊號與該第二比較訊號控制該輸出時脈訊號的延遲時間，使該輸出時脈訊號的延遲時間等於一預設值，其中該假鎖定防止電路包括：多個串列儲存單元，其中每一上述串列儲存單元接收上述多個相位時脈訊號其中之一以及一輸入訊號，並且在該相位時脈訊號致能時儲存該輸入訊號，第一個串列儲存單元的輸入訊號為一預設電壓，其餘每一個串列儲存單元所接收的輸入訊號為前一個串列儲存單元所儲存的輸入訊號，最後一個串列儲存單元所儲存的輸入訊號輸出為一內部訊號；一訊號產生單元，以不同時間延遲該參考時脈訊號以產生一第一時脈訊號與一第二時脈訊號；一第一儲存單元，接收該內部訊號與該第一時脈訊號，並且在該第一時脈訊號致能時儲存該內部訊號；以及一第二儲存單元，接收該內部訊號與該第二時脈訊號，並且在該第二時脈訊號致能時儲存該內部訊號，其中該第二比較訊號是根據該第一儲存單元儲存的該內部訊號與該第二儲存單元儲存的該內部訊號而產生。
如申請專利範圍第1項所述之延遲鎖相迴路，其中該預設值等於該參考時脈訊號的週期。
如申請專利範圍第1項所述之延遲鎖相迴路，其中該第二比較訊號包括一諧波鎖定訊號與一附著鎖定訊號，該諧波鎖定訊號為該第一儲存單元儲存的該內部訊號或該第一儲存單元儲存的該內部訊號的反相訊號，該附著鎖定訊號為該第二儲存單元儲存的該內部訊號或該第二儲存單元儲存的該內部訊號的反相訊號。
如申請專利範圍第3項所述之延遲鎖相迴路，其中當該諧波鎖定訊號與該附著鎖定訊號皆禁能時，則該第二比較訊號為一正常狀態；當該諧波鎖定訊號致能而且該附著鎖定訊號禁能時，則該第二比較訊號為一諧波鎖定狀態；當該諧波鎖定訊號禁能而且該附著鎖定訊號致能時，則該第二比較訊號為一附著鎖定狀態。
如申請專利範圍第4項所述之延遲鎖相迴路，其中當該第二比較訊號為該諧波鎖定狀態，則該迴路濾波器縮短該輸出時脈訊號的延遲時間，直到該第二比較訊號成為該正常狀態；當該第二比較訊號為該附著鎖定狀態，則該迴路濾波器延長該輸出時脈訊號的延遲時間，直到該第二比較訊號成為該正常狀態；當該第二比較訊號為正常狀態，則該迴路濾波器根據該第一比較訊號控制該輸出時脈訊號的延遲時間，使該輸出時脈訊號的延遲時間等於該預設值。
如申請專利範圍第4項所述之延遲鎖相迴路，其中該第二比較訊號的該正常狀態和該諧波鎖定狀態的延遲時間分界點小於該相位偵測器的可操作延遲上限，該第二比較訊號的該正常狀態和該附著鎖定狀態的延遲時間分界點大於該相位偵測器的可操作延遲下限。
如申請專利範圍第1項所述之延遲鎖相迴路，其中該第一時脈訊號的延遲時間為該參考時脈訊號的一個週期，該第二時脈訊號的延遲時間為該參考時脈訊號的半個週期。
如申請專利範圍第7項所述之延遲鎖相迴路，其中該訊號產生單元輸出一重置訊號，每一上述串列儲存單元在該重置訊號致能時重置所儲存的該輸入訊號。
如申請專利範圍第8項所述之延遲鎖相迴路，其中該重置訊號的週期和該參考時脈訊號的週期相同，該重置訊號在每個週期致能一次，而且該重置訊號的致能早於所有上述相位時脈訊號。
如申請專利範圍第8項所述之延遲鎖相迴路，其中該訊號產生單元包括：一緩衝器，接收該參考時脈訊號，輸出該第一時脈訊號；一反相器，接收該第一時脈訊號，輸出該第二時脈訊號；以及一反及閘，接收該第二時脈訊號與該參考時脈訊號，輸出該重置訊號。
如申請專利範圍第1項所述之延遲鎖相迴路，其中第i個上述串列儲存單元的延遲時間為該輸出時脈訊號的延遲時間的i/(N*4/3)，N為大於或等於三的整數，i為整數而且1≦i≦N，上述串列儲存單元的數量為N個。
如申請專利範圍第1項所述之延遲鎖相迴路，其中上述多個串列儲存單元、該第一儲存單元、以及該第二儲存單元為延遲正反器、栓鎖器、或取樣維持電路。