CN1779544A - 显示装置 - Google Patents

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Abstract

本发明提供一种不仅不易看到闪烁现象，并且还可降低耗电的显示装置。该显示装置具有：第1以及第2像素部(3a，3b)，其分别包含具有与像素电极(34)连接的第1电极(36)以及第2电极(37a，37b)的辅助电容(33)；第1以及第2辅助电容线，其分别连接在第1以及第2像素部的第2电极(37a，37b)上；信号供给电路(7)，分别向第1以及第2辅助电容线供给第1电位的第1信号以及第2电位的第2信号的信号。

Description

显示装置
技术领域
本发明涉及显示装置，特别涉及具有像素部的显示装置。
背景技术
以往，作为显示装置，较为周知的是具有包含液晶的像素部(pixel)的液晶显示装置。在该现有的液晶显示装置中，像素部的液晶层具有由像素电极与偶对电极(共用电极)夹住的构造。此外，以往的液晶显示装置，通过控制施加在像素部的像素电极的电压(影像信号)改变液晶分子的排列，由此使响应影像信号的影像显示于显示部。
在上述液晶显示装置中，长时间将直流电流施加像素部的液晶层(像素电极)时，会产生被称为烙印(焼付け)的残像现象。因此，在驱动液晶显示装置时，在规定的周期内，必须使用使像素电极的电位(像素电位)产生相对偶对电极的电位而反转的驱动方法。作为该种液晶显示装置的驱动方法的一例，可列举对偶对电极施加直流电压的DC驱动法。此外，该DC驱动法中，较为周知的是，在每个水平期间中，使极性相对施加直流电压的偶对电极的电位产生反转的线(line)反转驱动法。该线反转驱动法，例如，在铃木八十二所著的《液晶显示器工学入门》日刊工业新闻社、1998年11月20日、pp.101-103中有揭示。此外，一水平期间，是指在沿着一条闸极线配置的所有像素中写完影像信号的期间。
图10是使用以往的线反转驱动法使液晶显示装置驱动时的波形图。参照图10，使用以往的线反转驱动法驱动液晶显示装置时，在每个水平期间内使影像信号(VI-DEO)的极性产生相对偶对电极电位COM的反转。此外，在每个像素部从A至F中，使影像信号(VIDEO)根据显示的影像而变化。
但是，在使用图10所示的以往的线反转驱动法来驱动液晶显示装置时，若通过以低频进行驱动来降低耗电，则会产生容易看到闪烁(模糊)的问题。具体而言，以低频进行驱动时，由于保持为像素电位的期间会变长，而变长的部份会使像素电位产生大的变动。这样，当像素电位产生大变动时，通过像素部A至F的光会变成与所希望的亮度相偏离的亮度，因而产生闪烁。此外，在以往的线反转驱动法中，由于上述闪烁会变为线状(条状)，因此容易看到闪烁。
因此，以往建议一种方案：采用在每个邻接的像素部A至F中使影像信号(VIDEO)的极性产生相对偶对电极的电位COM而反转的点反转驱动法的液晶显示装置。
图11为表示以往采用点反转驱动法驱动液晶显示装置时的波形图。参照图11，使用以往的点反转驱动法驱动液晶显示装置时，不同于图10所示的以往线反转驱动法，在每个像素部A至F中，使根据所显示的影像的影像信号(VIDEO)极性产生相对偶对电极的电位COM的反转。通过使用上述的以往的点反转驱动法驱动液晶显示装置，即使产生因低频驱动所引起的闪烁，该闪烁也不会形成线状(条状)，因此较不易辨识闪烁现象。
发明内容
但是，在图11所示的以往点反转驱动法中，由于使影像信号(VIDEO)的极性产生相反施加直流电压的偶对电极的电位COM的反转，因此须要有具有为液晶驱动电压2倍的电压的影像信号。例如，在图11中，将液晶驱动电压设定成V1时，如要在影像信号(VIDEO)的极性产生相对偶对电极的电位COM的反转的前后获得相同的液晶驱动电压V1，则必须有具有液晶驱动电压V12倍的电压的影像信号。因此，即使要通过以低频驱动液晶显示装置来降低耗电，也会产生在耗电的降低上存在一定限度的问题。
本发明是为解决上述课题开发而成，本发明的目的之一，是提供一种液晶显示装置，不仅较不容易看到闪烁(模糊)现象，同时可降低耗电。
为达成上述目的，本发明的一型态的显示装置，具有：多条漏极线以及多条闸极线，其相互交叉地配置多条；第1像素部以及第2像素部，其分别包含具有与像素电极连接的第1电极、第2电极的辅助电容；第1辅助电容线以及第2辅助电容线，其分别连接在第1像素部以及第2像素部的辅助电容的第2电极辅助辅助；闸极线驱动电路，其包含用以依次驱动多条的闸极线的移位缓存器，且由同一导电型的多个晶体管形成；信号供给电路，其分别将具有第1电位的第1信号以及具有第2电位的第2信号供给于第1像素部的第1辅助电容线以及第2像素部的第2辅助电容线，并且包含多个与构成闸极线驱动电路的晶体管为同一导电型的多个晶体管所形成的信号供给电路部。
在这一型态的显示装置中，如上所述，通过设置用以分别将具有第1电位的第1信号以及具有第2电位的第2信号供给于第1像素部的第1辅助电容线以及第2像素部的第2补主电容线的信号供给电路，例如，当第1电位为H电平(正极性)而第2电位为L电平(负极性)，且当将第1信号供给至第1像素部的第1辅助电容线、而将第2信号被供给至第2像素部的第2辅助电容线时，由于正极性的第1信号会通过第1辅助电容线而供给至第1像素部的辅助电容的第2电极，因此可使第1像素部的辅助电容的电位升起至H电平。另外，负极性的第2信号会通过第2辅助电容线而供给至第2像素部的辅助电容的第2电极，因此第2像素部的辅助电容的电位会降到L电平。由此，在第1像素部中写完H电平的影像信号后，向第1像素部的辅助电容的第2电极供给正极性的第1信号，则可使第1像素部的像素电极的电位提高到高于写完影像信号后的状态。另外，在第2像素部中写完L电平的影像信号后，向第2像素部的辅助电容的第2电极供给负极性的第2信号时，可使第2像素部的像素电位降低到低于写完影像信号后的状态。这样，由于无需扩大影像信号的动态范围(dynamic range)，故可抑制因增大影像信号的动态范围而导致耗电的增大。其结果是可降低耗电。此外，在每个邻接的像素部中，进行使像素电位(影像信号)，产生相对共用电极的电位而反转的点反转驱动时，通过将第1像素部与第2像素部配置成邻接的状态，便可更容易进行点反转驱动。另外，在多个的每个像素部，进行使像素电位(影像信号)产生相对共用电极的电位而反转的模块反转驱动(block reversing drive)时，通过只以多个第1像素部构成一方的模块，而只以多个第2像素部构成另一方的模块，且通过将一方的模块与另一方的模块配置成邻接的状态即可简单地进行模块反转驱动。如上所述，通过进行点反转驱动与模块反转驱动，不同于在每个邻接的闸极线中进行使像素电位(影像信号)产生相对共用电极的电位而反转的线反转驱动的情形，闪烁不易形成线状(条状)，故较不容易看到闪烁。此外，通过由同一导电型的多个晶体管构成闸极线驱动电路，以及由与构成闸极线驱动电路的晶体管为同一导电型的多个晶体管构成信号供给电路，可在形成分别构成闸极线驱动电路以及信号供给电路的多个晶体管时，控制离子注入制程次数以及离子注入掩膜数量的增加。由此，不仅可抑制制造程序复杂化，同时亦可控制制造成本的增加。
附图说明
图1是本发明的第1实施例的液晶显示装置的俯视图。
图2是图1所示的第1实施例的液晶显示装置的V驱动器的方块图。
图3是图1所示的第1实施例的液晶显示装置的V驱动器内部的电路图。
图4是用以说明图3所示的第1实施例的液晶显示装置的V驱动器的动作的时序图。
图5是用以说明图1所示的第1实施例的液晶显示装置的像素部的动作的波形图。
图6是用以说明图1所示的第1实施例的液晶显示装置的像素部的动作的波形图。
图7是显示本发明的第2实施例的液晶显示装置的俯视图。
图8是图7所示的第2实施例的液晶显示装置的V驱动器内部的电路图。
图9是用以说明本发明的第2实施例的液晶显示装置的V驱动器的动作的电压波形图。
图10是使用以往的线反转驱动法使液晶显示装置驱动时的波形图。
图11是使用以往的点反转驱动法使液晶显示装置驱动时的波形图。
附图符号说明
1  基板
2  显示部
3a、3b  像素部
4a、4b  晶体管
5   驱动器
6   闸极线驱动电路
7   信号供给电路
8   V驱动器
9   驱动IC
31  液晶层
32  晶体管
33  辅助电容
34  像素电极
35  偶对电极(共用电极)
36  电极
37a、37b  电极
61至66  移位缓存器电路部
61a   第一电路部
61b   第二电路部
71至74  信号供给电路部
71d   信号转换电路部
71a   第一信号生成电路部
71b   第二信号生成电路部
71c   第三信号生成电路部
161至165  逻辑合成电路部
C1   电容
C11  电容
CKH、CKV、CKVSC    时钟信号
CKV 1  时钟信号线
D1、D2  漏极
DG、G1至G4  输出信号
DG   虚设闸极线
ENB  致能信号
G1至G3  多条层的闸极线
G1  闸极线
HVBB   负侧电位
HVDD   正侧电位
IC9  驱动
NT 1、NT 2、NT 3、NT 4、NT 5n  通道晶体管
ND2、ND12  节点
NT 11、NT 12、NT 13、NT 14、NT 15  通道晶体管
SC 1-1、SC 2-1  辅助电容线
SC 1-1、SC 2-1  第一层的辅助电容线
SC 1-2、SC 2-2  第二层的辅助电容线
SC 1-3、SC 2-3  第三层的辅助电容线
SC 1-D、SC 2-D  虚设辅助电容线
SR 2  移位信号
SR 14、SR 15  移位输出信号
STH、STV    启动信号
VBB L  电平
VVBB  负侧电位
VVDD  正侧电位
VDD  H电平
VIDEO 1、VIDEO 2  映像信号线
VSCH  高侧电位(高电压侧)
VSCL  低侧电位(低电压侧)
Vp 1、Vp 2  像素电位
XCKVS  反转时钟信号
具体实施方式
以下，根据附图说明本发明的实施例。
(第1实施例)
首先，参照图1，在该第1实施例中，在基板1上设置显示部2。显示部2中，配置有像素部3a以及3b。此外，在图1中，为简化附图，除了图示第1段的闸极线(G1)以及与第1段的闸极线(G1)交叉的2条漏极线(D1以及D2)外，还分别图示各一个沿着第1段的闸极线(G1)配置的像素部3a以及3b，但实际上，多条的闸极线与多条的漏极线以相互交叉的状态配置，且像素部3a以及3b以相互邻接的方式配置成矩阵状。此外，像素部3a及3b分别为本发明的[第1像素部]以及[第2像素部]的一实例。
像素部3a以及3b分别由液晶层31、n通道晶体管32(以下称为晶体管32)以及辅助电容33构成。像素部3a以及3b的液晶层31，配置在像素电极34与共用的偶对电极(共用电极)35之间。此外，将像素部3a的晶体管32的漏极连接于漏极线(D1)，而将像素部3b的晶体管32的漏极连接于漏极线(D2)。像素部3a以及3b的晶体管32的源极分别与像素电极34连接。另外，像素部3a以及3b的辅助电容33的一方电极36分别连接在像素电极34。
在此，在第1实施例中，像素部3a的辅助电容33的另一方的电极37a与辅助电容线(SC 1-1)连接，而像素部3b的辅助电容33的另一方的电极37b与辅助电容线(SC 2-1)连接。此外，在图1中，仅图示分别连接于像素部3a以及3b的一对的辅助电容线(SC 1-1以及SC2-1)，但实际上，根据多段的每条闸极线各设置一段一对的辅助电容线。此外，将一段的一对辅助电容线的一方以及另一方交互地连接于沿着1段的闸极线配置的多条像素部3a以及3b上，此外，电极36仅为本发明的[第1电极]的一例，而电极37a以及37b则为本发明的[第2电极]的一例。此外，与像素部3a连接的辅助电容线(SC 1-1)为本发明的[第1辅助电容线]的一实例，而与像素部3b连接的辅助电容线(SC 2-1)为本发明的[第2辅助电容线]的一实例。
此外，基板1上设有：用以驱动(扫描)漏极线的n通道晶体管(H开关)4a及4b(以下，称的为晶体管4a以及晶体管4b)；以及由未标示的多个n通道晶体管所构成的H驱动器5。此外，将对应于像素部3a的晶体管4a连接于影像信号线(VIDEO 1)，而对应像素部3b的晶体管4b则连接于影像信号线(VIDEO 2)。还有，影像信号VIDEO 1以及影像信号VIDEO 2具有黑电位与白电位相互反转的波形。
在此，在第1实施例中，如图1及图2所示，基板1上设有包含闸极线驱动电路6与信号供给电路7的V驱动器8。V驱动器8的闸极驱动电路6具有驱动(扫描)多段的闸极线的功能。此外，信号供给电路7具有在每个帧期间内将正极性的High侧(高电压侧)电位VS和负极性的Low侧(低电压侧)电位VSCL的一方以及他方交互供给至多段的一对的辅助电容线的功能。此外，所谓一帧期间，是指在构成显示部2的所有像素部3a以及3b中写完影像信号VIDEO 1以及VIDEO 2的期间。
此外，如图1所示，在基板1的外部设置驱动IC 9。由该驱动IC9向H驱动器5供给正侧电位HVDD、负侧电位HVBB、启动信号STH以及时钟信号CKH。另外，由驱动IC 9向V驱动器8供给正侧电位VVDD、负侧电位VVBB、启动信号STV以及时钟信号CKV、致能信号(enablingsignal)ENB、High侧(高电压侧)电位VSCH、Low侧(低电压侧)电位VSCL以及时钟信号CKVSC。此外，将时钟信号CKV输入V驱动器8的闸极驱动电路6(参照图2)，在1帧期间中，正侧电位VDD与负侧电位VBB以规定的周期进行切换。另一方面，将时钟信号CKVSC输入V驱动器8的信号供给电路7中，并在一帧期间中，切换正侧电极VDD与负侧电极VBB。
以下，参照图3说明V驱动器8的内部构成。闸极线驱动电路6包含有多段的移位缓存器电路部61至66以及多段的逻辑合成电路部161至165。此外，在图3中，为简化图面，仅图示6段份的移位缓存器电路部61至66以及5段份的逻辑合成电路部161至165，但实际上设置数量基于像素数的移位缓存器(shift register)电路部以及逻辑合成电路部。
并且，第1段的移位缓存器电路部61由第1电路部61a与第2电路部61b所构成。第1段的移位缓存器电路部61的第1电路部61a包含有：n通道晶体管NT 1、NT 2，NT 3以及NT 4、连接二极管的n通道晶体管NT 5以及电容C1。以下，分别将n通道晶体管NT 1至NT 5称为晶体管NT 1至NT 5。
在此，第1实施例中，设在第1电路部61a的晶体管NT 1至NT 5，全部由n型的MOS晶体管(场效晶体管)所形成的TFT(薄膜晶体管)所构成。
另外，在第1段的移位缓存器电路部61的第1电路部61a中，晶体管NT 1的源极与节点ND 2连接，而漏极与正侧电位VDD连接。该晶体管NT 1的闸极连接于节点ND 1。此外，电容C 1连接在晶体管NT 1的闸极与源极之间。另外，晶体管NT 2的源极连接负侧电位VBB，而漏极连接节点ND 2。向该晶体管NT 2的闸极输入启动信号STV。
还有，将晶体管NT 3连接在晶体管NT 1的闸极与负侧电位VBB之间。即，晶体管NT 3的源极连接负侧电位VBB，而漏极，连接节点ND 1。该晶体管NT 3的闸极中，与晶体管NT 2相同，输入启动信号STV。另外，晶体管NT 3，具有相互电性连接的2个闸极电极。此外，晶体管NT 3，在晶体管NT 2为导通(on)状态时，具有使晶体管NT 1变为不导通(off)状态的功能。
进而，将晶体管NT 4连接在晶体管NT 1的闸极与时钟信号线(CKV1)之间。具体而言，晶体管NT 4的源极通过与二极管连接的晶体管NT5而与节点ND 1连接，而漏极连接于时钟信号线(CKV 1)。向该晶体管NT 4的闸极输入第2段的移位缓存器电路部62的移位信号SR 2。
此外，第1段的移位缓存器电路部61的第2电路部61b，包含有：n通道晶体管NT 11、NT 12、NT 13以及NT 14、连接二极管的n通道晶体管NT 15以及电容C 11。以下，分别将n通道晶体管NT 11至NT15称为晶体管NT 11至NT 15。
并且，在第1实施例中，设置在第2电路部61b的晶体管NT 11至NT 15，全部由n型的MOS晶体管所形成的TFT构成。
另外，在第1段的移位缓存器电路部61的第2电路部61b中，晶体管NT 11的源极与节点ND 12连接，而漏极连接于正侧电位VDD。该晶体管NT 11的闸极与节点ND 11连接。此外，电容C 11连接在晶体管NT 11的闸极与源极之间。另外，晶体管NT 12的源极连接于负侧电位VBB，而漏极连接于节点ND 12。该晶体管NT 12的闸极连接于第1电路部61a的节点ND 2。
还有，晶体管NT 13连接在晶体管NT 11的闸极与负侧电位VBB之间。即，晶体管NT 13的源极连接于负侧电位VBB，而漏极连接于节点ND 11。该晶体管NT 13的闸极，与晶体管NT 12相同，连接第1电路部61a的节点ND 2。另外，晶体管NT 13，具有相互电性连接的2个闸极电极。此外，晶体管NT 13则具有晶体管NT 12为导通状态时使晶体管NT 11置为不导通状态的功能。
并且，晶体管NT 14连接在晶体管NT 11的闸极与时钟信号线(CKV1)之间。具体而言，晶体管NT 14的源极通过连接有二极管的晶体管NT 15与节点ND 11连接，而漏极连接于时钟信号线(CKV 1)。向该晶体管NT 14的闸极输入启动信号STV。
此外，第2段至第6段的移位缓存器电路部62至66，具有与上述第1段的移位缓存器电路部61相同的电路构成。即，第2段至第6段的移位缓存器电路部62至66，分别由以下两种电路部构成：具有与第1段的移位缓存器电路部61的第1电路部61a相同的电路构成的第1电路部62a至66a；以及具有与第1段的移位缓存器电路部61的第2电路部61b相同的电路构成的第2电路部62b至66b。此外，未图示的第7段以后的移位缓存器电路部也由具有与上述第1段的移位缓存器电路部61相同的电路构成。
其次，在第2段后的移位缓存器电路部中，前段的移位缓存器电路部的移位输出信号输入于规定段的移位缓存器电路部的晶体管NT 2以及NT 3的闸极。另外，向在规定段的移位缓存器电路部的晶体管NT4的闸极输入下段的移位缓存器电路部的移位信号，而向规定段的移位缓存器电路部的晶体管NT 14的闸极输入前段的移位缓存器电路部的移位信号。此外，在第1段至第6段的移位缓存器电路部61至66中，由节点ND 11所输出的信号分别为移位信号SR 1至SR6，而由节点ND12所输出的信号则分别为移位输出信号SR 11至SR 16。
而且，将第2段的移位缓存器电路部62、第4段的移位缓存器电路部64以及第6段的移位缓存器电路部66的晶体管NT 4以及NT 14的漏极连接于时钟信号线(CKV 2)。另一方面，第3段的移位缓存器电路部63以及第5段的移位缓存器电路部65的晶体管NT 4以及NT 14的漏极，与第1段的移位缓存器电路部61的晶体管NT 4极NT 14同样地连接有时钟信号线(CKV 1)。即，在多段的移位缓存器电路部中，将时钟信号线(CKV 1)与时钟信号线(CKV 2)在每段交替连接。
此外，将逻辑合成电路部161至165分别连接于虚设闸极线(dummygate line)(DG)以及第1段至第4段的闸极线(G1至G4)中。
连接于虚设闸极线(DG)的逻辑合成电路部161包含有：n通道晶体管NT 21、NT 22、NT 23以及NT 24、连接有二极管的n通道晶体管NT 25、以及电容C 21。以下，分别将n通道晶体管NT 21至NT 25称做为晶体管NT 21至NT 25。
在此，在第1实施例中，设在逻辑合成电路部161的晶体管NT 21至NT 25，全部由n型的MOS晶体管所形成的TFT构成。
另外，在连接于虚设闸极线(DG)的逻辑合成电路部161中，晶体管NT 21的漏极连接至能信号线(enabling signal line，ENB)，而源极连接于晶体管NT 22的漏极。晶体管NT 22的源极连接于节点ND21(虚设闸极线)。向晶体管NT 21的闸极输入第1段的移位缓存器电路部61的移位信号SR 1，而向晶体管NT 22的闸极则输入第2段的移位缓存器电路部62的移位信号SR 2。
此外，晶体管NT 23的源极连接于负侧电位VBB，而漏极连接于节点ND 21(虚设闸极线)。在上述晶体管NT 23的闸极，通过连接有二极管的晶体管NT 25而输入第3段的移位缓存器电路部63的移位输出信号SR 13。此外，晶体管NT 24的源极连接于负侧电位VBB，而漏极连接于节点ND 22(晶体管NT 23的闸极)。该晶体管NT 24的闸极连接于节点ND 21。另外，电容C21的一方的电极，连接于负侧电位VBB，而另一方的电极则连接于节点ND 22(晶体管NT 23的闸极)。
还有，分别连接于第1段至第4段的闸极线(G1至G4)的逻辑合成电路部162至165，具有与连接上述虚设闸极线(DG)的逻辑合成电路部161相同的电路构成。并且，逻辑合成电路部162至165的晶体管NT 22的源极以及晶体管NT 23的漏极分别连接有第1段至第4段的闸极线(G1至G4)。此外，连接在未图示的第5段以后的闸极线的逻辑合成电路部，也具有与连接上述虚设闸极线(DG)的逻辑合成电路部161相同的电路构成。
另外，在连接第1段的闸极线(G1)的逻辑合成电路部162中，向晶体管NT 21的闸极输入第2段的移位缓存器电路部62的移位信号SR2，而向晶体管NT 22的闸极输入第3段的移位缓存器电路部63的移位信号SR3。此外，在连接于第2段的闸极线(G2)的逻辑合成电路部163中，向晶体管NT 21的闸极输入第3段的移位缓存器电路部63的移位信号SR3，而向晶体管NT 22的闸极输入第4段的移位缓存器电路部64的移位信号SR4。如上所述，在连接规定段的闸极线的逻辑合成电路部的晶体管NT 21以及NT 22，分别输入邻接的移位缓存器电路部的移位信号。接着，输入在连接于规定段的闸极线的逻辑合成电路部的晶体管NT 21的移位信号与输入在连接前段的闸极线的逻辑合成电路部的晶体管NT 22的移位信号重迭，而输入在连接规定段的闸极线的逻辑合成电路部的晶体管NT 22的移位信号则与输入在连接于下段的闸极线的逻辑合成电路部的晶体管NT 21的移位信号重迭。
另外，向连接第1段的闸极线(G1)的逻辑合成电路部162的晶体管NT 23的闸极输入第4段的移位缓存器电路部64的移位输出信号SR14，而向连接于第2段的闸极线(G2)的逻辑合成电路部163的晶体管NT 23的闸极则输入第5段的移位缓存器电路部65的移位输出信号SR15。接着，分别向连接于第3段以后的闸极线的逻辑合成电路部的晶体管NT 23的闸极输入第6段以后的移位缓存器电路部的移位输出信号。
此外，V驱动器8的信号供给电路7包含多段的信号供给电路部71至74。此外，信号供给电路部71连接于虚设辅助电容线(SC 1-D以及SC 2-D)。另外，信号供给电路部72连接于第1段的辅助电容线(SC 1-1以及SC 2-1)，而信号供给电路部73连接于第2段的辅助电容线(SC 1-2以及SC 2-2)。此外，信号供给电路部74连接于第3段的辅助电容线(SC 1-3以及SC 2-3)。另外，在图3中，为简化附图，仅标示4段份的信号供给电路部71至74，但实际上设有含虚设闸极线的多条闸极线相同数量的信号供给电路部。
并且，与虚设辅助电容线(SC 1-D以及SC 2-D)连接的信号供给电路部71由以下电路部构成：第1信号生成电路部71a、第2信号生成电路部71b、第3信号生成电路部71c以及信号切换电路部71d。与虚设辅助电容线(SC 1-D以及SC 2-D)连接的信号供给电路部71的第1信号生成电路部71a包含：n通道晶体管NT 31、NT 32、NT 33以及NT 34、连接有二极管的n通道晶体管NT 35和电容C 31。此外，n通道晶体管NT 31、NT 32、NT 33以及NT 34分别是本发明的[第5晶体管]、[第6晶体管]、[第7晶体管]以及[第8晶体管]的一实例，n通道晶体管NT 35为本发明的[二极管]的一实例。以下，分别将n通道晶体管NT 31至NT 35称为晶体管NT 31至NT 35。
在此，在第1实施例中，设在第1信号生成电路部71a的晶体管NT 31至NT 35，全部由n型的MOS晶体管所形成的TFT构成。
此外，在与虚设辅助电容线(SC 1-D以及SC 2-D)连接的信号供给电路部71的第1信号生成电路部71a中，晶体管NT 31的闸极连接于节点ND 32，而漏极则连接于正侧电位VDD。该晶体管NT 31的闸极连接于节点ND 31。另外，晶体管NT 32的源极连接于负侧电位VBB，而漏极则连接于节点ND 32。向该晶体管NT 32的闸极输入时钟信号CKVSC。
在此，在第1实施例中，晶体管NT 33连接于晶体管NT 31的闸极与负侧电位VBB之间。即，晶体管NT 33的源极连接于负侧电位VBB，而漏极连接于节点ND 31。在该晶体管NT 33的闸极，与晶体管NT 32同样输入时钟信号CKVSC。另外，晶体管NT 33具有进行相互电气连接的2个闸极电极。此外，晶体管NT 33，具有在晶体管NT 32为导通状态时使晶体管NT 31置为不导通状态的功能。
而且，在第1实施例中，晶体管NT 34连接在晶体管NT 31的闸极与第1段的闸极线(G1)之间。具体而言，晶体管NT 34的源极，通过连接有二极管的晶体管NT 35连接于节点ND 31，而漏极连接于第1段的闸极线(G1)。向该晶体管NT 34的闸极输入反转时钟信号XCKSC。
并且，在第1实施例中，将电容C 31连接在晶体管NT 31的闸极与源极之间。
此外，与虚设辅助电容线(SC 1-D以及SC 2-D)连接的信号供给电路部71的第2信号生成电路部71b包含：n通道晶体管NT 41、NT 42、NT 43以及NT 44；连接有二极管的n通道晶体管NT 45；电容C41。此外，n通道晶体管NT 41、NT 42、NT 43以及NT 44，分别为本发明的[第5晶体管]、[第6晶体管]、[第7晶体管]以及[第8晶体管]的一实例，而n通道晶体管NT 45本发明的[二极管]的一实例。以下，分别将n通道晶体管NT 41至NT 45称为晶体管NT 41至NT 45。
在此，在第1实施例中，设在第2信号生成电路部71b的晶体管NT 41至NT 45，全部由n型的MOS晶体管所形成的TFT构成。
此外，在与虚设辅助电容线(SC 1-D以及SC 2-D)连接的信号供给电路部71的第2信号生成电路部71b中，晶体管NT 41的源极连接于节点ND 42，而漏极连接于正侧电位VDD。该晶体管NT 41的闸极连接于节点ND 41。另外，晶体管NT 42的源极连接于负侧电位VBB，而漏极则连接于节点ND 42。该晶体管NT 42的闸极连接于第1信号生成电路部71a的节点ND 32。
在此，在第1实施例中，晶体管NT 44连接于晶体管NT 41的闸极与负侧电位VBB之间。即，晶体管NT 43的源极连接于负侧电位VBB，而漏极连接节点ND 41。该晶体管NT 43的闸极，与晶体管NT 42同样连接第1信号生成电路部71a的节点ND 32。另外，晶体管NT 43，具有相互电性连接的2个闸极电极。此外，晶体管NT 43，具有在晶体管NT 42为导通状态时使晶体管NT 41置为不导通状态的功能。
此外，在第1实施例中，晶体管NT 44连接在晶体管NT 41的闸极与第1段的闸极线(G1)之间。具体而言，晶体管NT 44的源极，介由连接有二极管的晶体管NT 45连接节点ND 41，而漏极连接第1段的闸极线(G1)。在该晶体管NT 44的闸极，不同在第1信号生成电路部71a的晶体管NT 34，输入时钟信号CKVSC。
另外，在第1实施例中，将电容C41连接在晶体管NT 41的闸极与源极之间。
此外，与虚设辅助电容线(SC 1-D以及SC 2-D)连接的信号供给电路部71的第3信号生成电路部71c，包含：n通道晶体管NT 51、NT 52、NT 53以及NT 54；连接有二极管的n通道晶体管NT 55；电容C51。此外，n通道晶体管NT 51、NT 52、NT 53以及NT 54，分别为，本发明的[第5晶体管]、[第6晶体管]、[第7晶体管]以及[第8晶体管]的一实例，n通道晶体管NT 55，本发明的[二极管]的一实例。以下，分别将n通道晶体管NT 51至NT 55称为晶体管NT 51至NT 55。
在此，在第1实施例中，设在第3信号生成电路部71c的晶体管NT 51至NT 55，全部由n型的MOS晶体管所形成的TFT构成。
此外，在与虚设辅助电容线(SC 1-D以及SC 2-D)连接的信号供给电路部71的第3信号生成电路部71c中，晶体管NT 51的源极连接于节点ND 52，而漏极连接于正侧电位VDD。该晶体管NT 51的闸极连接于节点ND 51。另外，晶体管NT 52的源极连接于负侧电位VBB，而漏极连接节点ND 52。该晶体管NT 52的闸极连接于第2信号生成电路部71b的节点ND 42。
在此，在第1实施例中，将晶体管NT 53连接于晶体管NT 51的闸极与负侧电位VBB之间。即，将晶体管NT 53的源极连接于负侧电位VBB，而将漏极连接于节点ND 51。该晶体管NT 53的闸极，与晶体管NT 52同样连接于第2信号生成电路部71b的节点ND 42。另外，晶体管NT 53，具有相互电性连接的2个闸极电极。此外，晶体管NT 53具有在晶体管NT 52为导通状态时使晶体管NT 51置为不导通状态的功能。
此外，在第1实施例中，晶体管NT 54连接在晶体管NT 51的闸极与第1段的闸极线(G1)之间。具体而言，晶体管NT 54的源极，介由连接有二极管的晶体管NT 55连接节点ND 51，而漏极连接第1段的闸极线(G1)。与第1信号生成电路部71a的晶体管NT 34同样，向该晶体管NT 54的闸极输入反转时钟信号XCKVSC。
此外，在第1实施例中，电容C51连接在晶体管NT 51的闸极与源极之间。
此外，与虚设辅助电容线(SC 1-D以及SC 2-D)连接的信号供给电路部71的信号切换电路部71d，包含：n通道晶体管NT 61、NT 62、NT 63以及NT 64。此外，n通道晶体管NT 61、NT 62、NT 63以及NT64，分别为，本发明的[第1晶体管]、[第2晶体管]、[第3晶体管]以及[第4晶体管]的一实例，以下，分别将n通道晶体管NT 61至NT 64称为晶体管NT 61至NT 64。
在此，在第1实施例中，设在信号切换电路部71d的晶体管NT 61至NT 64，全部由n型的MOS晶体管所形成的TFT构成。
在此，在第1实施例中，与虚设辅助电容线(SC 1-D以及SC 2-D)连接的信号供给电路部71的信号切换电路部71d中，晶体管NT 61以及NT 62的源极连接于节点ND61(虚设辅助电容线SC 1-D))。向晶体管NT 61的漏极供给正极性的High侧(高电压侧)电位VSCH，而向晶体管NT 62的漏极供给负极性的Low侧(低电压侧)电位VSCL。对晶体管NT 61的闸极输入由第2信号生成电路部71b的节点ND 42输出的信号，而对晶体管NT 62的闸极输入由第3信号生成电路部71c的节点ND 52所输出的信号。
此外，将晶体管NT 63以及NT 64的源极连接于节点ND62(虚设辅助电容线SC 2-D))。向晶体管NT 63的漏极供给有正极性的High侧(高电压侧)电位VSCH，而向晶体管NT 64的漏极供给有负极性的Low侧(低电压侧)电位VSCL。向晶体管NT 63的闸极输入由第3信号生成电路部71c的节点ND 52输出的信号，而向晶体管NT 64的闸极输入由第2信号生成电路部71b的节点ND 42所输出的信号。
另外，连接于第1段至第3段的辅助电容线(SC 1-1至SC 1-3)以及辅助电容线(SC 2-1至SC 2-3)的信号供给电路部72至74，具有与连接上述虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71同样的电路构成。即，连接于第1段至第3段的辅助电容线(SC 1-1至SC 1-3)以及辅助电容线(SC 2-1至SC 2-3)的信号供给电路部72至74分别由以下电路部构成：具有与连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71相同的电路构成的第1信号生成电路部72a至74a；第2信号生成电路部72b至74b；第3信号生成电路部72c至74c；信号切换电路部72d至74d。此外，将信号供给电路部72至74的信号切换电路部72d至74d的晶体管NT 61以及NT 62的源极分别连接于第1段至第3段的辅助电容线(SC 1-1至SC 1-3)。另外，将信号供给电路部72至74的信号切换电路部72d至74d的晶体管NT 63以及NT 64的源极分别连接于第1段至第3段的辅助电容线(SC 2-1至SC 2-3)。
此外，连接无图示的第5段以后的一对辅助电容线的信号供给电路部，同样具有与连接上述虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71同样的电路构成。接着，将连接规定段的一对的辅助电容线的信号供给电路部配置成与规定段的闸极线根据的状，而将连接于规定段的一对辅助电容线的信号供给电路部的第1至第3信号生成电路部的晶体管NT 34、NT 44以及NT 54的漏极连接在下段的闸极线。
图4是说明图3所示的第1实施例的液晶显示装置的V驱动器的动作的时序图，图5及图6是说明图1所示的第1实施例的液晶显示装置的像素部动作的波形图。下面，参照图1至图6说明第1实施例的液晶显示装置的动作。
在初期状态下，使由移位缓存器电路部61至66的节点ND 11所输出的移位信号SR 1至SR6以及移位缓存器电路部61至66的节点ND12所输出的移位输出信号SR 11至SR 16变为L电平。此外，使逻辑合成电路部161至165的节点ND 21所输出的输出信号DG以及G1至G4变为L电平。此外，在将信号供给电路部71至74的节点ND61所输出的输出信号SC 1-D以及SC 1-1至SC 1-3变为L电平的同时，使信号供给电路部71至74的节点ND62所输出的输出信号SC 2-D以及SC 2-1至SC 2-3变为H电平。
上述初期状态后，先将时钟信号CKVSC设定为H电平，而将反转时钟信号XCKVSC设定为L电平。此外，将时钟信号CKVSC(H电平)以及反转时钟信号XCKVSC(L电平)的各电位电平保持为1帧(frame)期间。
接着，将启动信号STV设定为H电平。此时，在第1段的移位缓存器电路部61的第1电路部61a中，将晶体管NT 2以及NT 3变为导通状态。此时，通过导通状态的晶体管NT 3，使节点ND 1变为L电平，而使晶体管NT 1变为不导通状态。由此，即使晶体管NT 2置为导通状态，亦可抑制贯通电流流通在正侧电位VDD与负侧电位VBB之间。此外，通过导通状态的晶体管NT 2，可使节点ND 2变为L电平。
此外，在第1段的移位缓存器电路部61的第2电路部61b中，使晶体管NT 14变为导通状态。此外，由于向晶体管NT 12以及NT 13的闸极输入由第1电路部61a的节点ND 2所输出的L电平的信号，因此，晶体管NT 12以及NT 13会变为不导通状态。此时，由于时钟信号CKV 1为L电平，因此将节点ND 11的电位保持为初期状态(L电平)，且将晶体管NT 11保持为不导通状态。由此，可使节点ND 12的电位保持为初期状态(L电平)。如上所述，在第1段的移位缓存器电路部61的节点ND 12保持为初期状态(L电平)的状态下，第2段以后的移位缓存器电路部62至66保持为初期状态。
接着，在时钟信号CKV 1变为H电平(VDD)的同时，时钟信号CKV 2变为L电平(VBB)。此时，在第1段的移位缓存器电路部61的第1电路部61a中，向晶体管NT4的闸极输入由第2段的移位缓存器电路部62的节点D11所输出的L电平的移位信号SR 2，因此晶体管NT 4会保持为不导通状态。因此，节点ND 1以及节点ND 2保持为L电平。此外，即使晶体管NT 3置为导通状态，也可抑制贯通电流在时钟信号线(CKV 1)与负侧电位VBB之间流动。
此外，在第1段的移位缓存器电路部61的第2电路部61b中，通过晶体管NT 14供给H电平(VDD)的时钟信号CKV 1，而使节点ND 11变为H电平。由此，可在晶体管NT 11变为导通状态的同时，通过晶体管NT 11供给正侧电位VDD，故使节点ND 12会变为H电平。此时，节点ND 11的电位，随着节点ND 12的电位(晶体管NT 11的源极电位)的上升而移动上升，以便通过通过电容C 11维持晶体管NT 11的闸极-源极间电压。由此，节点ND 11的电位上升到比VDD高出超过阈值电压(threshold voltage)(Vt)的规定电压(Vα)值。
此时，在第2段的移位缓存器电路部62的第1电路部62a中，向晶体管NT 2以及NT 3的闸极输入来自第1段的移位缓存器电路部61的节点ND 12的H电平的移位输出信号SR 11，因此将晶体管NT 2以及NT 3置为导通状态。此时，通过导通状态的晶体管NT 3，使节点ND 1变为L电平，而使晶体管NT 1则变为不导通状态。此外，通过导通状态的晶体管NT 2，使节点ND 2变为L电平。
此外，在第2段的移位缓存器电路部62的第2电路部62b中，向晶体管NT 14的闸极输入来自第1段的移位缓存器电路部61的节点ND11的具有VDD+Vt以上的电位(VDD+Vα)的H电平的移位信号SR 1，因此将晶体管NT 14置为导通状态。另外，向晶体管NT 12以及NT 13的闸极输入第1电路部61a的节点ND 2所输出的L电平的信号，因此使晶体管NT 12以及NT 13置为不导通状态。此时，因时钟信号CKV 2为L电平之故，故将节点ND 11的电位保持为初期状态(L电平)，而将晶体管NT 11保持为不导通状态。由此，可使节电ND 12的电位保持为初期状态(L电平)。如上所述，在将第2段的移位缓存器电路部62的节点12保持为初期状态(L电平)的情况下，将第3段以后的移位缓存器电路部63至66可保持为初期状态。
其次，在时钟信号CKV 1变为L电平(VBB)的同时，使时钟信号CKV2变为H电平(VDD)。此时，在第1段的移位缓存器电路部61的第1电路部61a中，T4将节点ND 1以及节点ND 2保持为L电平。
此时，在第1段的移位缓存器电路部61的第2电路部61b中，向晶体管NT 12以及NT 13的闸极输入由第1电路部61a的节点ND 2所输出的L电平的信号，因此将晶体管NT 12以及NT 13保持为不导通状态。此时，因连接有二极管的晶体管NT 15之故L电平的时钟信号CKV 1不会逆流至节点ND 11侧，因此，将节点ND 11保持为H电平(VDD+Vα)。
此时，在第2段的移位缓存器电路部62的第1电路部62a中，向晶体管NT 4的闸极输入由第3段的移位缓存器电路部63的节点ND 11所输出的L电平的移位输出信号SR3，因此晶体管NT 4保持为不导通状态。因此，不仅可抑制贯通电流在时钟信号(CKV 2)与负侧电位VBB之间流动，同时可使节点ND 1以及ND 2保持为L电平。
此外，在第2段的移位缓存器电路部62的第2电路部62b中，向晶体管NT 14的闸极输入来自第1段的移位缓存器电路部61的节点ND11的H电平(VDD+Vα)的移位信号SR 1。在此，输入至晶体管NT 14的闸极的移位信号SR 1，具有超过VDD+Vt的电位(VDD+Vα)，因此可抑制供给至晶体管NT 14的源极侧的时钟信号CKV 2的电位自VDD降低晶体管NT 14的阈值电压(Vt)的值。
并且，在第2段的移位缓存器电路部62的第2电路部62b中，通过晶体管NT 14供给H电平(VDD)的时钟信号CKV 2，使节点ND 11变为H电平。由此，可在晶体管NT 11变为导通状态的同时，通过晶体管NT 11供给正侧电位VDD，因此节点ND 12变为H电平。此时，节点ND 11的电位，通过电容C 11移动，故上升到比VDD高出超过阈值电压(Vt)的规定电压(Vα)值。
此外，在第3段的移位缓存器电路部63的第1电路部63a中，将由第2段的移位缓存器电路部62的节点ND 12所输出的H电平的移位输出信号SR 12输入至晶体管NT 2以及NT 3的闸极中，因此将晶体管NT 2以及NT 3置为导通状态。此时，通过导通状态的晶体管NT 3，节点ND 1会变为L电平，而晶体管NT 1则变为不导通状态。此外，通过导通状态的晶体管NT 2，节点ND 2变为L电平。
另外，在第3段的移位缓存器电路部63的第2电路部63b中，向晶体管NT 14的闸极输入由第2段的移位缓存器电路部62的节点ND 11所输出的H电平(VDD+Vα)的移位信号SR 2，因此将晶体管NT 14置为导通状态。另外，第1电路部63a的节点ND 2所输出的L电平的信号输入至晶体管NT 12以及NT 13的闸极中，因此将晶体管NT 12以及NT 13置为不导通状态。此时，因时钟信号CKV 1为L电平之故，节点ND 11的电位保持为初期状态(L电平)，而晶体管NT 11保持为不导通状态。由此，可使节电ND 12的电位保持为初期状态(L电平)。如上所述，在第3段的移位缓存器电路部63的节点12保持为初期状态(L电平)的情况下，可使第4段以后的移位缓存器电路部64至66保持为初期状态。
此时，在连接于虚设闸极线(DG)的逻辑合成电路部161中，向晶体管NT 21的闸极输入第1段的移位缓存器电路部61的节点ND 11所输出的H电平(VDD+Vα(＞VDD+Vt))的移位信号SR 1，而向晶体管NT22的闸极输入第2段的移位缓存器电路部62的节点ND 11所输出的H电平(VDD+Vα(＞VDD+Vt))的移位信号SR 2，由此，可使晶体管NT 21以及NT 22变为导通状态。此外，晶体管NT 23会保持为不导通状态。其后，通过将致能信号ENB变为H电平(VDD)，可通过晶体管NT 21以及NT 22供给H电平(VDD)的致能信号ENB，因此会使节点ND 21变为H电平。此外，向晶体管NT 24的闸极极输入节点ND 21所输出的H电平的输出信号(DG)，因此晶体管NT 24会置为导通状态。另外，由于通过导通状态的晶体管NT 24使节点ND 22变为L电平，因此使晶体管NT 23保持为不导通状态。
此时，在连接于虚设闸极线(DG)的逻辑合成电路部161中，输入于晶体管NT 21的闸极的移位信号SR 1，具有VDD+Vt以上的电位(VDD+Vα)，因此可抑制供给至晶体管NT 22侧的致能信号ENB的电位由VDD降低晶体管NT 21的阈值电压(Vt)值。另外，由于输入于晶体管NT 22的闸极的移位信号SR 2，具有VDD+Vt以上的电位(VDD+Vα)，因此可抑制供给至节点ND 21侧的致能信号ENB的电位由VDD降低晶体管NT 22的阈值电压(Vt)值。由此，可将节点ND 21所输出的H电平(VDD)的输出信号DG供给至虚设闸极线(DG)。
此外，在与第1段的闸极线(G1)连接的逻辑合成电路部162中，向晶体管NT 21的闸极输入由第2段的移位缓存器电路部62的节点ND11所输出的H电平(VDD+Vα)的移位信号SR 2，而向晶体管NT 22的闸极输入由第3段的移位缓存器电路部63的节点ND 11所输出的H电平(VDD+Vα)的移位信号SR3。由此，可使晶体管NT 21变为导通状态，而使晶体管NT 22变为不导通状态。此时，即使致能信号ENB变为H电平，也使晶体管NT 22置为不导通状态，因此不会供给H电平(VDD)的致能信号ENB。因此，第1段的闸极线(G1)中，供给来自节点ND 21的L电平的输出信号G1。
并且，在与第2段至第4段的闸极线(G2至G4)连接的逻辑合成电路部163至165中，向晶体管NT 21以及NT 22的闸极输入由第3段至第6段的移位缓存器电路部63至66的节点ND 11所输出的L电平的移位信号SR3至SR6。因此，与第1段的闸极线(G2)同样，第2段至第4段的闸极线(G2以及G4)输入由节点ND 21所输出的L电平的输出信号G2以及G4。
接着，在启动信号STV变为L电平后，致能信号ENB会变为L电平。由此，在连接于虚设闸极线(DG)的逻辑合成电路部161中，可通过导通状态的晶体管NT 21以及NT 22，使节点ND 21变为L电平。由此，虚设闸极线(DG)中，会输入由节点ND 21所输出的L电平的输出信号DG。此外，将此时的节点ND 21的电位电平(L电平)保持为1帧期间。也即，由节点ND 21所输出的L电平的输出信号DG，会对虚设闸极线(DG)持续供给1帧期间。
接着，在时钟信号CKV 1变为H电平(VDD)的同时，使时钟信号CKV2变为L电平(VBB)。此时，在第1段的移位缓存器电路部61的第1电路部61a中，晶体管NT 2以及NT 3的闸极输入L电平的启动信号STV，因此使晶体管NT 2以及NT 3会变为不导通状态。此外，晶体管NT 4的闸极输入第2段的移位缓存器电路部62的节点ND 11所输出的H电平(VDD+Vα)的移位信号SR 2，因此晶体管NT 4置为导通状态。因此，通过晶体管NT 4以及NT 5供给H电平(VDD)的时钟信号CKV 1，可在节点ND 1变为H电平的同时，使晶体管NT 1变为导通状态。由此，可通过导通状态的晶体管NT 1与不导通状态的晶体管NT 2，使节点ND 2变为H电平。在此，由于输入于晶体管NT 4的闸极的移位信号SR 2具有超过VDD+Vt以上的电位(VDD+Vα)，故可抑制供给至晶体管NT 4的源极侧的时钟信号CKV 1的电位由VDD降低晶体管NT 14的阈值电压(Vt)值。
在第1段的移位缓存器电路部61的第2电路部61b中，向晶体管NT 12以及NT 13的闸极输入第1电路部61a的节点ND 2所输出的H电平的信号，因此使晶体管NT 12以及NT 13置为导通状态。因此，通过导通状态的晶体管NT 12以及NT 13的闸极可使节点ND 12以及ND 11变为L电平。此时，因晶体管NT 14的闸极输入L电平的启动信号STV，因此使晶体管NT 14置为不导通状态。因此，即使晶体管NT 13置为导通状态，也可抑制贯通电流在时钟信号线(CKV 1)与负侧电位VBB之间流动。此外，由于节点ND 11变为L电平使晶体管NT 11置为不导通状态，因此，即使晶体管NT 12置为导通状态，也可抑制贯通电流在时钟信号线(CKV 1)与负侧电位VBB之间流动。
此外，在第2段的移位缓存器电路部62的第2电路部62a中，向晶体管NT 2以及NT 3的闸极输入第1段的移位缓存器电路部61的节点ND 12所输出的L电平的移位输出信号SR 11，因此晶体管NT 2以及NT 3置为不导通状态。并且，将节点ND 1以及ND 2保持为L电平。
另外，在第2段的移位缓存器电路部62的第2电路部62b中，向晶体管NT 12以及NT 13的闸极输入第1电路部62a的节点ND 2所输出的L电平的信号，因此使晶体管NT 12以及NT 13置为导通状态。此外，向晶体管NT 14的闸极输入第1段的移位缓存器电路部61的节点ND 11所输出的L电平的移位信号SR 1，因此使晶体管NT 14置为不导通状态。由此，可使节点ND 11保持为H电平(VDD+Vα)，且将晶体管NT 11保持为导通状态，因此使节点ND 12会保持为H电平。
并且，在第3段的移位缓存器电路部63的第1电路部63a中，向晶体管NT 2以及NT 3的闸极输入第2段的移位缓存器电路部62的节点ND 12所输出的H电平的移位输出信号SR 12，因此使晶体管NT 2以及NT 3置为导通状态。由此，将节点ND 1以及ND 2可保持为L电平。此时，向晶体管NT 4的闸极输入来自第4段的移位缓存器电路部64的节点ND 11的L电平的移位信号SR4，因此使晶体管NT 4置为不导通状态。
此外，在第3段的移位缓存器电路部63的第2电路部63b中，向晶体管NT 12以及NT 13中输入第1电路部63a的节点ND 2所输出的L电平的信号，因此使晶体管NT 12以及NT 13置为不导通状态。此外，极向晶体管NT 14的闸极输入第2段的移位缓存器电路部62的节点ND11所输出的H电平(VDD+Vα)的移位信号SR 2，因此使晶体管NT 14会置为导通状态。此外，通过晶体管NT 14供给高电平(VDD)的时钟信号CKV 1，而使节点ND 11变为高电平。由此，在晶体管NT 11变为导通状态时，可通过晶体管NT 11供给正侧电位VDD而使节点ND 12变为高电平。此时，节点ND 11的电位由电容C 11所定位，因此会使节点ND 11的电位上升到比VDD高出超过阈值电压(Vt)的规定电压(Vα)值的高电位(VDD+Vα)。
并且，在第4段的移位缓存器电路部64的第1电路部64a中，向晶体管NT 2以及NT 3的闸极输入由第3段的移位缓存器电路部63的节点ND 12所输出的H电平的移位输出信号SR 13，因此使晶体管NT 2以及NT 3置为导通状态。此时，通过导通状态的晶体管NT 3，使节点ND 1变为L电平，而晶体管NT 1则变为不导通状态。此外，通过导通状态的晶体管NT 2，使节点ND变为L电平。
另外，在第4段的移位缓存器电路部64的第2电路部64b中，向晶极输入向晶体管NT 14的闸极输入第3段的移位缓存器电路部63的节点ND 11所输出的H电平(VDD+Vα)的移位信号SR3，因此使晶体管NT 14置为导通状态。另外，晶体管NT 12以及NT 13的闸极输入第1电路部64a的节点ND 2所输出的L电平的信号，因此使晶体管NT 12以及NT 13置为不导通状态。此时，因时钟信号CKV 2为L电平之故，节点ND 11的电位保持为初期状态(L电平)，而晶体管NT 11保持为不导通状态。由此，可使节电ND 12的电位保持为初期状态(L电平)。如上所述，在第4段的移位缓存器电路部64的节点12保持为初期状态(L电平)下，第5段以后的移位缓存器电路部65以及66可保持为初期状态。
此时，在与虚设闸极线(DG)的逻辑合成电路部161中，向晶体管NT 21的闸极线输入由第1段的移位缓存器电路部61的节点ND 11所输出的L电平的移位信号SR 1，而向晶体管NT 22的闸极输入由第2段的移位缓存器电路部62的节点ND 11所输出的H电平(VDD+Vα)的移位信号SR 2。由此，将晶体管NT 21会变为不导通状态，且使晶体管NT 22会变为导通状态。此外，晶体管NT 23的闸极，通过晶体管NT 25输入由第3段的移位缓存器电路部63的节点ND 12所输出的H电平的移位输出信号SR 13，因此使晶体管NT 23会变为导通状态。由此，节点ND 21可保持为L电平，因此由节点ND 21输出的L电平的输出信号DG供给至虚设闸极线(DG)。此时，因电容C 21进行充电之故，直到下一次通过晶体管NT 24变为导通状态而供给负侧电位VBB为止，晶体管NT 23将保持在导通状态。
而且，在与第1段的闸极线(G1)连接的逻辑合成电路部162中，向晶体管NT 21的闸极输入由第2段的移位缓存器电路部62的节点ND11所输出的H电平(VDD+Vα)的移位信号SR 2，而向晶体管NT 22的闸极输入由第3段的移位缓存器电路部63的节点ND 11所输出的H电平(VDD+Vα)的移位信号SR3。由此，使晶体管NT 21以及NT 22变为导通状态。此外，晶体管NT 23保持为不导通状态。之后，通过致能信号ENB变为H电平(VDD)，可通过晶体管NT 21以及NT 22供给H电平(VDD)的致能信号ENB，因此在节点21变为高电平的同时，由节点ND 21输出的H电平(VDD)的输出信号G1会供给至第1段的闸极线(G1)。另外，也将由节点ND 21输出的H电平(VDD)的输出信号G1输入晶体管NT 24的闸极。因此，可在将晶体管NT 24变为导通状态的同时，通过该导通状态的晶体管NT 24，使节点ND 22变为L电平。由此，可使晶体管NT 23保持为不导通状态。
此外，在与第2段的闸极线(G2)连接的逻辑合成电路部163中，向晶体管NT 21的闸极输入由第3段的移位缓存器电路部63的节点ND11所输出的H电平(VDD+Vα)的移位信号SR3，而向晶体管NT 22的闸极输入由第4段的移位缓存器电路部64的节点ND 11所输出的L电平的移位信号SR3。因此，即使致能信号ENB变为H电平(VDD)，仍无法将H电平的输出信号G2供给至第2段的闸极线，而仅能供给L电平的输出信号G2。
另外，在与第3段以及第4段的闸极线(G3以及G4)连接的逻辑合成电路部164以及165中，向晶体管NT 21以及NT 22的闸极输入由第4段至第6段的移位缓存器电路部64至66所输出的L电平的移位信号SR4至SR6。因此，与第2段的闸极线(G2)同样，将由节点ND21输出的L电平的输出信号G3以及G4供给至第3段至第4段的闸极线(G3以及G4)。
之后，由于将致能信号ENB变为L电平，因此在与第1段的闸极线(G1)连接的逻辑合成电路部162中，利用导通状态的晶体管NT 21以及NT 22，使节点ND 21变为L电平。由此，将由节点ND 21输出的L电平的输出信号G1供给至第1段的闸极线(G1)。并且，将此时的节点ND 21的电位电平(L电平)保持为1帧期间。即，将由节点ND 21输出的L电平的输出信号G1，对第1段的闸极线(G1)持续供给1帧期间。此外，如上所述，供给至虚设闸极线(DG)的H电平的输出信号DG以及供给至第1段的闸极线(G1)的H电平的输出信号G1，会随着致能信号ENB变为L电平而强制性地变为L电平。因此，可抑制供给至虚设闸极线(DG)的输出信号DG与供给至第1段的闸极线(G1)的输出信号G1的H电平期间产生重迭。
接着，与上述第1段的移位缓存器电路部61同样的动作，也在第2段至第6段的移位缓存器电路部62至66中进行。另外，与上述连接于虚设闸极线(DG)的逻辑合成电路部161同样的动作，也在与第1段至第4段的闸极线(G1至G4)连接的逻辑合成电路部162至165中进行。也即，在供给至第1段的闸极线(G1)的输出信号G1变为L电平后，供给至第2段至第4段的闸极线(G2至G4)的输出信号G2至G4，会与致能信号ENB同步，依次变为H电平。之后，供给至第2段至第4段的闸极线(G2至G4)的输出信号G2至G4，与致能信号ENB同步，依次变为L电平。此时，由于与致能信号ENB同步，对闸极线供给输出信号，因此可抑制供给至邻接的闸极线的输出信号的H电平的期间产生重迭。并且，将供给至闸极线的输出信号由H电平变为L电平后的输出信号的电位电平(L电平)保持为1帧期间。
此外，在第1实施例中，由连接第1段闸极线(G1)的逻辑合成电路部162的节点ND 21所输出的输出信号G1，也通过第1段的闸极线(G1)，供给至连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71。接着，当输出信号G1变为H电平时，可进行以下动作。
即，在连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71的第1信号生成电路部71a中，向晶体管NT 32以及NT 33的闸极输入H电平的时钟信号CKVSC，因此使晶体管NT 32以及NT 33会变为导通状态。因此，通过导通状态的晶体管NT 33，会使节点ND 31变为L电平。此时，由于将L电平的反转时钟信号XCKVSC输入晶体管NT 34的闸极，因此使晶体管NT 34会变为不导通状态。由此，即使晶体管NT 33置为导通状态，也可抑制贯通电流在第1段的闸极线(G1)与负侧电位VBB之间流动。此外，也通过导通状态的晶体管NT 32，使节点ND 32变为L电平。此时，因节点ND 31变为L电平，故使晶体管NT 31变为不导通状态。由此，即使将晶体管NT 32置为导通状态，也可抑制贯通电流在正侧电位VDD与负侧电位VBB之间流动。
此外，在连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71上的第1信号生成电路部71a中，向晶体管NT 42以及NT 43的闸极输入由第1信号生成电路部71a的节点ND 32所输出的L电平信号，因此使晶体管NT 42以及NT 43会变为导通状态。此外，晶体管NT 44的闸极输入H电平的时钟信号CKVSC，因此使晶体管NT 44会变为导通状态。因此，由于通过晶体管NT 44以及NT 45而供给输出信号G1，因此会使节点ND 41变为H电平。由此，由于可在晶体管NT 41变为导通状态时，通过晶体管NT 41供给正侧电位VDD，因此可使节点ND 42变为H电平。此时，节点ND 41的电位，随着节点42的电位(晶体管NT 41的源极电位)上升而升压上升，以通过电容41保持晶体管NT 41的闸极-源极间的电压。由此，可使晶体管NT 41确实地保持为导通状态。
在连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71的第3信号生成电路部71c中，向晶体管NT 52以及NT 53的闸极输入由第2信号生成电路部71b的节点ND 42所输出的H电平的信号，因此使晶体管NT 52以及NT 53变为导通状态。因此，通过导通状态的晶体管NT 53，节点ND 51会变为L电平。此时，因晶体管NT 54的闸极输入L电平的反转时钟信号XCKVSC，因此使晶体管NT 54会变为不导通状态。由此，即使晶体管NT 53置为导通状态，也可抑制贯通电流流通在第1段的闸极线(G1)与负侧电位VBB之间。此外，通过导通状态的晶体管NT 52，节点ND 52也变为L电平。此时，因节点ND 51变为L电平之故，晶体管NT 51变为不导通状态。由此，即使将晶体管NT 52置为导通状态，也可抑制贯通电流在正侧电位VDD与负侧电位VBB之间流动流动。
在连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71的第3信号生成电路部71d中，向晶体管NT 61以及NT 64的闸极输入由第2信号生成电路部71b的节点ND 42所输出的H电平的信号，因此使晶体管NT 61以及NT 64为导通状态。另一方面，向晶体管NT 62以及NT 63的闸极输入由第3信号生成电路部71c的节点ND 52所输出的L电平的信号，因此使晶体管NT 62以及NT 63变为不导通状态。由此，可在通过晶体管NT 61而向虚设辅助电容线(SC 1-D)供给正极性的H电平的输出信号SC 1-D(High侧(高电压侧)电位VSCH)的同时，通过晶体管NT 64，向虚设辅助电容线(SC 2-D)供给负极性的L电平的输出信号SC 2-D(Low侧(低电压侧)电位VSCL)。
此外，供给至第1段的闸极线(G1)的输出信号G1由H电平变为L电平时，进行以下的动作。即，在连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71的第1信号生成电路部71a中，由于对晶体管NT 32以及NT 33的闸极持续输入H电平的时钟信号CKVSC，因此可使晶体管NT 32以及NT 33保持在导通状态。由此，可使节点ND 31以及ND 32保持为L电平。
此外，在连接于虚设辅助电容线(SC 1-D以及SC 2-D)上的信号供给电路部71的第2信号生成电路部71b中，由第1信号生成电路部71a的节点ND 32所输出的L电平的信号持续输入晶体管NT 42以及NT 43的闸极，因此使晶体管NT 42以及NT 33得以保持为导通状态。此外，因H电平的时钟信号CKVSC持续输入晶体管NT 44的闸极故晶体管NT 44得以保持为导通状态。此时，因连接有二极管的晶体管45之故，L电平的输出信号G1不会产生逆流，以使节点ND 41保持为H电平。因此，由于晶体管NT 41保持为导通状态，故可通过晶体管NT 41持续供给正侧电位VDD。由此，可使节点ND 42保持为H电平。
此外，在连接于虚设辅助电容线(SC 1-D以及SC 2-D)上的信号供给电路部71的第3信号生成电路部71c中，由第2信号生成电路部71b的节点ND 42所输出的H电平的信号持续输入晶体管NT 52以及NT 53的闸极，故使晶体管NT 52以及NT 53保持为导通状态。由此，可使节点ND 51以及ND 52保持为L电平。
此外，在连接于虚设辅助电容线(SC 1-D以及SC 2-D)上的信号供给电路部71的第3信号切换电路部71d中，由第2信号生成电路部71b的节点ND 42所输出的H电平的信号持续输入晶体管NT 61以及NT 64的闸极故可使晶体管NT 61以及NT 64保持为导通状态。此外，由于将由第3信号生成电路部71c的节点ND 52所输出的L电平的信号持续输入晶体管NT 62以及NT 63的闸极，因此使晶体管NT 62以及NT 63不导通状态。由此，可在通过晶体管NT 61而向虚设辅助电容线(SC 1-D)持续供给正极性的H电平的输出信号SC 1-D(High侧(高电压侧)电位VSCH)的同时，通过晶体管NT 64，对虚设辅助电容线(SC 2-D)持续供给负极性的L电平的输出信号SC 2-D(Low侧(低电压侧)电位VSCL)。此外，分别将供给至虚设辅助电容线(SC 1-D)以及虚设辅助电容线(SC2-D)的输出信号SC 1-D(H电平)与SC 2-D(L电平)的电位电平保持为1帧期间。
此外，在连接于第1段至第3段的辅助电容线(SC 1-1至SC-3)以及辅助电容线(SC 2-1至SC 2-3)的信号供给电路部72至74中，也进行与连接上述虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71相同的动作。即，通过供给至第2段的闸极线(G2)的输出信号G2变为H电平，分别向第1段的辅助电容线(SC 1-1)以及辅助电容线(SC2-1)供给H电平以及L电平的输出信号SC 1-1(High侧(高电压侧)电位VSCH)以及SC 2-1(Low侧(低电压侧)电位VSCL)。另外，通过将供给至第3段的闸极线(G3)的输出信号G3变为H电平，而分别向第2段的辅助电容线(SC 1-2)以及辅助电容线(SC 2-2)供给H电平以及L电平的输出信号SC 1-2(High侧(高电压侧)电位VSCH)以及SC 2-2(Low侧(低电压侧)电位VSCL)。此外，通过将供给至第4段的闸极线(G4)的输出信号G4变为H电平，而分别向第3段的辅助电容线(SC 1-3)以及辅助电容线(SC 2-3)供给H电平以及L电平的输出信号SC1-3(High侧(高电压侧)电位VSCH)以及SC 2-3(Low侧(低电压侧)电位VSCL)。此外，分别将供给至第1段至第3段的辅助电容线(SC 1-1至SC 1-3)以及辅助电容线(SC 2-1至SC 2-3)的输出信号SC 1-1至SC1-3(H电平)与SC 2-1至SC 2-3(L电平)的电位电平保持为1帧期间。
并且，上述动作也在连接于第4段以后的一对的辅助电容线上的信号供给电路部中进行。即，在对应规定段的闸极线的规定段的一对辅助电容线中，与分别对规定段的下段闸极线供给H电平的输出信号同步地，供给正极性的H电平(High侧(高电压侧)电位VSCH)以及负极性的L电平(Low侧(低电压侧)电位VSCL)的输出信号。此外，分别供给至一对的辅助电容线的H电平(High侧(高电压侧)电位VSCH)以及L电平(Low侧(低电压侧)电位VSCL)的输出信号的电位电平保持为1帧期间。
而且，在图1所示的显示部2中，例如，进行以下动作。即，首先，在向影像信号线(VIDEO 1)供给H电平侧的影像信号VIDEO 1的同时，向影像信号线(VIDEO 2)供给L电平侧的影像信号VIDEO 2。此外，通过对晶体管4a以及4b的闸极依次供给H驱动器5的H电平的信号，使晶体管4a以及4b依次置为导通状态。由此可在将影像信号线(VIDEO1)所输出的H电平侧的影像信号VIDEO 1供给至像素部3a的漏极线(D1)的同时，将由影像信号线(VIDEO 2)所输出的L电平侧的影像信号VIDEO 2供给至像素部3b的漏极线(D2)。之后，如上所述，再将H电平的输出信号G1供给至第1段的闸极线(G1)。
此时，在像素部3a中，通过将晶体管32置为导通状态，而将H电平侧的影像信号VIDEO 1写入像素部3a。即，如图5所示，会使像素电位Vp 1上升至影像信号VIDEO 1的电位。其次，随着供给至第1段的闸极线(G1)的输出信号G1变为L电平，使晶体管32会变为不导通状态。由此，结束对像素部32a的H电平侧的影像信号VIDEO 1的写入。此时，像素电位Vp 1，因供给至第1段的闸极线(G1)的输出信号G1变为L电平之故，仅下降△V1。此外，偶对电极35的电位COM，因考虑到像素电位Vp 1仅下降△V1，而预先设定为仅比影像信号VIDEO 1的电位的中心电平CL下降△V1的电位。
在此，在第1实施例中，在使供给至第1段的闸极线(G1)的输出信号G1变为L电平后，对辅助电容线(SC 1-1)供给正极性的High侧(高电压侧)电位VSCH，因此，在将H电平侧的输出信号SC 1-1(高电压侧)电位VSCH)供给至辅助电容33的另一方的电极37a(参照图1)的同时，使辅助电容33的电位会上升至H电平侧。这样，由于液晶层31与辅助电容33之间会产生电容荷的再分配，因此如图5所示，只使像素电位Vp上升△V2。该仅上升△V2的像素电位Vp 1保持为1帧期间(晶体管32再次变为导通状态的期间)。此外，像素电位Vp 1，受漏泄电流等的影响，会随着时间的变化而产生相应变动。
此外，在像素部3b中(参照图1)，因晶体管32置为导通状态，故将L电平侧的影像信号VIDEO 2写入像素部3b。即，如图6所示，使像素电位Vp 2下降至影像信号VIDEO 2的电位。接着，随着供给至第1段的闸极线(G1)的输出信号G1变为L电平，使晶体管32变为不导通状态。由此，可结束对像素部3b的L电平侧的影像信号VIDEO 2的写入，并使像素电位Vp 2仅下降△V1。此外，在供给至第1段的闸极线(G1)的输出信号G1变为L电平后，通过对辅助电容线(SC 2-1)供给负极性的Low侧(低电位侧)电位VSCL，可在将L电平侧的输出信号SC 2-1(Low侧(低电压侧)电位VSCL)供给至辅助电容33的另一方的电极37b(参照图1)的同时，使辅助电容33的电位下降至L电平侧。由此，不仅使像素电位Vp 2仅下降△V2，且使该仅下降△V2的像素电位Vp 2保持为1帧期间。
在沿着第2段以后的闸极线(G2至G4)(参照图2)而配置的像素部中，同样地依次进行与沿着第1段的闸极线(G1)而配置的像素部3a及3b同样的动作。
接着，在第1帧的动作结束后，在第2帧中，使供给影像信号线(VIDEO 1)的影像信号VIDEO 1的黑电位与白电位产生相对于偶对电极35的电位COM的反转，并且使供给影像信号线(VIDEO 2)的影像信号VIDEO 2的黑电位与白电位产生相对于偶对电极35的电位COM的反转。
此外，在第2帧中，将供给信号供给电路7的时钟信号CKVS切换为L电平，并将反转时钟信号XCKVSC切换为H电平。此时，可在供给至第1段的闸极线(G1)的输出信号G1变为H电平时，进行以下动作。
即，在连接于虚设辅助电容线(SC 1-D以及SC 2-D)上的信号供给电路部71的第1信号生成电路部71a中，因L电平的时钟信号CKVSC输入晶体管NT 32以及NT 33的闸极，因此使晶体管NT 32以及NT 33变为不导通状态。此外，因向晶体管NT 34的闸极输入H电平的反转时钟信号XCKVSC，故使晶体管NT 34为导通状态。因此，由于通过晶体管NT 34以及NT 35供给H电平的输出信号G1，因此使节点ND 31变为H电平。由此，由于可在晶体管NT 31变为导通状态的同时，通过晶体管NT 31供给正侧电位VDD，因此使节点ND 32会变为H电平。此时，节点ND 31的电位，随着节点32的电位(晶体管NT 41的源极电位)的上升而移动上升，而得以利用电容31保持晶体管NT 31的闸极-源极间电压。这样，可使晶体管NT 31确实保持为导通状态。
此外，在连接于虚设辅助电容线(SC 1-D以及SC 2-D)上的信号供给电路部71的第2信号生成电路部71b中，由于向晶体管NT 42以及NT 43的闸极输入由第1信号生成电路部71a的节点ND 32所输出的H电平的信号，故晶体管NT 42以及NT 43得以导通状态。因此，可通过导通状态的晶体管NT 43，使节点ND 41变为L电平。此时，因晶体管NT 44的闸极输入L电平的时钟信号CKVSC，因此使晶体管NT 44变为不导通状态。由此，即使晶体管NT 43置为导通状态，也可抑制贯通电流在第1段的闸极线(G1)与负侧电位VBB之间流动。此外，通过导通状态的晶体管NT 42，也使节点ND 42变为L电平。此时，因节点ND 41变为L电平之故，使晶体管NT 41变为不导通状态。由此，即使晶体管NT 42置为导通状态，也可抑制贯通电流在正侧电位VDD与负侧电位VBB之间流动。
此外，在连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71的第3信号生成电路部71c中，向晶体管NT 52以及NT 53的闸极输入由第2信号生成电路部71b的节点ND 42所输出的L电平的信号，故使晶体管NT 52以及NT 53变为不导通状态。此外，因向晶体管NT 54的闸极输入H电平的反转时钟信号XCKVSC，故使晶体管NT 54变为导通状态。因此，由于H电平的输出信号G1通过晶体管NT 54以及NT 55来供给，因此使节点ND 51变为H电平。由此，在晶体管NT 51变为导通状态的同时，通过晶体管NT 51供给正侧电位VDD，因此会使节点ND 52变为H电平。此时，节点ND 51的电位，随着节点52的电位(晶体管NT 51的源极电位)的上升而升压上升，以利用电容51保持晶体管NT 51的闸极-源极间电压。由此，可使晶体管NT 51确实地保持为导通状态。
此外，在连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71的信号切换电路部71d中，向晶体管NT 61以及NT 64的闸极输入第2信号生成电路部71b的节点ND 42所输出的L电平的信号，因此使晶体管NT 61以及NT 64变为不导通状态。另一方面，向晶体管NT 62以及NT 63的闸极输入第3信号生成电路部71c的节点ND 52所输出的H电平的信号，因此使晶体管NT 62以及NT 63变为导通状态。由此，可通过晶体管NT 62，对虚设辅助电容线(SC 1-D)供给负极性的L电平的输出信号SC 1-D(Low侧(低电压侧)电位VSCL)，而通过晶体管NT 63，对虚设辅助电容线(SC 2-D)供给正极性的H电平的输出信号SC 2-D(High侧(高电压侧)电位VSCH)。
此外，当供给至第1段的闸极线(G1)的输出信号G1由H电平变为L电平时，进行以下动作。即，在将连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71的第1信号生成电路部71a中，将L电平的时钟信号CKVSC持续输入晶体管NT 32以及NT 33的闸极，因此使晶体管NT 32以及NT 33会不导通状态。此外，将H电平的反转时钟信号XCKVSC持续输入晶体管NT 34的闸极因此使晶体管NT 34导通状态。此时，因连接有二极管的晶体管NT 35之故，L电平的输出信号G1不会产生逆流，因此使节点ND 31得以保持为H电平。因此，由于晶体管NT 31也保持为导通状态，而得以通过晶体管NT 31持续供给正侧电位VDD。由此，可使节点ND 32保持为H电平。
并且，在连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71的第2信号生成电路部71b中，向晶体管NT 42以及NT 43的闸极输入由第1信号生成电路部71a的节点ND 32所输出的H电平的信号，因此使晶体管NT 42以及NT 43导通状态。由此，可使ND 41以及ND 42保持为L电平。
此外，在连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71的第3信号生成电路部71c中，向晶体管NT 52以及NT 53的闸极持续输入由第2信号生成电路部71b的节点ND 42所输出的L电平的信号，故可使晶体管NT 52以及NT 53不导通状态。此外，向晶体管NT 54的闸极输入H电平的反转时钟信号XCKVSC，因此使晶体管NT 54会保持为导通状态。此时，因连接有二极管的晶体管NT 55之故，L电平的输出信号G1不会产生逆流，而使节点ND 51得以保持为H电平。因此，由于晶体管NT 51保持为导通状态，故可通过晶体管NT 51持续供给正侧电位VDD。由此，可使节点ND 52保持为H电平。
另外，在连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71的信号切换电路部71d中，向晶体管NT 61以及NT 64的闸极持续输入由第2信号生成电路部71b的节点ND 42所输出的L电平的信号，故使晶体管NT 61以及NT 64会不导通状态。此外，向晶体管NT 62以及NT 63的闸极持续输入由第3信号生成电路部71c的节点ND 52所输出的H电平的信号，故使晶体管NT 62以及NT 63导通状态。由此，可通过晶体管NT 62，对虚设辅助电容线(SC 1-D)持续供给负极性的L电平的输出信号SC 1-D(Low侧(低电压侧)电位VSCL)，并通过晶体管NT 63，对虚设辅助电容线(SC 2-D)持续供给正极性的H电平的输出信号SC 2-D(High侧(高电压侧)电位VSCH)。此外，使分别供给至虚设辅助电容线(SC 1-D)以及虚设辅助电容线(SC 2-D)的输出信号SC 1-D(L电平)以及SC 2-D(H电平)的电位电平保持为1帧期间。
此外，在连接第1段至第3段的辅助电容线(SC 1-1至SC 1-3)以及辅助电容线(SC 2-1至SC 2-3)的信号供给电路部72至74中，也进行与连接上述虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71同样的动作。即，通过供给至第2段的闸极线(G2)的输出信号G2变为H电平，分别对第1段的辅助电容线(SC 1-1)以及辅助电容线(SC2-1)供给L电平以及H电平的输出信号SC 1-1(Low侧(低电压侧)电位VSCL)以及SC 2-1(High侧(高电压侧)电位VSCH)。此外，因将供给至第3段的闸极线(G3)的输出信号G3变为H电平，而分别对第2段的辅助电容线(SC 1-2)以及辅助电容线(SC 2-2)供给L电平以及H电平的输出信号SC 1-2(Low侧(低电压侧)电位VSCL)以及SC 2-2(High侧(高电压侧)电位VSCH)。此外，由于供给至第4段的闸极线(G4)的输出信号G4为H电平，因此分别向第3段的辅助电容线(SC 1-3)以及辅助电容线(SC 2-3)供给L电平以及H电平的输出信号SC 1-3(Low侧(低电压侧)电位VSCL)以及SC 2-3(High侧(高电压侧)电位VSCH)。此外，分别使供给至第1段至第3段的辅助电容线(SC 1-1至SC 1-3)以及辅助电容线(SC 2-1至SC 2-3)的输出信号SC 1-1至SC 1-3(L电平)与SC 2-1至SC 2-3(H电平)的电位电平保持为1帧期间。
由此，在第2帧中，在像素部3a进行图6所示的动作，并且在像素部3b进行图5所示的动作。此外，在第3帧之后，在每个帧期间，使供给至影像信号线(VIDEO 1)的影像信号VIDEO 1的黑电位与白电位形成相对与偶对电极35的电位COM的反转，并且使供给至影像信号线(VIDEO 2)的影像信号VIDEO 2的黑电位与白电位形成相对与偶对电极35的电位COM的反转。此外，在每个帧期间，将供给至信号供给电路7的时钟信号CKVSC交互切换成H电平以及L电平。通过上述方式，在每个帧期间，将分别供给至第1段至第3段的辅助电容线(SC 1-1至SC 1-3以及SC 2-1至SC 2-3)的输出信号SC 1-1至S1-3以及SC 2-1至SC 2-3的电位电平，交互切换为H电平(High侧(高电压侧)电位VSCH)以及L电平(Low侧(低电压侧)电位VSCL)中的一者以及另一者。由此，可驱动第1实施例的液晶显示装置。
在第1实施例中，如上所述，通过设置包含的信号供给电路，其中信号供给电路部71至74用以分别将正极性的H电平(High侧(高电压侧)电位VSCH)的信号以及负极性的L电平(Low侧(低电压侧)电位VSCL)的信号中的一者及另一者供给至根据像素部3a的辅助电容线(SC1-1至SC 1-3)以及根据像素部3b的辅助电容线(SC 2-1至SC 2-3)的，例如，在由对应像素部3a的辅助电容线所输出的输出信号SC 1-1至SC 1-3为H电平(High侧(高电压侧)电位VSCH)，并且由对应像素部3b的辅助电容线所输出的输出信号SC 2-1至SC 2-3为L电平(Low侧(低电压侧)电位VSCL)时，H电平(High侧(高电压侧)电位VSCH)的输出信号SC 1-1至S1-3供给至像素部3a的辅助电容33的另一方电极37a，故可使像素部3a的辅助电容33的电位上升至H电平侧。此外，由于L电平(Low侧(低电压侧)电位VSCL)的输出信号SC 2-1至S2-3供给至像素部3b的辅助电容33的另一方电极37b，故使像素部3b的辅助电容33的电位下降至L电平侧。由此，在将H电平侧的影像信号VIDEO 1写入像素部3a后，只要将H电平(High侧(高电压侧)电位VSCH)的输出信号SC 1-1至S1-3供给至像素部3a的辅助电容33的另一方电极37a，便可使像素部3a的像素电位Vp 1高于刚写完影像信号VI-DEO1后的状态。此外，将L电平侧的影像信号VIDEO 2写入像素部3b后，只要将L电平(Low侧(低电压侧)电位VSCL)的输出信号SC 2-1至S2-3供给至像素部3b的辅助电容33的另一方电极37b，便可使像素部3a的像素电位Vp 1，低于刚写完影像信号VIDEO 2后的状态。由此，由于并不需要增加影像信号VIDEO 1以及VIDEO 2的电压，故可降低耗电。
此外，在第1实施例中，以相互邻接的方式配置像素部3a以及3b，由此可容易进行点反转驱动。如上所述，通过进行点反转驱动，不同在进行线反转驱动时的情况，由于不会产生线状(直线状)的闪烁，因此可使闪烁现象较不易辨识。
此外，在第1实施例中，由同一导电型(n型)的多个晶体管构成闸极线驱动电路6，并且由与构成闸极线驱动电路6的晶体管相同的导电型(n型)的多个晶体管构成信号供给电路7，由此在形成分别构成闸极线驱动电路6以及信号供给电路7的多个晶体管时，可抑制离子注入制程的次数及离子注入掩膜的张数的增加。这样，便可在抑制制程的复杂化及制造成本的增加。
此外，在第1实施例中，与多段的闸极线(G1至G3)对应，分别在各段配设一对的辅助电容线(SC 1-1至S1-3以及SC 2-1至SC2-3)，并通过在多段的每个段对辅助电容线(SC 1-1至S1-3以及SC 2-1至SC 2-3)中连接信号供给电路部72至74，便可在影像信号VIDEO 1以及VIDEO 2依次写入多段的闸极线(G1至C3)后，通过对应多段的闸极线(G1至G3)的各信号供给电路部72至74，容易将H电平(High侧(高电压侧)电位VSCH)的信号及L电平(Low侧(低电压侧)电位VSCL)的信号中的一者及另一者依次供给至多段的一对辅助电容线(SC 1-1至S1-3以及SC 2-1至SC 2-3)。在这种情况下，响应供给至规定段的下段的闸极线的输出信号，由规定段的信号供给电路部，对一对的辅助电容线供给H电平(High侧(高电压侧)电位VSCH)的信号以及L电平(Low侧(低电压侧)电位VSCL)的信号中的一者及另一者，由此，由于供给至规定段下段的闸极线的输出信号，在输出信号供给至规定段的闸极线后才供给至规定段下段的闸极线，因此，可容易在影像信号VIDEO 1以及VIDEO 2写入沿规定段的闸极线配置的像素部3a以及3b后，分别对对应规定段的闸极线的一对辅助电容线分别供给H电平(High侧(高电压侧)电位VSCH)的信号以及L电平(Low侧(低电压侧)电位VSCL)的信号另一方中的一者及另一者。
此外，在第1实施例中，通过使信号供给电路部71至74在构成上包含信号切换电路部71d至74d，：其中该信号切换电路部71d至74d用以切换分别供给至一对辅助电容线的H电平(High侧(高电压侧)电位VSCH)的信号以及L电平(Low侧(低电压侧)电位VSCL)的信号，这样，在每个帧期间中，使写入像素部3a以及3b的像素电极34的影像信号VIDEO 1以及VIDEO 2的电位进行与偶对电极35的电位相对而反转的点反转驱动时，可容易地利用信号切换电路部72至74，在每个帧期间切换供给至分别与像素部3a以及3b的电容33连接的辅助电容线(SC1-1至SC 1-3)以及辅助电容线(SC 2-1至SC 2-3)的H电平(High侧(高电压侧)电位VSCH)的信号以及L电平(Low侧(低电压侧)电位VSCL)的信号。由此，在进行点反转驱动时，可容易地在将影像信号VIDEO 1以及VIDEO 2写入在像素部3a以及3b后，分别通过一对的辅助电容线所输出的输出信号SC 1-1至SC 1-2以及SC 2-1至SC 2-3，使像素部3a以及3b的像素电极34的电位升高或降低至高于或低于刚完成影像信号VIDEO 1以及VIDEO 2的写入的状态。
并且，在第1实施例中，使信号供给电路部72至74的构成包含：源极连接辅助电容线(SC 1-1至SC 1-3)，而漏极供给High侧(高电压侧)电位VSCH的晶体管61；源极连接辅助电容线(SC 1-1至SC 1-3)，而漏极供给Low侧(低电压侧)电位VSCL的晶体管62；源极连接辅助电容线(SC 2-1至SC 2-3)，而漏极供给Hi gh侧(高电压侧)电位VSCH的晶体管63；源极连接辅助电容线(SC 2-1至SC 2-3)，而漏极供给Low侧(低电压侧)电位VSCL的晶体管63。此外，通过控制使晶体管NT 61、NT 64与晶体管NT 62、NT 63的导通状态期间不会产生重迭，在对各辅助电容线(SC 1-1至SC 1-3)以及辅助电容线(SC 2-1至SC 2-3)供给H电平(High侧(高电压侧)电位VSCH)的信号以及L电平(Low侧(低电压侧)电位VSCL)的信号时，通过使晶体管NT 61以及NT 64置为导通状态，便可通过导通状态的晶体管NT 61以及NT 64，容易地将H电平(High侧(高电压侧)电位VSCH)的信号以及L电平(Low侧(低电压侧)电位VSCL)的信号供给至各辅助电容线(SC 1-1至SC 1-3)以及辅助电容线(SC 2-1至SC 2-3)。此外，将L电平(Low侧(低电压侧)电位VSCL)的信号以及H电平(High侧(高电压侧)电位VSCH)的信号供给至各辅助电容线(SC 1-1至SC 1-3)以及辅助电容线(SC 2-1至SC 2-3)时，通过使晶体管NT 62以及NT 63置为导通状态，便可通过导通状态的晶体管NT 62以及NT 63，容易地将L电平(Low侧(低电压侧)电位VSCL)的信号以及H电平(High侧(高电压侧)电位VSCH)的信号供给至各辅助电容线(SC 1-1至SC 1-3)以及辅助电容线(SC 2-1至SC 2-3)。
此外，第1实施例中，在包含以串联方式依次连接的第1信号生成电路部71a至74a、第2信号生成电路部71b至74b以及第3信号生成电路部71c至74c的信号供给电路部71至74中，将第2信号生成电路部71b至74b的输出信号供给至信号切换电路部71d至74d的晶体管NT 61以及NT 64的闸极，而将第3信号生成电路部71c至74c的输出信号供给至信号切换电路部71d至74d的晶体管NT 62以及NT63的闸极，并且为避免晶体管NT 61与NT 64以及晶体管NT 62与NT63的导通状态期间重迭，通过控制分别由第2信号生成电路部71b至74b以及第3信号生成电路部71c至74c所输出的输出信号，便可避免晶体管NT 61与NT 64以及晶体管NT 62与NT 63的导通状态期间产生重迭，因此将H电平(High侧(高电压侧)电位VSCH)的信号以及L电平(Low侧(低电压侧)电位VSCL)的信号分别供给至各辅助电容线(SC1-1至SC 1-3)以及辅助电容线(SC 2-1至SC 2-3)时，可容易控制成仅使晶体管NT 61与NT 64置为导通状态。此外，将L电平(Low侧(低电压侧)电位VSCL)的信号以及H电平(High侧(高电压侧)电位VSCH)的信号供给至各辅助电容线(SC 1-1至SC 1-3)以及辅助电容线(SC 2-1至SC 2-3)时，可容易控制仅使晶体管NT 62与NT 63置为导通状态。
此外，在第1实施例中，在包含连接一对的虚设辅助电容线的信号供给电路部71的晶体管NT 31至NT 35的第1信号生成电路部71a中，由于通过连接晶体管NT 34，使得其应答能获得与晶体管NT 33的导通状态期间不重迭的导通状态的期间的时钟信号XCKVSC而成导通，而使晶体管NT 33与晶体管34的导通状态期间不会产生重迭，因此可抑制通过晶体管NT 33以及NT 34流入贯通电流的情况发生。此外，当晶体管NT 33为导通状态时，通过连接成晶体管NT 32为导通状态，而晶体管NT 31为不导通状态，使得晶体管NT 31与晶体管NT 32的导通期间不会重迭，因此可抑制通过晶体管NT 31以及NT 32流入贯通电流的情况发生。此外，在第2信号生成电路部71b以及第3信号生成电路部71c中，可获得相同的效果。另外，在信号供给电路部72至74中，也可获得同样的效果。
此外，在包含晶体管NT 41至NT 45的第2信号生成电路部71b，以及包含晶体管NT 51至NT 55的第3信号生成电路部71c中，将第2信号生成电路部71b的节点42所输出的输出信号供给至信号切换电路部71d的晶体管NT 61以及NT 64的闸极，而将第3信号生成电路部71c的节点52所输出的输出信号供给至信号切换电路部71d的晶体管NT 62以及NT 63的闸极，这样，由于第2信号生成电路部71b的节点ND 42与第3信号生成电路部71c的节点ND 52间的电位电平不会同时变为H电平(L电平)，因此在信号切换电路部71d中，可容易地在晶体管NT 61及NT 64为导通状态时，使晶体管NT 62以及NT 63置为不导通状态，同时，在晶体管NT 62以及NT 63为导通状态时，可使晶体管NT 61以及NT 64置为不导通状态。另外，在信号供给电路部72至74中，也可获得同样效果。
此外，在第1实施例中，在包含连接1对的虚设辅助电容线的信号供给电路部71的晶体管NT 31至NT 35的第1信号生成电路部71a中，在晶体管NT 31的闸极与晶体管NT 34之间，配设连接有二极管的晶体管NT 35，由此使电流不会逆流在晶体管NT 31的闸极与闸极线(G1)之间，故可抑制晶体管NT 31为导通状态时的晶体管NT 31的闸极电位产生变动。由此，可确实使晶体管NT 31保持为导通状态。此外，通过在晶体管NT 31的闸极与源极之间，连接电容C 31，可使晶体管NT 31的闸极电位得以随着晶体管NT 31的源极电位的上升而升压上升，以保持连接有电容C 31的晶体管NT 31的闸极-源极间的电压。由此，可进一步确实地使晶体管NT 31保持为导通状态。此外，可通过使晶体管NT 33在构成上具有相互电性连接的2个闸极电极而使施加在晶体管NT 33的电压，得以通过2个闸极电极分配在对应各闸极电极的源极-漏极间。此时，由于可减少施加于对应晶体管NT 33的各闸极电极的源极-漏极间的电压，因此可避免起因对晶体管NT 33施加大电压而导致特性的劣化。此外，在第2信号生成电路部71b以及第3信号生成电路部71c中，可获得同样的效果。此外，在信号供给电路部72至74中，也可获得同样的效果。
此外，在第1实施例中，在每个帧期间，交互切换分别供给至辅助电容线(SC 1-1至S1-3以及SC 2-1至SC 2-3)的H电平(High侧(高电压侧)电位VSCH)的信号以及L电平(Low侧(低电压侧)电位VSCL)的信号的一方或另一方，而使写入像素部3a以及3b的影像信号VIDEO 1以及VIDEO 2的电位，在每个帧期间，形成相对于偶对电极35的电位COM的反转，而更容易进行点反转驱动。此时，更容易控制烙印现象(残像现象)。
(第2实施例)
参照图7以及图8，在第2实施例中，说明以p通道型晶体管构成上述第1实施例的V驱动器的情况。
首先，参照图7，在该第2实施例中，在基板101上设置显示部102。在显示部102上设置图像图103a以及103b。此外，在图7中，为简化附图，图示了第1段的闸极线(G1)以及与第1段的闸极线(G1)交叉的2条漏极线，并且仅个别显示了1个沿着第1段的闸极线(G1)配置的像素部103a以及103b，但实际上，在相互交叉配置多条的闸极线与多条的漏极线的同时，使像素部103a以及103b相互邻接而配置成矩阵状。此外，像素部103a以及103b分别为本发明的[第1像素部]以及[第2像素部]的一实例。
此外，在像素部103a以及103b中，分别取代图1所示的第1实施例的n通道型晶体管32，而设置p通道型晶体管132(以下，为晶体管132)。此外，将像素部103a的晶体管132的源极连接于漏极线(D1)，而将像素部103b的晶体管132的源极连接于漏极线(D2)。将像素部103a以及103b的晶体管132的漏极分别与像素电极34连接。
此外，第2实施例的显示部102的其它构成与上述第1实施例的显示部2相同。
此外，在基板101上，设置由未图示的多个p通道型晶体管所构成的H驱动器105以取代图1所示的第1实施例的H驱动器5。另外，在基板101上，设置p通道型晶体管(H开关)104a以及104b(以下称为晶体管104a以及104b)，以取代图1所示的第1实施例的n通道型晶体管(H开关)4a以及4b。此外，将对应像素部103a的晶体管104a连接于影像信号线(VIDEO 1)，而将对应象素部103B的晶体管104b则连接于影像信号线(VIDEO 2)。
在此，在第2实施例中，设置包含由多个的p通道型晶体管所构成的闸极线驱动电路106(参照图8)以及信号供给电路107的V驱动器108，取代图1所示的第1实施例的V驱动器8。
此外，在基板101的外部，与图1所示的第1实施例同样地设置有驱动IC 9。
接着，参照图8说明V驱动器108的内部构成。闸极线驱动电路106包含多段的移位缓存器电路部601至606以及多段的逻辑合成电路部261至265。此外，在图8中，为简化附图，仅标示6段的移位缓存器电路部601至606以及5段的逻辑合成电路部261至265，但实际上设置有符合像素数的数量的移位缓存器电路部以及逻辑合成电路部。
此外，第1段的移位缓存器电路部601由第1电路部601a和第2电路部601b构成。第1电路部601a包含：p通道型晶体管PT1、PT2、PT 3以及PT 4；连接有二极管的p通道型晶体管PT5；以及电容C1。此外，第2电路部601b包含：p通道型晶体管PT11、PT12、PT13以及PT14；连接有二极管的p通道型晶体管PT15；以及电容C 11。以下，分别将p通道型晶体管PT1至PT5以及PT11至PT15称为晶体管PT1至PT5以及PT11至PT15。
在此，在第2实施例中，设于第1电路部601a与第2电路部601b的晶体管PT1至PT5以及PT11至PT15，全部由p型MOS晶体管(电界场效晶体管)所构成的TFT(薄膜晶体管)构成。
并且，分别将构成第1段的移位缓存器601的晶体管PT1至PT5以及PT11至PT15连接于与图3所示的第1实施例的第1段移位缓存器电路部61的晶体管PT1至PT5以及PT11至PT15对应的位置。但是，不同于上述第1实施例，将晶体管PT1以及PT11的漏极连接于负侧电位VBB。另外，将晶体管PT2、PT3、PT12以及PT13的源极连接正侧电位VDD。
此外，第2段至第6段的移位缓存器电路部602至606具有与上述第1段的移位缓存器电路部601同样的构成。即，第2段至第6段的移位缓存器电路部602至606分别由：具有与第1段的移位缓存器电路部601的第1电路部601a同样的电路构成的第1电路部602a至606a；以及具有与第1段的移位缓存器电路部601的第2电路部601b同样的电路构成的第2电路部602b至606b所构成。
还有，分别将逻辑合成电路部261至265连接于虚设闸极线(DG)以及第1段至第4段的闸极线(G1至G4)。
此外，连接于虚设闸极线(DG)的逻辑合成电路部261包含：p通道型晶体管PT21、PT22、PT23以及PT24；连接有二极管的p通道型晶体管PT25；以及电容C 21。以下，分别将p通道型晶体管PT21至PT25称为晶体管PT21至PT25。
在第2实施例中，设于逻辑合成电路部261的晶体管PT21至PT25，全部由p型的MOS晶体管所构成的TFT所构成。
构成连接于虚设闸极线(DG)的逻辑合成电路部261的晶体管PT21至PT25，分别连接于与图3所示的第1实施例的虚设闸极线(DG)的逻辑合成电路部161的晶体管PT21至PT25对应的位置。但是，不同于上述第1实施例，而将晶体管PT23的源极连接于正侧电位VDD。
此外，分别连接第1段至第4段的闸极线(G1至G4)的逻辑合成电路部262至265，由与连接上述虚设闸极线(DG)的逻辑合成电路部261具有同样的电路构成。
还有，信号供给电路107包含多段的信号供给电路部701至704。此外，将信号供给电路部701连接于虚设辅助电容线(SC 1-D以及SC2-D)。另外，将信号供给电路部702连接于第1段的辅助电容线(SC 1-1以及SC 2-1)，而该信号供给电路部703连于接第2段的辅助电容线(SC1-2以及SC 2-2)。并且，将信号供给电路部704连接于第3段的辅助电容线(SC 1-3以及SC 2-3)。此外，在图8中，为简化附图，仅标示4段的信号供给电路部701至704，但实际上设置与像素数相符的数量的信号供给电路部。
此外，连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部701由第1信号生成电路部701a、第2信号生成电路部701b、第3信号生成电路部701c、信号切换电路部701d构成。连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部701的第1信号生成电路部701a包含：p通道型晶体管PT 31、PT 32、PT 33以及PT 34；连接有二极管的p通道型晶体管PT 35；以及电容C 31。以下，p通道型晶体管PT 31、PT 32、PT 33以及PT 34分别为本发明的[第5晶体管]、[第6晶体管]、[第7晶体管]以及[第8晶体管]的一实例，p通道型晶体管PT 35为本发明的[二极管]的一实例。以下，分别将p通道型晶体管PT 31至PT 35称的为晶体管PT 31至PT 35。
在此，在第2实施例中，设于第1信号生成电路部701a的晶体管PT 31至PT 36，全部由p型的MOS晶体管所构成的TFT构成。
此外，构成连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部701的第1信号生成电路部701a的晶体管PT 31至PT 35，分别连接在：与图3所示的第1实施例的虚设辅助电容线(SC 1-D以及SC 2-D)连接的信号供给电路部71的第1信号生成电路部71a的晶体管PT 31至PT 35对应的位置。但是，将晶体管PT 31的漏极连接于负侧电位VBB，而将晶体管PT 32以及PT 33的源极连接于正侧电位VDD。
而且，连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部701的第2信号生成电路部701b包含：p通道型晶体管PT 41、PT 42、PT 43以及PT 44；连接有二极管的p通道型晶体管PT 45；以及电容C41。此外，p通道型晶体管PT 41、PT 42、PT 43以及PT 44，分别为本发明的[第5晶体管]、[第6晶体管]、[第7晶体管]以及[第8晶体管]的一实例，p通道型晶体管PT 45，为本发明的[二极管]的一实例。以下，将p通道型晶体管PT 41至PT 45，分别称的为晶体管PT 41至PT 45。
在此，在第2实施例中，设在第2信号生成电路部701b的晶体管PT 41至PT 45，全部由p型MOS晶体管所构成的TFT构成。
此外，构成连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部701的第2信号生成电路部701b的晶体管PT 41至PT 45，分别连接在：与连接图3所示的第1实施例的虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71的第2信号生成电路部71b的晶体管PT 41至PT55对应的位置。但是，晶体管PT 41的漏极连接负侧电位VBB，而晶体管PT 42以及PT 43的源极连接正侧电位VDD。
并且，连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部701的第3信号生成电路部701c包含：p通道型晶体管PT51、PT52、PT53以及PT54；连接有二极管的p通道型晶体管PT55；以及电容C51。此外，p通道型晶体管PT51、PT52、PT53以及PT54分别为本发明的[第5晶体管]、[第6晶体管]、[第7晶体管]以及[第8晶体管]的一实例，p通道型晶体管PT55为本发明的[二极管]的一实例。以下，分别将p通道型晶体管PT51至PT55称为晶体管PT51至PT55。
在此，在第2实施例中，设于第3信号生成电路部701c的晶体管PT51至PT55，全部由p型MOS晶体管所构成的TFT构成。
此外，构成连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部701的第3信号生成电路部701c的晶体管PT51至PT55，分别连接于与连接图3所示的第1实施例的虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71的第3信号生成电路部71c的晶体管PT51至PT55对应的位置。但是，将晶体管PT51的漏极连接于负侧电位VBB，而将晶体管PT52以及PT53的源极连接于正侧电位VDD。
此外，连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部701的信号切换电路部701d包含：p通道型晶体管PT 61、PT 62、PT 63以及PT 64。此外，p通道型晶体管PT 61、PT 62、PT 63以及PT 64，分别为本发明的[第1晶体管]、[第2晶体管]、[第3晶体管]以及[第4晶体管]的一实例。以下，分别将p通道型晶体管PT 61至PT 64称为晶体管PT 61至PT 64。
在此，在第2实施例中，设于信号切换电路部701d的晶体管PT 61至PT 64由p型MOS晶体管所构成的TFT构成。
此外，构成连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部701的信号切换电路部701d的晶体管PT 61至PT 64，分别连接在与连接图3所示的第1实施例的虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71的信号切换电路部71d的晶体管PT 61至PT 64对应的位置。
此外，连接第1段至第3段的辅助电容线(SC 1-1以及SC 1-3)以及辅助电容线(SC 2-1以及SC 2-3)的信号供给电路部702至704，具有与连接上述虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部701同样的构造。即，连接在第1段至第3段的辅助电容线(SC 1-1以及SC 1-3)以及辅助电容线(SC 2-1以及SC 2-3)的信号供给电路部702至704分别由以下电路部构成：具有与连接于虚设辅助电容线(SC 1-D以及SC 2-D)的信号供给电路部71同样的电路构成的第1信号生成电路部702a至704a；第2信号生成电路部702b至704b；第3信号生成电路部702b至704b；信号切换电路部702b至704b。
图9是用以说明本发明的第2实施例的液晶显示装置的V驱动器作动的电压波形图。接着，参照图8以及图9，说明第2实施例的V驱动器108的动作。在第2实施例的V驱动器108中，将使图4所示的第1实施例的启动信号STV、时钟信号CKV 1、时钟信号CKV 2、时钟信号CKVS以及致能信号ENB的H电平及L电平反转的波形信号，分别做为启动信号STV、时钟信号CKV 1、时钟信号CKV 2、时钟信号CKVS以及致能信号ENB而输入。由此，可由第2实施例的逻辑合成电路部261至265输出：使上述第1实施例的逻辑合成电路部161至165的输出信号DG以及具有使G1至G4的H电平与L电平反转的波形的信号。此外，由第2实施例的信号供给电路部701至704输出：由上述第1实施例的信号供给电路部71至74所输出的输出信号SC 1-D、SC 1-1至SC 1-3、SC 2-D以及具有使SC 2-1至SC 2-3的H电平与L电平反转的波形的信号。除上述第2实施例的V驱动器108的上述动作外，与上述第1实施例的V驱动器8相同。
根据第2实施例，可通过上述构成，与上述第1实施例同样地，通过进行点反转驱动避免察觉到闪烁情况，并降低耗电。
此外，在第2实施例中，在通过同一导电型(p型)的多个晶体管构成闸极线驱动电路106的同时，通过与构成闸极线驱动电路106的晶体管相同的导电型(p型)的多个晶体管构成信号供给电路107，与使用n通道型晶体管的第1实施例同样，在形成分别构成闸极线驱动电路106及信号供给电路107的多个晶体管时，抑制离子注入掩膜的个数的增加。这样，不仅可抑制制程的复杂化，同时可抑制制造成本的增加。
而且，第2实施例的其它效果，与上述第1实施例同样。
此外，在本次揭示的实施例中，上述各点仅为例示而不构成限制。本发明的范围，依照专利申请的权利要求来揭示而不根据上述实施例的说明，此外，其范围也涵盖与专利权利要求均等的意义以及范围内的所有变更。
例如，在上述第1实施例以及第2实施例中，将信号供给电路部的电路做成图3或图8所示的电路构成，但本发明并未受此限，只要能够分别将H电平侧的信号及L电平的信号另一方中的一者及另一者供给于至少一对的辅助电容线即可。此外，只要能够在每个帧期间，交互切换分别供给于至少一对的辅助电容线的H电平侧的信号以及L电平侧的信号另一方中的一者及另一者即可。
还有，在上述第1以及第2实施例中，通过相互邻接的方式配置第1像素部(像素部3a以及103a)以及第2像素部(像素部3b以及103b)来进行点反转驱动，但本发明并未局限在此，也可仅以多个的第1像素部构成一方的模块，而仅以多个的第2像素部构成另一方的模块，再通过将一方的模块与另一方的模块配置成邻接的方式，而进行模块反转驱动。
并且，在上述第1以及第2实施例中，按用以驱动漏极线的n通道型晶体管依次变换为导通状态的方式而构成，但本发明并未受限于此，也可形成用以驱动漏极线的所有n通道型晶体管同时导通的构成。
此外，在上述第1以及第2实施例中，在与影像信号写入沿着规定段的下段的闸极线形成的像素部的时序相同的时序中，分别将H电平侧的信号以及L电平的信号另一方中的一者及另一者供给至对应规定段的闸极线的至少一对的辅助电容线，但本发明并不受此限，也可不将规定信号供给至对应规定段的闸极线的至少一对的辅助电容线的时序限定为将影像信号写入沿着下段的闸极线形成的像素部的时序。

Claims (16)

1.一种显示装置，其具有：多条漏极线以及多条闸极线，其相互交叉配置而成；
第1像素部(3a，103a)以及第2像素部(3b、103b)，其分别包含具有与像素电极(34)连接的第1电极(36)和与第2电极(37a、37b)连接的辅助电容(33)；
第1辅助电容线以及第2辅助电容线，其分别连接于上述第1像素部以及上述第2像素部的上述辅助电容的上述第2电极上；
闸极线驱动电路(6、106)，其包含用以依次驱动上述多条的闸极线的移位缓存器，并且由同一导电型的多个晶体管所形成；
分别向上述第1像素部的上述第1辅助电容线以及上述第2像素部的上述第2辅助电容线供给具有第1电位的第1信号以及具有第2电位的第2信号，且包含多个与构成上述闸极线驱动电路的晶体管为同一导电型的多个晶体管所形成的信号供给电路部(71至74、701至704)的信号供给电路(7、107)。
2.如权利要求1所述的显示装置，其中，将上述信号供给电路部，分别对应上述多条的每一闸极线各设置一个，
各个上述信号供给电路部，分别向所根据的上述闸极线的上述第1辅助电容线以及第2辅助电容线依次供给上述第1信号以及上述第2信号。
3.如权利要求1所述的显示装置，其中，上述信号供给电路部包含：
信号切换电路部(71d至74d)，其用以切换分别被供给至上述第1辅助电容线以及第2辅助电容线的具有上述第1电位的上述第1信号以及具有上述第2电位的上述第2信号；
以及信号生成电路部(71a至74a、71b至74b、71c至74c)，其用以产生驱动上述信号切换电路的信号。
4.如权利要求3所述的显示装置，其中，上述信号切换电路部具有：连接在上述第1辅助电容线与供给有具有上述第1电位的上述第1信号的第1信号线之间的第1晶体管；连接在上述第1辅助电容线与供给有具有上述第2电位的上述第2信号的第2信号线之间的第2晶体管；连接在上述第2辅助电容线与上述第1信号线之间的第3晶体管；连接在上述第2辅助电容线与上述第2信号线之间的第4晶体管；
当上述第1晶体管以及上述第4晶体管处于导通状态下时，则使上述第2晶体管以及上述第3晶体管变为不导通状态，并通过上述第1晶体管以及上述第4晶体管，分别向上述第1辅助电容线以及上述第2辅助电容线供给具有上述第1电位的上述第1信号以及具有上述第2电位的上述第2信号；
当上述第2晶体管以及上述第3晶体管处于导通状态下时，则使上述第1晶体管以及上述第4晶体管即变为不导通状态，并通过上述第2晶体管以及上述第3晶体管分别向上述第1辅助电容线以及上述第2辅助电容线，供给具有上述第2电位的上述第2信号以及具有上述第1电位的上述第1信号。
5.如权利要求4所述的显示装置，其中，
上述信号生成电路部，包含：以串联方式依次连接的第1信号生成电路部(71a至74a)、第2信号生成电路部(71b至74b)、以及第3信号生成电路部(71c至74c)，
将上述第2信号生成电路部的输出信号输入在上述信号切换电路部的上述第1晶体管以及上述第4晶体管的闸极，而将上述第3信号生成部的输出信号输入在上述信号切换电路部的上述第2晶体管以及上述第3晶体管的闸极，
上述第2信号生成电路部的输出信号是可获得与上述信号切换电路部的上述第2晶体管以及上述第3晶体管的导通状态的期间不重复的导通状态的期间的信号，而上述第3信号生成电路部的输出信号是可获得与上述第1晶体管以及上述第4晶体管的导通状态的期间不重复的导通状态的期间的信号。
6.如权利要求5所述的显示装置，其中，
上述第1信号生成电路部、上述第2信号生成电路部以及上述第3信号生成电路部都分别具有：
第5晶体管，其连接在第3电位侧，并响应上述闸极驱动电路的输出信号而导通；第6晶体管，其连接在第4电位侧；连接在上述第5晶体管的闸极与上述第4电位之间的第7晶体管；以及第8晶体管，其连接在上述第5晶体管的闸极与供给有上述闸极线驱动电路的输出信号的上述闸极线之间，而响应可获得与上述第7晶体管的导通状态期间不重复的导通状态的期间的时钟信号而导通，并由此向上述第5晶体管的闸极供给上述闸极线驱动电路的输出信号。
7.如权利要求6所述的显示装置，其中，
上述第7晶体管具有当上述第6晶体管为导通状态时使上述第5晶体管变为不导通状态的功能。
8.如权利要求6所述的显示装置，其中，
在上述第5晶体管的闸极与上述第8晶体管之间连接有二极管。
9.如权利要求6所述的显示装置，其中，
在上述第5晶体管的闸极与源极之间连接有电容。
10.如权利要求6所述的显示装置，其中，
上述第7晶体管，具有彼此电性连接的2个闸极电极。
11.如权利要求1所述的显示装置，其中，
上述信号供给电路部以及上述闸极线，设有多段，且规定段的上述信号供给电路部，配置成与上述规定段的上述闸极线呈根据的状态，
上述规定段的上述信号供给电路，响应被供给至上述规定段的下段的上述闸极线的输出信号，而输出上述第1信号以及上述第2信号。
12.如权利要求1所述的显示装置，其中，
将上述第1像素部以及上述第2像素部配置成彼此邻接的状态。
13.如权利要求1所述的显示装置，其中，
上述信号供给电路部，将至少沿着一条闸极线配置的所有像素部写完影像信号后，分别向上述第1辅助电容线以及上述第2辅助电容线供给上述第1信号以及上述第2信号。
14.如权利要求1所述的显示装置，其中，
上述信号供给电路部，在所有像素部中写完影像信号的期间的每一帧期间中，交互切换分别被供给至上述第1辅助电容线以及上述第2辅助电容线的上述第1信号以及上述第2信号。
15.如权利要求1所述的显示装置，其中，
将上述第1像素部以及上述第2像素部配置成相互邻接的状态，
而供给至上述第1像素部以及上述第2像素部的第1电极的影像信号，具有黑电位与白电位相互反转的波形。
16.如权利要求1所述的显示装置，其中，
仅以多个上述第1像素部构成的第1组块；以及仅以多个上述第2像素部构成的第2组块配置成相互邻接的状态，
而供给至构成第1组块的多个上述第1像素部以及构成第2组块的多个上述第2像素部的影像信号，具有黑电位与白电位相互反转的波形。
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