CN1503452A - 半导体装置及其驱动方法 - Google Patents

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Abstract

本发明的一个目的是提供一种数字电路，它能不管输入信号的二进制电位而正常地运行。提供含有校正单元和逻辑单元的一种半导体装置，其中所述校正单元包括一个电容器，第一和第二开关，其中所述电容器的第一电极连接到输入端，而所述电容器的第二电极连接到逻辑电路内的晶体管的栅极，其中第一开关控制晶体管栅极和漏极之间的连接，而第二开关控制提供给晶体管的漏极的电位。

Description

半导体装置及其驱动方法
发明背景
发明领域
本发明涉及能与数字信号同步运行的数字电路，更特别地涉及半导体装置及其驱动方法，该半导体装置含有单个或多个数字电路。
相关技术描述
用作为基本单元的单个或多个逻辑元件构成能处理数字信号的逻辑电路(这儿称为数字电路)。逻辑元件是一种能提供一个输出的电路，该输出相应于单个或多个输入。该逻辑元件的例子包括：反相器，与门，或门，非门，与非门，或非门，时钟控制反相器及选通门或类似元件。
用单个或多个电路元件，例如晶体管，电阻和电容元件构成该逻辑元件。通过按照输入到该逻辑元件的数字信号运行多个电路元件，能控制施加给随后电路的信号电位或电流。注意，在本说明中，除非另外说明，连接是指电连接。因此，在本发明的结构中，允许电连接的元件(其他元件或开关或类似元件)可以另外放在预定连接中。
这儿给出的一个例子是一种反相器，作为逻辑元件中的一个。下面具体描述它的结构和工作原理。
在图16中示出一般反相器的电路图。在图16A中，IN是指输入的信号(输入信号)，而OUT是指输出的信号(输出信号)。同时，VDD和VSS是指电源电位，而VDD高于VSS(VDD＞VSS)。
如图16A所示的反相器包括p沟道型TFT(薄膜晶体管)1301和n沟道型TFT1302。P沟道型TFT 1301的栅极和n沟道型TFT 1302的栅极互相连接，并且输入信号IN输入到这两个栅极。P沟道型TFT 1301的第一接线端接收VDD，而n沟道型TFT 1302的第一接线端接收VSS。同时，p沟道型TFT 1301的第二接线端和n沟道型TFT 1302的第二接线端互相连接，并从这两个第二接线端给随后电路输出一个输出信号OUT。
注意，第一接收端或第二接线端中的任何一个相应于源极，而另一个相应于漏极。在p沟道型TFT的情况中，具有较高电位的一端是源极，具有较低电位的一端是漏极，而在n沟道型TFT的情况中，具有较高电位的一端是漏极，具有较低电位的一端是源极。因此在图16A中，两个TFT的第一接线端相应于源极(S)，而它们第二接线端相应于漏极(D)。
一般利用含有二进制电位的一个数字信号作为输入信号。反相器的两个电路元件按照输入信号IN的电位运行，由此控制输出信号OUT的电位。
接着，参考图16B和16C解释图16A所示反相器的工作原理。注意在图16B和16C中，每个电路元件简单地示作为说明运行状态的一个开关。
图16B示出每个电路元件在输入信号IN具有高电位侧电位情况下的一种工作状态。这儿，将输入信号IN的高电位侧的电位称作为VDD’(VDD’≥VDD)，并假定简化地解释，n沟道型TFT 1302的阀值电压(VTHn)等于或高于0(VTHn≥0)，而p沟道型TFT 1301的阀值电压(VTHp)等于或低于0(VTHp≤0)。
当p沟道型TFT 1301的栅极接收电位VDD’时，因为VDD’≥VDD，栅极和源极之间的电压(下文中称为栅极电压)变为VGS≥0，因此，p沟道型TFT 1301转为截止(OFF)。注意，栅极电压相应于从栅极电位减去源极电位获得的电压。
此时，当n沟道型TFT 1302的栅极接收电位VDD’时，因为VDD’＞VSS，所以栅极电压变为VGS＞0，因此，n沟道型TFT 1302转为导通。因此，电源电位VSS施加到随后的电路，作为输出信号OUT的电位。
接着，在图16C中示出在输入信号IN具有低电位侧电位的情况中，每个电路元件的工作状态。这儿，将输入信号IN的低电位侧的电位称作为VSS’(VSS’≤VSS)，并假定简化地解释，n沟道型TFT 1302的阀值电压(VTHn)等于或高于0(VTHn≥0)，而p沟道型TFT 1301的阀值电压(VTHp)等于或低于0(VTHp≤0)。
当n沟道型TFT 1302的栅极接收电位VSS’时，因为VSS’等于或低于VSS(VSS’≤VSS)，所以栅极电压变为VGS≤0，因此，n沟道型TFT 1302转为截止。
此时，当p沟道型TFT 1301的栅极接收电位VSS’时，因为VSS’低于VDD(VSS’＜VDD)，所以栅极电压变为VGS低于0(VGS＜0)，因此，p沟道型TFT 1301转为导通(ON)。因此，电源电位VDD提供给随后的电路，作为输出信号OUT的电位。
如此，每个电路元件按照输入信号IN的电位运行，由此控制输出信号OUT的电位。
参考图16B和16C描述的反相器工作原理是将输入信号IN的二进制电位(VDD’和VSS’)分别假定为VDD’≥VDD和VSS’≤VSS的情况中的工作原理。在假设VDD’低于VDD(VDD’＜VDD)及VSS’高于VSS(VSS’＞VSS)的一种情况中，下文中检验的是图16A所示的反相器工作原理。注意建立VSS’＜VDD’。
首先，图17A示出在输入信号IN具有高电位侧的电位VDD’(VDD’＜VDD)的情况中，每个电路元件的工作状态。这儿假设简化地描述，n沟道型TFT 1302的阀值电压(VTHn)等于或高于0(VTHn≥0)及p沟道型TFT 1301的阀值电压(VTHp)等于或低于0(VTHp≤0)。
当p沟道型TFT 1301的栅极接收电位VDD’时，因为建立了VDD’＜VDD，所以栅极电压变为VGS＜0。因此，当|VGS|＞|VTHp|时，p沟道型TFT 1301转为导通，此时，当n沟道型TFT 1302栅极接收电位VDD’时，因为VDD’高于VSS(VDD’＞VSS)，所以栅极电压变为VGS＞0。这样，n沟道型TFT 1302转变为导通。
因此，依据VDD，VDD’和VTHp值，p沟道型TFT 1301和n沟道型TFT 1302两者都变为导通(ON)。即，不象图16B所示的情况，即使当输入信号IN具有高电位侧的电位时，输出信号OUT的电位也不变为VSS。
由流过第一个晶体管的电流确定输出信号OUT的电位。在图17A中，当n沟道型晶体管TFT 1302的VGS称为VGSn及p沟道型晶体管TFT 1301的VGS称为VGSp时，|VGSn|高于|VGSp|(|VGSn|＞|VGSp|)。因此，当在每个晶体管的特性曲线和沟道宽度W对沟道长度L的比率之间几乎没有差异时，输出信号OUT的电位显示出更接近VSS，而不是更接近VDD。然而，依据每个TFT的迁移率，阀值电压和沟道宽度W对沟道长度L的比率，输出信号OUT的电位能够显现出更接近于VDD，而不是更接近于VSS。在这种情况中，数字电路不能正常运行，导致较高的故障可能性。此外，它能在随后的数字电路中引起相续的故障。
图17B示出在输入信号IN具有低电位侧电位VSS’(VSS’＞VSS)的情况中，每个电路元件的工作状态。假设简化地描述，n沟道型TFT1302的阀值电压(VTHn)等于或高于0(VTHn≥0)，而p沟道型TFT 1301的阀值电压(VTHp)等于或低于0(VTHp≤0)。
当n沟道型TFT 1302的栅极接收电位VSS’时，因为VSS’高于VSS(VSS’＞VSS)，所以栅极电压变为VGS＜0。因此，当|VGS|＞|VTHn|时，n沟道型TFT 1302转变为导通。此时，当p沟道型TFT 1301的栅极接收电位VSS’时，因为VSS’低于VDD(VSS’＜VDD)，所以栅极电压转为VGS＜0，这样，p沟道型TFT 1301转变为导通。
因此，依据VSS，VSS’和VTHn值，p沟道型TFT 1301和n沟道型TFT 1302两者都变为导通。那意味着，不象图16C所示的情况，即使当输入信号IN具有低电位侧的电位时，输出信号OUT的电位也不变为VDD。
由流过每个晶体管的电流确定输出信号OUT的电位。在图17B中，|VGSn|＜|VGSp|。因此，当在每个晶体管的特性曲线和沟道宽度W对沟道长度L的比率之间几乎没有差异时，输出信号OUT的电位显示出更接近VDD，而不是更接近VSS。然而，依据每个TFT的迁移率，阀值电压和沟道宽度W对沟道长度L的比率，输出信号OUT的电位能够显现出更接近于VSS，而不是更接近于VDD。在这种情况中，数字电路不能正常运行，导致较高的故障可能性。此外，它能在随后的数字电路中引起相续的故障。
如上所述的，在图16A中所示的反相器中，当输入信号IN的二进制电位VDD’和VSS’分别处于VDD’≥VDD和VSS’≤VSS的关系时，获得含有期望电位的输出信号OUT，由此能正常运行。然而，当输入信号IN的二进制电位VDD’和VSS’分别处于VDD’＜VDD和VSS’＞VSS的关系时，不能获得含有期望电位的输出信号OUT，由此该反相器不能正常运行。
上述情况不是专门地限制于反相器，而能应用于其他数字电路。即，当输入信号IN的二进制电位处于预定范围外时，数字电路的电路元件会有故障。因此，不能获得含有期望电位的输出信号OUT，并且数字电路也不能正常运行。
从一个电路或先前级的接线提供的输入信号电位不总是适合数字电路正常运行一个合适值。在这种情况中，通过电平移动器调节输入信号的电位，数字电路就能够正常运行。然而，使用电平移动器经常阻碍半导体装置的高速运行，因为电平移动器一般含有一些缺点：当每个电路元件如此地运行，致使一个电路元件触发其它一些电路元件的运行时，输出信号电位的上升和下降速率就会降低。
获得高速的运行也是困难的，因为当电源电压较低，由此减少电流时，TFT不容易导通。此时，当增加电源电压以获得高速运行时，功耗也增加。
此外，因为n沟道型TFT 1302和p沟道型TFT 1301同时导通以及短路电流流过TFT，所以电流消耗也增加。
为了解决前述问题，建议在含有第一个输入反相器和第二个输入反相器的电平移动器电路中，由电容器(电容元件)和偏置装置(参考专利文件1)对从第一个反相器输入到第二个反相器的信号直流(DC)电平进行转换。然而，在这种电路中，直流(DC)电平转换电容器连接在构成第二反相器的每个晶体管的栅极和第一反相器的输出端之间，第一反相器的输出端通过偏置装置一直连接到高电平电源电位或低电平电源电位。因此，这些电容器的充电和放电对电路的动态特性(即，使电路运行速率的降低)具有损坏性的影响，或随电容充电和放电的功率消耗增加到相当大的程度。此时，当晶体管的阀值电压有起伏时，很难匹配每个电容对相应晶体管的静电电容。因此，直流电平转换电容器两端的电压不能匹配于相应晶体管的阀值电压，这样，晶体管的导通/截止操作不能正常运行。
[专利文件1]日本专利披露号Hei 09-172367
发明摘要
本发明已经考虑到上述问题。本发明的一个目标是提供一种数字电路，该电路不管输入信号的二进制电位而能正常地运行。
发明人考虑到，通过预先储存实际输入到数字电路的信号电位和使该数字电路正常运行所需的电位之间的电位差；以及在该数字电路中提供一个校正单元，该校正单元能将该电位差加到实际输入到所述数字电路的所述信号电位上，以便给电路元件提供校正的电位，能使数字电路正常运行。
通过使用校正单元，当提供输入信号的低电位侧的电位时，n沟道型晶体管能够截止，而当提供输入信号的高电位侧的电位时，p沟道型晶体管能够截止。因此，数字电路能正常运行。
图1A所示的是本发明数字电路的结构。数字电路100包括：校正单元101，它校正输入信号IN的电位；以及单个或多个电路元件102，依据由校正单元101校正的输入信号控制电路元件102的运行。依据电路元件的运行控制输出信号OUT的电位。
图1B所示的是一张简视图，示出本发明数字电路的校正单元101的第一种结构。第一种结构的校正单元101包括电容元件123，用于校正输入信号的高电位侧或低电位侧上的电位。
校正单元101又包括：开关130，用于控制将电源电位1供给电容元件123的第一电极；和开关131，用于控制将输入信号IN的电位供给电容元件123的第一电极。此时，提供开关132，用于控制该电路元件中的晶体管中间的晶体管140栅极和漏极之间连接，该晶体管140的栅极连接到电容元件123的第二电极。此外，还提供开关133，用于控制提供给晶体管140漏极的电位。注意，晶体管140源极和漏极之间的电压称作为VDS。施加给漏极的电位必须满足|VDS|≥|VTHp|，当说得更具体点，使晶体管140的栅极和漏极互相连接。
应当注意，在图1B中，p沟道型晶体管应用于晶体管140，但也可以使用n沟道型晶体管。在图1D中示出后一种情况。
注意，当校正输入信号的高电位侧的电位时，即在图1B所示的情况中，输入信号IN的高电位侧的电位低于电源电位2的电位。因此，建立电源电位1＜电源电位2。此时，当校正输入信号IN的低电位侧的电位时，即在如图1D所示的情况中，输入信号IN的低电位侧的电位低于电源电位1的电位。因此，建立电源电位1＞电源电位2。
此时，当校正输入信号IN的高电位侧的电位时，即在如图1B所示的情况中，希望将电源电位1设置在输入信号IN的高电位侧的电位的邻近区内，或更佳地，设置得更低些。通过上述操作，当提供输入信号IN的高电位侧的电位时，p沟道型TFT 140容易变为截止。此时，当校正输入信号IN的低电位侧的电位时，即在图1D所示的情况中，希望将电源电位1设置在输入信号IN的低电位侧的电位的附近区内，或更佳地，设置得更高些。当晶体管140是n沟道型时，通过上述操作，当提供输入信号IN的低电位侧的电位时，它容易地变为截止。
此外，通过控制开关130到133，可以将晶体管140的阀值电压VTH加到电源电位1和电源电位2之间的电位差上的一个电位差储存或保存在电容元件123内。
通过控制开关131，当电容元件123的第一电极接收输入信号IN的电位时，将保存在电容元件123内的电位差加到输入信号IN上的一个电位输入到晶体管140的栅极。
因此，能够获得晶体管140，及更进一步获得数字电路100的正常运行。即当施加输入信号IN的高电位侧的电位时，该晶体管140和能容易地转为截止。此时，当将输入信号IN的低电位侧的电位加到晶体管140时，|VGS|增加，因此容易地转变为导通。相似地，当晶体管140为n沟道型时，当施加输入信号IN的低电位侧的电位时，它能容易地转为截止。此时，当将输入信号IN的高电位侧的电位施加给晶体管140时，|VGS|增加，因此容易地转为导通。
正常运行意味着下列情况中的运行，即对应于低电位侧的输入信号IN的输出接线端的电位几乎等效于在输入信号IN等效于VSS情况中的输出接线端的电位。同样，正常运行意味着下列情况中的运行，即，对于输入信号IN的位于高电位侧的输出接线端的电位总是等效于在输入信号IN等效于VDD情况中的输出接线端的电位。注意，除非随后的数字电路有故障，否则认为运行是正常的。
注意，当已经有一个能控制供给晶体管140漏极电位的开关时，该开关可以用于替代开关133。在这种情况，不需要另外提供开关133。相同的开关能应用到图1D。
如图1C中所示的是一张简化原理图，示出本发明的数字电路的校正单元101的结构。第二种结构的校正单元101是一个能用输入信号的电位替代电源电位1进行校正操作的单元，如图1B所示。特别地，第二种结构的校正单元101包括：电容元件103，用于校正输入信号IN的电位；及开关105，用于控制电路元件中的晶体管中的晶体管140的栅极和漏极之间的连接，该晶体管140的栅极连接到电容元件103的第二电极。此外，提供开关106，用于控制供给晶体管104漏极的电位。注意，供给漏极的电位必须满足|VDS|≥|VTHp|，当具体地说时，晶体管104的栅极和漏极是互相连接的。
注意，在图1C中，p沟道型晶体管应用于晶体104，然而，可以应用n沟道型晶体管作为替代。在图1E中示出后一种情况。
还应注意，在校正输入信号IN的高电位侧的电位的情况中，即在图1C所示的情况中，输入信号IN的高电位侧的电位应低于电源电位的电位。此时，在校正输入信号IN的低电位侧的电位的情况中，即在图1E所示的情况中，输入信号IN的低电位侧的电位应高于电源电位的电位。
通过控制开关105和106，能将将晶体管104的阀值电压VTH加到输入信号IN和电源电位之间的电位差上的一个电位差储存和保持在电容元件103内。
当电容元件103的第一电极接收输入信号IN的电位时，将保持在电容元件103内的电位差加到输入信号IN上的一个电位输入到晶体管104的栅极。
因此，能够获得晶体管104，及进一步获得数字电路100的正常运行。
通过将本发明的第一种结构和第二种结构进行组合，能够构成各种数字电路。
此时，在第一种和第二种结构的每一种结构中，可以有两个开关来控制提供给晶体管的漏极的电位。即，可能提供一个附加开关，用于经过与第一个开关不同的通路控制供给晶体管漏极的电位。给出提供一个附加开关的情况作为一个例子，该开关能经过与第二种结构中的第一个开关106不同的通路，控制供给晶体管漏极的电位。在这种情况中，通过用附加开关，而不是用开关106，来控制晶体管漏极电位，初始化电容元件103的电荷。因此，例如当对反相器的n沟道型晶体管和p沟道型晶体管两者进行校正时，能同时初始化相应于两个晶体管的电容元件。同样，通过另外提供一个用于控制给漏极提供电位的开关，即使当输入信号IN的高电位侧的电位与电源电位具有相同电位时，也能够进行校正。反之亦然，通过另外提供上述的一个开关，即使当输入信号IN的低电位侧的电位与电源电位具有相同时电位，也能够进行校正。
注意，在第一种和第二种结构中的每种结构中，当已经有能控制提供给晶体管104的漏极的电位的一个开关时，可以使用该开关作为开关106的替代。在这种情况中，不需要另外提供开关106。
此时，本发明提供一种情况，其中晶体管140和104的栅极电容器分别与保持阀值电压的电容元件123和103串联连接。因此，通过在晶体管栅极电容器和保持阀值电压的电容元件之间的串联连接获得的合成电容要小于由晶体管单个栅极电容获得的电容。因此，能够防止由栅极电容引起的晶体管的滞后操作而导致高速运行。此外，能够防止电路单元中之一在应该截止时处于导通情况中的晶体管故障，由此，能够防止由漏电流引起的电源消耗量的增加。
注意，由保持在每个电容元件中的电流泄漏干扰数字电路的正常运行之前，应较佳地再次对保持在电容元件内的电荷进行初始化，并储存有待校正的电位差。
在电源电压较低的情况中，当晶体管要转为截止时，它是严密地(narrowly)截止的，以致|VGS|等于|VTH|(VGS|＝|VTH|)。另一方面，当晶体管要转为导通时，将VGS设为高电位，以致满足VGS＝VTH+(VH-VL)。结果，晶体管容易地导通。
注意，一般n沟道型晶体管具有正的阀值电压，而p沟道型晶体管具有负的阀值电压，然而，含有VTHn＜0和VTHp＞0的晶体管也适用于本发明。
注意，可连接晶体管的源极和漏极，以致可以使用晶体管的栅极电容作为校正单元的电容元件。此时，可以提供用作电容元件的多个晶体管，以便通过并联而作为一个电容元件。在这种情况中，可以应用n沟道型晶体管或用p沟道型晶体管，或者两种都用。注意，在确定晶体管的源/漏极和栅极中的那一极将用作电容元件的那个接线端中，可能涉及提供给两个接线端的电位值。
此时，可以按照本发明的结构，将输入信号IN的幅度设得较小。因此，可以不需要提供附加的升压电路，这样获得减少成本的贡献。同样地，当提供来自IC的一个信号作为在玻璃衬底上形成的数字电路的一个输入信号时，该输入信号可以直接提供数字电路而无需升压电路。
注意，在本发明中使用的开关可以是任何一种开关，例如电气开关或机械开关。它可以是任何能控制电流的元件。它可以是晶体管，二极管，或用它们构成的逻辑电路。因此，在将晶体管用作为开关的情况中，因为它就象一个开关进行工作，所以就不特别限制它的极性(导电性)。然而，当最好在较小的截止电流时，有利地使用具有小截止电流极性的晶体管。例如，提供LDD区域的晶体管具有小的截止电流。此外希望，当用作开关的晶体管的源极端的电位接近于低电位侧的电源电位(VSS)时，应用n沟道型晶体管，而当源级端的电位接近于高电位侧的电源电位(VDD)时，应用p沟道型晶体管。这有助于该开关有效地工作，因为能够增加该晶体管栅极和漏极间的电压的绝对值。还应注意，通过使用n沟道型和p沟道型两种晶体管，能够使用CMOS型开关。
也应注意，当数字电路是一种时钟控制反相器时，在构成时钟控制反相器的任何晶体管上可以提供校正单元。同样，当数字电路是一个反相器时，它既能够是一种使用双极型晶体管的CMOS反相器，也可以是使用单极晶体管和电阻的反相器。附带地，二极管连接的晶体管也可以用作一个电阻。
按照本发明的上述的结构，数字电路可以不管输入信号的电位而正常运行。
此时，当电路元件包括晶体管，并当校正的输入信号输入到晶体管栅极时，晶体管的栅极电容与第一电容元件或第二电容元件串联连接。因此，通过晶体管的栅极电容和第一电容元件或第二电容元件间的串联连接获得的合成电容将小于由晶体管单个栅极电容获得的电容。因此，能够防止由栅极电容引起的晶体管滞后操作。
附图简述
图1A，1B，1C，1D，和1E是简图，示出本发明数字电路的结构；
图2是一张简图，示出反相器的第一种结构，该反相器是本发明的数字电路中之一；
图3A，3B，和3C是简图，示出图2所示反相器的工作原理；
图4A和4B是简图，示出图2所示反相器的工作原理；
图5是一张简图，示出一种时钟控制反相器的结构，该时钟控制反相器是本发明的数字电路中之一；
图6是一张简图，示出反相器的第二种结构，该反相器是本发明的数字电路中之一；
图7A，7B，和7C是简图，示出图6所示反相器的工作原理；
图8A，8B，和8C是简图，示出图6所示反相器的工作原理；
图9是一张简图，示出与非门的第一种结构，该与非门是本发明的数字电路中之一；
图10是一张简图，示出或非门的第一种结构，该或非门是本发明的数字电路中之一；
图11A和11B是简图，示出本发明第二种结构的时钟控制反相器的等效电路框图和定时图；
图12是一张简图，示出使用图11所示的时钟控制反相器的信号线驱动电路的一种结构；
图13是图11A所示时钟控制反相器的顶视图；
图14是图13的横截面图；
图15本发明的半导体显示装置的轮廓图；
图16A，16B，和16C是简图，示出普通反相器的结构及工作原理；
图17A和17B是简图，示出当输入信号电位不是所期望的值时，反相器的故障状态；
图18A是简图，示出反相器的一种结构，该反相器含有一个电阻，而图18B是一张简图，示出反相器的一种结构，该反相器含有二极管连接的一个晶体管；
图19A和19B是简图，示出本发明的时钟控制反相器的结构；
图20是一张简图，示出本发明的与非门的一种结构；
图21是一张简图，示出本发明的或非门的一种结构；及
图22是一张简图，示出本发明的时钟控制反相器的一种结构，该时钟控制反相器适用于移位寄存器。
较佳实施例描述
下文中将参考附图描述本发明的较佳实施例。
[实施例模式1]
在这个实施例模式中，描述一种反相器的特殊结构和工作原理，作为本发明的数字电路一个例子。
图2示出这个实施例模式的一个反相器的结构。参考数字200和201表示校正单元，参考数字202表示电路元件组。
校正单元200包括第一电容元件203和4个开关204到207，用于控制提供给第一电容元件203的电位。此时，校正单元201包括第二电容元件208和4个开关209到212，用于控制提供给第二电容元件208的电位。
开关205控制将输入信号电位提供给第一电容元件203的第一电极。开关204控制将高电位侧的电源电位VH提供给第一电容元件203的第一电极。开关206控制在电路元件组202的晶体管中的p沟道型晶体管213的栅极和源极间的连接，该晶体管203的栅极连接到第一电容元件203的第二电极。开关207控制提供给p沟道型晶体管213的漏极的电位。
此时，开关210控制将输入信号的电位提供给第二电容元件208的第一电极。开关209控制将低电位侧的电源电位VL提供给第二电容元件208的第一电极。开关211控制在电路元件组202的晶体管中的n沟道型晶体管214的栅极和源极间的连接，该晶体管204的栅极连接到第二电容元件203的第二电极。开关212控制提供给n沟道型晶体管214的漏极。
电路元件组202包括一个p沟道型晶体管213和一个n沟道型晶体管214。这儿在晶体管为TFT的情况中，将它描述为一个例子。P沟道型TFT 213的第一接线端(这儿为源极)接收电源电位VDD。此时，p沟道型TFT 214的第一接线端(这儿为源极)接收电源电位VSS。
此时，连接p沟道型晶体管213的第二接线端(这儿为漏极)和n沟道型晶体管214的第二接线端(这儿为漏极)的每一个，以便当开关207和212闭合时，随后电路能够接收该电位，作为一个输出信号OUT。
第一电容元件203的第二电极连接到p沟道型晶体管213的栅极，而第二电容元件208的第二电极连接到n沟道型晶体管214的栅极。
注意，VDD高于VSS(VDD＞VSS)，而VH高于VL(VH＞VL)。同样，VDD高于VH(VDD＞VH)，而VL高于VSS(VL＞VSS)。希望将电源电位VH设置得低于输入信号IN的低电位侧的电位。然而，当输入信号IN是一个低电位侧的电位时，如果晶体管213导通，该反相器就不能工作。因此，希望将电源电位VH设置成：高于当输入信号IN是低电位侧的电位时能使晶体管213导通的电位，并低于输入信号IN的高电位侧的电位。
此时，希望设置电源电位VL，以使它能高于输入信号IN的低电位侧的电位。然而，当输入信号IN是高电位侧的电位时，如果晶体管214不导通，该反相器就不能工作。因此，希望将电源电位VL设置成：低于当输入信号IN是高电位侧的电位时能使晶体管214导通的电位，并高于输入信号IN的低电位侧的电位。在这个实施例模式中，假定简化地描述，输入信号IN的高电位侧的电位等于电源电位VH，及输入信号IN的低电位侧电位等于电源电位VL。
接着，将参考图3给出图2所示反相器的工作原理的说明。注意，将本发明数字电路的工作原理识别如下：初始化储存在电容元件内的电荷的操作，储存有待校正的电位差的操作，及作为数字电路主要功能的正常操作。
首先参考图3来解释初始化储存在每个电容元件内的电荷的操作。特别地，使开关205和210断开，并使开关204，206，207，209，211和212闭合，如图3A所示。接着，将电源电位VH施加到第一电容元件203的第一电极，将电源电位VL施加到第二电容元件208的第一电极，第一电容元件203的第一电极电连接到第二电容元件208的第二电极。通过上述操作，分别通过电源电位VL和电源电位VH，将电荷储存在第一电容元件203和第二电容元件208。
至于这时的p沟道型TFT 213，VGS低于VTHp(VGS＜VTHp)，TFT 213是导通的。此时，对于n沟道型TFT 214，VGS低于VTHn(VGS＜VTHn)，TFT 214是导通的。注意，连接可以变化，只要开关207和212连接成能使晶体管213和214能够导通。此外，也可以应用附加的开关。
接着，如图3B所示，开关205，207，210和212断开，开关204，206，209和211闭合。直接在将开关207和212断开后，p沟道型TFT 213和n沟道型TFT 214都导通，VDD高于VH(VDD＞VH)及VSS低于VL(VSS＜VL)。因此，漏极电流在p沟道型TFT 213和n沟道型TFT 214内流动。然而，通过这个漏极电流，分别释放储存在第一电容元件203和第二电容元件208中的电荷，每个元件的VGS逐渐接近TH。最后，当VGS变为几乎等于VTH时，在p沟道型TFT 213和n沟道型TFT 214内流动的漏电流变为0。注意，可以按不同方式连接开关207和212，只要晶体管213和214的漏极仅连接到如上所述的栅极。此时，在将有待校正的电位差储存在电容元件时，直到有待校正的TFT(这儿为p沟道型TFT 213和n沟道型TFT 214)的漏极电流真正变为0时才有必要释放校正单元中电容元件内的电荷。当它接近0时，它令人满意地进行工作。
此外，第一电容元件203储存在p沟道型TFT 213的阀值电压VTHp加到电源电位VDD的一电位和电源电位VH(称为VC1)之间的一个电位差。此时，第二电容元件208储存在n沟道型TFT 214的阀值电压VTHp加到电源电位VSS的一电位和电源电位VL(称为VC2)之间的某一个电位差。
接着，如图3C所示，通过闭合开关204和209，断开开关205，206，207，210，211和212，保持在第一电容元件203和第二电容元件208上积聚的电荷，由此，储存了电位差VC1和VC2。
接着，将给出一种正常操作的说明，该操作是依据通过储存的电位差和所述校正的电位对输入信号IN的所述电位的校正来进行的。
接着，将参考图4A给出输入信号IN的电位在高电位侧(在该实施例模式中为VH)的情况中的操作的说明。
在正常操作中，开关205，207，210和212一直都闭合，而开关204，206，209和211一直都断开。输入信号电位VH经开关205提供给第一电容元件203的第一电极，并经开关210提供给第二电容元件的第一电极。
遵守电荷守恒律，第一电容元件203两电极间的电位差和第二电容元件208两电极间的电位差保持不变，分别为VC1和VC2。因此，当第一电容元件的第一电极接收电位VH时，将它的第二电极的电位保持在将电位差VC1加到电位VH上的一个电位上。这时的电位差为VC1＝VDD+VTHn-VH，这意味着第一电容元件203的第二电极电位为VDD+VTHp。因此，p沟道型晶体管213的栅极接收第二电极电位VDD+VTHp，这样，p沟道型晶体管213截止。
另一方面，当第二电容元件208的第一电极接收电位VH时，将它的第二电极的电位保持在电位VH和电位差VC2相加的一个电位上。这时的电位差为VC2＝VSS+VTHn-VL，意指第二电容元件208的第二电极的电位为VH+VSS+VTHn-VL。因此，n沟道型晶体管214的栅极电压为VGS＝VH+VTHn-VL。现在VH＞VL，因此VGSn-VTHn＝VH-VL＞0，这样，n沟道型晶体管214导通。
因此，当输入信号IN的电位为VH时，电源电位VSS提供给随后的电路，作为输出信号OUT的电位。
接着，将参考图4B给出输入信号IN的电位在低电位侧(在这个实施例模式中为VL)情况中的操作的说明。
如上所述，在正常操作中，开关205，207，210和212一直闭合，而开关204，206，209和211一直断开。输入信号IN的电位VL经开关205提供给第一电容元件203的第一电极，并经开关210提供给第二电容元件208的第一电极。
遵守电荷守恒定律，第一电容元件203两电极间的电位差和第二电容元件208两电极间的电位差保持不变，分别为VC1和VC2。因此，当第一电容元件203的第一电极接收电位VL时，将它的第二电极电位保持在将电位差VC1加到电位VL上的一电位上。这时的电位差为VC1＝VDD+VTHp-VH，意指第一电容元件203的第二电极电位为VL+VDD+VTHp-VH。因此，p沟道型晶体管213的栅极电压为VGS＝VL+VTHp-VH。现在VH＞VL，因此VGSp-VTHp＝VH-VL＜0，这样，p沟道型晶体管213导通。
另一方面，当第二电容元件208的第一电极接收电位VL时，将它的第二电极电位保持在电位VL和电位差VC2相加的电位上。这时的电位差为VC2＝VSS+VTHn-VL，意指第二电容元件208的第二电极的电位为VSS+VTHn。N沟道型晶体管214的栅极接收第二电极电位VSS+VTHn，而n沟道型晶体管214的栅极电压为VGS＝VTHn，这样，n沟道型晶体管214截止。
因此，当输入信号IN的电位为VL时，电源电位VDD提供给随后电路，作为输出信号OUT的电位。
带有上述的结构，本发明能够提供一种数字电路，它能不管输入信号的电位而进行正常操作。
应当注意，在这种实施例模式中，由开关204或209控制将电源电位VH或VL提供给每个电容元件203和208的第一电极，然而，本发明不专门地限制于这种结构。同样可以由开关204控制将电源电位VH’提供给第一电容元件203的第一电极，该电源电位VH’不同于电源电位VH。同样，由开关209控制将电源电位VL’提供给第二电容元件208的第一电极，该电源电位VL’不同于电源电位VL。在这种情况中，当把输入信号IN的高电位侧的电位称为VH，把它的低电位侧的电位称为VL时，VL低于VH’(VL＜VH’)而VH高于VL’(VH＞VL’)。此外，希望其关系为VH’≥VH及VL’≤VL。
可以有两个开关来控制提供给晶体管213和214漏极的电位。即，可以提供一个附加开关，用于经过与第一开关207和212不同的途径控制提供给晶体管漏极的电位。
注意，在这种实施例模式中，可以不管输入信号IN的电位，在第一电容元件203和第二电容元件208中同时地执行初始化电荷操作和储存有待校正的电位差的操作。
注意，图2示出CMOS型反相器，然而，本发明容易地应用于如图18A和18B所示的反相器，所述反相器使用一个电阻或一个二极管接法的晶体管。
[实施例模式2]
下文中说明的是将实施例模式1所示的反相器用作时钟控制反相器的情况。关于该反相器，输入一个带有与电源相同幅度的一个信号，作为有待输入到晶体管212和晶体管222的栅极的一个时钟信号，输入一个幅度较小的信号作为输入信号IN。在这个实施例模式中所示的是应用图1B和1D所示结构的一种情况。
在本发明数字电路的校正单元中，提供一个开关，用于控制提供给晶体管漏极的电位，该晶体管的栅极连接到电路元件中的晶体管中间的电容元件的第二电极。然而，当已经有一个开关，该开关控制提供给电路元件(而不是校正单元)中晶体管的漏极电位。该开关可以替代前一个开关。
图5所示的是替代开关情况中的本发明时钟控制反相器的结构。图5中的参考数字250和251表示校正单元，而252表示电路元件组。
校正单元250包括第一电容元件233和3个开关230到232，用于控制提供给第一电容元件233的电位。校正单元251包括第二电容元件243和3个开关240到242，用于控制提供给第二电容元件243的电位。
开关231控制将输入信号IN的电位提供给第一电容元件233的第一电极。开关230控制将高电位侧的电源电位VH提供给第一电容元件233的第一电极。开关232控制电路元件组252中晶体管中间的p沟道型晶体管220的源极和漏极之间的连接，该晶体管220的栅极连接到第一电容元件233的第二电极。
开关241控制将输入信号IN的电位提供给第二电容元件243的第一电极。开关240控制将低电位侧的电源电位VL提供给第二电容元件243的第一电极。开关242控制电路元件组252晶体管中的n沟道型晶体管223源极和漏极之间的连接，该晶体管223的栅极连接到第二电容元件243的第二电极。
电路元件组252包括两个p沟道型晶体管220和221及两个n沟道型晶体管222和223。P沟道型TFT 220的第一接线端(这儿为源极)接收电源电位VDD。P沟道型TFT221的第一接线端(这儿为源极)连接到p沟道型TFT220的第二接线端(这儿为漏极)。
此时，n沟道型TFT 223的第一接线端(这儿为源极)接收电源电位VSS。n沟道型TFT222的第一接线端(这儿为源极)连接到n沟道型TFT 223的第二接线端(这儿为漏极)。P沟道型TFT 221的第二接线端(这儿为漏极)连接到n沟道型TFT 222的第二接线端(这儿为漏极)，并将该节点的电位提供给随后电路，作为输出信号OUT的电位。
此时，第一电容元件233的第二电极连接到p沟道型晶体管220的栅极，第二电容元件243的第二电极连接到n沟道型晶体管223的栅极。
在这个实施例模式中，p沟道型TFT 221起一个开关的功能，用于控制提供给p沟道型晶体管220漏极的电位。同样，n沟道型TFT 222起一个开关的功能，用于控制提供给n沟道型晶体管223漏极的电位。即，获得一个与输入到晶体管221和222的一个信号(例如时钟信号)同步的一个输出信号OUT。
此外，可以将图5所示的时钟控制反相器看作为如图2所示反相器的一种模式。因此，开关207相应于p沟道型TFT，而开关212相应于n沟道型TFT。即，p沟道型TFT 221相应于开关207，n沟道型晶体管222相应于开关212。
因此，在正常操作期间，通过改变开关207和212的开关，能运行图2所示的反相器作为时钟控制制反相器。特别地，如果不进行图3B所示的校正操作，当用时钟信号同步输出信号OUT时，通过由一个时钟信号或类似信号重复开/关开关207和212，而不是通过使开关常闭，可将运行该反相器运作为时钟控制反相器。
注意，在这个实施例模式中，可以同时地在第一电容元件233和第二电容元件243执行电荷初始化操作和有待校正的电位差的储存操作，而取决于输入信号IN的电位。
同样应注意，VDD高于VSS(VDD＞VSS)，VH高于VL(VH＞VL)，VDD高于VH(VDD＞VH)及VL高于VSS(VL＞VSS)。希望电源电位VH设置成低于输入信号IN的高电位侧的电位。同样，希望电源电位VL设置成高于输入信号IN的低电位侧的电位。在这个实施例模式中，假定输入信号IN的高电位侧的电位等于电源电位VH，而输入信号IN的低电位侧的电位等于电源电位VL。
[实施例模式3]
在这个实施例中，将描述与实施例模式1中描述不同的一种反相器结构，该结构是按照本发明的数字电路的一个例子的。图1C和1E所示的结构可应用于这个实施例模式。
图6将示出该实施例模式的反相器的一种结构。参考数字301和302表示校正单元，参考数字303表示电路元件组。
校正单元301包括第一电容元件304和2个开关306和307，用于控制提供给第一电容元件304的电位。校正单元302包括第二电容元件305和2个开关308和309，用于控制提供给第二电容元件305的电位。
开关306控制p沟道型晶体管310的栅极和漏极之间的连接。它的栅极连接到第一电容元件304的第二电极。开关307控制提供给p沟道型晶体管310漏极的电位。
此时，开关308控制n沟道型晶体管311的栅极和漏极之间的连接。它的栅极连接到第二电容元件305的第二电极。开关309控制提供给n沟道型晶体管311漏极的电位。
电路元件组303包括一个p沟道型晶体管310和一个n沟道型晶体管311。P沟道型晶体管310的第一个接线端(这儿为源极)接收电源电位VDD，n沟道型晶体管311的第一接线端接收电源电位VSS。
此外，当开关307和308分别闭合时，分别连接p沟道型晶体管310的第二接线端(这儿为漏极)和n沟道型晶体管311的第二接线端(这儿为漏极)，以使随后电路接收该电位，作为输出信号OUT。
第一电容元件304的第二电极连接到p沟道型晶体管310的栅极，第二电容元件305的第二电极连接到n沟道型晶体管311的栅极。
注意，VDD＞VSS。当输入信号IN的高电位侧的电源电位表示为VH，输入信号IN的低电位侧的电源电位表示为VL时，VH高于VL(VH＞VL)。此外，VDD高于VH(VDD＞VH)，而VL高于VSS(VL＞VSS)。
下文参考图7和8说明图6所示反相器的操作。将这个实施例的反相7器的操作识别如下：初始化保持在电容元件内的电荷的操作，储存有待校正的电位差的操作，及作为数字电路主要功能的正常操作。再有，电源电位是顺序地提供给每个电容元件。
首先，说明初始化保持在第一电容元件304内的电荷的操作。特别地，将开关306，307，和309闭合，并将开关308断开。通过上述操作，第一电容元件304的第一电极接收输入信号IN的高电位侧的电位，第一电容元件304的第二电极连接到p沟道型TFT 310的漏极。
这时对于p沟道型TFT 310，VGS低于VTHp(VGS＜VTHp)，它导通。因此，预定的电荷保持在第一电容元件304内。注意，只要将开关307和类似元件连接成能使晶体管310导通，可以改变连接。
如图7所示，使开关307，308，和309断开，并使开关306闭合。因为恰好在开关307和307断开后，p沟道型TFT 310导通及VDD高于VH(VDD＞VH)，所以漏极电流流过p沟道型TFT 310。因为漏极电流，所以分别释放保持在电容元件304内的电荷，且VGS逐渐接近VTH。最后，当VGS变得几乎等于VTH时，在p沟道型晶体管310中流动的漏极电流变为0。注意，只要晶体管310的漏极仅连接到栅极，可以改变连接。
此外，第一电容元件304将保持在，p沟道型TFT 310的阀值电压VTHp加到电源电位VDD的一个电位和电源电位VH之间的电位差(称为VC1)上。
然后，如图7C所示，通过使开关306，307，308和309断开，保持积聚在第一电容元件304内的电荷，并储存电位差VC1。
在那以后，初始化保持在第二电容元件305内的电荷。特别地，使开关307，308，和309闭合，并使开关306断开，如图8A所示。通过上述操作，第二电容元件305的第一电极接收输入信号IN的低电位侧的电位VL， 而第二电容元件305的第二电极连接到n沟道型TFT311的漏极。
至于p沟道型TFT 310，VGS低于VTHp(VGS＜VTHp)，它导通。因此，在第二电容元件305上积聚预定电荷。注意，只要将开关307连接成能使晶体管310导通，可以改变连接。
如图8B所示，使开关306，307，和307断开，并使开关308闭合。因为恰好在开关307和309断开后，n沟道型TFT 311导通并建立了VSS＜VL，所以漏极电流流过n沟道型TFT 311。因为这个漏极电流，所以分别释放保持在第二电容元件305内的电荷，且VGS逐渐接近VTH。最后，当VGS变为几乎等于VTH时，n沟道型TFT 311的漏极电流变为0。注意，只要晶体管310的漏极仅连接到该栅极，可以改变连接。
此外，第二电容元件305保持在，n沟道型TFT 311的阀值电压VTHn加到电源电位VSS的一个电位和电源电位VL之间的电位差(称为VC2)，在该某一个电位。
然后，如图8C所示，通过使开关306，307，308和309断开，分别保持积聚在第一电容元件304和第二电容元件305内的电荷，并储存电位差VC1和VC2。
注意，可以先前将电荷积聚在第一电容元件303或积聚在第二电容元件304中，即，可按随机次序执行图7A到7C及图8A到8C的操作。
在正常操作中，按照所储存的电位差校正输入信号的电位。注意，当不用时钟控制反相器，而仅是一个反相器时，在正常操作中，开关306和308一直断开，而开关307和309一直闭合。开关307和309也可以用作时钟控制反相器内的一个开关。图19中示出这种情况下的操作。
下文中将参考图19A说明输入信号IN的电位处于高电位侧(在这种实施例模式中称为VH)的情况中的操作。
在正常操作中，开关3207，3212一直闭合，开关3206和3211一直断开。第一电容元件3203的第一电极和第二电容元件3208的第一电极接收输入信号的电位VH。
遵守电荷守恒定律，第一电容元件3203的两电极间的电位差和第二电容元件3208的两电极间的电位差没有改变，为VC1和VC2。因此，当第一个电容文件3203的第一电极接收电位VH时，第一电容元件3203第二电极的电位保持在电位差VC1加到电位VH的一个电位上。这时的电位差确定为VC1＝VDD+VTHp-VH，意指第一电容元件3203的第二电极的电位为VDD+VTHp。P沟道型晶体管3213的栅极接收第二电极的电位VDD+VTHp，而p沟道型晶体管3213的栅极电压为VGS＝VTHp，这样，使p沟道型晶体管3213截止。
另一方面，当第二电容元件3208的第一电极接收电位VH时，它的第二电极的电位保持在电位差VC2加到电位VH的一个电位上。这时的电位差为VC2＝VSS+VTHn-VL，意指第二电容元件3208的第二电极的电位为VH+VSS+VTHn-VL。因此，n沟道型晶体管3214的栅极电压为VGSn＝VH+VTHn-VL。这儿，VH＞VL，因此，VGSn-VTHn＝VH-VL＞0，这样，n沟道型晶体管3214导通。
因此，当输入信号IN的电位为VH时，随后电路接收电源电位VSS，作为输出信号的电位。
下文中参考图19B说明输入信号IN电位的处于低电位侧(在这个实施例模式中为VL)的情况中的操作。
在正常操作中，开关3207和3212闭合而开关3206和3211断开，如上所述。此外，第一电容元件3203的第一电极和第二电容元件3208的第一电极接收输入信号的电位VL。
遵守电荷守恒定律，第一电容元件3203的两电极间的电位差和第二电容元件3208的两电极间的电位差没有改变，为VC1和VC2。因此，当第一电容元件3203的第一电极接收电位VL时，它的第二电极电位保持在电位差VC1加到电位VL的一电位上。这时的电位差为VC1＝VDD+VTHp-VH，意指第一电容元件3203的第二电极电位为VL+VDD+VTHp-VH。因此，p沟道型晶体管3213的栅极电压为VGS＝VL+VTHp-VH。现在VH＞VL，因此，确定VGSp-VTHp＝VL-VH＜0，这样，p沟道型晶体管321导通。
另一方面，当第二电容元件3208的第一电极接收电位VL时，它的第二电极电位保持在电位VL和电位差VC2相加的电位上。这时的电位差为VC2＝VSS+VTHn-VL，意指第二电容元件3208第二电极的电位为VSS+VTHn。N沟道型晶体管3214的栅极接收第二电极电位VSS+VTHn，n沟道型晶体管3214的栅极电压满足VGS＝VTHn，这样，n沟道型晶体管3214截止。
因此，当输入信号IN的电位为VL时，随后电路接收电源电位VDD，作为输出信号的电位。
按照本发明的上述结构，数字电路可以不管输入信号电位而正常地操作。
有两个开关，用于控制提供给晶体管3213和3214的漏极的电位。即，可以提供附加开关，通过与第一开关3207和3212不同的途径控制提供给晶体管漏极的电位。
按照本发明的上述结构，数字电路可以不管输入信号电位而正常地操作。此外，与图2所示的数字电路相比，能够减少校正单元的开关个数，因此，用简单的结构能够获得本发明的效果。
[实施例模式4]
在这种实施例模式中，将描述一种与非门结构，那是本发明数字电路中的一种。
图9所示的这个实施例模式中的与非门包括4个校正单元401到404和电路元件组405。在图9中，应用图1B和1D的结构。
校正单元401包括第一电容元件406和4个开关407到410，用于控制提供给第一电容元件406的电位。校正单元402包括第二电容元件411和4个开关412到415，用于控制提供给第二电容元件411的电位。校正单元403包括第三电容元件416和5个开关417到420和426，用于控制提供给第三电容元件416的电位。校正单元404包括第四电容元件421和4个开关422到425，用于控制提供给第四电容元件421的电位。
开关407控制输入信号IN1提供给第一电容元件406的第一电极的电位。开关408控制将高电位侧的电源电位VH提供给第一电容元件406的第一电极。开关409控制电路元件组405中晶体管中间的p沟道型晶体管430的栅极和漏极间的连接，该晶体管430的栅极连接到第一电容元件406的第二电极。开关410控制提供给p沟道型晶体管430的漏极的电位。
开关412控制输入信号IN2供给第二电容元件411第一电极的电位。开关413控制将高电位侧的电源电位VH提供给第二电容元件411第一电极。开关414控制电路元件组405中晶体管中间p沟道型晶体管431的栅极和漏极间的连接，该晶体管431的栅极连接到第三电容元件416的第二电极。开关415控制提供给p沟道型晶体管431漏极的电位。
开关418控制输入信号IN1提供给第三电容元件416的第一电极的电位。开关417控制将低电位侧的电源电位VL提供给第三电容元件416的第一电极。开关419控制n沟道型晶体管432栅极和漏极间的连接，该晶体管432的栅极连接到第三电容元件416的第二电极。开关420控制提供给n沟道型晶体管432漏极的电位。开关426控制将电源电位VSS提供给n沟道型晶体管432的漏极。
开关423控制输入信号IN2提供给第四电容元件421的第一电极的电位。开关422控制将低电位侧的电源电位VL提供给第四电容元件421的第一电极。开关424控制电路元件组405的晶体管中间的n沟道型晶体管433的栅极和漏极间的连接，该晶体管433的栅极连接到第四电容元件321的第二电极。开关425控制提供给n沟道型晶体管433漏极的电位。
电路元件组405包括两个p沟道型晶体管430和431及两个n沟道型晶体管432和433。P沟道型晶体管430的第一接线端(这儿为源极)和p沟道型晶体管431的第一接线端(这儿为源极)接收电源电位VDD。当开关410和415分别闭合时，连接p沟道型晶体430第二接线端(这儿为漏极)和p沟道型晶体管431的第二接线端(这儿为漏极)，以便随后电路接收该电位，作为输出信号OUT。此外，n沟道型晶体管432的第一接线端(这儿为源极)接收电源电位VSS。当开关420闭合时，连接N沟道型晶体管432的第二接线端(这儿为漏极)，以便n沟道型晶体管433的第一接线端(这儿为源极)接收它的电位。当开关425闭合时，连接n沟道型晶体管433的第二接线端(这儿为漏极)，以便随后的电路接收该电位，作为输出信号OUT。
第一电容元件406的第二电极连接到p沟道型晶体管430的栅极。第二电容元件411的第二电极连接到p沟道型晶体管431的栅极。第三电容元件416的第二电极连接到n沟道型晶体管432的栅极。第四电容元件421的第二电极连接到n沟道型晶体管433的栅极。
注意，VDD高于VSS(VDD＞VSS)，而VH高于VL(VH＞VL)。同样注意，VDD高于VH(VDD＞VH)，而VL高于VSS(VL＞VSS)。在这种实施例模式中，假定输入信号的高电位侧的电位等于电源电位VH，而低电位侧的电位等于电源电位VL。然而，本发明不专门地限制于这种结构。开关408，413，417，或422可以控制电源电位VH’或电源电位VL’的供给，电源电位VH’不同于电源电位VH，而电源电位VL’不同于电源电位VL。在这种情况，当输入信号IN的高电位侧的电位为VH，低电位侧的电位为VL时，VL低于VH’(VL＜VH’)，及VH高于VL’(VH＞VL’)。而且，希望VH’等于或高于VH(VH’≥VH)，及VL’等于或低于VL(VL’≤VL)。
在这种实施例模式中，要提供给第一电容元件406第一电极的电源电位和要提供给第二电容元件411第一电极的电源电位都为VH。相似地，要提供给第三电容元件416的第一电极的电源电位和要提供给第四电容元件421的第一电极的电源电位都为VL，然而，这种实施例模式不专门地限制于这种结构，并且电位可改变。同样地在这种情况，将满足VH＞VL，VDD＞VH，及VL＞VSS。
关于图9所示与非门的操作，含有下列操作：初始化保持在电容元件内的电荷的操作，储存待校正的电位差的操作，及作为数字电路主要功能的正常操作。
至于有关初始化保持在电容元件内电荷的操作，储存待校正的电位差的操作，及作为数字电路主要功能的正常操作的每个校正单元的切换操作，能查阅实施例模式1。应当注意，开关426当进行初始化时断开，当获得电位差并储存电荷时，闭合，并当执行正常操作时断开。
按照本发明的上述结构，数字电路能不管输入信号电位而进行正常操作。
可以有两个开关，用于控制不仅提供给在校正单元403，而且在校正单元401，402，或404内的晶体管漏极的电位。即，可以提供附加开关，用于通过与第一开关410，415，及425不同的途径，控制提供给晶体管漏极的电位。
注意，图1B和1D的结构应用到这种实施例模式中的与非门，然而图1C和1E的结构也可以应用。图1C和1E的结构应用到图20。
[实施例模式5]
在这个实施例模式中，将描述或非门的一种结构，它是本发明数字电路中的一种。
图10所示的这个实施例模式中的或非门包括4个校正单元501到504和一个电路元件组505。图1B和1D所示的校正单元应用于图10。
校正单元501包括第一电容器506，4个开关507到510，用于控制提供给第一电容元件506的电位。校正单元包括第二电容元件511，5个开关512到515和526，用于控制提供给第二电容元件511的电位。校正单元503包括第三电容元件516，4个开关517到520，用于控制提供给第三电容元件516的电位。校正单元504包括第四电容元件521，4个开关522到525，用于控制提供给第四电容元件521的电位。
开关507控制输入信号IN1提供给第一电容元件506的第一电极的电位。开关508控制将高电位侧的电源电位VH提供给电路元件组505中晶体管中间的第一电容元件506的第一电极。开关509控制p沟道型晶体管530栅极和漏极间的连接，该晶体管530的栅极连接到第一电容元件506的第二电极。开关510控制提供给p沟道型晶体管530的漏极的电位。
开关512控制输入信号IN2提供给第二电容元件511第一电极的电位。开关513控制将高电位侧的电源电位VH提供给第二电容元件511的第一电极。开关514控制电路元件组505中晶体管中间的p沟道型晶体管531栅极和漏极间的连接，该晶体管531的栅极连接到第二电容元件511的第二电极。开关515控制提供给p沟道型晶体531的漏极的电位。开关526控制提供给p沟道型晶体管531的源极的电位。
开关518控制输入信号IN1提供给第三电容元件516的第一电极的电位。开关517控制将低电位侧的电源电位VL提供给电路元件组505中晶体管中间的第三电容元件516的第一电极。开关519控制n沟道型晶体管532的栅极和漏极间的连接，该晶体管532的栅极连接到第三电容元件516的第二电极。开关520控制提供给n沟道型晶体管532的漏极的电位。
开关523控制输入信号IN2提供给第四电容元件521的第一电极的电位。开关522控制将低电位侧的电源电位VL提供给第四电容元件521的第一电极。开关524控制电路元件组505中晶体管中间的n沟道型晶体管533的栅极和漏极间的连接，该晶体管533的栅极连接到第四电容元件的第二电极。开关525控制提供给n沟道型晶体管533的漏极的电位。
电路元件组505包括两个p沟道型晶体管530和531，及两个n沟道型晶体管532和533。P沟道型晶体管530的第一接线端(这儿为源极)接收电源电位VDD。连接P沟道型晶体管530的第二接线端(这儿为漏极)连接成，当开关510闭合时，使p沟道型晶体管531的第一接线端(这儿为源极)接收该电位。连接P沟道型晶体管531的第二接线端(这儿为漏极)，以便当开关515闭合时，随后的电路接收该电位，作为输出信号OUT。n沟道型晶体管532的第一接线端(这儿为源极)和n沟道型晶体管533的第一接线端(这儿为源极)接收电源电位VSS。连接N沟道型晶体管532的第二接线端(这儿为漏极)和n沟道型晶体管533的第二接线端(这儿为漏极)，以便当开关520和525分别闭合时，随后的电路接收该电位，作为输出信号OUT。
第一电容元件506的第二电极连接到p沟道型晶体管530的栅极。第二电容元件511的第二电极连接到n沟道型晶体管531的栅极。第三电容元件516的第二电极连接到n沟道型晶体管532的栅极。第四电容元件521的第二电极连接到n沟道型晶体管533的栅极。
注意，VDD高于VSS(VDD＞VSS)，VH高于VL(VH＞VL)，VDD高于VH(VDD＞VH)及VL高于VSS(VL＞VSS)。假定在这种实施例模式中，输入信号的高电位侧的电位等于电源电位VH，而输入信号的低电位侧的电位等于电源电位VL。然而，本发明不专门限制于这种结构。开关508，513，517，或522可以控制电源电位VH’和电源电位VL’的供给，电源电位VH’不同于电源电位VH，电源电位VL’不同于电源电位VL。在这种情况中，当输入信号的高电源电位侧的电位为VH，低电源电位侧的电位为VL时，VL低于VH’(VL＜VH’)，而VH高于VL’(VH＞VL’)。而且，希望VH’等于或高于VH(VH’≥VH)，VL’等于或低于VL(VL’≤VL)。
在这个实施例模式中，要提供给第一电容元件506的第一电极的电源电位和要提供给第二电容元件511的第一电极的电源电位都为VH，然而，这个实施例模式不专门地限制于该结构。即，它们的电位可以变化。同样在这种情况中，要满足VH＞VL，VDD＞VH，和VL＞VSS。
关于图10所示的或非门操作，有初始化保持在电容元件内电荷的操作，储存有待校正的电位差的操作，及作为数字电路主要功能的正常操作。
至于有关初始化保持在电容元件内电荷的操作，储存有待校正的电位差的操作，及作为数字电路主要功能的正常操作的每个校正单元的切换操作，能够查阅实施例模式1。应当注意，当执行初始化时开关526断开，当获得电位差及储存电荷时闭合，当执行正常操作时断开。
按照本发明的上述结构，数字电路能不管输入信号的电位而进行正常操作。
有两个开关，用于控制提供给不仅在校正单元501，而且在校正单元502，503，或504内的晶体管的漏极的电位。即，可以提供附加开关，用于通过与第一开关520，515，和525不同的途径，控制提供给晶体管的漏极的电位。
注意，图1B和1D的结构应用于这种实施例模式中的或非门，然而，图1C和1E的结构可以同样使用。图1C和1E的结构应用于图21。
用于本发明的数字电路的晶体管可以是单晶硅晶体管，SOI(绝缘体表硅)晶体管，或利用多晶硅半导体，或半非晶半导体，或非晶半导体的薄膜晶体管，或利用有机半导体，纳米碳管，或类似材料的晶体管。此外，安装晶体管的衬底类型不专门地限制于某一种类型。它可以是单晶体衬底，SOI衬底，或玻璃衬底，及类似的衬底。
[实施例1]
下文中说明本发明的时钟控制反相器的结构和驱动，该反相器应用于半导体显示装置的信号线驱动电路。
图11A示出应用在这种实施例模式中的时钟控制反相器的电路图。通过将晶体管应用于图6所示反相器的开关306到309，图6所示的反相器应用在图11A中，作为图11A的时钟控制反相器。
注意，输入幅度较小的信号，作为输入信号IN，具有与电源相同幅度的信号输入到A，B，C，和D。将输入作为输入信号IN的信号输出作为输出信号OUT，该输出信号OUT与输入到C，D的同步信号同步，同步信号例如为锁存脉冲信号，时钟信号和从移位寄存器输出的采样脉冲。
图11A所示的时钟控制反相器包括：第一电容元件601，第二电容元件602，p沟道型晶体管603，607，和608，及n沟道型晶体管604，609，和610。
第一电容元件601的第一电极和第二电容元件602的第一电极互相连接，并接收输入信号IN的电位。第一电容元件601的第二电极连接到p沟道型晶体管607的栅极。第二电容元件602的第二电极连接到n沟道型晶体管610的栅极。
P沟道型晶体管603的第一接线端或第二接线端中的任何一端连接到p沟道型TFT 607的栅极，另一端连接到p沟道型TFT 607的第二接线端(这儿为漏极)。n沟道型晶体管604的第一接线端或第二接线端中的任何一端连接到n沟道型TFT 610的栅极，另一端连接到n沟道型TFT 610的第二接线端(这儿为漏极)。
P沟道型晶体管607的第一接线端(这儿为源极)接收电源电位VDD。P沟道型晶体管607的第二接线端(这儿为漏极)和p沟道型晶体管608的第一接线端(这儿为源极)互相连接。此外，n沟道型晶体管610的第一接线端(这儿为源极)接收电源电位VSS。n沟道型晶体管610的第二接线端(这儿为漏极)连接到n沟道型晶体管609的第一接线端(这儿为源极)。n沟道型晶体管609的第二接线端(这儿为漏极)连接到p沟道型晶体管608的第二接线端(这儿为漏极)。注意，n沟道型晶体管609的第二接线端的电位和p沟道型晶体管608第二接线端的电位提供给随后的电路，作为输出信号OUT的电位。
图11B所示的是一张输入信号IN的电位和p沟道型晶体管603和608的栅极及n沟道型晶体管604和609栅极的电位在第二电容元件602和第一电容元件601积聚电荷周期及执行正常操作周期期间的定时图。
如图11B所示，在第二电容元件602的电荷积聚周期吕，进行三种操作，即，操作I，初始化第二电容元件；操作II，获得电位差；及操作III，储存电荷。
至于初始化操作I，p沟道型晶体管603截止，而n沟道型晶体管604导通。同样地，p沟道型TFT 608导通，并且n沟道型TFT 609导通。输入信号IN的电位维持在低电位侧的电位VL。
至于获得电位差的操作II，p沟道型晶体管603保持截止，而n沟道型晶体管604保持导通。P沟道型TFT 608变为截止，n沟道型TFT 609变为截止。输入信号IN的电位维持在低电位侧的电位VL。
至于储存电荷的操作III，p沟道型晶体管603保持截止，而n沟道型晶体管604变为截止。P沟道型TFT 608保持截止，n沟道型TFT 609保持截止。输入信号IN的电位维持在低电位侧的电位VL。
在第二电容元件602的电荷积聚周期后，开始进入第一电容元件601上的电荷积聚周期。在第一电容元件601的电荷积聚周期中，又进行如图11B所示的初始化操作I，获得电位差的操作II，及储存电荷的操作III。
至于初始化操作I，p沟道型晶体管603变为导通，而n沟道型晶体管604变为截止。同样，P沟道型TFT 608变为导通，n沟道型TFT 609变为导通。输入信号IN的电位维持在高电位侧的电位VH。
至于获得电位差的操作II，p沟道型晶体管603保持导通，而n沟道型晶体管604保持截止。P沟道型TFT 608变为截止，n沟道型TFT 609变为截止。输入信号IN的电位维持在高电位侧的电位VH。
至于储存电荷的操作III，p沟道型晶体管603变为截止，而n沟道型晶体管604保持截止。P沟道型TFT 608保持截止，n沟道型TFT 609保持截止。输入信号IN的电位维持在高电位侧的电位VH。
注意，电荷可以积聚进第一电容元件601，或先积聚进第二电容元件602，即，电荷积聚进第二电容元件602可以比积聚进第一电容元件601早些。
在正常运行期间，p沟道型晶体管603和n沟道型晶体管604变为截止。
图12中示出利用该实施例的时钟控制反相器的信号线驱动电路的结构。这个实施例的信号线驱动电路包括移位寄存器1001，锁存器A 1002和锁存器B1003。锁存器A 1002和B 1003包括多个锁存单元，而本发明的时钟控制反相器用在这些锁存单元的每一个中。
如图12所示，特别地，在该实施例中的锁存器A 1002的每个锁存单元包括本发明的时钟控制反相器1004，普通的时钟控制反相器1005，两个反相器1006和1007，及或门1008。
假定含有与电源相同幅度的信号输入到普通时钟控制反相器1005，两个反相器1006和1007，及或门1008。因此，能够应用一种普通电路。然而，同样假定输入小幅度的信号，作为视频信号，即，到时钟控制反相器1004的输入信号。因此需要图11所示的电路。
来自移位寄存器1001的定时信号和用于控制初始化定时的初始化信号输入到或门1008。
关于这个实施例的时钟控制反相器，视频信号相应于输入信号IN。或门1008的输出信号或通过对或门1008输出信号的极性进行反相获得的信号输入到p沟道型晶体管608的栅极，该晶体管在图11A中示出。而其他信号输入到n沟道型晶体管609的栅极，该晶体管在图11A中示出。
因此，当要进行初始化或要输出与时钟信号同步的输入信号时，晶体管608和609要变为导通。应当注意，需要用于控制图11A中A和B的信号，虽然在图12中未示出这些信号。注意，当在锁器A不工作的周期中时，能够提供图11B的I，II，和III中所示的初始化。例如，它们能在时间等级***或类似***的回程间隔或照明周期(当驱动器不工作时)提供。
图13中示出时钟控制反相器1004的顶视图。对与图11A中描述的元件相同的元件给出相同参考数字。
接线1101输入输入信号IN，而接线1102输出输出信号OUT。接线1103给n沟道型晶体管609的栅极提供一个电位，而接线1104给p沟道型晶体管608的栅极提供一个电位。接线1105给n沟道型晶体管604的栅极提供一个电位，接线1106给p沟道型晶体管603的栅极提供一个电位。
此外，接线1120提供电源电位VSS及接线1121提供电源电位VDD。
图14A示出沿图13的A-A’线截取的横截面图，图14B示出沿图13的B-B’线截取的横截面图。
接线1200和1201两者都连接到接线1106。一部分接线1200起着p沟道型晶体管603的栅极的作用。
时钟控制反相器1004中的p沟道型晶体管608包括：沟道形成区1207；掺杂区1206和1208，它们相应于第一或第二接线端；栅极电极1202，它相应于栅极；栅极绝缘薄膜1224，是在沟道形成区1207和栅极电极1202之间提供的。
时钟控制反相器1004的p沟道型晶体管607包括：沟道形成区1209；掺杂区1208和1210，它们相应于第一或第二接线端；栅极电极1203，它相应于栅极；栅极绝缘薄膜1224，是在沟道形成区1209和栅极电极1203之间提供的。
时钟控制反相器1005的p沟道型晶体管607包括：沟道形成区1211；掺杂区1210和1212，它们相应于第一或第二接线端；栅极电极1204，它相应于栅极；栅极绝缘薄膜1224，是在沟道形成区1211和栅极电极1204之间提供的。
时钟控制反相器1005的p沟道型晶体管608包括：沟道形成区1213；掺杂区1212和1214，它们相应于第一或第二接线端；栅极电极1205，它相应于栅极；栅极绝缘薄膜1224，是在沟道形成区1213和栅极电极1205之间提供的。
时钟控制反相器1004的p沟道型晶体管608和607含有公共的掺杂区1208。掺杂区1208相应于时钟控制反相器1004中的p沟道型晶体管608的源极，并相应于时钟控制反相器1004中的p沟道型晶体管607的漏极。
时钟控制反相器1005的p沟道型晶体管608和607含有公共的掺杂区1212。掺杂区1212相应于时钟控制反相器1005的p沟道型晶体管608的源极，并相应于时钟控制反相器1005的p沟道型晶体管607的漏极。
时钟控制反相器1004的p沟道型晶体管607和在时钟控制反相器1005中的p沟道型晶体管607含有公共的掺杂区1210。掺杂区1210相应于两个晶体管的源极。
掺杂区1206连接到接线1215。接线1215连接到时钟控制反相器1004中的n沟道型晶体管609的漏极。掺杂区1214连接到接线1216。接线1216连接到时钟控制反相器1005中的n沟道型晶体管609漏极。
连接到掺杂区1208的接线1217连接到时钟控制反相器1004中的p沟道型晶体管603的第一接线端。时钟控制反相器1004中的p沟道型晶体管607的栅极电极1203电连接到时钟控制反相器1004中的p沟道型晶体管603的第二接线端。
掺杂区1212连接到接线1218。掺杂区1210连接到接线1219。接线1219连接到接线1121。
接线1300连接到栅极电极1202，并且也电连接到接线1104。接线1301电连接到接线1103。
接线1223连接到第一电容元件601的半导体薄膜1226中的掺杂区1225。半导体薄膜1226和第一电容元件601的电容元件电极1228互相重叠，在它们中间插有栅极绝缘薄膜1224。第一电容元件601的电容元件电极1228连接到接线1227，而接线1227连接到p沟道型TFT 603的第二接线端。未示出第一电容元件601的半导体薄膜1350，然而，它连接到半导体薄膜1350的掺杂区中的接线1227。第一电容元件601的电容元件电极1351与半导体薄膜1350重叠，在它们之间插有栅极绝缘薄膜1224。
通过使半导体薄膜1226和电容元件1228的电极重叠，以使栅极绝缘薄膜1224夹在中间而形成电容元件，和通过使半导体薄膜1350和电容元件1351的电极重叠，而含有插在它们中间的栅极绝缘薄膜1224形成电容元件，这两者都相应于第一电容元件601。
如此，将电容元件形成为MOS电容器。然而，在MOS电容器中，依据一个电极和另一个电极上的高电位和低电位的关系，电容值变得相当地小。因此，提供两个电容元件，并且电极的极性和方向相反，所以电容元件能不管电位的高或低的关系进行工作。
如图13中所确定的，形成的电容相当大。这是因为输入信号IN的电压对于电容元件601和晶体管607的栅极电容分压。例如，当电容元件601和晶体管607的栅极电容含有相同的电容量时，仅有输入信号IN幅度的一半提供给电极管607的栅极。因此，要求电容元件601的电容大些，以接收其余的一半。作为一种标准，希望形成电容元件601，其电容是晶体管607的栅极电容的5倍。应当注意，相同的情况可以应用于电容元件602和晶体管610之间的关系中。
应当注意，作为本发明数字电路中之一的时钟控制反相器不专门地限制于图13所示的结构。例如，可以应用它作为配置了移位寄存器1001中的触发电路的一种时钟控制反相器。在这种情况中，移位寄存器在输入的视频信号回扫周期期间不工作。因此，在回扫周期期间可以初始化电荷并能储存有待校正的电位差。
图22示出用作移位寄存器的本发明时钟控制反相器的一种结构，作为一个例子。
图22所示的时钟控制反相器包括：第一电容元件700；开关710到705，用于控制提供给第一电容元件700的电位。而且，图22所示的时钟控制反相器包括第二电容元件710和开关711到715，用于控制提供给第二电容元件710的电位。
开关702控制将反相时钟信号(CLKb)提供给电容元件700的第一电极的电位。开关701控制将高电位侧的电源电位VH提供给第一电容元件700的第一电极。开关703控制p沟道型晶体管720的栅极和漏极之间的连接，该晶体管720的栅极连接到电容元件700的第二电极。开关704控制p沟道型晶体管720的栅极和p沟道型晶体管721的源极之间的连接。开关705控制将电位VSS提供给p沟道型晶体管720的漏极。
开关712控制将时钟信号(CLK)提供给第二电容元件710的第一电极的电位。开关711控制将低电位侧的电源电位VL提供给第二电容元件710的第一电极。开关713控制n沟道型晶体管723的栅极和漏极之间的连接，该晶体管723的栅极连接到第二电容元件710的第二电极。开关714控制n沟道型晶体管723的漏极和n沟道型晶体管722的源极之间的连接。开关715控制将电位VDD提供给n沟道型晶体管723的漏极。
在这个实施例中，开关705控制将电位VSS提供给p沟道型晶体管720的漏极，然而，本发明不专门地限制于这种结构。开关705可以将一个与电位VSS不同的电位(例如，电位VSS’)提供给p沟道型晶体管720的漏极。同样在这个实施例中，开关715控制将电位VDD提供给n沟道型晶体管723的漏极，然而，本发明不专门地限制于这种结构。开关715可将一个与电位VDD不同的电位(例如，电位VDD’)提供给n沟道型晶体管723的漏极。应当注意，在这些情况中，电位VDD’高于电位VSS’(VDD’＞VSS’)。
本发明时钟控制反相器内的p沟道型TFT 720的源极电极接收电源电位VDD。本发明时钟控制反相器内的n沟道型TFT 723的源极电极接收电源电位VSS。此外，本发明时钟控制反相器内的p沟道型TFT 721和n沟道型TFT 722的漏极互相连接，并且将该节点电位提供给随后的电路，作为输出信号OUT的电位。
第一电容元件700的第二电极连接到p沟道型晶体管720的栅极，而第二电容元件710的第二电极连接到n沟道型晶体管723的栅极。
在图22所示的时钟控制反相器中，通过使开关701，703，705，711，713和715闭合，并使开关702，704，712和714断开，初始化保持在第一电容元件700和第二电容元件710内的电荷。此外，通过使开关701，703，711和713闭合，并使开关702，704，705，712，714和715断开，将有待校正的电位差储存在第一电容元件700和第二电容元件710内。通过使开关702，704，712和714闭合，并使开关701，703，705，711，7 13和7 15断开，能够执行作为数字电路主要功能的正常操作。
注意，在图22所示时钟控制反相器中，不需要将高电位侧的电源电位VH提供给第一电容元件700的第一电极。不需要将低电位侧的电源电位VL提供给第二电容元件710的第一电极。在这种情况，轮流地在第一电容元件700和第二电容元件710执行电荷的初始化和储存有待校正的电位差的操作。
应当注意，本发明的一个优点是，即使当输入到构成(configuring)电路元件的晶体管(在这个实施例中，为p沟道型晶体管720和n沟道型晶体管723)栅极的信号幅度小于电源电位的幅度(高电位侧和低电位侧的电源电位之间的差值)时，构成该电路元件的晶体管也能够精确地导通/截止。然而，当能够控制将电位VSS提供给p沟道型晶体管(在这个实施例中，为p沟道型晶体管720)的漏极(用开关构成该p沟道型晶体管的电路元件)，并能控制将电位VDD提供给n沟道型晶体管(在这个实施例中，为n沟道型晶体管723)的漏极时(由开关构成该n沟道型晶体管的电路元件)，能够对校正单元的电容元件(在该实施例中，为第一电容元件700和第二电容元件710)进行充电，所以，能够对输入到构成电路元件的晶体管的栅极的信号(这个实施例中的时钟信号)的直流(DC)电平进行校正，以加速构成电路元件的晶体管(在这个实施例中，为p沟道型晶体管720和n沟道型晶体管723)的运行速度。即，在本实施例的情况中，即使当电源电压没有足够地大到构成电路元件的晶体管的阀值电压的绝对值时，也能够改善晶体管的运行速度。因此，本发明的另一个优点是，通过降低电源电压，能够减少功耗，并没有降低运行速度。
[实施例2]
将本发明的数字电路用到驱动电路中的所有半导体装置都落在本发明的范畴内。图15示出一种半导体显示装置的轮廓图，该半导体显示装置是本发明的半导体装置中之一。图15中所示的半导体显示装置包括：像素部分1503，在该像素部分上提供许多像素；扫描线驱动电路1501，它选择像素；及信号线驱动电路1502，它将视频信号提供给所选的像素。此外，经过FPC1504提供用于驱动像素部分1503，信号线驱动电路1502和扫描线驱动电路1501的各种信号和电源电位。
本发明的半导体显示装置包括：液晶显示装置；光发射装置，它含有每个像素中的光发射元件，由每个像素内的有机光发射元件表示；DMD(数字微镜装置)PDP(等离子体显示板)，FED(场发射显示器)和类似元件，以及其他显示装置，这些该显示装置含有用驱动电路中的半导体薄膜形成的电路元件。
除了半导体显示装置外，落在本发明范畴内的半导体装置包括半导体集成电路，该半导体集成电路含有一个或多个下列的电路：包括加法器，算术逻辑部分(ALU)，计数器，乘法器，移位器或类似元件的运算电路；包括触发器，多通道RAM，先进先出(FIFO)电路和类似电路的存储电路；包括PLA(可编程逻辑阵列)，或类似元件的控制电路。
[实施例3]
使用按照本发明半导体装置的每个电子装置包括：视频摄像机；数字摄像机，眼镜型显示器(头盔显示器)，导航***，放声***(车载声频设备和音频装置)，笔记本(note-size)个人计算机，游戏机，便携式信息装置(移动计算机，便携式电话，便携式游戏机，电子书，或类似装置)，包括记录介质的图像再现装置(更具体地，能够再现一种记录介质的装置，例如数字化视频光盘(DVD)等等，并包括用于显示再现图像的显示器)或类似装置。

Claims (10)

1、一种半导体装置，其特征在于，包括：
逻辑电路；及
校正单元，所述校正单元包括：
一个电容元件；
第一开关，用于控制所述逻辑电路的晶体管的栅极和漏极间的连接；及
第二开关，用于控制提供给所述逻辑电路的所述晶体管的漏极的电位；
其中，所述电容元件的第一电极连接到一个输入端，并且所述电容元件的第二电极连接到所述逻辑电路的所述晶体管的栅极。
2、一种半导体装置，其特征在于，包括：
逻辑电路；及
校正单元，所述校正单元包括：
一个电容元件；
第一开关，用于控制将输入信号的电位提供给所述电容元件的第一电极；
第二开关，用于控制将第一电源电位提供给所述电容元件的所述第一电极；
第三开关，用于控制晶体管的栅极和漏极之间的连接；及
第四开关，用于控制提供给所述晶体管的漏极的电位，
其中，所述电容元件的第二电极连接到所述逻辑电路的晶体管的栅极。
3、一种半导体装置，其特征在于，包括；
逻辑电路，所述逻辑电路包括：
第一晶体管；及
第二晶体管，用于控制提供给所述第一晶体管的漏极的电位。
校正单元，所述校正单元包括：
电容元件；及
一个开关，用于控制所述第一晶体管的栅极和漏极之间的连接，
其中，所述电容元件的所述第一电极连接到一个输入端，而所述电容元件的所述第二电极连接到所述逻辑电路的所述第一个晶体管的栅极。
4、一种半导体装置，其特征在于，包括：
逻辑电路；所述逻辑电路包括：
第一晶体管；及
第二晶体管，用于控制提供给所述第一个晶体管的漏极的电位，
校正单元，所述校正单元包括：
一个电容元件；
第一开关，用于控制将输入信号的电位提供给所述电容元件的第一电极；
第二开关，用于控制将第一电源电位提供给所述电容元件的所述第一电极；及
第三开关，用于控制所述第一晶体管的栅极和漏极之间的连接，
其中，所述电容元件的第二电极连接到所述逻辑电路的第一晶体管的栅极。
5、一种半导体装置的驱动方法，其特征在于，包括步骤：
给电容元件的第一电极提供输入信号高电位侧的电位或提供低电位侧的电位，其中，电容元件的第二电极连接到晶体管的栅极，所述晶体管的栅极和漏极互相连接；
给所述晶体管的源极提供第一电源电位，并闭合一个开关；
给所述晶体管的漏极提供第二电源电位；
通过断开所述开关，释放积聚在所述电容元件内的至少一部分电荷；
通过将所述晶体管的所述栅极和所述漏极进行电隔离，将所述晶体管的阀值电压保持在所述电容元件内；及
将输入信号的所述高电位侧或低电位侧的电位提供给所述电容元件的所述第一电极。
6、按照权利要求5所述半导体装置的一种驱动方法，其特征在于，
所述晶体管的极性为p沟道型，通过将所述输入信号的高电位侧的电位提供给所述第一电极，将电荷储存在所述电容元件内，
其中，所述输入信号的所述高电位侧的所述电位高于所述第二电源电位，及
其中，所述第一电源电位高于所述输入信号的所述高电位侧的所述电位。
7、按照权利要求5所述半导体装置的一种驱动方法，其特征在于，
所述晶体管的极性为n沟道型，通过将所述输入信号的所述低电位侧的电位提供给所述第一电极，将电荷储存在所述电容元件内，
其中，所述输入信号的所述低电位侧的所述电位高于所述第一电源电位，及
其中，所述第二电源电位高于所述输入信号的所述低电位侧的所述电位。
8、半导体装置的一种驱动方法，其特征在于，包括步骤：
通过闭合第一开关将第一电源电位提供给一个电容元件的第一电极，其中，所述电容元件的第二电极连接到一个晶体管的栅极，并使所述晶体管的所述栅极和所述漏极互相连接；
将第二电源电位提供给所述晶体管的所述源极，并闭合第二开关；
将第三电源电位提供给所述晶体管的所述漏极；
通过断开所述第二开关，释放积聚在所述电容元件内的至少一部分电荷；
通过断开所述第一个开关并使所述晶体管的所述栅极和所述漏极进行电隔离，将所述晶体管的阀值电压保持在所述电容元件内；及
将输入信号的电位提供给所述第一电容元件的所述第一电极。
9、按照权利要求8所述半导体装置的一种驱动方法，其特征在于，
所述晶体管的极性为p沟道型，
其中，所述第一电源电位高于所述第三电源电位，
其中，所述输入信号的所述高电位侧的所述电位高于所述第一电源电位，及
所述第二电源电位高于所述输入信号的所述高电位侧的所述电位。
10、按照权利要求8所述半导体装置的一种驱动方法，其特征在于，
所述晶体管的极性为n沟道型，
其中，所述输入信号的所述高电位侧的所述电位高于所述第二电源电位，
其中，所述第一电源电位高于所述输入信号的所述高电位侧的所述电位，及
其中，所述第三电源电位高于所述第一电源电位。
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