KR20060025566A - 지연 락 루프의 시작 회로 - Google Patents
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Abstract
Description
입력 | 출력 | ||
UP | DOWN | RESETb | RSTb |
X | X | 0 | 0 |
0 | 1 | X | 1 |
1 | 0 | X | 1 |
1 | 1 | X | 0 |
Claims (15)
- 지연 범위를 가지고 있고, 피드백 클럭을 발생하기 위하여 기준 클럭을 지연시키는 지연 회로;상기 지연 회로의 상기 지연을 변화시키기 위하여 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하기 하는 위상 검출기; 및지연 락 루프가 리셋된 후에, 상기 위상 검출기가 초기에 상기 기준 클럭과 상기 피드백 클럭중에 하나를 수신한 후에 상기 지연을 상기 지연 범위의 첫번째 끝단에서 멀어지는 방향으로 변화시키며 상기 기준 클럭과 상기 피드백 클럭중에 다른 클럭이 뒤따르는 상기 기준 클럭과 상기 피드백 클럭중의 하나를 수신한 후에 상기 지연을 상기 지연 범위의 상기 첫번째 끝단을 향하는 방향으로 변화시키는 것이 가능하도록 하는 초기화 회로를 포함하여 이루어진 지연 락 루프.
- 제 1 항에 있어서,상기 지연 범위의 상기 첫번째 끝단은 최소 지연이고 상기 첫번째 끝단에서 멀어지는 방향은 상기 지연을 증가시키는 방향이고 상기 첫번째 끝단을 향하는 지연은 상기 지연을 감소시키는 것을 특징으로 하는 지연 락 루프.
- 제 2 항에 있어서,상기 초기화 회로는 상기 기준 클럭을 수신한 후에 상기 지연을 증가시키고 오직 피드백 신호가 뒤따르는 기준 클럭을 수신한 후에 지연의 감소를 가능하도록 하는 것을 특징으로 하는 지연 락 루프.
- 제 1 항에 있어서,상기 초기화 회로는,상기 기준 클럭에 응답하며 상기 첫번째 끝단으로부터 멀어지는 상기 지연을 변화시키는 것이 가능하도록 상기 기준 클럭의 첫번째 에지를 검출하는 제1 래치; 및상기 제1 래치의 출력에 입력이 연결되어 있으며 상기 피드백 클럭에 응답하며 반대방향으로 상기 지연이 변화되는 것이 가능하도록 하기 위하여 상기 제1 래치에 의해 상기 기준클럭의 첫번째 에지가 검출된 후에 상기 피드백 클럭의 에지를 검출하는 제2 래치를 포함하여 이루어진 지연 락 루프.
- 제 4 항에 있어서,상기 초기화 회로는,입력이 상기 제1 래치의 출력에 연결되어 있으며 상기 기준 클럭에 응답하고 적어도 기준 클럭 한 주기동안에 첫번째 방향으로의 지연 변화를 지연시키기 위하여 상기 기준 클럭의 다음 에지를 검출하는 제3 래치; 및입력이 상기 제3 래치에 연결되어 있으며, 적어도 피드백 클럭 한주기동안에 다른 방향으로의 지연 변화를 지연시키기 위하여 상기 피드백 클럭의 다음 에지를 검출하는 제4 래치를 포함하여 이루어진 지연 락 루프.
- 제 1 항에 있어서,상기 위상 검출기의 상기 기준 클럭의 첫번째 에지는 상승 에지이고 상기 피드백 클럭의 에지는 상승 에지인 것을 특징으로 하는 지연 락 루프.
- 제 1 항에 있어서,상기 피드백 클럭에 응답하며 상기 첫번째 끝단으로부터 멀어지는 상기 지연을 변화시키는 것이 가능하도록 상기 피드백 클럭의 첫번째 에지를 검출하는 제1 래치; 및상기 제1 래치의 출력에 입력이 연결되어 있으며 상기 기준 클럭에 응답하며 반대방향으로 상기 지연이 변화되는 것이 가능하도록 하기 위하여 상기 제1 래치에 의해 상기 피드백 클럭의 첫번째 에지가 검출된 후에 상기 기준 클럭의 에지를 검출하는 제2 래치를 포함하여 이루어진 지연 락 루프.
- 제 1 항에 있어서,상기 위상 검출기는,첫번째 위상 제어 신호를 발생하기 위하여 상기 기준 클럭에 응답하는 하나의 래치; 및두번째 위상 제어 신호를 발생하기 위하여 상기 피드백 클럭에 응답하는 다 른 래치를 포함하여 이루어진 지연 락 루프.
- 지연 회로는 초기에 지연 범위의 첫번째 끝단에 세팅되어 있으며, 피드백 클럭을 발생시키기 위하여 기준 클럭을 지연시키는 단계;상기 지연 회로의 상기 지연을 변화시키기 위하여 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하는 단계;지연 락 루프를 리셋한 후에, 상기 기준 클럭을 수신한 후에 상기 지연 범위의 상기 첫번째 끝단으로부터 멀어지는 제1 방향으로 상기 지연을 변화시키는 단계; 및상기 피드백 클럭이 뒤따르는 상기 기준 클럭을 수신할 때에만 상기 첫번째 끝단을 향하는 반대 방향으로 상기 지연이 변화되도록 하는 단계를 포함하여 이루어진 지연 락 루프의 초기화 방법.
- 제 9 항에 있어서,상기 지연 범위의 상기 첫번째 끝단은 최소 지연이며 상기 첫번째 끝단으로부터 멀어지는 방향은 상기 지연을 증가시키는 것을 특징으로 하는 지연 락 루프의 초기화 방법.
- 제 9 항에 있어서,상기 지연을 제1 소정의 상기 기준 클럭 에지가 검출되기 전까지 상기 제1 방향으로 조정되는 것을 지연시키는 단계; 및상기 지연을 제2 소정의 상기 기준 클럭 에지가 검출되기 전까지 상기 반대 방향으로 조정되는 것을 지연시키는 단계를 포함하여 이루어진 지연 락 루프의 초기화 방법.
- 제 9 항에 있어서,상기 기준 클럭의 상기 첫번째 에지는 상승 에지이고 상기 피드백 클럭의 상기 에지는 상승 에지인 것을 특징으로 하는 지연 락 루프의 초기화 방법.
- 지연 회로는 초기에 지연 범위의 첫번째 끝단에 세팅되어 있으며, 피드백 클럭을 발생시키기 위하여 기준 클럭을 지연시키는 수단;상기 지연 회로의 상기 지연을 변화시키기 위하여 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하는 수단;지연 락 루프를 리셋한 후에, 상기 기준 클럭을 수신한 후에 상기 지연 범위의 상기 첫번째 끝단으로부터 멀어지는 제1 방향으로 상기 지연을 변화시키는 수단; 및상기 피드백 클럭이 뒤따르는 상기 기준 클럭을 수신할 때에만 상기 첫번째 끝단을 향하는 반대 방향으로 상기 지연이 변화되도록 하는 수단을 포함하여 이루어진 지연 락 루프.
- 제1 위상 제어 신호를 발생시키기 위하여 첫번째 입력 신호에 응답하는 제1 래치;제2 위상 제어 신호를 발생시키기 위하여 두번째 입력 신호에 응답하는 제2 래치; 및상기 첫번째 입력 신호와 두번째 입력 신호중 하나를 수신한 후에 상기 제1 래치를 인에이블시키고 상기 첫번째 입력 신호와 두번째 입력 신호중에서 다른 신호가 뒤따르는 상기 첫번째 입력신호와 두번째 입력 신호중 하나를 수신할 때에만 상기 제2 래치를 인에이블 시키는 초기화 회로를 포함하여 이루어진 상기 제1 입력과 상기 제2 입력의 위상을 비교하기 위한 위상 검출 회로.
- 제 14 항에 있어서,상기 초기화 회로는,상기 첫번째 입력 신호들과 두번째 입력 신호들중 제1 다수 신호를 수신한 후에 상기 제1 래치를 인에이블 시키고, 상기 제1 래치를 인에이블시킨 후에 그리고 상기 제1 입력 신호들과 상기 제2 입력 신호들중 다른 신호에서 제2 다수 신호를 수신하면 상기 제2 래치를 인에이블 시키는 것을 특징으로 하는 위상 검출 회로.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8410836B2 (en) | 2010-06-21 | 2013-04-02 | Hynix Semiconductor Inc. | Phase locked loop |
KR20170088913A (ko) * | 2014-11-21 | 2017-08-02 | 노르딕 세미컨덕터 에이에스에이 | 위상 및 심볼 에지 검파를 통한 am 복조 |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7477716B2 (en) * | 2003-06-25 | 2009-01-13 | Mosaid Technologies, Inc. | Start up circuit for delay locked loop |
US7190201B2 (en) * | 2005-02-03 | 2007-03-13 | Mosaid Technologies, Inc. | Method and apparatus for initializing a delay locked loop |
JP5134779B2 (ja) * | 2006-03-13 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 遅延同期回路 |
US7724049B2 (en) * | 2007-02-28 | 2010-05-25 | Micron Technology, Inc. | Multiphase generator with duty-cycle correction using dual-edge phase detection and method for generating a multiphase signal |
US8315349B2 (en) * | 2007-10-31 | 2012-11-20 | Diablo Technologies Inc. | Bang-bang phase detector with sub-rate clock |
KR100884590B1 (ko) * | 2007-11-02 | 2009-02-19 | 주식회사 하이닉스반도체 | 지연고정회로, 반도체 장치, 반도체 메모리 장치 및 그의 동작방법 |
JP5433432B2 (ja) * | 2010-01-18 | 2014-03-05 | 株式会社日立製作所 | 位相周波数比較器およびシリアル伝送装置 |
US8354866B2 (en) * | 2010-11-25 | 2013-01-15 | Freescale Semiconductor, Inc. | PLL start-up circuit |
KR101891165B1 (ko) | 2012-06-20 | 2018-08-24 | 에스케이하이닉스 주식회사 | 리셋 신호 생성장치 |
US9413295B1 (en) | 2013-03-15 | 2016-08-09 | Gsi Technology, Inc. | Systems and methods of phase frequency detection with clock edge overriding reset, extending detection range, improvement of cycle slipping and/or other features |
CN105321552B (zh) * | 2015-11-17 | 2018-08-10 | 西安紫光国芯半导体有限公司 | 一种延迟锁相环及其复位控制方法 |
US10891076B1 (en) | 2016-12-06 | 2021-01-12 | Gsi Technology, Inc. | Results processing circuits and methods associated with computational memory cells |
US10854284B1 (en) | 2016-12-06 | 2020-12-01 | Gsi Technology, Inc. | Computational memory cell and processing array device with ratioless write port |
US10860318B2 (en) | 2016-12-06 | 2020-12-08 | Gsi Technology, Inc. | Computational memory cell and processing array device using memory cells |
US10249362B2 (en) | 2016-12-06 | 2019-04-02 | Gsi Technology, Inc. | Computational memory cell and processing array device using the memory cells for XOR and XNOR computations |
US10847213B1 (en) | 2016-12-06 | 2020-11-24 | Gsi Technology, Inc. | Write data processing circuits and methods associated with computational memory cells |
US11227653B1 (en) | 2016-12-06 | 2022-01-18 | Gsi Technology, Inc. | Storage array circuits and methods for computational memory cells |
US10847212B1 (en) | 2016-12-06 | 2020-11-24 | Gsi Technology, Inc. | Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers |
US10943648B1 (en) | 2016-12-06 | 2021-03-09 | Gsi Technology, Inc. | Ultra low VDD memory cell with ratioless write port |
US10860320B1 (en) | 2016-12-06 | 2020-12-08 | Gsi Technology, Inc. | Orthogonal data transposition system and method during data transfers to/from a processing array |
US10777262B1 (en) | 2016-12-06 | 2020-09-15 | Gsi Technology, Inc. | Read data processing circuits and methods associated memory cells |
US10770133B1 (en) | 2016-12-06 | 2020-09-08 | Gsi Technology, Inc. | Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits |
CN106911330B (zh) * | 2017-03-03 | 2020-12-15 | 重庆湃芯创智微电子有限公司 | 一种占空比稳定电路 |
CN107528584A (zh) * | 2017-07-19 | 2017-12-29 | 成都华微电子科技有限公司 | 复用延迟线的高精度数字延时锁相环 |
US10263627B1 (en) | 2017-12-12 | 2019-04-16 | Nxp Usa, Inc. | Delay-locked loop having initialization circuit |
US10877731B1 (en) | 2019-06-18 | 2020-12-29 | Gsi Technology, Inc. | Processing array device that performs one cycle full adder operation and bit line read/write logic features |
US10930341B1 (en) | 2019-06-18 | 2021-02-23 | Gsi Technology, Inc. | Processing array device that performs one cycle full adder operation and bit line read/write logic features |
US10958272B2 (en) | 2019-06-18 | 2021-03-23 | Gsi Technology, Inc. | Computational memory cell and processing array device using complementary exclusive or memory cells |
US11063597B1 (en) * | 2020-03-24 | 2021-07-13 | SiFive, Inc. | Wide frequency range step size programmability for delay-locked loops using variable bias voltage generation |
US11601130B2 (en) | 2021-06-23 | 2023-03-07 | Nxp B.V. | Initialization circuit of delay locked loop |
Family Cites Families (80)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5271040A (en) | 1991-12-20 | 1993-12-14 | Vlsi Technology, Inc. | Phase detector circuit |
US5544203A (en) * | 1993-02-17 | 1996-08-06 | Texas Instruments Incorporated | Fine resolution digital delay line with coarse and fine adjustment stages |
AU1841895A (en) * | 1994-02-15 | 1995-08-29 | Rambus Inc. | Delay-locked loop |
US5440515A (en) * | 1994-03-08 | 1995-08-08 | Motorola Inc. | Delay locked loop for detecting the phase difference of two signals having different frequencies |
US5740213A (en) * | 1994-06-03 | 1998-04-14 | Dreyer; Stephen F. | Differential charge pump based phase locked loop or delay locked loop |
KR960006292A (ko) * | 1994-07-28 | 1996-02-23 | 사또 겐이찌로 | 주파수위상비교기 |
JP3461036B2 (ja) * | 1994-07-28 | 2003-10-27 | ローム株式会社 | 周波数位相比較器 |
JP2771464B2 (ja) * | 1994-09-29 | 1998-07-02 | 日本電気アイシーマイコンシステム株式会社 | ディジタルpll回路 |
US5796673A (en) * | 1994-10-06 | 1998-08-18 | Mosaid Technologies Incorporated | Delay locked loop implementation in a synchronous dynamic random access memory |
US5473283A (en) * | 1994-11-07 | 1995-12-05 | National Semiconductor Corporation | Cascode switched charge pump circuit |
US5857005A (en) * | 1995-07-10 | 1999-01-05 | Vlsi Technology, Inc. | Method and apparatus for synchronizing transfer of data between memory cells |
KR970008906A (ko) | 1995-07-18 | 1997-02-24 | 가네꼬 히사시 | Pll 회로 |
CA2204089C (en) | 1997-04-30 | 2001-08-07 | Mosaid Technologies Incorporated | Digital delay locked loop |
DE19720446A1 (de) | 1997-05-15 | 1998-11-19 | Siemens Ag | Einrasterkennungsschaltung für einen Phasenregelkreis |
US6100736A (en) * | 1997-06-05 | 2000-08-08 | Cirrus Logic, Inc | Frequency doubler using digital delay lock loop |
US5892380A (en) * | 1997-08-04 | 1999-04-06 | Motorola, Inc. | Method for shaping a pulse width and circuit therefor |
US5933037A (en) * | 1997-08-29 | 1999-08-03 | Adaptec, Inc. | High speed phase lock loop having constant bandwidth |
US6124755A (en) * | 1997-09-29 | 2000-09-26 | Intel Corporation | Method and apparatus for biasing a charge pump |
KR100269316B1 (ko) * | 1997-12-02 | 2000-10-16 | 윤종용 | 동기지연회로가결합된지연동기루프(dll)및위상동기루프(pll) |
JPH11205102A (ja) * | 1998-01-13 | 1999-07-30 | Mitsubishi Electric Corp | 遅延同期回路 |
US6088255A (en) * | 1998-03-20 | 2000-07-11 | Fujitsu Limited | Semiconductor device with prompt timing stabilization |
US6330296B1 (en) | 1998-06-12 | 2001-12-11 | International Business Machines Corporation | Delay-locked loop which includes a monitor to allow for proper alignment of signals |
US6043694A (en) * | 1998-06-24 | 2000-03-28 | Siemens Aktiengesellschaft | Lock arrangement for a calibrated DLL in DDR SDRAM applications |
KR100555471B1 (ko) * | 1998-07-29 | 2006-03-03 | 삼성전자주식회사 | 적응적으로 전류 옵셋을 제어하는 전하 펌프 |
KR20010030896A (ko) * | 1998-08-04 | 2001-04-16 | 롤페스 요하네스 게라투스 알베르투스 | 고조파 동기 검출을 갖는 지연 동기 루프 |
KR100301043B1 (ko) * | 1998-08-08 | 2001-09-06 | 윤종용 | 지연동기루프의위상비교기및지연동기방법 |
US6369624B1 (en) * | 1998-11-03 | 2002-04-09 | Altera Corporation | Programmable phase shift circuitry |
US6448820B1 (en) | 1998-11-04 | 2002-09-10 | Altera Corporation | Fast locking phase frequency detector |
JP2000163961A (ja) * | 1998-11-26 | 2000-06-16 | Mitsubishi Electric Corp | 同期型半導体集積回路装置 |
DE19859515C1 (de) * | 1998-12-22 | 2000-04-20 | Siemens Ag | Digitaler Phasen-Frequenz-Detektor |
US20020041196A1 (en) * | 1999-02-12 | 2002-04-11 | Paul Demone | Delay locked loop |
US6252443B1 (en) * | 1999-04-20 | 2001-06-26 | Infineon Technologies North America, Corp. | Delay element using a delay locked loop |
US6160432A (en) * | 1999-04-30 | 2000-12-12 | Conexant Systems, Inc. | Source-switched or gate-switched charge pump having cascoded output |
US6239634B1 (en) | 1999-05-19 | 2001-05-29 | Parthus Technologies | Apparatus and method for ensuring the correct start-up and locking of a delay locked loop |
US6316987B1 (en) * | 1999-10-22 | 2001-11-13 | Velio Communications, Inc. | Low-power low-jitter variable delay timing circuit |
US6731667B1 (en) * | 1999-11-18 | 2004-05-04 | Anapass Inc. | Zero-delay buffer circuit for a spread spectrum clock system and method therefor |
US6469550B1 (en) * | 1999-12-30 | 2002-10-22 | Intel Corporation | Parallel phase locked loops skew measure and dynamic skew and jitter error compensation method and apparatus |
US6278332B1 (en) * | 2000-02-15 | 2001-08-21 | Agere Systems Guardian Corp. | Charge pump for low-voltage, low-jitter phase locked loops |
US6346839B1 (en) * | 2000-04-03 | 2002-02-12 | Mosel Vitelic Inc. | Low power consumption integrated circuit delay locked loop and method for controlling the same |
US6356158B1 (en) * | 2000-05-02 | 2002-03-12 | Xilinx, Inc. | Phase-locked loop employing programmable tapped-delay-line oscillator |
DE60108922T2 (de) * | 2000-05-19 | 2005-12-29 | Yazaki Corp. | Phasenkomparator und Taktrückgewinnungsschaltung |
KR100374631B1 (ko) * | 2000-06-09 | 2003-03-04 | 삼성전자주식회사 | 전하펌프 회로 |
KR100362199B1 (ko) * | 2000-06-30 | 2002-11-23 | 주식회사 하이닉스반도체 | 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프 |
JP2002026728A (ja) * | 2000-07-11 | 2002-01-25 | Fujitsu Ltd | Pll回路のモード制御回路及び半導体装置 |
US6636093B1 (en) * | 2000-07-14 | 2003-10-21 | Micron Technology, Inc. | Compensation for a delay locked loop |
TW509423U (en) * | 2000-07-20 | 2002-11-01 | High Tech Comp Corp | Charging connector |
JP4449193B2 (ja) * | 2000-08-01 | 2010-04-14 | ソニー株式会社 | 遅延回路、電圧制御遅延回路、電圧制御発振回路、遅延調整回路、dll回路及びpll回路 |
US6452431B1 (en) | 2000-08-28 | 2002-09-17 | Micron Technology, Inc. | Scheme for delay locked loop reset protection |
FR2813720B1 (fr) * | 2000-09-05 | 2002-12-13 | Electricite De France | Procede et dispositif de commande d'alimentation |
JP4407031B2 (ja) * | 2000-09-21 | 2010-02-03 | ソニー株式会社 | 位相同期ループ回路および遅延同期ループ回路 |
JP4497708B2 (ja) * | 2000-12-08 | 2010-07-07 | 三菱電機株式会社 | 半導体装置 |
US6590427B2 (en) | 2001-01-03 | 2003-07-08 | Seagate Technology Llc | Phase frequency detector circuit having reduced dead band |
US6633201B1 (en) * | 2001-01-12 | 2003-10-14 | Applied Micro Circuits Corporation | System and method for determining frequency tolerance without a reference |
AU2002240163A1 (en) * | 2001-01-26 | 2002-08-06 | John George Maneatis | Phase-locked loop with conditioned charge pump output |
US6617936B2 (en) * | 2001-02-20 | 2003-09-09 | Velio Communications, Inc. | Phase controlled oscillator |
US7003065B2 (en) * | 2001-03-09 | 2006-02-21 | Ericsson Inc. | PLL cycle slip detection |
US6512404B2 (en) * | 2001-05-25 | 2003-01-28 | Infineon Technologies Ag | Low voltage charge pump for use in a phase locked loop |
US6504408B1 (en) * | 2001-07-09 | 2003-01-07 | Broadcom Corporation | Method and apparatus to ensure DLL locking at minimum delay |
US6628154B2 (en) * | 2001-07-31 | 2003-09-30 | Cypress Semiconductor Corp. | Digitally controlled analog delay locked loop (DLL) |
US6556643B2 (en) * | 2001-08-27 | 2003-04-29 | Micron Technology, Inc. | Majority filter counter circuit |
JP4608153B2 (ja) | 2001-09-10 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | チャージポンプ電流補正回路 |
US6696854B2 (en) * | 2001-09-17 | 2004-02-24 | Broadcom Corporation | Methods and circuitry for implementing first-in first-out structure |
KR100437611B1 (ko) * | 2001-09-20 | 2004-06-30 | 주식회사 하이닉스반도체 | 혼합형 지연 록 루프 회로 |
NL1021440C2 (nl) * | 2001-09-28 | 2004-07-15 | Samsung Electronics Co Ltd | Vertragingsvergrendelde lus met meervoudige fasen. |
KR100446291B1 (ko) * | 2001-11-07 | 2004-09-01 | 삼성전자주식회사 | 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로 |
US6683478B2 (en) * | 2001-11-13 | 2004-01-27 | Samsung Electronics Co., Ltd. | Apparatus for ensuring correct start-up and phase locking of delay locked loop |
US6636098B1 (en) * | 2001-12-05 | 2003-10-21 | Rambus Inc. | Differential integrator and related circuitry |
US7471756B2 (en) * | 2002-02-21 | 2008-12-30 | Intersil Americas Inc. | Phase detector and method for a shortening phase-error-correction pulse |
US6741110B2 (en) * | 2002-05-28 | 2004-05-25 | Lsi Logic Corporation | Method and/or circuit for generating precision programmable multiple phase angle clocks |
FR2841406A1 (fr) | 2002-06-25 | 2003-12-26 | St Microelectronics Sa | Circuit dephaseur variable,interpolateur de phase l'incorporant, et synthetiseur de frequence numerique incorpoant un tel interpolateur |
US6664829B1 (en) * | 2002-09-04 | 2003-12-16 | National Semiconductor Corporation | Charge pump using dynamic charge balance compensation circuit and method of operation |
US6670834B1 (en) * | 2002-09-12 | 2003-12-30 | Lsi Logic Corporation | Digital lock detect for dithering phase lock loops |
US6744292B2 (en) * | 2002-10-25 | 2004-06-01 | Exar Corporation | Loop filter capacitor multiplication in a charge pump circuit |
KR100484252B1 (ko) * | 2002-11-27 | 2005-04-22 | 주식회사 하이닉스반도체 | 지연 고정 루프 회로 |
US6839301B2 (en) * | 2003-04-28 | 2005-01-04 | Micron Technology, Inc. | Method and apparatus for improving stability and lock time for synchronous circuits |
US7477716B2 (en) * | 2003-06-25 | 2009-01-13 | Mosaid Technologies, Inc. | Start up circuit for delay locked loop |
US7092689B1 (en) * | 2003-09-11 | 2006-08-15 | Xilinx Inc. | Charge pump having sampling point adjustment |
US6867627B1 (en) * | 2003-09-16 | 2005-03-15 | Integrated Device Technology, Inc. | Delay-locked loop (DLL) integrated circuits having high bandwidth and reliable locking characteristics |
US7098714B2 (en) * | 2003-12-08 | 2006-08-29 | Micron Technology, Inc. | Centralizing the lock point of a synchronous circuit |
KR100605588B1 (ko) * | 2004-03-05 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 |
-
2003
- 2003-08-25 US US10/647,664 patent/US7477716B2/en active Active
-
2004
- 2004-06-23 DE DE602004006418T patent/DE602004006418T2/de not_active Expired - Lifetime
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- 2004-06-23 JP JP2006515607A patent/JP5269312B2/ja not_active Expired - Fee Related
-
2008
- 2008-12-02 US US12/315,289 patent/US7656988B2/en not_active Expired - Lifetime
-
2009
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-
2010
- 2010-04-02 JP JP2010086336A patent/JP4741705B2/ja not_active Expired - Fee Related
-
2012
- 2012-06-26 US US13/532,980 patent/US8503598B2/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8410836B2 (en) | 2010-06-21 | 2013-04-02 | Hynix Semiconductor Inc. | Phase locked loop |
KR20170088913A (ko) * | 2014-11-21 | 2017-08-02 | 노르딕 세미컨덕터 에이에스에이 | 위상 및 심볼 에지 검파를 통한 am 복조 |
Also Published As
Publication number | Publication date |
---|---|
US7477716B2 (en) | 2009-01-13 |
DE602004006418T2 (de) | 2008-01-10 |
CN1823473A (zh) | 2006-08-23 |
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WO2004114524A1 (en) | 2004-12-29 |
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KR20100022125A (ko) | 2010-02-26 |
ATE362224T1 (de) | 2007-06-15 |
US8218707B2 (en) | 2012-07-10 |
DE602004006418D1 (de) | 2007-06-21 |
JP4741705B2 (ja) | 2011-08-10 |
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JP5269312B2 (ja) | 2013-08-21 |
JP2007505514A (ja) | 2007-03-08 |
US20100109722A1 (en) | 2010-05-06 |
US20040264621A1 (en) | 2004-12-30 |
WO2004114524A8 (en) | 2005-03-31 |
CN1823473B (zh) | 2012-02-08 |
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US20120306548A1 (en) | 2012-12-06 |
US8503598B2 (en) | 2013-08-06 |
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