CN1737898A - 源极驱动器、光电装置及驱动方法 - Google Patents

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Abstract

本发明提供了可以实现由于芯片面积的缩小化带来的低成本化并且可以降低测试成本的源极驱动器、光电装置及驱动方法。源极驱动器(520)包括：多个阻抗变换电路IPC1～IPCN，各阻抗变换电路基于与显示数据对应的灰阶电压驱动多条源极线的各源极线；以及保持有节电数据的多个节电数据保持电路PS1reg～PSNreg。各节电数据保持电路对应各阻抗变换电路设置、或对应构成一个像素的点数的阻抗变换电路设置。各阻抗变换电路包括电压跟随电路，所述电压跟随电路未连接负载时的相位裕度小于连接负载时的相位裕度，并驱动源极线，各阻抗变换电路基于节电数据停止或限制电压跟随电路的动作电流。

Description

源极驱动器、光电装置及驱动方法
技术领域
本发明涉及源极驱动器、采用该源极驱动器的光电装置、以及驱动方法。
背景技术
作为手机等电子设备所采用的液晶面板(光电装置)，现有技术中公开了简单矩阵方式的液晶面板和采用了薄膜晶体管(ThinFilm Transistor：以下简称为TFT)等开关元件的有源矩阵方式的液晶面板。
简单矩阵方式与有源矩阵方式相比具有可以容易地实现低耗电化的优点，相反也存在难于实现多色彩化或动画显示的缺点。另一方面，有源矩阵方式具有适合于多色彩化或动画显示的优点，相反存在难于实现低耗电化的缺点。
近年来，在手机等便携式电子设备中，强烈要求实现多色彩化及动画显示，以提供高品质的图像。因此，逐渐采用有源矩阵方式的液晶面板取代过去采用的简单矩阵方式的液晶面板。
有源矩阵方式的液晶面板中，在驱动液晶面板的源极线的源极驱动器中，设置了具有输出缓冲器功能的阻抗变换电路。在这种情况下，控制不与液晶面板的源极线连接的阻抗变换电路的输出为高阻抗。而且，该控制是以按照给定数目的源极线分割而成的块为单位进行的。
专利文献1：特开2002-351413号公报
通常，阻抗变换电路包含以电压跟随器形式连接的运算放大器(电压跟随电路)，并在使其输出反馈的总线上***防止振荡用的电容器，以防止振荡。
但是，如果在运算放大器上设置防止振荡用的电容器，则难以缩小电路规模。特别是作为输出缓冲器应用于源极驱动器时，需要例如每720条的源极线上都设置一个运算放大器，这样会导致芯片面积的增大以及成本的增加。
此外，运算放大器诸如包括差动放大器和输出电路。而且，和差动放大器的反应速度(响应速度)相比，输出电路的反应速度非常快。在这种情况下，当输出电路的负载容量增加时则其反应速度减慢。其结果是，差动放大器的反应速度和输出电路的反应速度接近，从而容易发生振荡。这就意味着，因为当液晶面板的尺寸扩大时运算放大器的输出负载也会增大，所以相对于振荡的裕度就会变小。
而且为了与输出负载相配合还有必要变化防止振荡用的电容器的电容，当在电路内部形成电容器时，为了进行电容器的微调，不仅需要重新设置开关元件等，而且也会使电容器本身的特性恶化。
如上所述，考虑到低成本化和液晶面板的尺寸的扩大化，电压跟随电路优选采用在其输出上未连接负载时的相位裕度小于该输出上连接负载时的相位裕度的结构。这样，就可以不需要防止振荡用的电容器，而且可以扩大液晶面板的尺寸，并且输出的负载越大相位裕度越大，从而可以起到抑制振荡的作用。
但是，当对包括这样的阻抗变换电路的源极驱动器的电气特性或性能等进行评价时，在所有的阻抗变换电路上连接测试用负载非常困难。因为这些阻抗变换电路的电路结构都是相同的，所以对例如720个电路重复相同的测试无非是增加测试时间而已。因此，只在多个阻抗变换电路的一部分上连接测试用负载进行测试。
但是，在这种情况下，作为非测试对象的阻抗变换电路呈未连接负载状态，如上所述如果电压跟随电路的相位裕度小则容易发生振荡。而且，如果该非测试对象的阻抗变换所包含的电压跟随电路发生振荡，则无法评价共用电源的测试对象阻抗变换电路的正确的功耗。此外，即使可以以块为单位将其输出控制为高阻抗，也因为还需要以块为单位进行测试，所以不论是成本上还是时间上都难于实现高效率的测试。
发明内容
本发明克服了以上技术缺陷，其目的在于提供不仅可以实现由于芯片面积的缩小化所带来的低成本化，而且可以降低测试成本的源极驱动器、光电装置以及驱动方法。
为解决上述技术问题，本发明提供了一种用于驱动光电装置的多个源极线的源极驱动器，其包括：多个阻抗变换电路，各阻抗变换电路基于与显示数据对应的灰阶电压，驱动所述多条源极线的各源极线；以及多个节电数据保持电路，在各节电数据保持电路中保持有节电数据，其中，所述多个节电数据保持电路的各节电数据保持电路，对应所述多个阻抗变换电路的各个阻抗变换电路设置，或对应构成一个像素的点数的阻抗变换电路设置，所述多个阻抗变换电路的各阻抗变换电路包括电压跟随电路，所述电压跟随电路的输出上未连接负载时的相位裕度小于其输出上连接负载时的相位裕度，并基于所述灰阶电压驱动源极线，所述多个阻抗变换电路的各阻抗变换电路基于与所述阻抗变换电路对应设置的节电数据保持电路中保持的节电数据，停止或限制所述阻抗变换电路的电压跟随电路的动作电流。
在本发明中，关于基于灰阶电压驱动源极线的阻抗变换电路所包含的电压跟随电路，采用了其输出上未连接负载时的相位裕度小于该输出上连接负载时的相位裕度的结构。因此，就可以不需要所谓的防止振荡用的电容器，实现电路规模的大幅度削减或输出的快速化，而且还可以与光电装置的显示尺寸的扩大化相适应。
通常，在评价源极驱动器的电气特性或性能的时候，只对作为测试对象的一部分阻抗变换电路施加测试用负载，非测试对象的阻抗变换电路的输出处于未连接负载状态。因此，在采用本发明所涉及的电压跟随电路时，作为非测试对象的阻抗变换电路的电压跟随电路易于发生振荡，无法对电气特性做出高精确度的评价。
与此相对，在本发明中，对应阻抗变换电路，或者对应构成一个像素的点数的阻抗变换电路设置保持节电数据的节电数据保持电路。而且，基于该节电数据，停止或限制对应阻抗变换电路、或对应上述点数的阻抗变换电路设置的阻抗变换电路所包含的电压跟随电路的动作电流。
根据本发明，可以只将作为评价对象的阻抗变换电路设置为使能状态，可以不受作为非测试对象的阻抗变换电路振荡的影响。其结果是，可以提供包含阻抗变换电路的源极驱动器，该阻抗变换电路不需要设置防止振荡用电容器，而且能够做出高精确度的评价。即、可以提供不仅能够实现由于芯片面积的缩小化所带来的低成本化，而且可以降低测试成本的源极驱动器。
此外，在本发明涉及的源极驱动器中，所述多个节电数据保持电路构成移位寄存器，在该移位寄存器中，各节电数据保持电路串联连接，通过移位动作将节电数据依次摄取到各节电数据保持电路中。
根据本发明，可以通过简单的结构设置节电数据，因此，可以以更低的成本提供具有上述效果的源极驱动器。
此外，本发明涉及的源极驱动器中，还包括显示数据存储器，所述显示数据存储器存储与所述多个阻抗变换电路的各阻抗变换电路对应的显示数据以及与所述多个节电数据保持电路的各节电数据保持电路对应的节电数据，从所述显示数据存储器中读出所述节电数据，将所述节电数据设置在所述多个节电数据保持电路的各节电数据保持电路中。
根据本发明，可以通过简单的结构设置节电数据，因此，可以以更低的成本提供具有上述效果的源极驱动器。
此外，在本发明涉及的源极驱动器中，生成用于将阻抗变换电路群的阻抗变换动作设置为使能状态的节电数据，并将所述节电数据设置在所述多个节电数据保持电路的至少一个中或所述显示数据存储器中，所述阻抗变换电路群由在所述多个阻抗变换电路中指定的两个阻抗变换电路特定。
此外，在本发明涉及的源极驱动器中，生成用于设置为禁止状态的节电数据，并将所述节电数据设置在所述多个节电数据保持电路的至少一个中或所述显示数据存储器中，所述禁止状态是停止或限制所述多个阻抗变换电路中除了所述阻抗变换电路群以外的阻抗变换电路的电压跟随电路的动作电流的状态。
此外，在本发明涉及的源极驱动器中，所述各阻抗变换电路还包括电阻电路，通过所述电阻电路驱动所述源极线，所述电阻电路串联连接在所述电压跟随电路与所述阻抗变换电路的输出之间，其中，所述电压跟随电路包括：差动部，用于放大输入信号和所述电压跟随电路的输出信号的差分；以及输出部，基于所述差动部的输出，输出所述电压跟随电路的输出信号。
在本发明中，在电压跟随电路的输出上设置电阻电路，并通过该电阻电路驱动源极线，该电压跟随电路通常用于将无限大的输入阻抗变换为较小的阻抗。这样，可以通过电阻电路的电阻值和源极线的负载容量调整输出部的转换速度(反应速度)。因此，可以不用在阻抗变换电路上设置用于防止振荡的相位补偿用电容器，该振荡是由差动部的输出转换速度和使其输出反馈到差动部的输出部的转换速度之间的关系决定的。
此外，在本发明涉及的源极驱动器中，所述差动部的输出的转换速度既可以和所述输出部的输出的转换速度相同，或者也可以大于所述输出部的输出的转换速度。
在本发明中，在未连接负载时，阻抗变换电路的相位裕度小，连接负载时，输出部的输出的转换速度变小，阻抗变换电路的相位裕度变大。因此，通过考虑未连接负载时的相位裕度，可以可靠防止连接负载时的振荡。
此外，本发明涉及一种光电装置，其包括：多条源极线；多条栅极线；多个开关元件，各开关元件和所述多条栅极线中的一条及所述多条源极线中的一条连接；扫描所述多个栅极线的栅极驱动器；以及驱动所述多条源极线的上述任一项描述的源极驱动器。
根据本发明，可以提供包括源极驱动器的光电装置，并且可以实现光电装置的低成本化，该源极驱动器可以实现由于芯片面积的缩小带来的低成本化，而且也可以降低测试成本。
此外，本发明涉及一种用于驱动光电装置的多条源极线的驱动方法，其中，在节电数据保持电路中保持节电数据，所述节电数据保持电路对应基于与显示数据对应的灰阶电压驱动所述多条源极线中的一条的电压跟随电路设置，或对应构成一个像素的点数的电压跟随电路设置，基于与所述电压跟随电路对应设置的节电数据保持电路中保持的节电数据，停止或限制所述电压跟随电路的动作电流，所述电压跟随电路，在其输出上未连接负载时的相位裕度小于在该输出上连接负载时的相位裕度。
此外，在本发明涉及的驱动方法中，生成用于将电压跟随电路群的动作设置为使能状态的节电数据，并将所述节电数据设置在所述多个节电数据保持电路的至少一个中，所述电压跟随电路群由在多个电压跟随电路中指定的两个电压跟随电路特定，各电压跟随电路驱动源极线。
此外，在本发明涉及的驱动方法中，生成用于设置为停止或限制电压跟随电路群的动作电流的禁止状态的节电数据，并将所述节电数据设置在所述多个节电数据保持电路的至少一个中，所述电压跟随电路群由在多个电压跟随电路中指定的两个电压跟随电路特定，各电压跟随电路驱动源极线。
附图说明
图1示出适用本实施例中源极驱动器的光电装置的结构概况的框图。
图2示出本实施例中源极驱动器的结构例的框图。
图3示出本实施例中栅极驱动器的结构例的框图。
图4示出本实施例的第一结构例中源极驱动器的要部结构示意图。
图5示出第一结构例中PS数据的设置方法的一个例子的说明图。
图6示出实现第一结构例中PS数据的设置方法的电路结构例的示意图。
图7示出图6的动作例的时序图。
图8示出图6的PS数据的摄取例的时序图。
图9示出本实施例的第二结构例中源极驱动器的要部结构图。
图10示出实现第二结构例中PS数据的设置方法的电路结构例的框图。
图11示出图10的电路动作例的流程图。
图12示出用于说明图11的动作的流程图。
图13示出用于说明图11的动作的流程图。
图14示出本实施例中阻抗变换电路的结构例的框图。
图15示出图14的差动部及输出部的输出的转换速度与振荡之间关系的说明图。
图16示出相对于负载容量的振荡，裕度的变化例的说明图。
图17示出相对于负载容量的振荡，裕度的其他变化例的说明图。
图18(A)、图18(B)和图18(C)示出电阻电路的结构例的示意图。
图19示出图14的电压跟随电路的结构例的示意图。
图20示出图19所示的电压跟随电路的动作说明图。
图21示出第一电流控制电路的结构例的电路图。
图22示出第二电流控制电路的结构例的电路图。
图23示出关于p型差动放大电路及第一辅助电路的节点电压变化的模拟(仿真)结果示意图。
图24示出关于n型差动放大电路及第二辅助电路的节点电压变化的模拟结果示意图。
图25示出关于输出节点的电压变化的模拟结果示意图。
图26示出关于运算放大电路的未连接负载时的相位裕度的变化以及增益变化的模拟结果示意图。
图27示出关于运算放大电路的连接负载时相位裕度的变化以及栅极变化的模拟结果示意图。
图28示出图14的电压跟随电路的其他结构例的示意图。
图29示出削减第四电流源动作时的电流值的结构例说明图。
具体实施方式
以下，参照附图对本发明的实施例进行详细说明。此外，以下说明的实施例并非对权利要求范围内记载的本发明的内容的不当限定。而且，以下所说明的所有结构并不一定都是本发明必须的构成要件。
1.光电装置
图1示出了包括光电装置的显示装置的框图的示例，该光电装置使用了本实施例的源极驱动器。在图1中，采用液晶面板作为光电装置。在图1中，将包括该液晶面板的显示装置称为液晶装置。
液晶装置(广义上的显示装置)510包括：液晶面板(广义上的光电装置)512、源极驱动器(源极线驱动电路)520、栅极驱动器(栅极线驱动电路)530、控制器540、和电源电路542。此外，液晶装置510不需要包括所有这些电路模块，可以省略其中一部分电路模块。
这里，液晶面板512包括：多条栅极线(广义上的扫描线)、多条源极线(广义上的数据线)、以及由栅极线和源极线指定的像素电极。在这种情况下，通过将薄膜晶体管TFT(Thin FilmTransistor，广义上是指开关元件)连接在源极线上，像素电极连接在该TFT上，从而构成了有源矩阵型的液晶装置。
更具体地说，液晶面板512形成于有源矩阵衬底(例如玻璃衬底)上。在该有源矩阵衬底上配置有多条栅极线G1-GM(M是大于等于2的自然数)和多条源极线S1-SN(N是大于等于2的自然数)，各条栅极线在如图1所示的Y方向上排列、并分别向X方向延伸，各条源极线在X方向上排列、并分别向Y方向延伸。此外，在与栅极线GK(1≤K≤M，K是自然数)和源极线SL(1≤L≤N，L是自然数)的交叉点对应的位置上，设置有薄膜晶体管TFTKL(广义上的开关元件)。
TFTKL的栅电极与栅极线GK连接，TFTKL的源电极与源极线SL连接，TFTKL的漏电极与像素电极PEKL连接。在该像素电极PEKL和对置电极VCOM之间形成液晶电容CLKL(液晶元件)和辅助电容CSKL，该对置电极VCOM隔着像素电极PEKL和液晶元件(广义上的光电物质)相对设置。而且，在形成有TFTKL、像素电极PEKL等的有源矩阵衬底和形成有对置电极VCOM的对置衬底之间密封液晶，这样，像素的透射比就可以根据像素电极PEKL和对置电极VCOM之间的外加电压进行变化。
此外，施加给对置电极VCOM的电压是由电源电路542生成的。此外，对置电极VCOM可以在对置衬底不形成为整个面，而形成为带状以与各栅极线对应。
源极驱动器520基于显示数据(图像数据)驱动液晶面板512的源极线S1-SN。另一方面，栅极驱动器530依次扫描液晶面板512的栅极线G1-GM。
控制器540可以按照没有图示的中央运算处理装置(CentralProcessing Unit：CPU：中央处理器)等主机设定的内容控制源极驱动器520、栅极驱动器530和电源电路542。
更具体地说，控制器540或者主机对源极驱动器520进行这样的控制，设置例如源极驱动器520和栅极驱动器530的动作模式、或者向源极驱动器520提供在内部生成的垂直同步信号或水平同步信号，控制器540对电源电路542进行这样的控制，控制对置电极VCOM的电压的极性反转计时。源极驱动器520向栅极驱动器530提供与由控制器540或者主机设置的内容相对应的栅极驱动器控制信号，并基于该栅极驱动器控制信号控制栅极驱动器530。
电源电路542基于外部提供的基准电压生成驱动液晶面板512所需的各种电压或对置电极VCOM的电压。
此外，图1示出了液晶装置510包括控制器540的结构，但是，控制器540也可以设置于液晶装置510的外部。或者也可以是液晶装置510同时包括控制器540和主机的结构。此外，还可以是在液晶面板512上形成源极驱动器520、栅极驱动器530、控制器540、以及电源电路542的一部分或者全部。
1.1源极驱动器
图2示出图1的源极驱动器520的结构例。
源极驱动器520包括作为显示数据存储器的显示数据RAM(Random Access Memory：随机存取存储器)600。该显示数据RAM600中存储静止图像或活动图像的显示数据。显示数据RAM 600至少可以存储一帧的显示数据。例如主机将静止图像的显示数据直接传送到源极驱动器520。或者例如控制器540将活动图像的显示数据传送到源极驱动器520。
源极驱动器520包括用于与主机之间进行接口处理的***接口电路620。通过该***接口电路620对(源极驱动器520)和主机之间的收发信号进行接口处理，主机可以通过***接口电路620在源极驱动器520中设置控制指令或静止图像的显示数据，或读取源极驱动器520的状态、或进行显示数据RAM 600的读取。
源极驱动器520包括RGB接口电路622，该RGB接口电路622用于进行源极驱动器520和控制器540之间的接口处理。通过RGB接口电路622对源极驱动器520与控制器540之间的收发信号进行接口处理，控制器540可以通过RGB接口电路622在源极驱动器520中设置活动图像的显示数据。
***接口电路620和RGB接口电路622均与控制逻辑电路624连接。控制逻辑电路624是掌控(管理)源极驱动器520整体控制的电路模块。控制逻辑电路624进行这样的控制，将通过***接口电路620或RGB接口电路622输入的显示数据写入显示数据RAM600。
此外，控制逻辑电路624对通过***接口电路620从主机输入的控制指令进行解码，并输出与该解码结果对应的控制信号，控制源极驱动器520的各个部分。在控制指令例如指示从显示数据RAM600上读取时，则进行以下处理：执行从显示数据RAM 600中进行读取的控制，将读出的显示数据通过***接口电路620输出到主机。此外，控制逻辑电路624也可以根据控制指令执行用于设置后述的节电(Power Save：以下简称为PS)数据的控制。
源极驱动器520包括显示计时产生电路640、振荡电路642。显示计时产生电路640以振荡电路642产生的显示用时钟信号为基础生成向显示数据锁存电路608、栏地址电路610、驱动电路650、栅极驱动器控制电路630传送的计时信号。
栅极驱动器控制电路630与通过***接口电路620输入的来自于主机的控制指令对应，输出用于驱动栅极驱动器530的栅极驱动器控制信号(一水平扫描期间周期的时钟信号CPV、表示开始一垂直扫描期间的启动脉冲信号STV、复位信号等)。
显示数据RAM 600所存储的显示数据的存储区域是通过列地址和行地址特定的。通过列地址电路602指定列地址。通过行地址电路604指定行地址。通过***接口电路620或RGB接口电路622输入的显示数据在通过I/O缓冲电路606进行缓冲之后，被写入由列地址和行地址特定的显示数据RAM 600的存储区域。此外，将从由列地址和行地址特定的显示数据RAM 600的存储区域中读出的显示数据，在通过I/O缓冲电路606缓冲之后，通过***接口电路620输出。
栏地址电路610，与栅极驱动器控制电路630的一水平扫描期间周期的时钟信号CPV同步，指定用于从显示数据RAM 600中读取向驱动电路650输出的显示数据的栏地址。将从显示数据RAM600中读出的显示数据，锁存到显示数据锁存电路608之后，输出到驱动电路650。
驱动电路650包括多个驱动输出电路，每个向源极线的输出都设置有驱动输出电路。各驱动输出电路包括阻抗变换电路。阻抗变换电路包括电压跟随电路，基于与来自于显示数据锁存电路608的显示数据对应的灰阶电压驱动源极线。电压跟随电路在其输出上未连接负载时的相位裕度(Phase Margin)小于在该输出连接负载时的相位裕度。
源极驱动器520包括内部电源电路660。内部电源电路660利用电源电路542提供的电源电压，产生液晶显示所需的电压。内部电源电路660包括基准电压产生电路662。基准电压产生电路662产生将高电位侧电源电压VDD和低电位侧电源电压VSS进行分压而得到的多个灰阶电压。例如每一点的显示数据是6位(比特)时，基准电压产生电路662产生64(＝26)种灰阶电压。各灰阶电压可以和显示数据对应。然后，驱动电路650基于来自于显示数据锁存电路608的数字显示数据，选择基准电压产生电路662产生的多个灰阶电压的任何一个，向驱动输出电路输出与数字显示数据对应的模拟灰阶电压。然后，驱动输出电路的阻抗变换电路将该灰阶电压进行缓冲并向源极线输出，驱动源极线。具体地说，驱动电路650包括与源极线对应设置的阻抗变换电路，各阻抗变换电路的电压跟随电路将灰阶电压进行阻抗变换并向各源极线输出。
1.2栅极驱动器
图3示出了图1的栅极驱动器530的结构例。
栅极驱动器530包括移位寄存器532、电平移位器534、输出缓冲器536。
移位寄存器532与各栅极线对应设置，包括依次连接的多个触发器。如果该移位寄存器532与来自于栅极驱动器控制电路630的时钟信号CPV同步将启动脉冲信号STV保持在触发器中，则与时钟信号CPV同步依次将启动脉冲信号STV移位到邻接的触发器中。这里所输入的启动脉冲信号STV是来自于栅极驱动器控制电路630的垂直同步信号。
电平移位器534将来自于移位寄存器532中的电压的电平移位成适合于液晶面板512的液晶元件和TFT的晶体管能力的电压的电平。作为该电压电平需要例如20V～50V的高电压电平。
输出缓冲器536将通过电平移位器534移位的扫描电压缓冲后，向栅极线输出，驱动栅极线。
2.本实施例的源极驱动器
2.1第一结构例
图4示出本实施例第一结构例中的源极驱动器的要部结构图。
图4示出图2的驱动电路650以及基准电压产生电路662的结构例。此外，每一点的显示数据为6位，基准电压产生电路662产生灰阶电压V0～V63。
即、基准电压产生电路662包括伽马校正电阻。该基准电压产生电路662将伽马校正电阻电阻分割高电位侧电源电压VDD和低电位侧电源电压VSS之间的电压得到的分割电压Vi(0≤i≤63，i是整数)作为灰阶电压Vi向电阻分割节点RDNi输出。并且，向灰阶电压信号线GVLi提供灰阶电压Vi。
驱动电路650包括驱动输出电路OUT1～OUTN，每个向各源极线的输出都设置有驱动输出电路。各驱动输出电路包括阻抗变换电路。阻抗变换电路包括电压跟随电路。电压跟随电路基于提供到其输入端(输入)的灰阶电压进行阻抗变换动作，驱动连接在其输出端(输出)的源极线。该电压跟随电路包括差动部和输出部。差动部包括由金属氧化膜半导体(Metal Oxide Semiconductor：以下简称MOS)晶体管构成的差动放大电路。通过动作电流流经差动放大电路，可以进行阻抗变换动作，通过停止或限制该动作电流从而使阻抗变换动作停止。
驱动电路650包括第一～第N的解码器DEC1～DECN。第一～第N的解码器DEC1～DECN的各解码器和驱动输出电路(阻抗变换电路、电压跟随电路)对应设置。在各解码器上输入来自于显示数据RAM 600(更具体的是显示数据锁存电路608)的显示数据D0～D5(包括其反转数据XD0～XD5)。此外各解码器连接有来自基准电压产生电路662的灰阶电压信号线GVL0～GVL63。然后，各解码器选择与显示数据D0～D5、XD0～XD5对应的灰阶电压信号线，将该信号线和驱动输出电路的输入进行电连接。这样，向各阻抗变换电路(各电压跟随电路)的输入提供灰阶电压，该灰阶电压是由与阻抗变换电路(电压跟随电路)对应设置的解码器选择的。
各驱动输出电路除了阻抗变换电路以外，还包括PS数据保持电路。即、源极驱动器520包括多个阻抗变换电路IPC1～IPCN和多个PS数据保持电路PS1reg～PSNreg，其中，各阻抗变换电路基于与显示数据对应提供的灰阶电压驱动多条源极线S1～SN，各PS数据保持电路与多个阻抗变换电路IPC1～IPCN的各阻抗变换电路对应设置，并且保持有PS数据。
此外，在图4中，PS数据保持电路对应阻抗变换电路(电压跟随电路)设置，但本发明并不仅限于此。例如，PS数据保持电路也可以对应构成一个像素的点数的阻抗变换电路(电压跟随电路)设置。此时，在一个像素由R、G、B三点构成的情况下，对应一个像素的R成分、G成分以及B成分的阻抗变换电路(电压跟随电路)设置一个PS数据保持电路。
这里，PS数据保持电路保持PS数据。该PS数据是用于使阻抗变换电路(电压跟随电路)的阻抗变换动作呈使能(enable)状态或禁止(disable)状态的数据。
图5是PS数据的说明图。
这里示出了源极驱动器520的N个输出的模式图。
阻抗变换动作设置为使能状态的阻抗变换电路基于灰阶电压驱动源极线。阻抗变换动作设置为禁止状态的阻抗变换电路例如停止或限制动作电流使阻抗变换动作停止，从而将其输出设置为高阻抗状态。
因此，如图5所示，当源极驱动器520的N个输出中例如只将中央部分设置为使能状态，两端部分设置为禁止状态时，与处于使能状态的阻抗变换电路对应设置的PS数据保持电路所保持的PS数据例如设置为“1”，与处于禁止状态的阻抗变换电路对应设置的PS数据保持电路所保持的PS数据例如设置为“0”。各阻抗变换电路的电压跟随电路基于与该阻抗变换电路对应设置的PS数据保持电路所保持的PS数据，进行阻抗变换动作的停止控制。即表示在与PS数据设置为“1”的PS数据保持电路相对应的阻抗变换电路中解除节电控制，在与PS数据设置为“0”的PS数据保持电路相对应的阻抗变换电路中执行节电控制。
这样，可以精确地指定对应输出或构成一个像素的点数的输出的、使阻抗变换动作停止的阻抗变换电路，可以精确地实现节电控制。
这样的阻抗变换动作的停止控制一般优选例如以8个像素作为一块的块为单位进行。但是，在本实施例中电压输出电路在其输出上未连接负载时的相位裕度小于该输出上连接负载时的相位裕度。因此，使该输出反馈的总线不需要用于防止振荡的电容器，而且，可以实现输出的反应速度高速化，反之，当输出未连接负载时，则极易发生振荡。因此，当在多个阻抗变换电路中的一部分上连接测试用负载进行测试时，作为非测试对象的阻抗变换电路的电压跟随电路处于未连接负载状态，作为非测试对象的阻抗变换电路的电压跟随电路发生振荡的可能性高。该电压跟随电路发生振荡时，无法评价共用电源的作为测试对象的阻抗变换电路的正确功耗等。
于是，如图4所示，可以精确地指定使各输出或各构成一个像素的点数的输出停止阻抗变换动作的阻抗变换电路(电压跟随电路)，这样，可以只将作为测试对象的阻抗变换电路设置为使能状态，可以不受非测试对象的阻抗变换电路的振荡的影响。其结果是可以提供一种源极驱动器，该源极驱动器包括不需要防止振荡用的电容器，而且可以实现高精确度评价的阻抗变换电路。即、可以提供一种源极驱动器，其可以伴随着芯片面积的缩小实现低成本化，而且也可以降低测试成本。
这样的PS数据优选例如在初始化处理时进行设置。此外，当在实际驱动液晶面板期间变更PS数据时，优选在所谓非显示期间进行变更。
在第一结构例中，多个PS数据保持电路PS1reg～PSNreg构成作为串联连接有各PS数据保持电路的移位寄存器。通过移位动作将PS数据依次摄取到各PS数据保持电路中。然后，生成用于将阻抗变换电路群的阻抗变换动作设置为使能状态的PS数据，并将该PS数据设置在多个节电数据保持电路PS1reg～PSNreg的至少一个中，其中阻抗变换电路群是由在多个阻抗变换电路IPC1～IPCN中指定的两个阻抗变换电路所特定的。
例如，在图5中，当指定了阻抗变换电路IPC3、IPC121时，则生成用于将阻抗变换电路IPC4～IPC121设置为使能状态的PS数据。在第一结构例中，还生成用于将阻抗变换电路IPC1～IPC3、IPC122～IPCN设置为禁止状态的PS数据，作为移位数据SD用于移位动作。
图6是实现第一结构例中的PS数据设置方法的数据生成电路的结构例的框图。
该移位数据生成电路400包含在例如图2的控制逻辑电路624或驱动电路650中，可以生成用于使构成移位寄存器的多个PS数据保持电路PS1reg～PSNreg保持的移位数据SD。
该移位数据生成电路400包括：指令解码器402，第一及第二参数设置寄存器404、406，计数器408、第一及第二比较器410、412，以及复位置位触发器(Flip-Flop：以下简称FF)414。
指令解码器402解码来自于主机中的控制指令。来自于主机中的控制指令是通过图2的***阻抗电路620输入的。当第一设置指令被定义为控制指令中的一个、且作为指定第一结构例中PS数据的设置的控制指令被预先设置时，该第一设置指令具有两个参数数据。这两个参数数据是用于指定设置为使能状态的阻抗变换电路群的数据。此外，这两个参数数据也可以说是用于指定位于连续排列的一系列处于使能状态的阻抗变换电路群和连续排列的一系列处于禁止状态的阻抗变换电路群界限处的阻抗变换电路的数据。
当指令解码器402判别出控制指令是第一设置指令时，将紧接着该第一设置指令从主机输入的两个参数数据分别设置在第一及第二参数设置寄存器404、406中。然后，指令解码器402输出使能信号enable将计数器408设置为使能状态。
计数器408在使能状态下，与时钟信号CLK同步计数完了计数值。该时钟信号CLK成为用于实现构成移位寄存器的多个PS数据保持电路PS1reg～PSNreg的移位动作的移位时钟信号SCLK。
第一比较器410将第一参数设置寄存器404的设置值和计数器408的计数值进行比较，当两者一致时输出一致脉冲CP1。第二比较器412将第二参数设置寄存器406的设置值和计数器408的计数值进行比较，当两者一致时输出一致脉冲CP2。
复位置位FF414与时钟信号CLK同步，通过一致脉冲CP1置位，通过一致脉冲CP2复位。从复位置位FF414的输出端子Q输出移位数据SD。
图7示出图6的移位数据生成电路动作例的时序图。
这里示出的是将阻抗变换电路IPC1-IPCN中的阻抗变换电路IPC4-IPC121设置为使能状态的情况。
当指令解码器402将控制指令进行解码判别出该控制指令是第一设置指令时，分别将接着该第一设置指令输入的两个参数数据(指定阻抗变换电路IPC3的“3”和指定阻抗变化电路IPC121的“121”)设置在第一及第二参数设置寄存器404、406中，并且将使能信号enable激活(TG1)。
当使能信号enable激活时，计数器408与时钟信号CLK(移位时钟信号SCLK)同步增量计数值。然后，当计数值为“3”时，因为与第一参数设置寄存器404的设置值一致，所以第一比较器410输出一致脉冲CP1(TG2)。基于此，例如在下一个时钟信号CLK的上升沿，复位置位FF414被设置为置位，移位数据SD变化为H电平(TG3)。
接着，当计数值为“121”时，因为与第二参数设置寄存器406的设置值一致，所以第二比较器412输出一致脉冲CP2(TG4)。这样，例如在下一个时钟信号CLK的上升沿，复位置位FF414被设置为复位，移位数据SD变化为L电平(TG5)。
如图8所示，这样生成的移位数据SD例如和移位时钟信号SCLK的下降沿同步依次设置在第一～第N PS数据保持电路PS1reg～PSNreg中。
此外，移位动作或移位方向并不只限定于图4～图8所示的内容。关于移位动作，例如将第一～第N PS数据保持电路PS1reg～PSNreg共同连接在提供移位数据SD的数据总线上。向各PS数据保持电路提供与移位时钟信号SCLK同步进行移位动作的移位脉冲。然后，各PS数据保持电路可以基于该移位脉冲摄取数据总线上的移位数据SD。
此外，在图4的结构当中，除了通过由第一设置指令启动的移位动作设置PS数据之外，也可以通过第二设置指令直接将PS数据设置在各PS数据保持电路上。例如，当图6的指令解码器402判定来自于主机的控制指令是第二设置指令时，则摄取从主机中接着该第二设置指令输入的参数数据。由该参数数据指定第一～第NPS数据保持电路PS1reg-PSNreg中的任一个。而且，将该参数数据所包含的PS数据提供到数据总线D，并在上述指定的PS数据保持电路上设置数据总线D上的PS数据。根据第二设置指令，只在指定的PS数据保持电路上直接设置PS数据。因此，当变更PS数据的一部分时，不会重新生成移位数据，可以实现PS数据设置处理的简捷化。
2.2第二结构例
图9示出本实施例的第二结构例中源极驱动器的要部结构图。此外，图9与图4的相同部分标注相同的符号，并适当地省略对其的说明。
图9中示出图2的驱动电路650、基准电压产生电路662以及显示数据RAM 600的结构例，但是，省略了显示数据锁存电路608的图示。此外与图4一样，每一点的显示数据是6位，基准电压产生电路662用于产生灰阶电压V0～V63。
在第二结构例中，设置在第一～第NPS数据保持电路PS1reg～PSNreg中的PS数据暂时设置在显示数据RAM 600中。然后，控制逻辑电路624或驱动电路650执行将PS数据从显示数据RAM 600中读出并设置在第一～第NPS数据保持电路PS1reg-PSNreg中的控制。
在显示数据RAM 600中，将液晶面板512的水平扫描线的显示数据存储在由相同的列地址指定的存储区域中。在这种情况下，显示数据RAM 600的预定的存储区域可以作为显示数据和PS数据的存储区域共用。如果源极驱动器520的输出是240×3(一个像素的点数)，可以进行显示的最大画面尺寸的栏数是340栏，则此时作为显示数据RAM 600的最后一栏的第340栏的显示数据的存储区域和PS数据的存储区域是共用的。当一个电压跟随电路所需的PS数据是1位，每一点的显示数据的位数是6(D0～D5)时，则PS数据保持在数据D5的存储区域内，该数据D5作为第340栏各显示数据的最上位位。
在这种情况下，与第一结构例相同，生成用于将阻抗变换电路群的阻抗变换动作设置为使能状态的PS数据，并且将该PS数据设置在显示数据RAM 600的上述存储区域中，其中，该阻抗变换电路群由在多个阻抗变换电路IPC1～IPCN中指定的两个阻抗变换电路特定。
例如，图5中，如果指定了阻抗变换电路IPC3和IPC121，则生成用于将阻抗变换电路IPC4～IPC121设置为使能状态的PS数据。在第二结构例中，还生成了用于将阻抗变换电路IPC1～IPC3、IPC122～IPCN设置为禁止状态的PS数据，并且将其设置在显示数据RAM 600的上述存储区域中。
图10示出实现第二结构例中PS数据设置方法的PS数据设置电路的结构例的框图。
该PS数据设置电路450包含在例如图2所示的控制逻辑电路624或驱动电路650中。
PS数据设置电路450包括：指令解码器452，第三和第四参数设置寄存器454、456，RAM存取控制部460和PS数据生成部470。RAM存取控制部460包括列地址控制部462和行地址控制部464。列地址控制部462将用于生成显示数据RAM 600列地址的列地址控制信号输出到列地址电路602。行地址控制部464将用于生成显示数据RAM 600行地址的行地址控制信号输出到行地址电路604。
指令解码器452对来自于主机的控制指令进行解码。通过如图2所示的***接口电路620输入来自于主机的控制指令。在定义第三设置指令为该控制指令之一，作为用于指定第二结构例中PS数据的控制指令进行预先设置的情况下，该第三设置指令有两个参数。这两个参数数据是用于指定设置为使能状态的阻抗变换电路的数据，是与第一结构例中的在第一和第二参数设置寄存器404、406上设置的参数数据相同的数据。
如果指令解码器452判定控制指令是第三设置指令，则将接着第三设置指令从主机输入的两个参数数据分别设置在第三和第四参数设置寄存器454、456中。并且，指令解码器452向RAM存取控制部460发出访问显示数据RAM 600的指示，向PS数据生成部470发出生成PS数据的指示。
PS数据生成部470可以基于第三和第四参数设置寄存器454、456的设置值生成PS数据。例如，在从阻抗变换电路IPC1开始到阻抗变换电路IPCN为止依次设置PS数据时，到与第三参数设置寄存器454中的设置值相同的阻抗变换电路为止，PS数据被复位为“0”，接着，到与第四参数设置寄存器456中的设置值相同的阻抗变换电路为止，PS数据被置位为“1”。然后，与第四参数设置寄存器456中的设置值一致后，PS数据被复位为“0”。
RAM存取控制部460输出用于写入与阻抗变换电路对应的PS数据的存取控制信号、列地址控制信号和行地址控制信号，或者用于读取与阻抗变换电路对应的PS数据的存取控制信号、列地址控制信号。
图11示出图10中的PS数据设置电路450的动作例的流程图。
首先，指令解码器452对来自于主机的控制指令进行解码，当判定控制指令是第三设置指令(步骤S10：Y)，则将从主机接着第三设置指令输入的两个参数数据摄取到第三和第四参数设置寄存器454、456中(步骤S11)。
然后，指令解码器452向PS数据生成部470发出生成PS数据的指示。PS数据生成部470基于第三和第四参数设置寄存器454、456的设置值，例如如上所述生成PS数据(步骤S12)。
然后，指令解码器452向RAM存取控制部460发出写入PS数据到显示数据RAM 600的指示。这样，PS数据就被写到显示数据RAM 600中(步骤S13)。
然后，指令解码器452向RAM存取控制部460发出读取通过步骤S13写到显示数据RAM 600中的PS数据的指示，并且将从显示数据RAM 600读出的PS数据设置到各PS数据保持电路中(步骤S14)，终止一系列的处理(结束)。
在步骤S10中，如果判定来自于主机的控制指令不是第三设置指令(步骤S10：N)，则指令解码器452要判别该控制指令是否是作为将显示数据RAM 600中的PS数据设置到第一-第NPS数据保持电路PS1reg-PSNreg中的控制指令而预先设置的第四设置指令(步骤S15)。
如果指令解码器452判定是第四设置指令(步骤S15：Y)，则进入步骤S14。相反，如果指令解码器452判定不是第四设置指令(步骤S15：N)，一系列的处理终止(结束)。
在第二结构例中，因为PS数据可以通过与显示数据相同的路径由主机等进行设置，所以主机可以用与显示数据相同的方法将PS数据写到显示数据RAM 600中。在这种情况下，通过主机输入第四设置指令，可以判定显示数据RAM 600中的第340栏最上位位的数据是PS数据，这样，将该数据作为PS数据摄取到第一-第NPS数据保持电路PS1reg-PSNreg中。
图12示出图11中的步骤S13的处理例的流程图。
从指令解码器452收到PS数据的写入指示的RAM存取控制部460，输出列地址控制部462中的列地址控制信号。收到该列地址控制信号的列地址电路602，生成用于指定图9所示的第340栏的显示数据的存储区域的列地址(步骤S20)。
然后，RAM存取控制部460输出行地址控制部464中的行地址控制信号。收到该行地址控制信号的行地址电路604，生成指定图9所示的第340栏的各行的显示数据的存储区域的行地址(步骤S21)。并且，RAM存取控制部460输出写入用的控制信号，执行将PS数据写入到由步骤S20中确定的列地址和步骤S21中确定的行地址所指定的存储区域的控制(步骤S22)。
如果由PS数据生成部470生成的所有PS数据的写入处理没有结束(步骤S23：N)，则返回到步骤S21，输出用于更新行地址的行地址控制信号。
如果PS数据的写入处理结束(步骤S23：Y)，则一系列的处理终止(结束)。
图13示出图11中的步骤S14的处理例的流程图。
从指令解码器452收到PS数据的设置指示的RAM存取控制部460，输出行地址控制部462中的行地址控制信号。接着，列地址电路602生成用于指定图9所示第340栏显示数据的存储区域的列地址(步骤S30)。
然后，RAM存取控制部460输出读取用的存取控制信号，执行从由步骤S30确定的列地址所指定的存储区域中读取PS数据的控制(步骤S31)。
最后，指令解码器452向第一～第NPS数据保持电路PS1reg～PSNreg输出用于摄取通过步骤S31读出的PS数据的指示信号(步骤S32)，终止一系列的处理(结束)。
此外，尽管在步骤S30中作为指定列地址的方法进行了说明，但是，也可以通过图2所示的栏地址电路610生成第340栏的栏地址。在这种情况下，例如，图10的RAM存取控制部460包括栏地址控制部，该栏地址控制部向栏地址电路610输出用于生成第340栏的栏地址的栏地址控制信号。
3、阻抗变换电路
本实施例中的阻抗变换电路包括电压跟随电路，该电压跟随电路在其输出上未连接负载时的相位裕度小于连接负载时的相位裕度。以下，对这样的阻抗变换电路进行详细说明。
图14示出本实施例中的阻抗变换电路的结构例的框图。具有图14所示结构的阻抗变换电路包含在图4或图9所示的各驱动输出电路中。
阻抗变换电路IPC包括电压跟随电路VF和电阻电路RC，并且驱动电容性负载LD。电压跟随电路VF将输入信号Vin(VI)进行阻抗变换。电阻电路RC串联在电压跟随电路VF和阻抗变换电路IPC的输出之间。并且，电压跟随电路VF包括用于放大输入信号Vin(VI)和电压跟随电路VF的输出信号Vout之间差分的差动部DIF，以及基于差动部DIF的输出，输出电压跟随电路VF的输出信号Vout的输出部OC。
而且，阻抗变换电路IPC通过电阻电路RC驱动连接在阻抗变换电路输出上的负载LD。这样，在电压跟随电路VF输出上设置电阻电路RC，用于将无限大的输入阻抗变换成较小的阻抗，通过该电阻电路RC驱动负载LD。这样，可以通过电阻电路RC的电阻值和负载LD的负载电容调整输出部OC的转换速度(反应速度)。于是，可以不需要为防止振荡而设置在电压跟随电路VF(阻抗变换电路IPC)上的相位补偿用电容器，该振荡是由差动部DIF的输出的转换速度和使其输出反馈到该差动部DIF的输出部OC的输出的转换速度之间的关系决定的。
图15示出差动部DIF和输出部OC的输出的转换速度与振荡之间的关系。这里，着重于图示了差动部DIF和输出部OC的输出的转换速度与相位裕度之间的关系。
当相位裕度是“0”时，阻抗变换电路IPC(电压跟随电路VF)发生振荡。相位裕度越大，越难振荡，相位裕度越小，越容易振荡。如果象电压跟随电路VF那样，使输出部OC的输出反馈为差动部DIF的输入，则相位裕度由差动部DIF的输出的转换速度(差动部DIF的反应速度)和输出部OC的输出的转换速度(输出部OC的反应速度)决定。
这里，差动部DIF的输出的转换速度是指相对于差动部DIF的输入的步骤变化、差动部DIF的输出的每个单位时间的变化量。在图14中，相当于例如输入输入信号Vin(VI)后，放大从输出部OC反馈回的输出信号Vout和该输入信号Vin(VI)之间的差分而发生变化的差动部DIF的输出的每个单位时间的变化量。
此外，可以考虑将差动部DIF的输出的转换速度替换为差动部DIF的反应速度。在这种情况下，差动部DIF的反应速度相当于相对于差动部DIF的输入发生变化到差动部DIF的输出发生变化的时间。图14中，相当于例如从输入输入信号Vin(VI)开始，到放大从输出部OC反馈回的输出信号Vout和输入信号Vin(VI)之间的差分使差动部DIF的输出发生变化的时间。转换速度越大反应速度越快，转换速度越小反应速度越慢。这种的差动部DIF的反应速度是由例如差动部DIF的电流源的电流值决定的。
此外，输出部OC的输出的转换速度是相对于输出部OC的输入的步骤变化的、输出的每个单位时间的变化量。在图14中，诸如相当于从差动部DIF的输出开始发生变化，到输出信号Vout随着该差动部DIF的输出变化开始发生变化的时间。
此外，输出部OC的输出的转换速度可以考虑替换为输出部OC的反应速度。在这种情况下，输出部OC的反应速度相当于与输出部OC的输入发生变化对应，差动部DIF的输出开始发生变化为止的时间。图14中，相当于从差动部DIF的输出发生变化开始，到输出信号Vout随着差动部DIF的输出变化而开始发生变化为止的时间。上述的输出部OC的反应速度是由例如输出部OC的电流的驱动能力、连接在输出部OC的输出的负载决定的。
此外，如果着重考虑输出信号Vout的稳定性，则意味着当差动部DIF的输出的转换速度接近于输出部OC的输出的转换速度时，很容易产生振荡，相位裕度变小。所以，如果差动部DIF的输出的转换速度比输出部OC的输出的转换速度低(差动部DIF的反应速度比输出部OC的反应速度慢)，没有连接负载LD的未连接负载时的相位裕度较大，在连接负载时，输出部OC的输出的转换速度减小，相位裕度变得更大。即、如图16所示，如果负载LD的负载电容变大时，对应于相位裕度的振荡裕度变小，在Q1点上产生振荡。在这种情况下，如果在未连接负载时有足够的振荡裕度，那么，可以通过负载电容来防止连接负载时发生振荡。
此外，如果差动部DIF的输出的转换速度比输出部OC的输出的转换速度高(差动部DIF的反应速度比输出部OC的反应速度快)，未连接负载时的相位裕度较小，在连接负载时，输出部OC的输出的转换速度变小(输出部OC的反应速度放慢)，相位裕度变大。此外，如果差动部DIF的输出的转换速度和输出部OC的输出的转换速度相同(相等)，即差动部DIF的反应速度与输出部OC的反应速度相同(基本相等)，未连接负载时的相位裕度较小，在连接负载时，输出部OC的输出的转换速度变小，相位裕度变大。这样，如图17所示，如果负载LD的负载电容变大时，振荡裕度变大，在Q2点上产生振荡。但是，通过让振荡裕度大于未连接负载时的Q2点上的振荡裕度，可以可靠避免连接负载时的振荡的发生。本实施例中的电压跟随电路VF在其输出未连接负载状态下的振荡裕度比连接负载状态下的小，并且，负载越大，振荡裕度越大。
3.1电阻电路
图18(A)、图18(B)、图18(C)示出电阻电路RC的结构例。
如图18(A)所示，电阻电路RC可以包括可变电阻元件50。在这种情况下，可以通过电阻电路RC的电阻值和负载LD的负载电容值调整输出部OC的输出转换速度(输出部OC的反应速度)。此外，优选设置有通过控制器540或主机设置该值的电阻值寄存器52。而且，优选可以按照电阻值寄存器52的设置内容设置可变电阻元件50的电阻值。
此外如图18(B)所示，电阻电路RC可以由模拟开关元件ASW构成。模拟开关元件ASW分别与p型MOS晶体管的源极和漏极以及n型MOS晶体管的源极和漏极连接。然后，通过使p型MOS晶体管和n型MOS晶体管同时导通，从而可以通过p型MOS晶体管和n型MOS晶体管的导通电阻来设置电阻电路RC的电阻值。
更具体地说，电阻电路RC可以包括各模拟开关元件并联连接的多个模拟开关元件。图18(B)中示出了三个模拟开关元件ASW1～ASW3并联连接的情况，但是也可以是两个或大于等于四个并联连接。在图18(B)中，优选通过分别变更构成各模拟开关元件的晶体管的尺寸，从而使各模拟开关元件的电阻值各不相同。这样，使模拟开关元件ASW1～ASE3中的至少一个导通，可以增加通过电阻电路RC实现的电阻值的变化。
此外，优选设置有通过控制器540或主机设置其值的电阻值设置寄存器54。而且，优选可以按照电阻值设置寄存器54的设置内容，设置模拟开关元件ASW1～ASW3的导通或截止。
而且，如图18(C)所示，电阻电路RC可以以各模拟开关元件并联连接的多个模拟开关元件为1单位，将多个单位进行串联连接。在这种情况下，优选设置有通过控制器540或主机设置其值的电阻值设置寄存器56。而且，优选可以按照电阻值设置寄存器56的设置内容设置模拟开关元件的导通或截止。
而且，当采用图18(A)～图18(B)所示的电阻电路RC时，优选负载LD的电容越大电阻电路RC的电阻值设置得越小，负载LD的电容越小电阻电路RC的电阻值设置得越大。这是因为基于电阻电路RC的电阻值和负载电容值的乘积来决定向负载进行的充电时间，所以当使其具有一定程度以上的振荡裕度时增益就会变小。
3.2电压跟随电路
如上所述，在本实施例中可以通过差动部DIF的输出的转换速度与输出部OC的输出的转换速度之间的相对关系确定电路的稳定性。如图15所示，优选差动部DIF的输出的转换速度与输出部OC的输出的转换速度相同(同等)或者大于输出部OC的输出的转换速度。
通过采用以下结构的电压跟随电路，可以在增大差动部DIF的输出的转换速度的同时，实现不需要相位补偿用电容器的结构。
图19示出本实施例中的电压跟随电路VF的结构例。
该电压跟随电路VF的差动部DIF包括p型(例如第一导电型)差动放大电路100和n型(例如第二导电型)差动放大电路110。此外，电压跟随电路VF的输出部OC包括输出电路120。p型差动放大电路100、n型差动放大电路110以及输出电路120将高电位侧的电源电压VDD(广义上的第一电源电压)和低电位侧的电源电压VSS(广义上的第二电源电压)之间的电压设置为动作电压。
p型差动放大电路100放大输入信号Vin以及输出信号Vout的差分。p型差动放大电路100具有输出节点ND1(第一输出节点)和反转输出节点NXD1(第一反转输出节点)，并向输出节点ND1和反转输出节点NXD1之间输出与输入信号Vin和输出信号Vout的差分相对应的电压。
该p型差动放大电路100包括第一电流反射镜电路CM1和p型(第一导电型)的第一差动晶体管对。第一差动晶体管对包括p型MOS晶体管(以下将MOS晶体管仅简称为晶体管)PT1、PT2。在p型晶体管PT1、PT2的各晶体管的源极连接到第一电流源CS1的同时，将输入信号Vin和输出信号Vout提供到各晶体管的栅极。p型晶体管PT1、PT2的漏极电流是由第一电流反射镜电路CM1生成的。向p型晶体管PT1的栅极提供输入信号Vin。向p型晶体管PT2的栅极提供输出信号Vout。p型晶体管PT1的漏极成为输出节点ND1(第一输出节点)。p型晶体管PT2的漏极成为反转输出节点NXD1(第一反转输出节点)。
n型差动放大电路110放大输入信号Vin以及输出信号Vout的差分。n型差动放大电路110具有输出节点ND2(第二输出节点)和反转输出节点NXD2(第二反转输出节点)，并向输出节点ND2和反转输出节点NXD2之间输出与输入信号Vin和输出信号Vout的差分相对应的电压。
该n型差动放大电路110包括第二电流反射镜电路CM2和n型(第二导电型)的第二差动晶体管对。第二差动晶体管对包括n型晶体管NT3、NT4。在n型晶体管NT3、NT4的各晶体管的源极连接到第二电流源CS2的同时，将输入信号Vin和输出信号Vout提供到各晶体管的栅极。n型晶体管NT3、NT4的漏极电流由第二电流反射镜电路CM2生成。向n型晶体管NT3的栅极提供输入信号Vin。向n型晶体管NT4的栅极提供输出信号Vout。n型晶体管NT3的漏极成为输出节点ND2(第二输出节点)。n型晶体管NT4的漏极成为反转输出节点NXD2(第二反转输出节点)。
输出电路120基于p型差动放大电路100的输出节点ND1(第一输出节点)的电压和n型差动放大电路110的输出节点ND2(第二输出节点)的电压生成输出信号Vout。
该输出电路120包括n型(第二导电型)的第一驱动晶体管NTO1和p型(第一导电型)的第二驱动晶体管PTO1。基于p型差动放大电路100的输出节点ND1(第一输出节点)的电压控制第一驱动晶体管NTO1的栅极(电压)。基于n型差动放大电路110的输出节点ND2(第二输出节点)的电压控制第二驱动晶体管PTO1的栅极(电压)。第二驱动晶体管PTO1的漏极连接在第一驱动晶体管NTO1的漏极上。然后，输出电路120将第一驱动晶体管NTO1的漏极电压(第二驱动晶体管PTO1的漏极电压)作为输出信号Vout输出。
而且，由于本实施例中的电压跟随电路VF包括第一及第二辅助电路130、140，所以不会出现输入死区，而且可以抑制贯通电流，同时，因为可以对第一及第二驱动晶体管PTO1、NTO2的栅极电压进行快速充电，所以可以实现差动部DIF的快速化。其结果是无须将动作电压的范围进行不必要的扩大，抑制贯通电流，实现低耗电化和快速化。
这里，第一辅助电路130基于输入信号Vin和输出信号Vout驱动p型差动放大电路100的输出节点ND1(第一输出节点)和反转输出节点NXD1(第一反转输出节点)中的至少一个。此外，第二辅助电路140基于输入信号Vin和输出信号Vout驱动n型差动放大电路110的输出节点ND2(第二输出节点)和第二反转输出节点(NXD2)中的至少一个。
然后，当p型晶体管PT1(在构成第一差动晶体管对的晶体管中将输入信号Vin提供到栅极的晶体管)的栅极·源极间(栅极与源极之间)的电压的绝对值小于p型晶体管PT1的阈值电压的绝对值时，通过第一辅助电路130驱动输出节点ND1(第一输出节点)及反转输出节点NXD1(第一反转输出节点)中的至少一个，从而控制第一驱动晶体管NTO1的栅极电压。
而且，当n型晶体管NT3(在构成第二差动晶体管对的晶体管中将输入信号Vin提供到栅极的晶体管)的栅极与源极之间的电压的绝对值小于n型晶体管NT3的阈值电压的绝对值时，通过第二辅助电路140驱动输出节点ND2(第二输出节点)及反转输出节点NXD2(第二反转输出节点)中的至少一个，从而控制第二驱动晶体管PTO1的栅极电压。
图20示出图19所示的电压跟随电路VF的动作说明图。
这里，将高电位侧电源电压表示为VDD、低电位侧电源电压表示为VSS、输入信号的电压标注为Vin、p型晶体管PT1的阈值电压表示为Vthp、n型晶体管NT3的阈值电压表示为Vthn。
当满足VDD≥Vin＞VDD-|Vthp|时，p型晶体管截止，n型晶体管导通。这里p型晶体管根据栅极电压在截止区域、线性区域或饱和区域进行动作时，p型晶体管截止就意味着在截止区域进行动作。同样，n型晶体管根据栅极电压在截止区域、线性区域或饱和区域进行动作时，n型晶体管导通就意味着在线性区域或饱和区域进行动作。因此，当满足VDD≥Vin＞VDD-|Vthp|时，p型差动放大电路100不进行动作(截止)，n型差动放大电路110进行动作(导通)。因此，导通第一辅助电路130的动作[驱动输出节点ND1(第一输出节点)及反转输出节点NXD1(第一反转输出节点)中的至少一个]，截止第二辅助电路140的动作[不驱动输出节点ND2(第二输出节点)及反转输出节点NXD2(第二反转输出节点]。这样，在p型差动放大电路100不进行动作的范围内，通过由第一辅助电路130驱动p型差动放大电路100的输出节点ND1(反转输出节点NXD1)，即使是相对于p型差动放大电路100的第一差动晶体管对的输入死区范围内的输入信号Vin，也不必将输出节点ND1的电压设定为不定的状态。
当满足VDD-|Vthp|≥Vin≥Vthn+VSS时，p型晶体管导通，n型晶体管导通。这里p型晶体管根据栅极电压在截止区域、线性区域或饱和区域进行动作时，p型晶体管导通就意味着在线性区域或饱和区域进行动作。因此，p型差动放大电路100进行动作(导通)，n型差动放大电路110也进行动作(导通)。在这种情况下，导通或截止第一辅助电路130的动作，并导通或截止第二辅助电路140的动作。即、因为p型差动放大电路100及n型差动放大电路110进行动作，所以输出节点ND1、ND2不会是不定状态，并通过输出电路120输出输出信号Vout。这样，既可以使第一及第二辅助电路130、140进行动作，也可以使其不进行动作。在图20中示出了使其进行动作的情况。
当满足Vthn+VSS≥Vin≥VSS时，p型晶体管导通，n型晶体管截止。这里n型晶体管根据栅极电压在截止区域、线性区域或饱和区域进行动作时，n型晶体管截止就意味着在截止区域进行动作。n型差动放大电路110不进行动作(截止)，p型差动放大电路100进行动作(导通)。因此，导通第二辅助电路140的动作[驱动输出节点ND2(第二输出节点)及反转输出节点NXD2(第二反转输出节点)中的至少一个]，截止第一辅助电路130的动作。这样，在n型差动放大电路110不进行动作的范围内，通过由第二辅助电路140驱动n型差动放大电路110的输出节点ND2(反转输出节点NXD2)，即使是相对于n型差动放大电路110的第二差动晶体管的输入死区范围内的输入信号Vin，也不必将输出节点ND2的电压设为不定的状态。
如上所述，通过第一及第二辅助电路130、140，可以控制构成输出电路120的第一及第二驱动晶体管NTO1、PTO1的栅极电压，避免由于输入信号Vin位于输入死区范围内而产生不必要的贯通电流。而且，由于删除了输入信号Vin的输入死区，考虑到p型晶体管的阈值电压Vthp以及n型晶体管的阈值电压Vthn的变化，没有必要设置偏压。因为可以形成将高电位侧电源电压VDD和低电位侧电源电压VSS之间的电压作为振幅的电压跟随电路VF，所以，无须降低驱动能力就可以使动作电压变窄，能够进一步削减功耗。这就意味着升压电路的安装或制造程序的低耐压化，从而实现低成本化。
而且，由于通过第一及第二辅助电路130、140驱动输出节点ND1、ND2，所以可以在实现差动部DIF反应速度的快速化的同时，不需要相位补偿用电容器。此外，通过使输出部OC的第一及第二驱动晶体管PTO1、NTO1的电流驱动能力降低，可以实现输出部OC的反应速度的低速化。
以下，将对本实施例中的电压跟随电路VF的详细结构例进行说明。
图19中，p型差动放大电路100包括第一电流源CS1、上述第一差动晶体管对和第一电流反射镜电路CM1。向第一电流源CS1的一端提供高电位侧的电源电压VDD(第一电源电压)。在第一电流源CS1的另一端上连接构成上述第一差动晶体管对的p型晶体管PT1、PT2的源极。
第一电流反射镜电路CM1包括各栅极相互连接的n型(第二导电型)的第一晶体管对。该第一晶体管对包括n型晶体管NT1、NT2。向n型晶体管NT1、NT2的各晶体管的源极提供低电位侧的电源电压VSS(第二电源电压)。n型晶体管NT1的漏极与输出节点ND1(第一输出节点)连接。n型晶体管NT2的漏极与反转输出节点NXD1(第一反转输出节点)连接。n型晶体管NT2(在构成第一差动晶体管对的晶体管中与反转输出节点NXD1连接的晶体管)的漏极和栅极连接。
此外，n型差动放大电路110包括第二电流源CS2、上述第二差动晶体管对和第二电流反射镜电路CM2。向第二电流源CS2的一端提供低电位侧的电源电压VSS(第二电源电压)。在第二电流源CS2的另一端上连接构成上述第二差动晶体管对的n型晶体管NT3、NT4的源极。
第二电流反射镜电路CM2包括各栅极相互连接的p型(第一导电型)的第二晶体管对。该第二晶体管对包括p型晶体管PT3、PT4。向p型晶体管PT3、PT4的各晶体管的源极提供高电位侧的电源电压VDD(第一电源电压)。p型晶体管PT3的漏极与输出节点ND2(第二输出节点)连接。p型晶体管PT4的漏极与反转输出节点NXD2(第二反转输出节点)连接。p型晶体管PT4(在构成第二差动晶体管对的晶体管中与反转输出节点NXD2连接的晶体管)的漏极和栅极连接。
此外，第一辅助电路130可以包括p型(第一导电型)的第一及第二电流驱动晶体管PA1、PA2，以及第一电流控制电路132。将高电位侧的电源电压VDD(第一电源电压)提供到第一及第二电流驱动晶体管PA1、PA2的各晶体管的源极。第一电流驱动晶体管PA1的漏极连接到输出节点ND1(第一输出节点)上。第二电流驱动晶体管PA2的漏极连接到反转输出节点NXD1(第一反转输出节点)上。
而且，第一电流控制电路132基于输入信号Vin和输出信号Vout控制第一及第二电流驱动晶体管PA1、PA2的栅极电压。更具体地说，在构成第一差动晶体管对的晶体管中，将输入信号Vin提供到栅极的p型晶体管PT1的栅极·源极之间的电压(的绝对值)小于该晶体管的阈值电压(的绝对值)，此时，第一电流控制电路132控制第一及第二电流驱动晶体管PA1、PA2的栅极电压，以驱动输出节点ND1(第一输出节点)和反转输出节点NXD1(第一反转输出节点)中的至少一个。
此外，第二辅助电路140可以包括n型(第二导电型)的第三及第四电流驱动晶体管NA3、NA4，以及第二电流控制电路142。将低电位侧的电源电压VSS(第二电源电压)提供到第三及第四电流驱动晶体管NA3、NA4的各晶体管的源极。第三电流驱动晶体管NA3的漏极连接到输出节点ND2(第二输出节点)上。第四电流驱动晶体管NA4的漏极连接到反转输出节点NXD2(第二反转输出节点)上。
此外，第二电流控制电路142基于输入信号Vin和输出信号Vout控制第三及第四电流驱动晶体管NA3、NA4的栅极电压。更具体地说，在构成第二差动晶体管对的晶体管中，将输入信号Vin提供到栅极的n型晶体管NT3的栅极·源极之间的电压的绝对值小于该晶体管的阈值电压的绝对值，此时，第二电流控制电路142控制第三及第四电流驱动晶体管NA3、NA4的栅极电压，以驱动输出节点ND2(第二输出节点)和反转输出节点NXD2(第二反转输出节点)中的至少一个。
图19中，差动部DIF的反应速度相当于从输入信号Vin开始变化到第一及第二驱动晶体管PTO1、NTO1的栅极电压发生变化达到预定电平为止的时间。输出部OC的反应速度相当于从第一及第二驱动晶体管PTO1、NTO1的栅极电压开始变化到输出信号Vout发生变化达到预定电平为止的时间。
图21示出了第一电流控制电路132的结构例。但是，与图19中所示的电压跟随电路VF相同的部分标注相同的符号，并且适当省略对其的说明。
第一电流控制电路132包括：第三电流源极CS3，n型(第二导电型)第三差动晶体管对，和p型(第一导电型)的第五及第六电流驱动晶体管PS5、PS6。
将低电位侧的电源电压VSS(第二电源电压)提供到第三电流源极CS3的一端。
第三差动晶体管对包括n型晶体管NS5、NS6。n型晶体管NS5、NS6的各晶体管的源极连接到第三电流源极CS3的另一端上。输入信号Vin提供给n型晶体管NS5的栅极。输出信号Vout提供给n型晶体管NS6的栅极。
将高电位侧的电源电压VDD(第一电源电压)提供到第五及第六电流驱动晶体管PS5、PS6的各晶体管的源极上。第五电流驱动晶体管PS5的漏极连接到构成第三差动晶体管对的n型晶体管NS5的漏极上。第六电流驱动晶体管PS6的漏极连接到构成第三差动晶体管对的n型晶体管NS6的漏极上。第五电流驱动晶体管PS5的栅极和漏极互相连接。第六电流驱动晶体管PS6的栅极和漏极互相连接。
而且，构成第三差动晶体管对的n型晶体管NS5(在构成第三差动晶体管对的晶体管中将输入信号Vin提供到其栅极的晶体管)的漏极(或者是第五电流驱动晶体管PS5的漏极)与第二电流驱动晶体管PA2的栅极连接。同样，构成第三差动晶体管对的n型晶体管NS6(在构成第三差动晶体管对的晶体管中将输出信号Vout提供到其栅极的晶体管)的漏极(或者是第六电流驱动晶体管PA6的漏极)与第一电流驱动晶体管PA1的栅极连接。
即，第一和第六电流驱动晶体管PA1、PS6构成电流反射镜电路。同样，第二和第五电流驱动晶体管PA2、PS5构成电流反射镜电路。
图22示出第二电流控制电路142的结构例。但是，与图19中所示的电压跟随电路VF相同的部分标注相同的符号，并且适当省略对其的说明。
第二电流控制电路142包括第四电流源CS4，p型(第一导电型)的第四差动晶体管对，n型(第二导电型)的第七和第八电流驱动晶体管NS7、NS8。
向第四电流源极CS4的一端提供高电位侧的电源电压VDD(第一电源电压)。
第四差动晶体管对包括p型晶体管PS7、PS8。p型晶体管PS7、PS8的各晶体管的源极连接到第四电流源极CS4的另一端上。向p型晶体管PS7的栅极提供输入信号Vin。向p型晶体管PS8的栅极提供输出信号Vout。
向第七及第八电流驱动晶体管PS7、PS8的源极提供低电位侧的电源电压VSS(第二电源电压)。第七电流驱动晶体管NS7的漏极连接到构成第四差动晶体管对的p型晶体管PS7的漏极上。第八电流驱动晶体管NS8的漏极连接到构成第四差动晶体管对的p型晶体管PS8的漏极上。第七电流驱动晶体管NS7的栅极和漏极相连接。第八电流驱动晶体管NS8的栅极和漏极相连接。
而且，构成第四差动晶体管对的p型晶体管PS7(在构成第四差动晶体管对的晶体管中将输入信号Vin提供到其栅极的晶体管)的漏极(或者是第七电流驱动晶体管NS7的漏极)与第四电流驱动晶体管NA4的栅极连接。同样，构成第四差动晶体管对的p型晶体管PS8(在构成第四差动晶体管对的晶体管中将输出信号Vout提供到其栅极的晶体管)的漏极(或者是第八电流驱动晶体管NS8的漏极)与第三电流驱动晶体管NA3的栅极连接。
即，第三和第八电流驱动晶体管NA3、NS8构成电流反射镜电路。同样，第四和第七电流驱动晶体管NA4、NS7构成电流反射镜电路。
接着，假设第一辅助电路130包括图21中所示的第一电流控制电路132，第二辅助电路140包括图22中所示的第二电流控制电路142，在这种假设条件下对具有图19中所示结构的电压跟随电路VF的动作做以下说明。
首先，当满足Vthn+VSS≥Vin＞VSS时，尽管p型差动放大电路100随着p型晶体管PT1的导通进行适当的动作，但是n型差动放大电路110各节点的电压会因为n型晶体管NT3不动作而处于不定状态。
这里，着重考虑第二辅助电路140，因为p型晶体管PS7导通，阻抗降低，所以第四电流驱动晶体管NA4的栅极电压就会上升。其结果是，第四电流驱动晶体管NA4的阻抗变小。即，第四电流驱动晶体管NA4驱动反转输出节点NXD2，引入电流，从而该反转输出节点NXD2的电位降低。其结果是，p型晶体管PT3的阻抗变小，输出节点ND2的电位升高。而且，输出电路120中的第二驱动晶体管PTO1阻抗变大，输出信号Vout的电位下降。这样，p型晶体管PS8的阻抗变小，第三电流驱动晶体管NA3的栅极电压上升。从而，第三电流驱动晶体管NA3的阻抗变小，输出节点ND2的电位降低。
这样，p型晶体管PT3的阻抗变小导致输出节点ND2的电位升高的结果被反馈(fed back)，第三电流驱动晶体管NA3的阻抗变小，输出节点ND2的电位降低。其结果是，产生输入信号Vin的电压和输出信号Vout的电压几乎相同的平衡状态，第二驱动晶体管PTO1的栅极电压会达到最合适的水平。
接着，当满足VDD≥Vin＞VDD-|Vthp|时，会以与上述情况相反的方式动作。即，n型差动放大电路110随着n型晶体管NT3的导通进行适当的动作，但因为p型晶体管PT1不动作，p型差动放大电路100各节点的电压处于不定状态。
这里，着重考虑第一辅助电路130，因为n型晶体管NS5导通，阻抗变小，所以第二电流驱动晶体管PA2的栅极电压降低。其结果是，第二电流驱动晶体管PA2的阻抗变小。即，第二电流驱动晶体管PA2驱动反转输出节点NXD1，提供电流，反转输出节点NXD1的电位升高。其结果是，n型晶体管NT2的阻抗变小，输出节点ND1的电位降低。而且，输出电路120的驱动晶体管NTO1阻抗变大，输出信号Vout的电位升高。这样，n型晶体管NS6的阻抗变小，第一电流驱动晶体管PA1的栅极电压降低。从而，第一电流驱动晶体管PA1的阻抗变小，输出节点ND1的电位升高。
这样，n型晶体管NT2的阻抗变小，输出节点ND1的电位降低的结果被反馈(回授)，第一电流驱动晶体管PA1的阻抗变小从而输出节点ND1的电位升高。其结果是，产生输入信号Vin的电压和输出信号Vout的电压几乎相同的平衡状态，第一驱动晶体管NTO1的栅极电压会达到最合适的水平。
当满足VDD-|Vthp|≥Vin≥Vthn+VSS时，因为p型差动放大电路100和n型差动放大电路110动作，从而确定输出节点ND1、ND2的电位，所以，即使是第一和第二辅助电路130、140不动作，也可以处于输入信号Vin的电压和输出信号Vout的电压几乎相同的平衡状态。
图23示出p型差动放大电路100和第一辅助电路130的节点电压变化的模拟(simulation)结果。图24示出n型差动放大电路110和第二辅助电路140的节点电压变化的模拟结果。图25示出输出节点ND1、ND2的电压变化的模拟结果。
图23中，节点SG1为第一电流驱动晶体管PA1的栅极。节点SG2为第二电流驱动晶体管PA2的栅极。节点SG3为构成第一差动晶体管对的p型晶体管PT1、PT2的源极。
图24中，节点SG4为第四电流驱动晶体管NA4的栅极。节点SG5为第三电流驱动晶体管NA3的栅极。节点SG6为构成第二差动晶体管对的n型晶体管NT3、NT4的源极。
如图23～图25所示，即使是输入0.5伏左右的输入信号Vin，输出节点ND1也不会处于不定状态，并控制构成输出电路120的第一驱动晶体管NTO1的栅极电压。
图26示出包括具有图19～图21所示结构的电压跟随电路VF的阻抗变换电路IPC在未连接负载时的相位裕度的变化及增益变化的模拟结果。这里，示出了在动作温度T1、T2、T3(T1＞T2＞T3)各动作温度下，随着电阻电路RC的电阻值的变化相位裕度及增益发生变化的情况。这样，在阻抗变换电路IPC中，通过改变电阻电路RC的电阻值可以确定未连接负载时的相位裕度。
图27示出包括具有图19～图21所示结构的电压跟随电路VF的阻抗变换电路IPC在连接负载状态下相位裕度的变化及增益变化的模拟结果。这里，示出了将电阻电路RC的电阻值固定，在动作温度T1、T2、T3(T1＞T2＞T3)各动作温度下，随着负载LD的负载电容的变化相位裕度及增益发生变化的情况。这样，在阻抗变换电路IPC中，负载LD的负载电容越大，相位裕度越大。
如上所述，根据本实施例中的具有电压跟随电路VF的阻抗变换电路IPC，不会出现输入死区，也就是以所谓的rail-to-rail进行动作，而且可以实现可靠地抑制输出电路120中的贯通电流的控制。这样，可以提供能够实现大幅降低功耗的阻抗变换电路。而且，因为AB级动作是可行的，所以在使液晶的外加电压反转的极性反转驱动中，可以不受极性的影响，稳定地驱动数据线。
而且，因为通过第一和第二辅助电路130、140驱动输出节点ND1、ND2，所以在实现差动部DIF的反应速度快速化的同时，可以不需要相位补偿用电容器。此外，通过一起降低输出部OC中的第一和第二驱动晶体管PTO1、NTO1的电流驱动能力，可以实现输出部OC反应速度的低速化。这样，相对于由于面板尺寸的扩大而负载电容不同的各种显示面板，可以实现采用同一的阻抗变换电路进行驱动的效果。
而且，在使输出信号Vout反馈的电压跟随电路中，为了使输出稳定有必要防止振荡，通常，在差动放大电路和输出电路之间连接相位补偿电容，使其具有相位裕度。在这种情况下，已经知道表示电压跟随电路功能的转换速度S与I/C成比例，这里I表示消耗电流，C表示相位补偿电容的电容值。这样，为了让电压跟随电路的转换速度更大，只有减小电容值C或增加消耗电流I。
与此相对，在本实施例中，因为如上所述可以不需要相位补偿电容器，所以不受上述的转换速度S与I/C成比例的关系的限制。这样，无需增大消耗电流I就可以提高转换速度。
3.3电流值的调整
在本实施例中的电压跟随电路VF中，可以通过对p型差动放大电路100、n型差动放大电路110、第一辅助电路130及第二辅助电路140的电流发生器动作时的电流值进行研究，从而进一步提高电路的稳定性。
图28示出本实施例中的电压跟随电路VF的其他结构例的电路图。在图28中，各电流发生器都是由晶体管组成的。这种情况下，通过控制各晶体管的栅极电压，可以减少电流发生器中无用的电流消耗。
通过使构成输出电路120的第一及第二驱动晶体管NTO1、PTO1的漏极电流相等，从而可以有效地提高电压跟随电路VF的稳定性。第一驱动晶体管NTO1的漏极电流是由p型差动放大电路100的第一电源发生器CS1的动作电流值I1和第一辅助电路130的第三电源发生器CS3的动作电流值I3决定的。第二驱动晶体管PTO1的漏极电流是由n型差动放大电路110的第二电源发生器CS2的动作电流值I2和第二辅助电路140的第四电源发生器CS4的动作电流值I4决定的。
这里假设电流值I1不等于电流值I3。例如，假设电流值I1是10，电流值I3是5。同样地，假设电流值I2不等于电流值I4。例如，假设电流值I2是10，电流值I4是5。
当输入信号Vin的电压在p型差动放大电路100和第一辅助电路130的动作范围内，第一驱动晶体管NTO1的漏极电流是例如15(＝I1+I3＝10+5)。同样地，当输入信号Vin的电压在n型差动放大电路110和第二辅助电路140的动作范围内，第二驱动晶体管PTO1的漏极电流是例如15(＝I2+I4＝10+5)。
与此相对，例如当输入信号Vin的电压变低，n型晶体管不进行动作时，n型差动放大电路110和第一辅助电路130也不进行动作。这样，第二及第三电流发生器CS2、CS3不工作(I2＝0，I3＝0)。所以，第一驱动晶体管NTO1的漏极电流是例如10(＝I1)，第二驱动晶体管PTO1的漏极电流是例如5(＝I4)。例如当输入信号Vin的电压升高，p型晶体管不进行动作时，也会发生同样的情况。
如上所述，如果构成输出电路120的第一及第二驱动晶体管NTO1、PTO1的漏极电流不同，输出信号Vout的上升沿或下降沿不同，则输出稳定需要的时间也不同，这样容易产生振荡。
所以，在本实施例中的电压跟随电路VF中，优选第一及第三电流发生器CS1、CS3进行动作时的电流值相等(I1＝I3)，而且，第二及第四电源发生器CS2、CS4进行动作时的电流值相等(I2＝I4)。这可以通过以下方法实现：使构成第一～第四电流发生器CS1～CS4的晶体管的沟道长L相同，使构成第一及第三电流发生器CS1、CS3的晶体管的沟道宽相等，让构成第二及第四电源发生器CS2、CS4的晶体管的沟道宽相等。
而且，优选第一～第四电源发生器CS1～CS4的各电流发生器进行动作时电流值相等(I1＝I2＝I3＝I4)，因为在这种情况下比较容易设计。
此外，通过降低第三及第四电源发生器CS3、CS4进行动作时的电流值中的至少一个，可以进一步实现低耗电化。在这种情况下，在不降低第一～第四电流驱动晶体管PA1、PA2、NA3、NA4的各晶体管的电流驱动能力的情况下，需要降低第三及第四电源发生器CS3、CS4进行动作时的电流值中的至少一个。
图29示出减小第四电源发生器CS4进行动作时的电流值的结构例说明图。但是，与图19、图22或者图28中所示相同的部分标注相同的符号，并且适当省略对其的说明。
在图29中，利用第三及第八电流驱动晶体管NA3、NS8构成电流反射镜电路以减小第四电源发生器CS4进行动作时的电流值。第三电流驱动晶体管NA3的沟道长用L表示，沟道宽用WA3表示，第三电流驱动晶体管NA3的漏极电流用INA3表示，第八电流驱动晶体管NS8的沟道长用L表示，沟道宽用WS8表示，第八电流驱动晶体管NS8的漏极电流用INS8表示。在这种情况下，可以通过INA3＝(WA3/WS8)×INS8表示其关系。这里，(WA3/WS8)表示第三电流驱动晶体管NA3的电流驱动能力与第八电流驱动晶体管NS8的电流驱动能力的比。这样，通过使(WA3/WS8)大于1，从而不用降低第三电流驱动晶体管NA3的电流驱动能力即可使漏极电流INS8减小，第四电源发生器CS4进行动作时的电流值I4也可以减小。
此外，在图29中，也可以利用第四及第七电流驱动晶体管NA4、NS7组成电流反射镜电路。
此外，同样地，优选减小第三电源发生器CS3进行动作时的电流值。在这种情况下，可以利用第一及第六电流驱动晶体管PA1、PS6构成电流反射镜电路或者利用第二及第五电流驱动晶体管PA2、PS5构成电流反射镜电路。
如上所述，将第一电流驱动晶体管PA1的电流驱动能力和第六电流驱动晶体管PS6的电流驱动能力的比、第二电流驱动晶体管PA2的电流驱动能力和第五电流驱动晶体管PS5的电流驱动能力的比、第三电流驱动晶体管NA3的电流驱动能力和第八电流驱动晶体管NS8的电流驱动能力的比和第四电流驱动晶体管NA4的电流驱动能力和第七电流驱动晶体管NS7的电流驱动能力的比中的至少一个设置成大于1的比值。这样，可以减小第三及第四电源发生器CS3、CS4进行动作时的电流值中的至少一个。
此外，本发明并不限于上述实施例，可以在本发明宗旨的范围内进行各种变形。例如，虽然对采用液晶显示面板作为显示面板的情况进行了说明，但并不限于此。而且，虽然对各晶体管是MOS晶体管的情况进行了说明，但也不限于此。
此外，电压跟随电路以及构成电压跟随电路的p型差动放大电路、n型差动放大电路、输出电路、第一辅助电路、第二辅助电路的结构都不限于上述实施例中说明的结构，也可以采用这些结构的各种等效结构。
此外，在本发明中从属权利要求所涉及的发明中，可以是省略从属权利要求的构成要件一部分的结构。此外，本发明的独立权利要求1涉及的发明的要部可以从属于其他独立权利要求。
附图标记说明
520    源极驱动器         600  显示数据RAM
602    列地址电路         604  行地址电路
606    I/O缓冲电路        608  显示数据锁存电路
610    栏地址电路         620  ***接口电路
622    RGB接口电路        624  控制逻辑电路
630    栅极驱动器控制电路 640  显示计时产生电路
642    振荡电路           650  驱动电路
660    内部电源电路       662  基准电压产生电路
DEC1～DECN  第一～第N解码器
D0～D5 显示数据           GVL0～GVL63  灰阶电压信号线
OUT1～OUTN  驱动输出电路
PS1reg～PSNreg  第一～第NPS数据保持电路
SCLK   移位时钟脉冲       SD  移位数据
S1～SN 源极线          V0～V63  灰阶数据
XD0～XD5  反转数据

Claims (11)

1.一种源极驱动器，用于驱动光电装置的多条源极线，其特征在于，包括：
多个阻抗变换电路，各阻抗变换电路基于与显示数据对应的灰阶电压，驱动所述多条源极线的各源极线；以及
多个节电数据保持电路，在各节电数据保持电路中保持有节电数据，
其中，所述多个节电数据保持电路的各节电数据保持电路，对应所述多个阻抗变换电路的各个阻抗变换电路设置，或对应构成一个像素的点数的阻抗变换电路设置，
所述多个阻抗变换电路的各阻抗变换电路包括电压跟随电路，所述电压跟随电路的输出上未连接负载时的相位裕度小于该输出上连接负载时的相位裕度，并基于所述灰阶电压驱动源极线，
所述多个阻抗变换电路的各阻抗变换电路基于与所述阻抗变换电路对应设置的节电数据保持电路中保持的节电数据，停止或限制所述阻抗变换电路的电压跟随电路的动作电流。
2.根据权利要求1所述的源极驱动器，其特征在于：
所述多个节电数据保持电路构成移位寄存器，在所述移位寄存器中各节电数据保持电路串联连接，
通过移位动作，将节电数据依次摄取到各节电数据保持电路中。
3.根据权利要求1所述的源极驱动器，其特征在于：
还包括显示数据存储器，所述显示数据存储器用于存储与所述多个阻抗变换电路的各阻抗变换电路对应的显示数据以及与所述多个节电数据保持电路的各节电数据保持电路对应的节电数据，
从所述显示数据存储器中读出所述节电数据，将所述节电数据设置在所述多个节电数据保持电路的各节电数据保持电路中。
4.根据权利要求2或3所述的源极驱动器，其特征在于：
生成用于将阻抗变换电路群的阻抗变换动作设置为使能状态的节电数据，并将所述节电数据设置在所述多个节电数据保持电路的至少一个中或所述显示数据存储器中，所述阻抗变换电路群由在所述多个阻抗变换电路中指定的两个阻抗变换电路特定。
5.根据权利要求4所述的源极驱动器，其特征在于：
生成用于设置为禁止状态的节电数据，并将所述节电数据设置在所述多个节电数据保持电路的至少一个中或所述显示数据存储器中，所述禁止状态是停止或限制所述多个阻抗变换电路中除了所述阻抗变换电路群以外的阻抗变换电路的电压跟随电路的动作电流的状态。
6.根据权利要求1至5中任一项所述的源极驱动器，其特征在于：
所述各阻抗变换电路还包括电阻电路，所述电阻电路串联连接在所述电压跟随电路与所述阻抗变换电路的输出之间，
其中，所述电压跟随电路包括：
差动部，用于放大输入信号和所述电压跟随电路的输出信号的差分；以及
输出部，基于所述差动部的输出，输出所述电压跟随电路的输出信号，
通过所述电阻电路驱动所述源极线。
7.根据权利要求6所述的源极驱动器，其特征在于：
所述差动部的输出的转换速度与所述输出部的输出的转换速度相同、或大于所述输出部的输出的转换速度。
8.一种光电装置，其特征在于，包括：
多条源极线；
多条栅极线；
多个开关元件，各开关元件与所述多条栅极线中的一条及所述多条源极线中的一条连接；
栅极驱动器，用于扫描所述多条栅极线；以及
根据权利要求1至7中任一项所述的源极驱动器，用于驱动所述多条源极线。
9.一种驱动方法，用于驱动光电装置的多条源极线，其特征在于：
将节电数据保持在节电数据保持电路中，所述节电数据保持电路对应基于与显示数据对应的灰阶电压驱动所述多条源极线中的一条的电压跟随电路设置，或对应构成一个像素的点数的电压跟随电路设置，
基于与所述电压跟随电路对应设置的节电数据保持电路中保持的节电数据，停止或限制所述电压跟随电路的动作电流，
所述电压跟随电路，在其输出上未连接负载时的相位裕度小于在该输出上连接负载时的相位裕度。
10.根据权利要求9所述的驱动方法，其特征在于：
生成用于将电压跟随电路群的动作设置为使能状态的节电数据，并将所述节电数据设置在所述多个节电数据保持电路的至少一个中，所述电压跟随电路群由在多个电压跟随电路中指定的两个电压跟随电路特定，各电压跟随电路驱动源极线。
11.根据权利要求10所述的驱动方法，其特征在于：
生成用于设置为停止或限制电压跟随电路群的动作电流的禁止状态的节电数据，并将所述节电数据设置在所述多个节电数据保持电路的至少一个中，所述电压跟随电路群由在多个电压跟随电路中指定的两个电压跟随电路特定，各电压跟随电路驱动源极线。
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