JP2003216126A - 駆動回路、電極基板及び平面表示装置 - Google Patents
駆動回路、電極基板及び平面表示装置Info
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- JP2003216126A JP2003216126A JP2002017265A JP2002017265A JP2003216126A JP 2003216126 A JP2003216126 A JP 2003216126A JP 2002017265 A JP2002017265 A JP 2002017265A JP 2002017265 A JP2002017265 A JP 2002017265A JP 2003216126 A JP2003216126 A JP 2003216126A
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Abstract
(57)【要約】
【課題】 同一導電型のトランジスタで構成された複数
段のシフトレジスタを備えた駆動回路では、シフトレジ
スタの最終段出力をシリアルアウト信号として取り出す
ライン上にインバータを構成することが難しく、さらな
る低コスト化を図ることは困難であった。 【解決手段】 最終段のシフトレジスタSRnからシフ
トされたスタート信号を取り込み、且つ特定の出力線、
例えば走査線Gと接続されていない検査用シフトレジス
タSRtを配置し、この検査用シフトレジスタSRtか
らの出力をシリアルアウト信号として取り出す。画素部
103の画素スイッチ素子と同一導電型のトランジスタ
を用いて、シリアルアウト信号の出力段を含めた駆動回
路のすべてのシフトレジスタを作成できるため、低コス
ト化が可能となる。
段のシフトレジスタを備えた駆動回路では、シフトレジ
スタの最終段出力をシリアルアウト信号として取り出す
ライン上にインバータを構成することが難しく、さらな
る低コスト化を図ることは困難であった。 【解決手段】 最終段のシフトレジスタSRnからシフ
トされたスタート信号を取り込み、且つ特定の出力線、
例えば走査線Gと接続されていない検査用シフトレジス
タSRtを配置し、この検査用シフトレジスタSRtか
らの出力をシリアルアウト信号として取り出す。画素部
103の画素スイッチ素子と同一導電型のトランジスタ
を用いて、シリアルアウト信号の出力段を含めた駆動回
路のすべてのシフトレジスタを作成できるため、低コス
ト化が可能となる。
Description
【0001】
【発明の属する技術分野】この発明は、液晶表示装置な
どの平面表示装置に関する。詳しくは、同一導電型のト
ランジスタで構成されたシフトレジスタを有する駆動回
路と、この駆動回路を内蔵した電極基板と、この電極基
板を用いて構成された平面表示装置に関する。
どの平面表示装置に関する。詳しくは、同一導電型のト
ランジスタで構成されたシフトレジスタを有する駆動回
路と、この駆動回路を内蔵した電極基板と、この電極基
板を用いて構成された平面表示装置に関する。
【0002】
【従来の技術】近年、液晶表示装置に代表される平面表
示装置は、薄型、軽量且つ低消費電力であることから、
各種機器のディスプレイとして用いられている。中で
も、画素毎にスイッチ素子を配置したアクティブマトリ
クス型液晶表示装置は、ノート型PCや携帯型情報端末
のディスプレイとして普及しつつある。最近では、従来
のアモルファスシリコンに比べて電子移動度が高いポリ
シリコンTFTを比較的低温のプロセスで形成する技術
が確立したことにより、TFTの小型化が可能となり、
このためアレイ基板上に画素部と駆動回路とを一体に形
成した駆動回路内蔵型の液晶表示装置も出現している。
示装置は、薄型、軽量且つ低消費電力であることから、
各種機器のディスプレイとして用いられている。中で
も、画素毎にスイッチ素子を配置したアクティブマトリ
クス型液晶表示装置は、ノート型PCや携帯型情報端末
のディスプレイとして普及しつつある。最近では、従来
のアモルファスシリコンに比べて電子移動度が高いポリ
シリコンTFTを比較的低温のプロセスで形成する技術
が確立したことにより、TFTの小型化が可能となり、
このためアレイ基板上に画素部と駆動回路とを一体に形
成した駆動回路内蔵型の液晶表示装置も出現している。
【0003】この様な液晶表示装置では、画素部と駆動
回路を同一プロセスで作ることができるため、低コスト
化に有利とされているが、駆動回路となる走査線駆動回
路や信号線駆動回路では、多くのシフトレジスタを使用
することから、スイッチ素子を歩留まり良く作成するこ
とが求められている。通常、アレイ基板上に画素部や駆
動回路を形成した後には、アレイテスタにより回路動作
の検査が行われている。例えば走査線駆動回路では、シ
フトレジスタの最終段出力をシリアルアウト信号として
基板外に取り出すことにより、走査線駆動回路が正常に
動作しているかどうかの検査を実施している。
回路を同一プロセスで作ることができるため、低コスト
化に有利とされているが、駆動回路となる走査線駆動回
路や信号線駆動回路では、多くのシフトレジスタを使用
することから、スイッチ素子を歩留まり良く作成するこ
とが求められている。通常、アレイ基板上に画素部や駆
動回路を形成した後には、アレイテスタにより回路動作
の検査が行われている。例えば走査線駆動回路では、シ
フトレジスタの最終段出力をシリアルアウト信号として
基板外に取り出すことにより、走査線駆動回路が正常に
動作しているかどうかの検査を実施している。
【0004】
【発明が解決しようとする課題】ところで、シフトレジ
スタの最終段出力をシリアルアウト信号として取り出す
際には、検査用の出力ラインにインバータを接続するこ
とにより、シリアルアウト信号を増幅したり、画素につ
ながる走査線の負荷が増えないようにする対策がとられ
ている。従来は、検査用の出力ラインに接続するインバ
ータをCMOSで構成していたため、p-chとn-chの2つ
のトランジスタが必要であった。これに対し、最近で
は、画素部や駆動回路に配置されるスイッチ素子を同一
導電型のトランジスタ(p-ch又はn-ch)で作成すること
により、さらなる低コスト化を図ることが検討されてい
る。しかし、同一導電型のトランジスタでは、検査用の
出力ラインに接続するインバータを構成することが難し
く、上記のような対策を施すことができないため、さら
なる低コスト化を図ることは困難であった。
スタの最終段出力をシリアルアウト信号として取り出す
際には、検査用の出力ラインにインバータを接続するこ
とにより、シリアルアウト信号を増幅したり、画素につ
ながる走査線の負荷が増えないようにする対策がとられ
ている。従来は、検査用の出力ラインに接続するインバ
ータをCMOSで構成していたため、p-chとn-chの2つ
のトランジスタが必要であった。これに対し、最近で
は、画素部や駆動回路に配置されるスイッチ素子を同一
導電型のトランジスタ(p-ch又はn-ch)で作成すること
により、さらなる低コスト化を図ることが検討されてい
る。しかし、同一導電型のトランジスタでは、検査用の
出力ラインに接続するインバータを構成することが難し
く、上記のような対策を施すことができないため、さら
なる低コスト化を図ることは困難であった。
【0005】この発明の目的は、同一導電型のトランジ
スタで構成されたシフトレジスタから、回路動作の検査
に必要なシリアルアウト信号を取り出すことができる駆
動回路、電極基板及び平面表示装置を提供することにあ
る。
スタで構成されたシフトレジスタから、回路動作の検査
に必要なシリアルアウト信号を取り出すことができる駆
動回路、電極基板及び平面表示装置を提供することにあ
る。
【0006】
【課題を解決するための手段】上記課題を解決するた
め、請求項1の発明は、同一導電型のトランジスタで構
成されたシフトレジスタを複数段備え、各段のシフトレ
ジスタに供給されるクロック信号に同期して、初段のシ
フトレジスタに与えられたスタート信号を1段づつシフ
トしながら、各段毎に対応する出力線に出力するように
構成された駆動回路において、最終段のシフトレジスタ
からシフトされたスタート信号を取り込み、且つ特定の
出力線と接続されていない検査用シフトレジスタを設
け、前記検査用シフトレジスタからの出力をシリアルア
ウト信号として取り出すことを特徴とする。
め、請求項1の発明は、同一導電型のトランジスタで構
成されたシフトレジスタを複数段備え、各段のシフトレ
ジスタに供給されるクロック信号に同期して、初段のシ
フトレジスタに与えられたスタート信号を1段づつシフ
トしながら、各段毎に対応する出力線に出力するように
構成された駆動回路において、最終段のシフトレジスタ
からシフトされたスタート信号を取り込み、且つ特定の
出力線と接続されていない検査用シフトレジスタを設
け、前記検査用シフトレジスタからの出力をシリアルア
ウト信号として取り出すことを特徴とする。
【0007】請求項2の発明は、請求項1において、前
記駆動回路が、各段から出力されるスタート信号に基づ
いて、対応する走査線に走査信号を出力する走査線駆動
回路であることを特徴とする。
記駆動回路が、各段から出力されるスタート信号に基づ
いて、対応する走査線に走査信号を出力する走査線駆動
回路であることを特徴とする。
【0008】請求項3の発明は、請求項1において、前
記駆動回路が、各段から出力されるスタート信号に基づ
いて、対応するアナログスイッチを導通させることによ
り、前記アナログスイッチを介して信号線にデータ信号
を出力する信号線駆動回路であることを特徴とする。
記駆動回路が、各段から出力されるスタート信号に基づ
いて、対応するアナログスイッチを導通させることによ
り、前記アナログスイッチを介して信号線にデータ信号
を出力する信号線駆動回路であることを特徴とする。
【0009】請求項4の発明は、マトリクス状に配置さ
れた複数の走査線及び複数の信号線と、このマトリクス
の各格子毎に配置された画素電極と、前記走査線に出力
される走査信号により前記信号線と前記画素電極間を導
通させて前記信号線に出力されたデータ信号を前記画素
電極に書き込む、前記各格子毎に設けられた画素スイッ
チ素子と、前記画素スイッチ素子を駆動して前記信号線
に出力されたデータ信号を前記画素電極に書き込む請求
項2及び3に記載の駆動回路と、を備えたことを特徴と
する電極基板である。
れた複数の走査線及び複数の信号線と、このマトリクス
の各格子毎に配置された画素電極と、前記走査線に出力
される走査信号により前記信号線と前記画素電極間を導
通させて前記信号線に出力されたデータ信号を前記画素
電極に書き込む、前記各格子毎に設けられた画素スイッ
チ素子と、前記画素スイッチ素子を駆動して前記信号線
に出力されたデータ信号を前記画素電極に書き込む請求
項2及び3に記載の駆動回路と、を備えたことを特徴と
する電極基板である。
【0010】請求項5の発明は、請求項4に記載の電極
基板からなるアレイ基板と、前記画素電極と相対する共
通の対向電極が形成された対向基板と、これら2つの基
板間に保持された表示層とを備えることを特徴とする平
面表示装置である。
基板からなるアレイ基板と、前記画素電極と相対する共
通の対向電極が形成された対向基板と、これら2つの基
板間に保持された表示層とを備えることを特徴とする平
面表示装置である。
【0011】
【発明の実施の形態】以下、本発明に係わる駆動回路、
電極基板及び平面表示装置を、駆動回路内蔵型の液晶表
示装置に適用した場合の実施形態について説明する。
電極基板及び平面表示装置を、駆動回路内蔵型の液晶表
示装置に適用した場合の実施形態について説明する。
【0012】図2は、本実施形態に係わる液晶表示装置
100の回路構成図である。アレイ基板101上には、
複数の画素が形成された画素部103と、走査線駆動回
路104及び信号線駆動回路105が配置されている。
100の回路構成図である。アレイ基板101上には、
複数の画素が形成された画素部103と、走査線駆動回
路104及び信号線駆動回路105が配置されている。
【0013】画素部101には、複数本の信号線S1,
S2,S3…(以下、総称S)及びこれと交差する複数
本の走査線G1,G2…(以下、総称G)がマトリクス
状に配置されており、このマトリクスの各格子毎にp-ch
トランジスタで構成された画素スイッチ素子11が配設
されている。信号線Sと走査線Gとは、図示しない絶縁
膜により電気的に絶縁されている。なお、信号線S及び
走査線Gは、本実施形態において、各駆動回路を構成す
るシフトレジスタの出力側に接続された出力線に相当す
る。
S2,S3…(以下、総称S)及びこれと交差する複数
本の走査線G1,G2…(以下、総称G)がマトリクス
状に配置されており、このマトリクスの各格子毎にp-ch
トランジスタで構成された画素スイッチ素子11が配設
されている。信号線Sと走査線Gとは、図示しない絶縁
膜により電気的に絶縁されている。なお、信号線S及び
走査線Gは、本実施形態において、各駆動回路を構成す
るシフトレジスタの出力側に接続された出力線に相当す
る。
【0014】画素スイッチ素子11のゲート電極は走査
線Gに、ソース電極は信号線Sに、ドレイン電極は画素
電極12にそれぞれ接続されている。図2には示してい
ないが、各画素電極12と相対する共通の対向電極は、
同じく図示しない対向基板上に形成されている。アレイ
基板101と前記対向基板は、それぞれの電極面が対向
するように所定間隔で配置され、その周囲はシール材で
封止される。そして、両基板の内部には表示層として液
晶材料が充填される。
線Gに、ソース電極は信号線Sに、ドレイン電極は画素
電極12にそれぞれ接続されている。図2には示してい
ないが、各画素電極12と相対する共通の対向電極は、
同じく図示しない対向基板上に形成されている。アレイ
基板101と前記対向基板は、それぞれの電極面が対向
するように所定間隔で配置され、その周囲はシール材で
封止される。そして、両基板の内部には表示層として液
晶材料が充填される。
【0015】またアレイ基板101において、画素電極
12には図示しない対向電極との電位関係を保持するた
めに、並列に補助容量13が接続されている。この補助
容量13は画素電極12と補助容量線C1,C2…(以
下、総称C)との間に容量Csを形成している。補助容
量線Cは、すべての画素の補助容量13と共通に接続さ
れており、外部制御回路102から補助容量電圧Vcs
が与えられている。
12には図示しない対向電極との電位関係を保持するた
めに、並列に補助容量13が接続されている。この補助
容量13は画素電極12と補助容量線C1,C2…(以
下、総称C)との間に容量Csを形成している。補助容
量線Cは、すべての画素の補助容量13と共通に接続さ
れており、外部制御回路102から補助容量電圧Vcs
が与えられている。
【0016】また、図示しない対向電極には、外部制御
回路102から一定のコモン電圧が与えられている。
回路102から一定のコモン電圧が与えられている。
【0017】走査線駆動回路104は、図示しない複数
のシフトレジスタ、レベルシフタ及びバッファなどで構
成され、外部制御回路102から供給される垂直クロッ
ク信号CKV及び垂直スタート信号STVに基づいて、
走査線G1,G2…に1水平走査期間ごとに順次走査信
号を出力する。
のシフトレジスタ、レベルシフタ及びバッファなどで構
成され、外部制御回路102から供給される垂直クロッ
ク信号CKV及び垂直スタート信号STVに基づいて、
走査線G1,G2…に1水平走査期間ごとに順次走査信
号を出力する。
【0018】信号線駆動回路105は、図示しない複数
のシフトレジスタ、ビデオバス及び複数のアナログスイ
ッチなどで構成されている。アナログスイッチはp-chト
ランジスタで構成されており、ゲート電極は対応するシ
フトレジスタの出力ラインに、ソース電極は前記ビデオ
バスに、ドレイン電極は信号線S1,S2,S3…にそ
れぞれ接続されている。シフトレジスタは、外部制御回
路102から制御信号として供給される水平クロック信
号CKH及び水平スタート信号STHに基づいて前記ア
ナログスイッチに制御信号を出力して、前記ビデオバス
と信号線Sとの間を導通させ、外部制御回路102から
ビデオバスを通じて供給されるデータ信号を信号線S
1,S2,S3…にサンプリングする。
のシフトレジスタ、ビデオバス及び複数のアナログスイ
ッチなどで構成されている。アナログスイッチはp-chト
ランジスタで構成されており、ゲート電極は対応するシ
フトレジスタの出力ラインに、ソース電極は前記ビデオ
バスに、ドレイン電極は信号線S1,S2,S3…にそ
れぞれ接続されている。シフトレジスタは、外部制御回
路102から制御信号として供給される水平クロック信
号CKH及び水平スタート信号STHに基づいて前記ア
ナログスイッチに制御信号を出力して、前記ビデオバス
と信号線Sとの間を導通させ、外部制御回路102から
ビデオバスを通じて供給されるデータ信号を信号線S
1,S2,S3…にサンプリングする。
【0019】なお、走査線駆動回路104と信号線駆動
回路105には、Highレベルの電源電圧としてVD
Dが、またLowレベルの電源電圧としてVSSが供給
されている。
回路105には、Highレベルの電源電圧としてVD
Dが、またLowレベルの電源電圧としてVSSが供給
されている。
【0020】外部制御回路102は、図示しないコント
ロールIC、D/Aコンバータ、レベルシフタなどで構
成され、外部から供給される基準クロック信号やデジタ
ルのデータ信号などを適宜に変換及び加工して、アナロ
グのデータ信号や制御信号(CKV、CKH、STV、
STH)、電源電圧(VDD、VSS)、コモン電圧な
どをアレイ基板101上の各駆動回路に供給する。この
外部駆動回路102とアレイ基板101との間は、図示
しないFPC(フレキシブル配線基板)により電気的に
接続されている。
ロールIC、D/Aコンバータ、レベルシフタなどで構
成され、外部から供給される基準クロック信号やデジタ
ルのデータ信号などを適宜に変換及び加工して、アナロ
グのデータ信号や制御信号(CKV、CKH、STV、
STH)、電源電圧(VDD、VSS)、コモン電圧な
どをアレイ基板101上の各駆動回路に供給する。この
外部駆動回路102とアレイ基板101との間は、図示
しないFPC(フレキシブル配線基板)により電気的に
接続されている。
【0021】図1は、走査線駆動回路104の回路構成
図である。本実施形態の回路構成では、画素部103に
つながる走査線G1,G2,…Gnと接続されたシフト
レジスタSR1,SR2,…SRnと、画素部103と
接続されていない検査用シフトレジスタSRtとが配置
されている。これらシフトレジスタは、画素スイッチ素
子11と同じくp-chトランジスタで構成されている。シ
フトレジスタの回路構成については、後に具体例を挙げ
て説明する。なお、各シフトレジスタから出力される走
査信号は、レベルシフタやバッファを介して走査線Gに
送られるが、図1ではこれら回路の図示を省略してい
る。
図である。本実施形態の回路構成では、画素部103に
つながる走査線G1,G2,…Gnと接続されたシフト
レジスタSR1,SR2,…SRnと、画素部103と
接続されていない検査用シフトレジスタSRtとが配置
されている。これらシフトレジスタは、画素スイッチ素
子11と同じくp-chトランジスタで構成されている。シ
フトレジスタの回路構成については、後に具体例を挙げ
て説明する。なお、各シフトレジスタから出力される走
査信号は、レベルシフタやバッファを介して走査線Gに
送られるが、図1ではこれら回路の図示を省略してい
る。
【0022】各シフトレジスタには、動作のタイミング
信号となる垂直クロック信号CKVが供給されている。
上記各シフトレジスタのうち、シフトレジスタSR1,
SR2,…SRnは、このクロック周期に同期して、初
段のシフトレジスタSR1に与えられた垂直スタート信
号STVを1段づつ次段にシフトしながら、各段毎に対
応する走査線G1,G2,G3…に走査信号として出力
する。一方、検査用シフトレジスタSRtは、垂直クロ
ック信号CKVの周期に同期して、最終段のシフトレジ
スタSRnからシフトされた垂直スタート信号STV
を、検査用出力ラインGtにシリアルアウト信号YTS
として出力する。
信号となる垂直クロック信号CKVが供給されている。
上記各シフトレジスタのうち、シフトレジスタSR1,
SR2,…SRnは、このクロック周期に同期して、初
段のシフトレジスタSR1に与えられた垂直スタート信
号STVを1段づつ次段にシフトしながら、各段毎に対
応する走査線G1,G2,G3…に走査信号として出力
する。一方、検査用シフトレジスタSRtは、垂直クロ
ック信号CKVの周期に同期して、最終段のシフトレジ
スタSRnからシフトされた垂直スタート信号STV
を、検査用出力ラインGtにシリアルアウト信号YTS
として出力する。
【0023】図3は、シフトレジスタSR1,SR2,
…SRnから走査線G1,…Gn−1,Gnに出力され
る走査信号と、シフトレジスタSRnから検査用出力ラ
インGtに出力されるシリアルアウト信号の関係を示す
タイミングチャートである。初段のシフトレジスタSR
1に与えられた垂直スタート信号STVは、走査線G
1,G2,G3…の順に走査信号として出力される。そ
して、最終段のシフトレジスタSRtからの走査信号の
出力が完了すると、再び初段のシフトレジスタSR1に
垂直スタート信号STVが与えられる。本実施形態の走
査線駆動回路104では、最終段のシフトレジスタSR
nからシフトされた垂直スタート信号STVが、検査用
シフトレジスタSRtに取り込まれ、垂直クロック信号
CKVの周期に同期して、検査用出力ラインGtにシリ
アルアウト信号YTSとして出力される。走査線駆動回
路104を構成するシフトレジスタSR1,SR2,…
SRnの回路動作が正常であればシリアルアウト信号Y
TSが出力されるが、異常があればシリアルアウト信号
YTSは出力されないため、走査線駆動回路104が正
常に動作しているかどうか検査することができる。
…SRnから走査線G1,…Gn−1,Gnに出力され
る走査信号と、シフトレジスタSRnから検査用出力ラ
インGtに出力されるシリアルアウト信号の関係を示す
タイミングチャートである。初段のシフトレジスタSR
1に与えられた垂直スタート信号STVは、走査線G
1,G2,G3…の順に走査信号として出力される。そ
して、最終段のシフトレジスタSRtからの走査信号の
出力が完了すると、再び初段のシフトレジスタSR1に
垂直スタート信号STVが与えられる。本実施形態の走
査線駆動回路104では、最終段のシフトレジスタSR
nからシフトされた垂直スタート信号STVが、検査用
シフトレジスタSRtに取り込まれ、垂直クロック信号
CKVの周期に同期して、検査用出力ラインGtにシリ
アルアウト信号YTSとして出力される。走査線駆動回
路104を構成するシフトレジスタSR1,SR2,…
SRnの回路動作が正常であればシリアルアウト信号Y
TSが出力されるが、異常があればシリアルアウト信号
YTSは出力されないため、走査線駆動回路104が正
常に動作しているかどうか検査することができる。
【0024】本実施形態によれば、p-chとn-chの2つの
トランジスタで構成されるインバータを用いることなし
に、シフトレジスタの最終段出力としてシリアルアウト
信号YTSを取り出すことができる。この場合、検査用
シフトレジスタSRtは画素部103と接続されていな
いため、画素につながる走査線Gの負荷が増えることが
ない。また、画素部103の画素スイッチ素子11と各
シフトレジスタを構成するスイッチ素子を同一のプロセ
スで作成することができる。このように、本実施形態の
回路構成においては、画素部103に配置される画素ス
イッチ素子11と同一導電型のトランジスタ(この場合
はp-ch)を用いて、シリアルアウト信号の出力段を含め
て走査線駆動回路104のすべてのシフトレジスタを作
成することができるため、さらなる低コスト化を図るこ
とが可能となる。
トランジスタで構成されるインバータを用いることなし
に、シフトレジスタの最終段出力としてシリアルアウト
信号YTSを取り出すことができる。この場合、検査用
シフトレジスタSRtは画素部103と接続されていな
いため、画素につながる走査線Gの負荷が増えることが
ない。また、画素部103の画素スイッチ素子11と各
シフトレジスタを構成するスイッチ素子を同一のプロセ
スで作成することができる。このように、本実施形態の
回路構成においては、画素部103に配置される画素ス
イッチ素子11と同一導電型のトランジスタ(この場合
はp-ch)を用いて、シリアルアウト信号の出力段を含め
て走査線駆動回路104のすべてのシフトレジスタを作
成することができるため、さらなる低コスト化を図るこ
とが可能となる。
【0025】次に、図1に示すシフトレジスタSR1,
SR2,…SRn及び検査用シフトレジスタSRtの具
体的な回路構成について説明する。
SR2,…SRn及び検査用シフトレジスタSRtの具
体的な回路構成について説明する。
【0026】図4は、走査線駆動回路104で使用され
る3位相シフトレジスタの概略構成を示す回路図であ
る。3位相シフトレジスタは、直列に接続された複数の
シフトレジスタSR1,SR2,SR3,SR4,…S
Rn(以下、総称SR)から成り、各シフトレジスタS
Rが第1ステージ,第2ステージ,〜第nステージを構
成している。なお、検査用シフトレジスタSRtの構成
は前記各シフトレジスタと同じであるため、ここでは図
示と説明を省略する。
る3位相シフトレジスタの概略構成を示す回路図であ
る。3位相シフトレジスタは、直列に接続された複数の
シフトレジスタSR1,SR2,SR3,SR4,…S
Rn(以下、総称SR)から成り、各シフトレジスタS
Rが第1ステージ,第2ステージ,〜第nステージを構
成している。なお、検査用シフトレジスタSRtの構成
は前記各シフトレジスタと同じであるため、ここでは図
示と説明を省略する。
【0027】各シフトレジスタSRには、クロック信号
C1,C2,C3(図1のCKV)のうちの2つのクロ
ック信号が供給されている。第1ステージのシフトレジ
スタSR1には入力信号となる垂直スタート信号STV
が入力され、第2〜第nステージのシフトレジスタSR
には、前段ステージからの出力信号が入力信号として入
力される。第1〜第nステージでは、2つのクロック信
号に同期して、前段ステージからの出力信号を後段にシ
フトしながら、各ステージ毎に出力信号を出力する。こ
の出力信号は、走査信号として画素部103の走査線G
に出力される。
C1,C2,C3(図1のCKV)のうちの2つのクロ
ック信号が供給されている。第1ステージのシフトレジ
スタSR1には入力信号となる垂直スタート信号STV
が入力され、第2〜第nステージのシフトレジスタSR
には、前段ステージからの出力信号が入力信号として入
力される。第1〜第nステージでは、2つのクロック信
号に同期して、前段ステージからの出力信号を後段にシ
フトしながら、各ステージ毎に出力信号を出力する。こ
の出力信号は、走査信号として画素部103の走査線G
に出力される。
【0028】図5は、図4に示すシフトレジスタSRの
1ステージ分の構成を示す回路図である。ちなみに、図
5に示すような同一導電型のトランジスタによるシフト
レジスタの構成は、例えばUSA5,222,082に開示されてい
る。また、p-ch又はn-chのいずれか一方の導電型をもつ
トランジスタで形成されたシフトレジスタに関連する特
許、文献としては、例えば先に挙げたUSA5,222,082(ト
ムソン)、特開2000-155550(LG電子)、SID 00 DIGE
ST P1116(LG電子)、EURO DISPLAY 99 LATE-NEWS PA
PER p105(LG電子)などが挙げられる。
1ステージ分の構成を示す回路図である。ちなみに、図
5に示すような同一導電型のトランジスタによるシフト
レジスタの構成は、例えばUSA5,222,082に開示されてい
る。また、p-ch又はn-chのいずれか一方の導電型をもつ
トランジスタで形成されたシフトレジスタに関連する特
許、文献としては、例えば先に挙げたUSA5,222,082(ト
ムソン)、特開2000-155550(LG電子)、SID 00 DIGE
ST P1116(LG電子)、EURO DISPLAY 99 LATE-NEWS PA
PER p105(LG電子)などが挙げられる。
【0029】また、図6は図5の各ノードn1,n2と
入出力信号との関係を示すタイミングチャートである。
ここでは、第1ステージのシフトレジスタSR1を例と
して説明するが、図5のクロック入力ラインA,Bは、
図4に示すクロック入力ラインA,Bに対応している。
従って、例えば第2ステージのシフトレジスタSR2で
は、クロック入力ラインAにクロック信号C3が、また
クロック入力ラインBにはクロック信号C2がそれぞれ
入力される。同様にして、他のステージのシフトレジス
タSRについても、クロック入力ラインA,Bに対応し
た2つのクロック信号が入力される。いずれのステージ
のシフトレジスタSRも、図6のタイミングチャートに
従って動作する。
入出力信号との関係を示すタイミングチャートである。
ここでは、第1ステージのシフトレジスタSR1を例と
して説明するが、図5のクロック入力ラインA,Bは、
図4に示すクロック入力ラインA,Bに対応している。
従って、例えば第2ステージのシフトレジスタSR2で
は、クロック入力ラインAにクロック信号C3が、また
クロック入力ラインBにはクロック信号C2がそれぞれ
入力される。同様にして、他のステージのシフトレジス
タSRについても、クロック入力ラインA,Bに対応し
た2つのクロック信号が入力される。いずれのステージ
のシフトレジスタSRも、図6のタイミングチャートに
従って動作する。
【0030】シフトレジスタSR1は、p-chの第1トラ
ンジスタT1〜第6トランジスタT6で構成されてい
る。このうち、第1トランジスタT1は出力ラインOU
Tにクロック信号C1の信号レベルを供給し、また第2
のトランジスタT2は出力ラインOUTにHighレベ
ルの電源電圧VDDを供給する。
ンジスタT1〜第6トランジスタT6で構成されてい
る。このうち、第1トランジスタT1は出力ラインOU
Tにクロック信号C1の信号レベルを供給し、また第2
のトランジスタT2は出力ラインOUTにHighレベ
ルの電源電圧VDDを供給する。
【0031】次に、図5に示すシフトレジスタSR1の
動作を、図6のタイミングチャートを参照しながら説明
する。なお、第1ステージへは入力信号として垂直スタ
ート信号STVが入力されるが、以降のステージでは前
段ステージからの出力信号が入力信号として入力され
る。
動作を、図6のタイミングチャートを参照しながら説明
する。なお、第1ステージへは入力信号として垂直スタ
ート信号STVが入力されるが、以降のステージでは前
段ステージからの出力信号が入力信号として入力され
る。
【0032】時刻t1において、Lowレベルの入力信
号が入力ラインINに入力されると、第3トランジスタ
T3及び第4トランジスタT4がONする。このうち第
4トランジスタT4からはHighレベルの電源電圧V
DDが供給されてノードn2はHighレベルになり、
第2トランジスタT2及び第6トランジスタT6はOF
Fする。この時、第3トランジスタT3から供給される
Lowレベルの入力信号によりノードn1はLowレベ
ルとなるため、出力ラインOUTには、第1トランジス
タT1からクロック信号C1のHighレベルの信号電
位が供給される。
号が入力ラインINに入力されると、第3トランジスタ
T3及び第4トランジスタT4がONする。このうち第
4トランジスタT4からはHighレベルの電源電圧V
DDが供給されてノードn2はHighレベルになり、
第2トランジスタT2及び第6トランジスタT6はOF
Fする。この時、第3トランジスタT3から供給される
Lowレベルの入力信号によりノードn1はLowレベ
ルとなるため、出力ラインOUTには、第1トランジス
タT1からクロック信号C1のHighレベルの信号電
位が供給される。
【0033】時刻t2において、入力信号がHighレ
ベル、クロック信号C1がLowレベルになると、第3
トランジスタT3及び第4トランジスタT4がOFFす
る。このとき、ノードn1はブートストラップノードと
なるため、Lowレベルよりもさらに低電圧になる。こ
の結果、第1トランジスタT1のゲートにはしきい値以
上の低い電圧が印加され、出力ラインOUTには、第1
トランジスタT1からクロック信号C1のLowレベル
の信号電位が供給される。
ベル、クロック信号C1がLowレベルになると、第3
トランジスタT3及び第4トランジスタT4がOFFす
る。このとき、ノードn1はブートストラップノードと
なるため、Lowレベルよりもさらに低電圧になる。こ
の結果、第1トランジスタT1のゲートにはしきい値以
上の低い電圧が印加され、出力ラインOUTには、第1
トランジスタT1からクロック信号C1のLowレベル
の信号電位が供給される。
【0034】ブートストラップノードとは、そのノード
の電位がフローティング状態にあり、且つそのノードに
は寄生容量(ここでは、トランジスタのゲート〜ソース
・ドレイン容量)があり、その寄生容量先のノードの電
位変動に伴い電位変動するようなノードをいう。また、
フローティング状態とは、そのノードの電位レベルが容
易に変動するような状態にあることをいう。
の電位がフローティング状態にあり、且つそのノードに
は寄生容量(ここでは、トランジスタのゲート〜ソース
・ドレイン容量)があり、その寄生容量先のノードの電
位変動に伴い電位変動するようなノードをいう。また、
フローティング状態とは、そのノードの電位レベルが容
易に変動するような状態にあることをいう。
【0035】時刻t3において、クロック信号C1がH
ighレベル、クロック信号C3がLowレベルになる
と、第5トランジスタT5がONするため、ノードn2
はLowレベルとなる。この結果、第2トランジスタT
2及び第6トランジスタT6もONし、第1トランジス
タT1のゲートには第6トランジスタT6から供給され
るHighレベルの電源電圧VDDによりOFFする。
この時、出力ラインOUTには、第2トランジスタT2
からHighレベルの電源電圧VDDが供給される。
ighレベル、クロック信号C3がLowレベルになる
と、第5トランジスタT5がONするため、ノードn2
はLowレベルとなる。この結果、第2トランジスタT
2及び第6トランジスタT6もONし、第1トランジス
タT1のゲートには第6トランジスタT6から供給され
るHighレベルの電源電圧VDDによりOFFする。
この時、出力ラインOUTには、第2トランジスタT2
からHighレベルの電源電圧VDDが供給される。
【0036】時刻t3以降は、入力信号はHighレベ
ルに、ノードn1はHighレベルに、またノードn2
は第5トランジスタT5がダイオード接続されているた
めLowレベルに、出力ラインOUTはHighレベル
に、それぞれ固定される。これによって、時刻t1で与
えられたLowレベルの入力信号が、時刻t2で出力ラ
インOUTから出力信号として出力するシフト動作が完
了したことになる。
ルに、ノードn1はHighレベルに、またノードn2
は第5トランジスタT5がダイオード接続されているた
めLowレベルに、出力ラインOUTはHighレベル
に、それぞれ固定される。これによって、時刻t1で与
えられたLowレベルの入力信号が、時刻t2で出力ラ
インOUTから出力信号として出力するシフト動作が完
了したことになる。
【0037】ここまでは、本発明を走査線駆動回路10
4に適用した実施形態について説明したが、本発明は、
図7に示すように図2の信号線駆動回路105に適用す
ることもできる。図7に示す信号線駆動回路105で
は、画素部103とつながる信号線S1,S2,…Sn
にアナログスイッチASW1,ASW2,…ASWnを
介して接続されたシフトレジスタSR1,SR2,…S
Rnと、画素部103と接続されていない検査用シフト
レジスタSRtとが配置されている。これらシフトレジ
スタは、画素スイッチ素子11及び走査線駆動回路10
4のシフトレジスタと同じくp-chトランジスタで構成さ
れている。
4に適用した実施形態について説明したが、本発明は、
図7に示すように図2の信号線駆動回路105に適用す
ることもできる。図7に示す信号線駆動回路105で
は、画素部103とつながる信号線S1,S2,…Sn
にアナログスイッチASW1,ASW2,…ASWnを
介して接続されたシフトレジスタSR1,SR2,…S
Rnと、画素部103と接続されていない検査用シフト
レジスタSRtとが配置されている。これらシフトレジ
スタは、画素スイッチ素子11及び走査線駆動回路10
4のシフトレジスタと同じくp-chトランジスタで構成さ
れている。
【0038】各シフトレジスタには、動作のタイミング
信号となる水平クロック信号CKHが供給されている。
上記各シフトレジスタのうち、シフトレジスタSR1,
SR2,…SRnは、このクロック周期に同期して、初
段のシフトレジスタSR1に与えられた水平スタート信
号STHを1段づつ次段にシフトしながら、各段毎に対
応するアナログスイッチASW1,ASW2,…ASW
nに制御信号として出力する。この制御信号によりビデ
オバス106と信号線S1,S2,…Snとの間が導通
し、ビデオバス106に供給されたデータ信号は対応す
る信号線S1,S2,…Snにサンプリングされる。一
方、検査用シフトレジスタSRtは、水平クロック信号
CKHの周期に同期して、最終段のシフトレジスタSR
nからシフトされた水平スタート信号STHを、検査用
出力ラインStにシリアルアウト信号XTSとして出力
する。したがって、信号線駆動回路105を構成するシ
フトレジスタSR1,SR2,…SRnの回路動作が正
常であればシリアルアウト信号XTSが出力されるが、
異常があればシリアルアウト信号XTSは出力されない
ため、信号線駆動回路105が正常に動作しているかど
うか検査することができる。
信号となる水平クロック信号CKHが供給されている。
上記各シフトレジスタのうち、シフトレジスタSR1,
SR2,…SRnは、このクロック周期に同期して、初
段のシフトレジスタSR1に与えられた水平スタート信
号STHを1段づつ次段にシフトしながら、各段毎に対
応するアナログスイッチASW1,ASW2,…ASW
nに制御信号として出力する。この制御信号によりビデ
オバス106と信号線S1,S2,…Snとの間が導通
し、ビデオバス106に供給されたデータ信号は対応す
る信号線S1,S2,…Snにサンプリングされる。一
方、検査用シフトレジスタSRtは、水平クロック信号
CKHの周期に同期して、最終段のシフトレジスタSR
nからシフトされた水平スタート信号STHを、検査用
出力ラインStにシリアルアウト信号XTSとして出力
する。したがって、信号線駆動回路105を構成するシ
フトレジスタSR1,SR2,…SRnの回路動作が正
常であればシリアルアウト信号XTSが出力されるが、
異常があればシリアルアウト信号XTSは出力されない
ため、信号線駆動回路105が正常に動作しているかど
うか検査することができる。
【0039】本実施形態によれば、p-chとn-chの2つの
トランジスタで構成されるインバータを用いることなし
に、シフトレジスタの最終段出力としてシリアルアウト
信号XTSを取り出すことができる。この場合、検査用
シフトレジスタSRtは画素部103と接続されていな
いため、画素につながる信号線Sの負荷が増えることが
ない。また、画素部103の画素スイッチ素子11と各
シフトレジスタを構成するスイッチ素子を同一のプロセ
スで作成することができる。
トランジスタで構成されるインバータを用いることなし
に、シフトレジスタの最終段出力としてシリアルアウト
信号XTSを取り出すことができる。この場合、検査用
シフトレジスタSRtは画素部103と接続されていな
いため、画素につながる信号線Sの負荷が増えることが
ない。また、画素部103の画素スイッチ素子11と各
シフトレジスタを構成するスイッチ素子を同一のプロセ
スで作成することができる。
【0040】すなわち、本実施形態の回路構成において
は、画素部103に配置される画素スイッチ素子11と
同一導電型のトランジスタ(この場合はp-ch)を用い
て、シリアルアウト信号の出力段を含めて走査線駆動回
路104及び信号線駆動回路105のすべてのシフトレ
ジスタを作成することができるため、さらなる低コスト
化を図ることが可能となる。
は、画素部103に配置される画素スイッチ素子11と
同一導電型のトランジスタ(この場合はp-ch)を用い
て、シリアルアウト信号の出力段を含めて走査線駆動回
路104及び信号線駆動回路105のすべてのシフトレ
ジスタを作成することができるため、さらなる低コスト
化を図ることが可能となる。
【0041】上記実施形態に示す走査線駆動回路104
及び信号線駆動回路105では、シフトレジスタをp-ch
トランジスタで構成した例について示したが、シフトレ
ジスタをn-chトランジスタで構成した場合でも同様の効
果を得ることができる。また、アレイ基板101上に画
素部103と一体に形成されたものでなくてもよく、例
えば図2に示す外部制御回路102上にコントロールI
Cなどと共に配置されたものであってもよい。
及び信号線駆動回路105では、シフトレジスタをp-ch
トランジスタで構成した例について示したが、シフトレ
ジスタをn-chトランジスタで構成した場合でも同様の効
果を得ることができる。また、アレイ基板101上に画
素部103と一体に形成されたものでなくてもよく、例
えば図2に示す外部制御回路102上にコントロールI
Cなどと共に配置されたものであってもよい。
【0042】また、各実施形態のシフトレジスタで構成
された駆動回路は、液晶表示装置又はその電極基板に適
用されるだけでなく、例えば、電極基板上に有機ELを
形成した構造の平面表示装置、又は対向配置された2つ
の電極基板間に有機ELを保持した構造の平面表示装置
にも適用することができる。
された駆動回路は、液晶表示装置又はその電極基板に適
用されるだけでなく、例えば、電極基板上に有機ELを
形成した構造の平面表示装置、又は対向配置された2つ
の電極基板間に有機ELを保持した構造の平面表示装置
にも適用することができる。
【0043】さらに、本発明は、上記実施形態のような
液晶表示装置の駆動回路に限らず、シフトレジスタを含
む回路全般について回路動作の検査を行う場合に適用す
ることができる。
液晶表示装置の駆動回路に限らず、シフトレジスタを含
む回路全般について回路動作の検査を行う場合に適用す
ることができる。
【0044】
【発明の効果】以上説明したように、本発明によれば、
同一導電型のトランジスタで構成されたシフトレジスタ
から、回路動作の検査に必要なシリアルアウト信号を取
り出すことができるため、さらなる低コスト化を図るこ
とができる。
同一導電型のトランジスタで構成されたシフトレジスタ
から、回路動作の検査に必要なシリアルアウト信号を取
り出すことができるため、さらなる低コスト化を図るこ
とができる。
【図1】図2に示す走査線駆動回路の回路構成図。
【図2】実施形態に係わる液晶表示装置の回路構成図。
【図3】シフトレジスタから出力される走査信号とシリ
アルアウト信号の関係を示すタイミングチャート。
アルアウト信号の関係を示すタイミングチャート。
【図4】走査線駆動回路で使用される3位相シフトレジ
スタの概略構成を示す回路図。
スタの概略構成を示す回路図。
【図5】図4に示すシフトレジスタSRの1ステージ分
の構成を示す回路図。
の構成を示す回路図。
【図6】図4の各ノードn1,n2と入出力信号との関
係を示すタイミングチャート。
係を示すタイミングチャート。
【図7】図2に示す信号線駆動回路の回路構成図。
11…画素スイッチ素子、12…画素電極、100…液
晶表示装置、101…アレイ基板、102…外部制御回
路、103…画素部、104…走査線駆動回路、105
…信号線駆動回路、SR1,SR2,〜SRn…シフト
レジスタ、SRt…検査用シフトレジスタ、Gt,St
…検査用出力ライン、G1,G2,〜Gn…走査線、S
1,S2,〜Sn…信号線
晶表示装置、101…アレイ基板、102…外部制御回
路、103…画素部、104…走査線駆動回路、105
…信号線駆動回路、SR1,SR2,〜SRn…シフト
レジスタ、SRt…検査用シフトレジスタ、Gt,St
…検査用出力ライン、G1,G2,〜Gn…走査線、S
1,S2,〜Sn…信号線
フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
G09G 3/20 623 G09G 3/20 623H
623L
670 670Q
680 680G
Fターム(参考) 2H092 GA59 JA24 NA27 NA30 PA06
2H093 NA16 NC22 NC34 ND54 ND56
5C006 AA16 AF82 BB16 BC02 BC03
BC06 BC08 BC11 BC20 BF03
BF11 BF15 BF24 BF27 BF33
BF34 BF50 EB01 EB04 EB05
FA37 FA51
5C080 AA06 AA10 BB05 DD15 DD24
DD25 DD28 EE17 EE29 FF11
GG08 HH09 JJ02 JJ03 JJ04
KK04 KK07
Claims (5)
- 【請求項1】 同一導電型のトランジスタで構成された
シフトレジスタを複数段備え、各段のシフトレジスタに
供給されるクロック信号に同期して、初段のシフトレジ
スタに与えられたスタート信号を1段づつシフトしなが
ら、各段毎に対応する出力線に出力するように構成され
た駆動回路において、 最終段のシフトレジスタからシフトされたスタート信号
を取り込み、且つ特定の出力線と接続されていない検査
用シフトレジスタを設け、前記検査用シフトレジスタか
らの出力をシリアルアウト信号として取り出すことを特
徴とする駆動回路。 - 【請求項2】 前記駆動回路は、各段から出力されるス
タート信号に基づいて、対応する走査線に走査信号を出
力する走査線駆動回路であることを特徴とする請求項1
に記載の駆動回路。 - 【請求項3】 前記駆動回路は、各段から出力されるス
タート信号に基づいて、対応するアナログスイッチを導
通させることにより、前記アナログスイッチを介して信
号線にデータ信号を出力する信号線駆動回路であること
を特徴とする請求項1に記載の駆動回路。 - 【請求項4】 マトリクス状に配置された複数の走査線
及び複数の信号線と、このマトリクスの各格子毎に配置
された画素電極と、前記走査線に出力される走査信号に
より前記信号線と前記画素電極間を導通させて前記信号
線に出力されたデータ信号を前記画素電極に書き込む、
前記各格子毎に設けられた画素スイッチ素子と、前記画
素スイッチ素子を駆動して前記信号線に出力されたデー
タ信号を前記画素電極に書き込む請求項2及び3に記載
の駆動回路と、を備えたことを特徴とする電極基板。 - 【請求項5】 請求項4に記載の電極基板からなるアレ
イ基板と、前記画素電極と相対する共通の対向電極が形
成された対向基板と、これら2つの基板間に保持された
表示層とを備えることを特徴とする平面表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002017265A JP2003216126A (ja) | 2002-01-25 | 2002-01-25 | 駆動回路、電極基板及び平面表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002017265A JP2003216126A (ja) | 2002-01-25 | 2002-01-25 | 駆動回路、電極基板及び平面表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003216126A true JP2003216126A (ja) | 2003-07-30 |
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ID=27653018
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002017265A Pending JP2003216126A (ja) | 2002-01-25 | 2002-01-25 | 駆動回路、電極基板及び平面表示装置 |
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---|---|
JP (1) | JP2003216126A (ja) |
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2002
- 2002-01-25 JP JP2002017265A patent/JP2003216126A/ja active Pending
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