CN1477642A - 存储3值数据信号的半导体存储装置 - Google Patents

存储3值数据信号的半导体存储装置 Download PDF

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CN1477642A CNA031106072A CN03110607A CN1477642A CN 1477642 A CN1477642 A CN 1477642A CN A031106072 A CNA031106072 A CN A031106072A CN 03110607 A CN03110607 A CN 03110607A CN 1477642 A CN1477642 A CN 1477642A
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��Ұ���
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Abstract

本发明的SRAM的存储单元(1)具有三种存储保持状态，即，在两个存储节点(N1，N2)上存储0，1的状态、在两个存储节点(N1，N2)上存储1，0的状态、以及在两个存储节点(N1，N2)上存储1，1的状态。所以与过去需要用两个存储单元来存储3种数据信号的情况相比存储单元数减少了一半。

Description

存储3值数据信号的半导体存储装置
发明领域
本发明涉及半导体存储装置，特别涉及设置在字线与第一及第二位线交叉部的半导体存储装置。
背景技术
图24是常规的静态随机存取存储器(以下称SRAM)的存储单元90的结构电路图。在图24中，该存储单元90包括P沟道MOS晶体管91、92及N沟道MOS晶体管93～96。P沟道MOS晶体管91、92分别接在电源电位VDD线与存储节点N91、N92之间，它们的栅极分别接在存储节点N92、N91上。N沟道MOS晶体管93、94分别接在存储节点N91、N92与地线GND之间，它们的栅极分别接在存储节点N92、N91上。N沟道MOS晶体管95、96分别接在存储节点91、92与位线BL，/BL之间，它们的栅极共同接在字线WL上。MOS晶体管91、93构成向存储节点N91提供存储节点N92的反向信号的反相器。MOS晶体管92、94构成向存储节点N92提供存储节点N91的反向信号的反相器。两个反相器在存储节点N91、N92之间逆向并联连接，构成了锁存电路。
写入时，字线WL成为H(高)电平(选择电平)，N沟道MOS晶体管95、96导通。根据写入数据信号使位线BL，/BL中的一个位线(例如BL)成为H电平，同时使另一个位线(此时为/BL)成为L(低)电平，则在MOS晶体管91、94导通的同时MOS晶体管92、93截止，存储节点N91、N92的电平被锁住。若使字线WL成为L电平(非选择电平)，则N沟道MOS晶体管95、96截止，数据信号存储在存储单元90上。
读出时，将位线BL，/BL预充电成H电平后，使字线WL成为H电平(选择电平)。这样，使电流从位线(此时为/BL)通过N沟道MOS晶体管96、94流向地线GND，位线/BL的电位下降。通过比较位线BL与/BL的电位可以读出存储单元90的存储数据。
图25是常规的可寻址存储器(以下称CAM)的存储单元100的结构电路图。图25所示的该存储单元100在图24的存储单元90上增加了N沟道MOS晶体管101～103。在CAM中，每个字都设置了匹配线ML，与每个字相对应的多个存储单元100接在1根匹配线ML上。N沟道MOS晶体管101、102分别接在位线BL，/BL与节点N101之间，它们的栅极分别接在存储节点N91、N92上。N沟道MOS晶体管103接在匹配线ML与地线GND之间，其栅极接在N沟道MOS晶体管101与102之间的节点N101上。
数据的写入/读出利用字线WL及位线对BL，/BL进行，与图24的SRAM一样。检索数据时，将匹配线ML预充电成H电平后，向位线BL，/BL提供应检索的数据信号的反向数据信号。存储数据为“0”，“1”时，存储节点(N91，N92)分别为(0，1)，(1，0)。应检索的数据为“0”，“1”时，位线(BL，/BL)分别为(1，0)，(0，1)。
例如，存储数据为“0”、检索数据为“0”时，因存储节点(N91，N92)为(0，1)，所以在N沟道MOS晶体管101截止的同时N沟道MOS晶体管102导通，又因位线(BL，/BL)为(1，0)，所以节点N101成为L电平。所以，N沟道MOS晶体管103截止，匹配线ML在H电平上不变。
还有，存储数据为“1”、检索数据为“0”时，因存储节点(N91，N92)为(1，0)，所以在N沟道MOS晶体管101导通的同时N沟道MOS晶体管102截止，又因位线(BL，/BL)为(1，0)，所以节点N101成为H电平。所以，N沟道MOS晶体管103导通，匹配线ML降至L电平。
即，只要包含在1个字中的多个数据中有一个位与检索字不匹配，则与该字相应的匹配线ML就会降至L电平(“0”)，只有与所有的位都与检索字匹配的字相应的匹配线ML保持在H电平(“1”)上。
这样，常规的存储单元90、100各自只有两种数据保持状态，当数据信号有“0”、“1”、“x”3个值时，需要将两个存储单元(保持“0”或“1”的存储单元和保持显示数据是否有效的“x”的存储单元)组成一组来使用。因此，存在存储器的占有面积过大、耗电过多的问题。
发明内容
所以，本发明的主要目的是为了提供占有面积小、耗电少的半导体存储装置。
本发明的半导体存储装置包括：
第一及第二反相器，输出节点分别接在第一及第二存储节点上；
第一转换电路，在向第一及第二存储节点分别提供了第一及第二电位时，使第一存储节点与第二反相器的输入节点之间导通，同时向第一反相器的输入节点提供第二电位；在向第一及第二存储节点分别提供了第二及第一电位时，使第二存储节点与第一反相器的输入节点之间导通，同时向第二反相器的输入节点提供第二电位；在向第一及第二存储节点分别提供了第一电位时，向第一及第二反相器的输入节点分别提供第二电位；
第二转换电路，当字线的电平成为选择电平时，使第一位线与第一存储节点之间导通，同时使第二位线与第二存储节点之间导通。
所以，此半导体存储装置具有三种存储保持状态，即，
第一及第二存储节点分别存储第一及第二电位的状态、第一及第二存储节点分别存储第二及第一电位的状态、以及第一及第二存储节点分别存储第一电位的状态。所以与过去需要用两个包含两个反相器的半导体存储装置(存储单元)来保持三种数据信号相比，能够减少晶体管的个数。这样可以减少占有面积。另外还可以减少位线数，所以可以减少位线的充放电的电量，进而节约电能。
附图说明
图1是本发明的实施方案1的SRAM整体结构电路框图；
图2是图1所示存储单元结构的电路图；
图3是图1所示写入电路结构的电路图；
图4是图1所示读出电路结构的电路图；
图5是实施方案1的变形例的电路图；
图6是本发明实施方案2的双端口SRAM的存储单元结构的电路图；
图7是本发明实施方案3的CAM的存储单元结构的电路图；
图8是图7所示CAM的与数据检索有关部分的结构框图；
图9是图7所示存储单元的数据检索方法的说明图；
图10是本发明实施方案4的CAM的存储单元结构的电路图；
图11是图10所示存储单元的数据检索方法的说明图；
图12是实施方案4的变形例的电路图；
图13是本发明实施方案5的CAM的存储单元结构的电路图；
图14是图13所示存储单元的数据检索方法的说明图；
图15是本发明实施方案6的SRAM的存储单元结构的电路图；
图16是本发明实施方案7的双端口SRAM的存储单元结构的电路图；
图17是本发明实施方案8的CAM的存储单元结构的电路图；
图18是图17所示存储单元的数据检索方法的说明图；
图19是本发明实施方案9的CAM的存储单元结构的电路图；
图20是图19所示存储单元的数据检索方法的说明图；
图21是实施方案9的变形例；
图22是本发明实施方案10的CAM的存储单元结构的电路图；
图23是图22所示存储单元的数据检索方法的说明图；
图24是常规的SRAM的存储单元结构的电路图；
图25是常规的CAM的存储单元结构的电路图。
优选实施方案详细描述
实施方案1
图1所示的SRAM包括排列成矩阵状的多个(为了便于说明图中为两行两列)存储单元(MC)1、对应各行而设的字线WL、以及对应各列而设的位线对BL，/BL。各存储单元1接在与之相应的字线WL与位线对BL，/BL上，存储3值(“0”，“1”，“x”)数据信号。
还有，此SRAM包括：预充电电路2，分别对应位线BL，/BL而设，将相应的位线BL或/BL预充电至指定的电位；均压器3，对应各位线对BL，/BL而设，读出时平衡相应的位线对BL，/BL之间的电平；列选择栅极4，针对各位线对BL，/BL而设，连接相应的位线对BL，/BL与数据输入输出线对IO，/IO。
预充电电路2具有P沟道MOS晶体管，该晶体管接在电源电位VDD线与相应的位线BL或/BL的一端之间，其栅极接受位线均压信号/BLEQ。均压器3也具有P沟道MOS晶体管，该晶体管接在相应的位线对BL，/BL之间，其栅极接受位线均压信号/BLEQ。列选择栅极4具有两个N沟道MOS晶体管，一个接在相应的位线BL的另一端与数据输入输出线IO的一端之间，另一个接在相应的位线/BL的另一端与数据输入输出线/IO的一端之间，两个晶体管的栅极接在列选择线CSL的一端。
另外，此SRAM还包括行译码器5、控制电路6、列译码器7、写入电路8以及读出电路9。行译码器5根据由外部提供的行地址信号使多个字线WL中的某个字线WL上升至H电平(选择电平)。控制电路6根据由外部提供的控制信号控制整个SRAM。列译码器7根据由外部提供的列地址信号使多个列选择线CSL中的某个列选择线CSL上升至H电平(选择电平)。
写入电路8及读出电路9共同接在数据输入输出线对IO，/IO的另一端。写入电路8在信号WE成为H电平(激活电平)时激活，将外部提供的数据信号WD，/WD写入由行译码器5及列译码器7选择的存储单元1中。读出电路9在信号SE成为H电平(激活电平)时激活，向外部输出来自行译码器5及列译码器7选择的存储单元1的读出数据信号RD，/RD。数据信号WD，/WD及RD，/RD分别为0，1；1，0或1，1即“0”，“1”或“x”。
下面说明图1所示SRAM的工作原理。写入时，行译码器5使行地址信号指定的行的字线WL上升至H电平(选择电平)，该行的各存储单元1激活。接着，列译码器7使列地址信号指定的列的列选择线CSL上升至H电平(选择电平)，该列的列选择栅极4导通，激活的存储单元1通过位线对BL，/BL及数据输入输出线对IO，/IO与写入电路8连接。
写入电路8接到由外部提供的数据信号WD，/WD后使数据输入输出线IO，/IO分别成为L电平及H电平、H电平及L电平、或H电平及H电平后向存储单元1写入数据。字线WL及列选择线CSL降为L电平时数据就会存储在存储单元1中。
读出时，由列地址信号指定的列的列选择线CSL上升至H电平(选择电平)，该列的列选择栅极4导通，位线对BL，/BL通过数据输入输出线对IO，/IO与读出电路9相连。接着，位线均压信号/BLEQ成为L电平(激活电平)，各预充电电路2和各均压器3导通，各位线对BL，/BL的电位平衡。位线均压信号/BLEQ成为H电平(不激活电平)、各预充电电路2及各均压器3截止后，行译码器5使行地址信号指定的行的字线WL上升至H电平(选择电平)，该行的各存储单元1激活。这样，存储单元1的位线BL，/BL和数据输入输出线IO，/IO的电位根据存储数据成为L电平及H电平、H电平及L电平或H电平及H电平。读出电路9将数据输入输出线IO，/IO的各电位与参考电位VR进行比较，向外部输出与比较结果相应的逻辑数据信号RD，/RD。
图2是存储单元1的结构电路图。在图2中，此存储单元1具有P沟道MOS晶体管11～14和N沟道MOS晶体管15～20。P沟道MOS晶体管(负载晶体管)11、12分别接在电源电位VDD线与存储节点N1、N2之间，它们的栅极分别接在节点N3、N4上。P沟道MOS晶体管(传输门)13接在节点N2与N3之间，其栅极接在存储节点N1上。P沟道MOS晶体管(传输门)14接在节点N1与N4之间，其栅极接在存储节点N2上。
N沟道MOS晶体管(驱动晶体管)15、16分别接在存储节点N1、N2与地线GND之间，它们的栅极分别接在节点N3、N4上。P沟道MOS晶体管11和N沟道MOS晶体管15构成了向存储节点N1提供出现在节点3的信号的反相信号的反相器。P沟道MOS晶体管12和N沟道MOS晶体管16构成了向存储节点N2提供出现在节点N4的信号的反相信号的反相器。
N沟道MOS晶体管(下拉晶体管)17接在节点N3与地线GND之间，其栅极接在存储节点N1上。N沟道MOS晶体管(下拉晶体管)18接在节点N4与地线GND之间，其栅极接在存储节点N2上。N沟道MOS晶体管(存取晶体管)19接在位线BL与存储节点N1之间，其栅极接在字线WL上。N沟道MOS晶体管(存取晶体管)20接在位线/BL与存储节点N2之间，其栅极接在字线WL上。
写入时，字线WL成为H电平(选择电平)，N沟道MOS晶体管19、20导通。位线BL，/BL分别为H电平及L电平时，在P沟道MOS晶体管13截止的同时N沟道MOS晶体管17导通，节点N3成为L电平，存储节点N1被锁在H电平上。另外，在P沟道MOS晶体管14导通的同时N沟道MOS晶体管18截止，节点N4成为H电平，存储节点N2被锁在L电平上。
位线BL，/BL分别为L电平及H电平时，在P沟道MOS晶体管14截止的同时N沟道MOS晶体管18导通，节点N4成为L电平，存储节点N2被锁在H电平上。另外，在P沟道MOS晶体管13导通的同时N沟道MOS晶体管17截止，节点N3成为H电平，存储节点N1被锁在L电平上。
位线BL，/BL同为H电平时，在P沟道MOS晶体管13、14截止的同时N沟道MOS晶体管17、18导通，节点N3、N4成为L电平，存储节点N1、N2被锁在H电平上。字线WL成为L电平(非选择电平)时，N沟道MOS晶体管19、20导通，3值数据信号存储在存储单元1中。设存储节点N1、N2分别为L电平、H电平(即0，1)时为“0”，存储节点N1、N2分别为H电平、L电平(即1，0)时为“1”，存储节点N1、N2分别为H电平、H电平(即1，1)时为“x”。
读出时，字线WL成为H电平(选择电平)，N沟道MOS晶体管19、20导通。存储节点N1、N2分别为H电平及L电平时，电流从位线/BL通过N沟道MOS晶体管20，16流进地线GND中使位线/BL的电位下降，而因N沟道MOS晶体管15截止，故位线BL的电位不变，仍在预充电的电位上。
存储节点N1、N2分别为L电平及H电平时，电流从位线BL通过N沟道MOS晶体管19、15流向地线GND使位线BL的电位下降，而因N沟道MOS晶体管16截止，故位线/BL的电位不变，仍在预充电的电位上。
存储节点N1、N2同为H电平时，N沟道MOS晶体管15、16同时截至，故位线BL，/BL的电位不变，仍在预充电的电位上。
图3是写入电路8的结构电路图。在图3所示的写入电路8具有三态反相器21、22。反相器21在写入许可信号/WE为H电平(激活电平)时激活，向数据输入输出线IO输出写入数据信号/WD的反相信号。反相器22在信号WE为H电平(激活电平)时激活，向数据输入输出线/IO输出写入数据信号WD的反相信号。信号WE为L电平(非激活电平)时，反相器21、22的输出节点为高阻抗状态。
写入时，信号WE在指定的时刻成为H电平，激活反相器21、22。写入数据信号WD，/WD为0，1；1，0；1，1时，数据输入输出线IO，/IO分别成为0，1；1，0；1，1后进行数据信号WD，/WD的写入。读出时，将信号WE固定在L电平(非激活电平)上，反相器21、22的输出节点维持在高阻抗状态。
读出时，通过将位线BL，/BL的各电位与某个参考电位VR进行比较可以读出存储单元1的存储数据“0”，“1”或“x”。图4是读出电路9的结构电路图。图4所示的读出电路9具有两个差动放大器23、24。差动放大器23包含P沟道MOS晶体管31、32及N沟道MOS晶体管33～35。P沟道MOS晶体管31、32接在电源电位VDD线与节点N31、N32之间，它们的栅极分别接在节点N32、N31上。N沟道MOS晶体管33、34分别接在节点N31、N32与节点N33之间，它们的栅极分别接受数据输入输出线IO的电位及参考电位VR。出现在节点N32的信号为此差动放大器23的输出信号RD。参考电位VR为电源电位VDD与接地电位GND之间的指定电位(例如为VDD/2)。N沟道MOS晶体管35接在节点N33与接地电位GND线之间，其栅极接受信号SE。
差动放大器24与差动放大器23的结构相同，具有P沟道MOS晶体管31、32以及N沟道MOS晶体管33～35。但是，N沟道MOS晶体管33的栅极不接受数据输入输出线IO的电位而接受数据输入输出线/IO的电位。另外，节点N32不出现数据信号RD而出现数据信号/RD。
读出时，信号SE在指定的时刻成为H电平，N沟道MOS晶体管35导通，差动放大器23、24激活。数据输入输出线IO，/IO分别为H电平及L电平时，在差动放大器23中MOS晶体管32、33的导通阻值比MOS晶体管31、34的导通阻值小，信号RD成为H电平，在差动放大器24中，MOS晶体管32、34的导通阻值比MOS晶体管31、34的导通阻值大，信号/RD成为L电平。同样，数据输入输出线IO，/IO分别为L电平及H电平时，信号RD，/RD分别成为L电平及H电平，数据输入输出线IO，/IO同为H电平时，信号RD，/RD同时成为H电平。写入时，信号SE固定在L电平(非激活电平)上，信号RD，/RD同时维持在H电平上。
此实施方案1能够保持“0”，“1”，“x”三种数据信号。所以与过去相比(需要用两个存储单元来保持3种数据信号)，存储单元的数量减少了一半，减少了芯片的面积和耗电量。
另外，在此实施方案中，用两个PMOS互耦型差动放大器23、24构成了读出电路9，但也可以用两个电流镜像差动放大器构成读出电路9。在电流镜像差动放大器中，P沟道MOS晶体管31、32的栅极共同接在节点N32上，出现在节点N31的信号在反相器反向后成为数据信号RD和/RD。
另外，可以用图5的读出电路40替代读出电路9。读出电路40在读出电路9中增加了参考电位发生电路41。参考电位发生电路41包含串联连接在电源电位VDD线与接地电位GND线之间的P沟道MOS晶体管42及N沟道MOS晶体管43、44。P沟道MOS晶体管42的栅极接受预充电信号/PC。N沟道MOS晶体管43的栅极接在其漏极(节点N42)上。出现在节点42的电位为参考电位VR。参考电位VR提供给差动放大器23、24的N沟道MOS晶体管34的栅极。N沟道MOS晶体管44的栅极接受信号SE。
读出时，首先，预充电信号/PC只在指定的时间里成为L电平，P沟道MOS晶体管42导通，将节点N42充电至电源电位VDD。接着，信号SE成为H电平，N沟道MOS晶体管44导通，节点N42的电位下降至N沟道MOS晶体管43的阈值电位Wth。此阈值电位Wth作为参考电位提供给差动放大器23、24。但是需要设定N沟道MOS晶体管43、44的规格，使节点N42的电位的下降速度比数据输入输出线IO，/IO的电位的下降速度慢。用此变形例可以轻易地获得参考电位VR。
实施方案2
图6是本发明实施方案2的双端口SRAM的存储单元50的结构电路图。图6所示的存储单元50在图2的存储单元1上增加了N沟道MOS晶体管51～54。N沟道MOS晶体管51～54构成了读出电路。在双端口SRAM中，针对各存储单元行设置了写入字线WWL及读出字线RWL，针对各存储单元列设置了写入位线对WBL，/WBL及读出位线对RBL，/RBL。
N沟道MOS晶体管19接在写入位线WBL与存储节点N1之间，其栅极接在写入字线WWL上。N沟道MOS晶体管20接在写入位线/WBL与存储节点N2之间，其栅极接在写入字线WWL上。N沟道MOS晶体管51、52串联连接在读出位线RBL与地线GND之间，N沟道MOS晶体管53、54串联连接在读出位线/RBL与地线GND之间。N沟道MOS晶体管51、53的栅极同时接在读出字线RWL上，N沟道MOS晶体管52、54的栅极分别接在节点N3、N4上。
写入时，利用写入字线WWL及写入位线对WBL，/WBL，与实施方案1一样，将数据信号“0”，“1”，和“x”写入存储单元50中。
读出时，将读出位线RBL，/RBL充电至H电平，同时读出字线RWL成为H电平(选择电平)，N沟道MOS晶体管51、53导通。存储节点N1、N2分别为H电平及L电平时，节点N3、N4分别成为L电平及H电平，N沟道MOS晶体管52截止，同时N沟道MOS晶体管54导通，读出位线RBL，/RBL分别成为H电平及L电平。
存储节点N1、N2分别为L电平及H电平时，节点N3、N4分别成为H电平及L电平，N沟道MOS晶体管52导通，同时N沟道MOS晶体管54截止，读出位线RBL，/RBL分别成为L电平及H电平。
读出节点N1、N2同为H电平时，节点N3、N4同时成为L电平，N沟道MOS晶体管52、54同时截止，读出位线RBL，/RBL在H电平上不变。读出字线RWL成为L电平(非选择电平)时，N沟道MOS晶体管51、53截止，读出结束。
在此实施方案2中，因存储单元5O的存储节点N1～N4不与位线RBL，/RBL直接相连，所以读出时存储数据不会被破坏。所以存储单元50能够稳定地保持存储数据。
实施方案3
图7是此发明实施方案3的CAM的存储单元60的结构电路图。图7所示的此存储单元60在图2的存储单元1上增加了N沟道MOS晶体管61～64。N沟道MOS晶体管61～64构成了一致/不一致判断电路。在此CAM中，在各存储单元行上设置了字线WL，在每个字上设置了匹配线ML，在各存储单元列上设置了位线对BL，/BL。N沟道MOS晶体管61、62串联连接在匹配线ML与地线GND之间，它们的栅极分别接在位线BL及存储节点N1上。N沟道MOS晶体管63、64串联连接在匹配线ML与地线GND之间，它们的栅极分别接在位线/BL及存储节点N2上。
如图8所示，匹配线ML与预充电电路65及电位检测电路66相连。检索数据时，用预充电电路65将匹配线ML充电至H电位，向位线对BL，/BL提供应检索的数据信号的反相信号，通过电位检测电路66检测匹配线ML的电位。预充电电路65包含P沟道MOS晶体管65a，该晶体管例如接在电源电位VDD线与匹配线ML之间，其栅极接受预充电信号/PCm。预充电信号/PCm成为L电平时P沟道MOS晶体管65a导通，匹配线ML充电至H电平。电位检测电路66包含反相器65a，该反相器例如在匹配线ML的电位比其阈值电位低时使打击信号φH成为H电平，在匹配线ML的电位比其阈值电位高时使打击信号φH成为L电平。数据信号的写入/读出利用字线WL与位线对BL，/BL进行，与实施方案1的SRAM一样。
图9表示存储单元60的存储数据D1、检索数据D2、以及匹配线ML的逻辑电平之间的关系。存储数据D1有“0”，“1”，“x”三种。存储数据D1为“0”，“1”，“x”时存储节点(N1，N2)分别为(0，1)，(1，0)，(1，1)。检索数据D2也有“0”，“1”，“x”三种。检索数据D2为“0”，“1”，“x”时位线(BL，/BL)分别成为(1，0)，(0，1)，(0，0)。
存储数据D1与检索数据D2一致时，在N沟道MOS晶体管61、62中至少有一个截止，同时在N沟道MOS晶体管63、64中也至少有一个截止，匹配线ML在H电平(“1”)上保持不变。
存储数据D1与检索数据D2不一致时，除检索数据D2为“x”时外，N沟道MOS晶体管61、62或N沟道MOS晶体管63、64导通，匹配线ML成为L电平(“0”)。检索数据D2为“x”时，N沟道MOS晶体管61、63截止，匹配线ML在H电平(“1”)上保持不变。电位检测电路66检测匹配线ML的电位是L电平还是H电平，匹配线ML是H电平时，使打击信号φH成为L电平，表示存储数据D1与检索数据D2一致。
所以，屏蔽检索数据列中的一部分数据作为“x”时，通过屏蔽一致检索功能，不论存储数据怎样，对成为“x”的位都看作是一致的，以此可以实现3值数据的检索。
实施方案4
图10是此发明实施方案4的CAM的存储单元67的结构电路图。
图10所示的此存储单元67将图7的存储单元60的N沟道MOS晶体管62、64的栅极分别接在节点N3、N4上。
图11示出了存储单元67的存储数据D1、检索数据D2以及匹配线ML的逻辑电平之间的关系。存储数据D1为“0”，“1”，“x”时，存储节点(N1，N2)分别为(0，1)，(1，0)，(1，1)，节点(N3，N4)分别为(1，0)，(0，1)，(0，0)。检索数据D2为“0”，“1”，“x”时，位线(BL，/BL)分别成为(0，1)，(1，0)，(1，1)。
存储数据D1与检索数据D2一致时，N沟道MOS晶体管61、62中至少有一个截止，同时N沟道MOS晶体管63、64中也至少有一个截止，匹配线ML在H电平(“1”)上保持不变。
存储数据D1与检索数据D2不一致时，除存储数据D1为“x”时外，N沟道MOS晶体管61、62或N沟道MOS晶体管63、64导通，匹配线ML成为L电平(“0”)。存储数据D1为“x”时，N沟道MOS晶体管62、64截止，匹配线ML在H电平(“1”)上保持不变。
所以，存储数据列的一部分数据中有“x”时，通过屏蔽一致检索功能，不论数据怎样，对“x”的位都看作是一致的，以此可以实现3值数据的检索。
图12是实施方案4的变形例。在图12所示的此变形例中，检索数据D2为“x”时，位线(BL，/BL)成为(0，0)。位线(BL，/BL)成为(0，0)时，N沟道MOS晶体管61、63截止，匹配线ML不论存储数据D1如何都成为H电平。所以，在检索数据D2及存储数据D1中至少有一个数据为“x”时，可以通过屏蔽匹配检索功能而将该位的看作是匹配的，由此来实现3值数据检索。
实施方案5
图13是此发明实施方案5的CAM的存储单元70的结构电路图。
图13所示的此存储单元70在图2的存储单元1上增加了N沟道MOS晶体管71～74。在此SRAM中，针对各存储单元行设置了字线WL，在每个字上设置了x检测线XL，针对各存储单元列设置了位线对BL，/BL。N沟道MOS晶体管71、72并联连接在x检测线XL与节点N71之间，它们的栅极分别接在位线BL，/BL上。N沟道MOS晶体管73、74串联连接在节点N71与地线GND之间，它们的栅极分别接在存储节点N1、N2上。
x检测线XL与图8所示的预充电电路65及电位检测电路66相连。数据信号的写入/读出利用字线WL和位线BL，/BL进行，与实施方案1一样。检测数据时，用预充电电路65将x检测线XL充电至H电平，向位线对BL，/BL提供应比较的数据信号D2的反相数据或只将应比较的数据D2中的“x”反相的数据，利用电位检测电路66检测x检测线XL的电位。
图14表示存储单元70的存储数据D1、比较数据D2、以及x检测线XL的逻辑电平之间的关系。存储数据D1为“0”，“1”，“x”时，存储节点(N1，N2)分别为(0，1)，(1，0)，(1，1)。比较数据D2为“0”，“1”，“x”时，位线(BL，/BL)分别为(0，1)，(1，0)，(1，1)或(1，0)，(0，1)，(0，0)。
存储数据D1为“0”或“1”时，存储节点N1或N2成为L电平，N沟道MOS晶体管73或74截止，不论比较数据D2怎样x检测线XL都在H电平(“1”)上保持不变。
存储数据D1为“x”时，存储节点N1、N2同时成为H电平，N沟道MOS晶体管73、74都导通。所以，除比较数据D2为“x”时外，N沟道MOS晶体管71或72导通，x检测线XL成为L电平(“0”)。比较数据D2为“x”时，N沟道MOS晶体管71、72同时截止，x检测线XL在H电平(“1”)上保持不变。
所以，只要1个字的数据中的1个位是“x”，x检测线XL就会降至L电平，只有与所有位都不是“x”的字相应的x检测线XL保持在H电平上。比较数据D2为“0”或“1”、存储数据D1为“x”时，将检测结果看作是“x”。将实施方案5的N沟道MOS晶体管60～64及匹配线ML组合起来就能够判断在匹配后的存储数据列中是否含有“x”。
实施方案6
图15是此发明实施方案6的SRAM的存储单元80的结构电路图。图15所示的存储单元80与图2的存储单元1的不同之处在于用P沟道MOS晶体管(上拉晶体管)81、82替代了N沟道MOS晶体管17、18，用N沟道MOS晶体管(传输门)83、84替代了P沟道MOS晶体管13、14。P沟道MOS晶体管81、82分别接在电源电压线VDD与节点N3、N4之间，它们的栅极分别接在存储节点N1、N2上。N沟道MOS晶体管83接在节点N2和N3之间，其栅极接在存储节点N1上。N沟道MOS晶体管84接在节点N1和N4之间，其栅极接在存储节点N2上。
写入时，字线WL成为H电平(选择电平)，N沟道MOS晶体管19，20导通。位线BL，/BL分别为H电平及L电平时，在N沟道MOS晶体管84截止的同时P沟道MOS晶体管82导通，节点N4成为H电平，存储节点N2被锁在L电平上。还有，在N沟道MOS晶体管83导通的同时P沟道MOS晶体管81截止，节点N3成为L电平，存储节点N1被锁在H电平上。
位线BL，/BL分别为L电平及H电平时，在N沟道MOS晶体管83截止的同时P沟道MOS晶体管81导通，节点N3成为H电平，存储节点N1被锁在L电平上。还有，在N沟道MOS晶体管84导通的同时P沟道MOS晶体管82截止，节点N4成为L电平，存储节点N2被锁在H电平上。
位线BL，/BL同为L电平时，在N沟道MOS晶体管83、84截止的同时P沟道MOS晶体管81、82导通，节点N3、N4成为H电平，存储节点N1、N2被锁在L电平上。字线WL成为L电平(非选择电平)时，N沟道MOS晶体管19、20截止，3值数据信号存储在存储单元80中。设存储节点N1，N2为L电平，H电平时即0，1时为“0”，存储节点N1，N2为H电平，L电平即1，0时为“1”，存储节点N1，N2为L电平，L电平时即0，0时为“x”。
读出时，字线WL成为H电平(选择电平)，N沟道MOS晶体管19、20导通。存储节点N1、N2分别为H电平及L电平时，电流从位线/BL通过N沟道MOS晶体管20、16流向地线GND使位线/BL的电位下降，而因N沟道MOS晶体管15截止，故位线BL的电位仍在预充电电位上保持不变。
存储节点N1、N2分别为L电平及H电平时，电流从位线BL通过N沟道MOS晶体管19、15流向地线GND使位线BL的电位下降，而因N沟道MOS晶体管16截止，故位线/BL的电位仍在预充电电位上不变。存储节点N1、N2同为L电平时，N沟道MOS晶体管15、16同时导通，位线BL，/BL都成为L电平。所以，通过分别比较位线BL，/BL的电位与参考电位VR，可以读出存储单元80的存储数据“0”，“1”或“x”。
此实施方案6能够获得与实施方案1相同的效果。
实施方案7
图16是此发明实施方案7的双端口SRAM的存储单元85的结构电路图。图16所示的此存储单元85在图15的存储单元80上设置了图6所示的由N沟道MOS晶体管51～54构成的读出电路。但是，N沟道MOS晶体管52、54的栅极接在了存储节点N1、N2上而没有接在节点N3、N4上。这是因为，若将N沟道MOS晶体管52、54的栅极接在节点N3、N4上，则当存储节点N1、N2为0，0时N沟道MOS晶体管52、54同时导通，读出位线BL，/BL同时降为L电平使耗电量增大的缘故。所以，输出到读出位线RBL，/RBL的读出数据信号为存储数据信号的反相信号。
写入时，利用写入字线WL与写入位线对WBL，/WBL，与实施方案6一样，将数据信号“0”，“1”或“x”写入存储单元85中。
读出时，读出字线RWL成为H电平(选择电平)，N沟道MOS晶体管51、53导通。存储节点N1，N2分别为1，0时，在N沟道MOS晶体管52导通的同时N沟道MOS晶体管54截止，读出位线RBL，/RBL分别成为0，1。
读出节点N1，N2分别为0，1时，在N沟道MOS晶体管52截止的同时N沟道MOS晶体管54导通，读出位线RBL，/RBL分别成为1，0。存储节点N1，N2分别为0，0时，N沟道MOS晶体管52、54同时截止，读出位线RBL，/RBL分别成为1，1。所以，在此实施方案7中，读出位线RBL，/RBL读出的是读出数据的反向数据。读出字线RWL成为L电平(非选择电平)时，N沟道MOS晶体管51、53截止，读出结束。
此实施方案7也可以获得与实施方案2相同的效果。
实施方案8
图17是此发明实施方案8的CAM的存储单元86的结构电路图。图17所示的此存储单元86在图15的存储单元80上增加了图7所示的由N沟道MOS晶体管61～64构成的一致/不一致判断电路。即，在此CAM中，在各存储单元行上设置了字线WL，在每个字上设置了匹配线ML，在各存储单元列上设置了位线对BL，/BL。N沟道MOS晶体管61、62串联连接在匹配线ML与接地电位GND线之间，它们的栅极分别接在位线BL及节点N3上。N沟道MOS晶体管63、64串联连接在匹配线ML与接地电位GND线之间，它们的栅极分别接在位线/BL及节点N4上。
匹配线ML与图8所示的预充电电路65及电位检测电路66相连。数据信号的写入/读出利用字线WL及位线对BL，/BL进行，与实施方案6的SRAM一样。检索数据时，用预充电电路65将匹配线ML充电至H电平，向位线对BL，/BL提供应检索的数据信号，用电位检测电路66检测匹配线ML的电位。
图18表示存储单元86的存储数据D1、检索数据D2、以及匹配线ML的逻辑电平之间的关系。存储数据D1为“0”，“1”，“x”时，存储节点(N1，N2)分别为(0，1)，(1，0)，(0，0)，节点(N3，N4)分别为(1，0)，(0，1)，(1，1)。检索数据D2为“0”，“1”，“x”时，位线(BL，/BL)分别成为(0，1)，(1，0)，(0，0)。
存储数据D1与检索数据D2匹配时，N沟道MOS晶体管61、62中至少有一个截止，同时N沟道MOS晶体管63、64中至少也有一个截止，匹配线ML在H电平(“1”)上不变。
存储数据D1与检索数据D2不匹配时，除检索数据D2为“x”时外，N沟道MOS晶体管61、62或N沟道MOS晶体管64、65导通，匹配线ML成为L电平((“0”)。检索数据D2为“x”时，N沟道MOS晶体管61、63截止，匹配线ML在H电平(“1”)上不变。电位检测电路66检测匹配线ML的电位是L电平还是H电平，在匹配线ML为H电平时使打击信号φH成为H电平，显示存储数据D1与检索数据D2匹配。
所以，被屏蔽的检索数据列中的一部分数据为“x”时，通过屏蔽匹配检索功能，不论存储数据如何都对作为“x”的位看作是匹配的，以此可以实现3字数据的检索。
实施方案9
图19是本发明实施方案9的CAM的存储单元87的结构电路图。
图19所示的此存储单元87将图17的存储单元86的N沟道MOS晶体管62、64的栅极分别接在了存储节点N1、N2上。
图20表示存储单元87的存储数据D1和检索数据D2以及匹配线ML的逻辑电平之间的关系。存储数据D1为“0”，“1”，“x”时，存储节点(N1，N2)分别为(0，1)，(1，0)，(0，0)。检索数据D2为“0”，“1”，“x”时，向位线(BL，/BL)提供检索数据D2的反向数据，位线(BL，/BL)分别成为(1，0)，(0，1)，(1，1)。
存储数据D1与检索数据D2匹配时，N沟道MOS晶体管61、62中至少有一个截止，同时N沟道MOS晶体管63、64中至少也有一个截止，匹配线ML在H电平(“1”)上不变。存储数据D1与检索数据D2不匹配时，除存储数据D1为“x”时外，N沟道MOS晶体管61、62或N沟道MOS晶体管63、64导通，匹配线ML成为L电平(“0”)。存储数据D1为“x”时，N沟道MOS晶体管62、64截止，匹配线ML在H电平(“1”)上保持不变。
所以，存储数据列中的一部分数据有“x”时，通过屏蔽匹配检索功能，不论存储数据如何都将作为“x”的位看作是匹配的，以此可以实现3字数据的检索。
图21是实施方案9的变形例。在图21所示的此变形例中，在检索数据D2为“x”时，位线(BL，/BL)成为(0，0)。位线(BL，/BL)为(0，0)时，N沟道MOS晶体管61、63截止，不论存储数据D1如何匹配线ML都成为H电平。所以在检索数据D2与存储数据D1中至少有一个数据为“x”时，通过屏蔽匹配检索功能，而将该位看作是匹配的，以此可以实现3值的数据检索。
实施方案10
图22是本发明实施方案10的CAM的存储单元88的结构电路图。图22所示的此存储单元88在图15的存储单元80上增加了图13所示的由N沟道MOS晶体管71～74构成的x检测电路。在此CAM中，对应各存储单元行设置了字线WL，在每个字上设置了x检测线XL，对应各存储单元列设置了位线对BL，/BL。N沟道MOS晶体管71、72并联连接在x检测线与节点N71之间，它们的栅极分别接在位线BL，/BL上。N沟道MOS晶体管73、74串联连接在节点N71与地线GND之间，它们的栅极分别接在节点N3、N4上。
x检测线XL与图8所示的预充电电路65及电位检测电路66相连。数据信号的写入/读出利用字线WL及位线对BL，/BL进行，与实施方案6一样。检索数据时，用预充电电路65将x检测线XL充电至H电平，向位线对BL，/BL提供应比较的数据D2或应比较的数据D2中的只将“0”，“1”反相的数据，用电位检测电路66检测x检测线XL的电位。
图23表示存储单元88的存储数据D1、比较数据D2、及x检测线XL的逻辑电平之间的关系。存储数据D1为“0”，“1”，“x”时，存储节点(N1，N2)分别为(0，1)，(1，0)，(0，0)，节点(N3，N4)分别为(1，0)，(0，1)，(1，1)。比较数据D2为“0”，“1”，“x”时，位线(BL，/BL)分别为(0，1)，(1，0)，(0，0)或(1，0)，(0，1)，(0，0)。
存储数据D1为“0”或“1”时，节点N3或N4成为L电平，N沟道MOS晶体管73或74截止，不论比较数据D2如何x检测线XL都在H电平(“1”)上不变。
存储数据D1为“x”时，节点N3、N4都成为H电平，N沟道MOS晶体管73、74同时导通。所以，除比较数据D2为“x”外，N沟道MOS晶体管71或72导通，x检测线XL成为L电平(“0”)。比较数据D2为“x”时，N沟道MOS晶体管70、72同时截止，x检测线XL在H电平(“1”)上保持不变。
所以，只要在1个字的数据中有一个位是“x”，x检测线就会降至L电平，只有与所有位都不是“x”的字相应的x检测线XL保持在H电平上。只有比较数据D2为“0”或“1”、存储数据D1为“x”时将检测结果看作是“x”。将实施方案9的N沟道MOS晶体管61～64及匹配线ML组合，可以判断匹配的存储数据列中是否含有“x”。
应该认为这些说明的实施方案的所有方面都是示例性的，而不是用作限制。本发明的范围不是由上述说明的范围限定的而是由权利要求范围所揭示的及与权利要求范围等同的内容及范围内的所有变形内容共同限定的。

Claims (15)

1.一种设置在字线与第一及第二位线交叉部的半导体存储装置，具有：
第一及第二反相器，其输出节点分别接在第一及第二存储节点上；
第一转换电路，在向第一及第二存储节点分别提供了第一及第二电位时，使上述第一存储节点和上述第二反相器的输入节点之间导通，同时向上述第一反相器的输入节点提供上述第二电位；在向上述第一及第二存储节点分别提供了第二及第一电位时，使上述第二存储节点与上述第一反相器的输入节点之间导通，同时向上述第二反相器的输入节点提供上述第二电位；在向上述第一及第二存储节点分别提供了上述第一电位时，向上述第一及第二反相器的输入节点分别提供上述第二电位；
第二转换电路，在上述字线设定为选择电平时，使上述第一位线与上述第一存储节点之间导通，同时使上述第二位线与上述第二存储节点之间导通。
2.如权利要求1所述的半导体存储装置，其特征在于，
上述第一及第二电位分别为电源电位及接地电位；
上述第一转换电路包括：
第一P沟道MOS晶体管，接在上述第一存储节点与上述第二反相器的输入节点之间，其栅极电极接在上述第二存储节点上；
第二P沟道MOS晶体管，接在上述第二存储节点与上述第一反相器的输入节点之间，其栅极电极接在上述第一存储节点上；
第一N沟道MOS晶体管，接在上述第一反相器的输入节点与上述接地电位的连接线之间，其栅极电极接在上述第一存储节点上；以及
第二N沟道MOS晶体管，接在上述第二反相器的输入节点与上述接地电位的连接线之间，其栅极电极接在上述第二存储节点上。
3.如权利要求1所述的半导体存储装置，其特征在于，
上述第一及第二电位分别为接地电位及电源电位；
上述第一转换电路包括：
第一N沟道MOS晶体管，接在上述第一存储节点与上述第二反相器的输入节点之间，其栅极电极接在上述第二存储节点上；
第二N沟道MOS晶体管，接在上述第二存储节点与上述第一反相器的输入节点之间，其栅极电极接在上述第一存储节点上；
第一P沟道MOS晶体管，接在上述第一反相器的输入节点与上述接地电位的连接线之间，其栅极电极接在上述第一存储节点上；以及
第二P沟道MOS晶体管，接在上述第二反相器的输入端与上述接地电位的连接线之间，其栅极电极接在上述第二存储节点上。
4.如权利要求1所述的半导体存储装置，其特征在于，还具有读出字线、第一及第二读出位线、以及读出电路，该读出电路在上述读出字线成为选择电平时激活，读出保持在上述第一及第二存储节点中的数据信号后提供给上述第一及第二读出位线。
5.如权利要求4所述的半导体存储装置，其特征在于，
预先将上述第一及第二读出位线充电至电源电位；
上述读出电路包括：
第一及第二N沟道MOS晶体管，串联连接在上述第一读出位线与接地电位的连接线之间，其中的一个晶体管的栅极电极接在上述读出字线上，另一个晶体管的栅极电极接在上述第一反相器的输入节点上；
第三及第四N沟道MOS晶体管，串联连接在上述第二读出位线与上述接地电位的连接线之间，其中的一个晶体管的栅极电极接在上述读出字线上，另一个晶体管的栅极电极接在上述第二反相器的输入节点上。
6.如权利要求4所述的半导体存储装置，其特征在于，
预先将上述第一及第二读出位线充电至电源电位；
上述读出电路包括：
第一及第二N沟道MOS晶体管，串联连接在上述第一读出位线与接地电位的连接线之间，其中的一个晶体管的栅极电极接在上述读出字线上，另一个晶体管的栅极电极接在上述第一存储节点上；
第三及第四N沟道MOS晶体管，串联连接在上述第二读出位线与上述接地电位的连接线之间，其中的一个晶体管的栅极电极接在上述读出字线上，另一个晶体管的栅极电极接在上述第二存储节点上。
7.如权利要求1所述的半导体存储装置，其特征在于，还具有匹配线和匹配/不匹配判断电路，该匹配/不匹配判断电路判断保持在上述第一及第二存储节点的数据信号与提供给上述第一及第二位线的数据信号是否匹配，并将与判断结果相应的电平信号提供给上述匹配线。
8.如权利要求7所述的半导体存储装置，其特征在于，上述第一及第二存储节点的电位相同时及/或上述第一及第二位线的电位相同时，上述匹配/不匹配判断电路判断为保持在上述第一及第二存储节点的数据信号与提供给上述第一及第二位线的数据信号匹配。
9.如权利要求7所述的半导体存储装置，其特征在于，
预先将上述匹配线充电至电源电位；
上述匹配/不匹配判断电路包括：
第一及第二N沟道MOS晶体管，串联连接在上述匹配线与接地电位的连接线之间，其中的一个晶体管的栅极电极接在上述第一位线上，另一个晶体管的栅极电极接在上述第一存储节点上；
第三及第四N沟道MOS晶体管，串联连接在上述匹配线与上述接地电位的连接线之间，其中的一个晶体管的栅极电极接在上述第二位线上，另一个晶体管的栅极电极接在上述第二存储节点上。
10.如权利要求7所述的半导体存储装置，其特征在于，
预先将上述匹配线充电至电源电位；
上述匹配/不匹配判断电路包括：
第一及第二N沟道MOS晶体管，串联连接在上述匹配线与接地电位的连接线之间，其中的一个晶体管的栅极电极接在上述第一位线上，另一个晶体管的栅极电极接在上述第一反相器的输入节点上；
第三及第四N沟道MOS晶体管，串联连接在上述匹配线与上述接地电位的连接线之间，其中的一个晶体管的栅极电极接在上述第二位线上，另一个晶体管的栅极电极接在上述第二反相器的输入节点上。
11.如权利要求1所述的半导体存储装置，其特征在于，还具有数据检测线和数据检测电路，该数据检测电路判断上述第一及第二存储节点是否同时保持在上述第一电位上，并将与判断结果相应的电平信号提供给上述数据检测线。
12.如权利要求11所述的半导体存储装置，其特征在于，
上述第一及第二电位分别为电源电位及接地电位；
预先将上述数据检测线充电至电源电位；
上述数据检测电路包括：
第一及第二N沟道MOS晶体管，其第一电极共同接在上述数据检测线上，第二电极相互连接，栅极电极分别接在第一及第二位线上；
第三及第四N沟道MOS晶体管，串联连接在上述第一及第二N沟道MOS晶体管的第二电极与上述接地电位的连接线之间，其栅极电极分别接在上述第一及第二存储节点上。
13.如权利要求11所述的半导体存储装置，其特征在于，
上述第一及第二电位分别为接地电位与电源电位；
预先将上述数据检测线充电至电源电位；
上述数据检测电路包括：
第一及第二N沟道MOS晶体管，其第一电极共同接在上述数据线上，第二电极相互连接，栅极电极分别接在第一及第二位线上；
第三及第四N沟道MOS晶体管，串联连接在上述第一及第二N沟道MOS晶体管的第二电极与上述接地电位的连接线之间，其栅极电极分别接在上述第一及第二反相器的输入节点上。
14.如权利要求1所述的半导体存储装置，其特征在于，还具有写入电路，该写入电路接在上述第一及第二位线上，将数据信号写入上述半导体存储装置的上述第一及第二存储节点上；
该写入电路包括：
第一三态反相器，在写入许可信号处在激活电平时，向上述第一位线提供第一输入信号的反相信号，在上述写入许可信号处在非激活电平时，使其输出节点成高阻抗状态；
第二三态反相器，在写入许可信号在激活电平时，向上述第二位线提供第二输入信号的反相信号，在上述写入许可信号处在非激活电平时，使其输出节点成高阻抗状态。
15.如权利要求1所述的半导体存储装置，其特征在于，还具有读出电路，该读出电路接在上述第一及第二位线上，读出保持在上述半导体存储装置的上述第一及第二存储节点的数据信号；
该读出电路包括：
第一比较电路，将上述第一位线的电位与上述第一及第二电位间的参考电位进行比较，输出与比较结果相应的电平信号；
第二比较电路，将上述第二位线的电位与上述参考电位进行比较，输出与比较结果相应的电平信号。
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