CN1295872C - 半导体装置 - Google Patents

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Abstract

提供在即使dv/dt过渡信号具有时间差而供给时也可以防止功率器件的误动作的电平移位电路。高电位侧功率器件驱动电路(HD1)为了驱动NMOS晶体管(24)和(25)具有通过按一定周期T输出脉冲而生成所谓的内部时钟信号的时钟信号发生电路(16)和与时钟信号发生电路(16)的输出信号(S10)同步地监视外部的输入信号(S1)的状态、接收以接地电位为基准而发生的脉冲状的输入信号(S1)并发生脉冲状的导通信号(S2)和截止信号(S3)的重复脉冲发生电路(17)。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别是防止由dv/dt过渡信号引起的误动作的功率器件的电平移位电路。
背景技术
图36表示先有的功率器件的电平移位电路90的结构。图36所示的结构已在特开平9-200017号公报中公开了。
在图36中，IGBT(绝缘删型双极性晶体管)等功率器件12和13推拉输出式连接在电源PS的正极与负极(接地电位GND)之间，构成半桥式功率器件。另外，续流二极管D1和D2分别逆向与功率器件12和13并联连接。并且，负载(电机等电感性负载)14与功率器件12和功率器件13的连接点N1连接。
在图36中，功率器件12是以与功率器件13的连接点N1的电位为基准电位而在该基准电位与电源PS供给的电源电位之间进行开关动作的器件，称为高电位侧功率器件。
另外，功率器件13是以接地电位为基准电位而在该基准电位与连接点N1的电位之间进行开关动作的器件，称为低电位侧功率器件。
因此，图36所示的电平移位电路90区分为高电位侧功率器件驱动电路HD和低电位侧功率器件驱动电路LD。
高电位侧功率器件HD具有在成为该驱动电路的电源的高电位侧电源10的正极与负极之间串联连接的NMOS晶体管24和25，是通过相辅地使NMOS晶体管24和25通/断而使功率器件12进行开关的电路。高电位侧电源10的负极与连接点N 1连接。另外，将NMOS晶体管24和25的连接点的电压称为高电位侧输出电压HO。
另外，具有用于驱动NMOS晶体管24和25并应答从外部设置的电脑等供给的以接地电位为基准发生的脉冲状的输入信号S1的正和负的电平迁移而发生脉冲状的导通信号和截止信号的脉冲发生电路3。
脉冲发生电路3的2个输出与作为电平移位晶体管的高耐压N沟道型场效应晶体管(称为HNMOS晶体管)4和5的栅极连接。并且，导通信号供给HNMOS晶体管4的栅极，截止信号供给HNMOS晶体管5的栅极。
HNMOS晶体管4和5的漏极分别与电阻29和30的一端连接，同时，也与反相电路6和7的输入连接。
并且，反相电路6和7的输出与保护电路8的输入连接，保护电路8的输出与SR触发电路9的置位输入和复位输入连接。这里，保护电路8是用于防止SR触发电路9的误动作的滤波电路。由逻辑门构成。以下，有时也将保护电路8称为滤波电路8。SR触发电路9的Q输出与NMOS晶体管24的栅极连接，同时，也与反相电路23的输入连接，反相电路23的输出与NMOS晶体管25的栅极连接。
电阻29和30的另一端与NMOS晶体管24的漏极侧即高电位侧电源10的正极(将该电压称为高电位侧浮置电源绝对电压VB)连接。另外，NMOS晶体管24的源极即高电位侧电源10的负极(将该电压称为高电位侧浮置电源配置电压VS)与二极管21和22的阳极连接，二极管21和22的阴极分别与HNMOS晶体管4和5的漏极连接。
另外，低电位侧功率器件驱动电路LD具有在成为该驱动电路的电源的低电位侧电源11的正极(将该电压称为低电位侧固定电源电压VCC)与负极(接地电位)之间串联连接的NMOS晶体管27和28，是通过相辅地使NMOS晶体管27和28通/断而使功率器件13进行开关的电路。这里，将NMOS晶体管27和28的连接点的电压称为低电位侧输出电压LO，此处的电压变化成为控制信号S7，控制功率器件13。NMOS晶体管27由从外部供给的输入信号S0控制，NMOS晶体管28由反相电路26将输入信号S0反相后的信号控制。
下面，使用图37所示的时序图说明电平移位电路90的动作。
在图37中，应答从外部供给的脉冲状的输入信号S1的正和负的电平迁移，脉冲发生电路3顺序发生脉冲，作为导通信号S2和截止信号S3。
首先，作为导通信号S2，供给向“H(高电位)”迁移的脉冲信号。这时，截止信号S3是“L(低电位)”状态，由导通信号S2使HNMOS晶体管4导通。HNMOS晶体管5是截止状态。
这样，在与HNMOS晶体管4连接的电阻29上就发生电压降，“L”信号输入反相电路6。另一方面，在与HNMOS晶体管5连接的电阻30上不发生电压降，所以，“H”信号输入反相电路7。因此，反相电路6的输出信号S4成为向“H”迁移的脉冲信号，反相电路7的输出信号S5维持“L”状态。
并且，从接收反相电路6和7的输出信号S4和S5的保护电路8，作为输出信号S6，与反相电路6的输出信号S4对应地输出脉冲信号；作为输出信号S7，与反相电路7的输出信号S5对应地输出“L”信号。
作为截止信号S3，供给向“H(高电位)”迁移的脉冲信号时，也进行和上述一样的动作，从保护电路8，作为输出信号S7，与反相电路7的输出信号S5对应地输出脉冲信号；作为输出信号S6，与反相电路6的输出信号S4对应地输出“L”信号。
结果，SR触发电路9的输出信号S8在供给导通信号的时刻迁移为“H”，在供给截止信号的时刻迁移为“L”。通过相辅地使NMOS晶体管24和25通/断而得到的功率器件12的控制信号S9也是同样的信号。
这里的问题是由于由功率器件12和13构成的半桥式功率器件的开关状态而在从连接点N1到二极管21和22的阳极的线路中发生的dv/dt过渡信号。
在发生dv/dt过渡信号时，由HNMOS晶体管4和5的漏极-源极碱的寄生电容与dv/dt过渡信号的累计而得到的dv/dt电流，同时流入HNMOS晶体管4和5。
这样，由dv/dt过渡信号引起的误脉冲P1和P2就同时作为信号S2和S3而供给，取代导通信号和截止信号，保护电路8这时用于防止信号同时输入SR触发电路9。
但是，虽然保护电路8在由dv/dt过渡信号引起的误脉冲作为信号S2和S3同时供给时起滤波器的功能，在由dv/dt过渡信号引起的误脉冲P1和P2由于HNMOS晶体管4和5的元件特性的偏差而有时间差供给时，在保护电路8的输出信号S6和S7中，就供给与时间差相应的宽度的脉冲信号P11和P12，从而将由脉冲信号P11和P12引起功率器件12发生成为导通状态或截止状态的误动作。
并且，在功率器件12发生误动作时，在供给下1个正常的打通信号或截止信号之前将维持误动作，随情况而不同，功率器件12和13将有可能发生短路等情况。
发明内容
本发明就是为了解决上述问题而提案的，目的旨在提供在dv/dt过渡信号有时间差而供给时可以防止功率器件的误动作的电平移位电路。
本发明的技术方案1所述的半导体装置是进行串联连接的介于高电位的主电源电位与低电位的主电源电位之间的第1和第2开关器件的驱动控制的半导体装置，其特征在于：具有控制上述第1和第2半导体开关器件中高电位侧开关器件的导通/非导通的控制部、与具有表示上述高电位侧开关器件的导通的第1状态和表示上述高电位侧开关器件的非导通的第2状态的第1输入信号的上述第1和第2状态对应地发生使脉冲重复多个提供的第1和第2重复脉冲信号的脉冲发生部和使上述第1和第2重复脉冲信号向高电位侧进行电平移位而得到第1和第2已分别进行了电平移位的重复脉冲信号的电平移位部，上述控制部根据上述第1和第2已进行了电平移位的重复脉冲信号向上述高电位侧开关器件输出分别使上述高电位侧开关器件导通或非导通的控制信号。
本发明的技术方案2所述的半导体装置的特征在于：上述脉冲发生部具有生成时钟信号的时钟信号发生部和接收上述时钟信号和上述第1输入信号而仅在上述第1输入信号处于上述第1状态的期间将上述时钟信号作为上述第1重复脉冲信号而输出、仅在上述第1输入信号处于上述第2状态的期间将上述时钟信号作为上述第2重复脉冲信号而输出的重复脉冲发生部。
本发明的技术方案3所述的半导体装置的特征在于：上述脉冲发生部具有接收外部时钟信号和上述第1输入信号而仅在上述第1输入信号处于上述第1状态的期间将上述外部时钟信号作为上述第1重复脉冲信号而输出、仅在上述第1输入信号处于上述第2状态的期间将上述外部时钟信号作为上述第2重复脉冲信号而输出的重复脉冲发生部，上述第1输入信号与上述外部时钟信号同步。
本发明的技术方案4所述的半导体装置的特征在于：进而具有接收上述第1和第2已进行了电平移位的重复脉冲信号并取两者的逻辑和而再生上述时钟信号或外部时钟信号从而作为内部时钟信号而输出的逻辑电路。
本发明的技术方案5所述的半导体装置的特征在于：上述脉冲发生部具有接收上述第1输入信号并与上述第1输入信号向第1状态迁移同步地仅在上述第1输入信号处于上述第1状态的期间输出上述第1重复脉冲信号的第1振荡电路和接收上述第1输入信号并与上述第1输入信号向第2状态迁移同步地仅在上述第1输入信号处于上述第2状态的期间输出上述第2重复脉冲信号的第2振荡电路。
本发明的技术方案6所述的半导体装置的特征在于：上述第1和第2开关器件中低电位侧开关器件由第2输入信号控制导通/非导通，上述半导体装置进而具有接收上述时钟信号或外部时钟信号和上述第2输入信号并使上述第2输入信号与上述时钟信号或上述外部时钟信号同步从而作为同步控制信号而输出的同步电路，由上述同步控制信号控制上述第2开关器件的导通/非导通。
本发明的技术方案7所述的半导体装置的特征在于：上述脉冲发生部具有生成时钟信号的时钟信号发生部、接收上述时钟信号和上述第1输入信号而仅在上述第1输入信号处于上述第1状态的期间将上述时钟信号作为第1信号而输出和仅在上述第1输入信号处于上述第2状态的期间将上述时钟信号作为第2信号而输出的重复脉冲发生部、接收上述第1输入信号并在上述第1输入信号的各周期中输出具有与上述第1输入信号向上述第1状态迁移同步的1个脉冲的第3信号的第1单触发脉冲发生电路、接收上述第1输入信号的反相信号并在上述第1输入信号的各周期中输出具有与上述第1输入信号向上述第2状态迁移同步的1个脉冲的第4信号的第2单触发脉冲发生电路、接收上述第1和上述第3信号并取两者的逻辑和从而作为上述第1重复脉冲信号而输出的第1逻辑电路和接收上述第2和上述第4信号并取两者的逻辑和从而作为上述第2重复脉冲信号而输出的第2逻辑电路。
本发明的技术方案8所述的半导体装置的特征在于：上述脉冲发生部具有生成时钟信号的时钟信号发生部、接收上述时钟信号和上述第1输入信号而仅在上述第1输入信号处于上述第1状态的期间将上述时钟信号作为第1信号而输出和仅在上述第1输入信号处于上述第2状态的期间将上述时钟信号作为第2信号而输出的重复脉冲发生部、接收上述时钟信号和上述第1输入信号并具有与上述第1输入信号向上述第1状态迁移同步地置位的第1输出端和与上述第1输入信号向上述第2状态迁移同步地置位的第2输出端而上述第1和第2输出端与上述时钟信号同步地复位的锁存电路、接收上述第1信号和从上述第1输出端输出的第3信号并取两者的逻辑和从而作为上述第1重复脉冲信号而输出的第1逻辑电路和接收上述第2信号和从上述第2输出端输出的第4信号并取两者的逻辑和从而作为上述第2重复脉冲信号而输出的第2逻辑电路。
本发明的技术方案9所述的半导体装置的特征在于：上述脉冲发生部具有生成时钟信号的时钟信号发生部、接收上述时钟信号和上述第1输入信号而仅在上述第1输入信号处于上述第1状态的期间将上述时钟信号作为第1信号而输出和仅在上述第1输入信号处于上述第2状态的期间将上述时钟信号作为第2信号而输出的重复脉冲发生部、接收上述时钟信号和上述第1输入信号并具有与上述第1输入信号向上述第1状态迁移同步地置位的第1输出端和与上述第1输入信号向上述第2状态迁移同步地置位的第2输出端而上述第1和第2输出端与上述时钟信号同步地复位的锁存电路、接收上述第1信号和从上述第1输出端输出的第3信号并取两者的逻辑和从而作为上述第5信号而输出的第1逻辑电路、接收上述第2信号和从上述第2输出端输出的第4信号并取两者的逻辑和从而作为上述第6信号而输出的第2逻辑电路、接收上述第5信号并减小包含在上述第5信号中的脉冲的占空比从而作为上述第1重复脉冲信号而输出的第1单触发脉冲发生电路和接收上述第6信号并减小包含在上述第6信号中的脉冲的占空比从而作为上述第2重复脉冲信号而输出的第2单触发脉冲发生电路。
本发明的技术方案10所述的半导体装置的特征在于：上述重复脉冲发生部具有输入上述时钟信号和上述第1输入信号的第1与电路和输入上述时钟信号和上述第1输入信号的反相信号的第2与电路，从上述第1与电路输出上述第1重复脉冲信号，从上述第2与电路输出上述第2重复脉冲信号。
本发明的技术方案11所述的半导体装置的特征在于：上述第1和第2单触发脉冲发生电路具有串联连接的第1、第2、第3和第4反相电路、与上述第1～第4反相电路并联连接的第5反相电路、上述第4和第5反相电路的输出部与输入部连接的或非电路和连接在上述第2反相电路和上述第3反相电路的连接点与上述低电位主电源电位之间的电容器，上述第1和第5反相电路的输入部与上述第1和第2单触发脉冲发生电路的输入部相当，上述或非电路的输出部与上述第1和第2单触发脉冲发生电路的输出部相当。
本发明的技术方案12所述的半导体装置的特征在于：进而具有对上述时钟信号进行规定的处理以使上述第1和第2重复脉冲信号不在规定间隔以上接近地发生的时钟信号调整单元。
本发明的技术方案13所述的半导体装置的特征在于：上述时钟信号调整单元在技术方案7所述的半导体装置中具有接收上述第1输入信号并进行规定的延迟而成为延迟输入信号从而至少取代上述第1输入信号供给上述重复脉冲发生部及上述第1和第2单触发脉冲发生电路的延迟电路和接收上述时钟信号并根据上述第1输入信号和上述延迟输入信号在与上述规定的延迟期间相当的规定期间将处于有效状态的上述时钟信号掩蔽而作为掩蔽信号供给上述重复脉冲发生部的掩蔽电路。
本发明的技术方案14所述的半导体装置的特征在于：上述时钟信号调整单元在技术方案7所述的半导体装置中具有接收上述第1输入信号并进行规定的延迟而作为延迟输入信号供给上述重复脉冲发生部及上述第1和第2单触发脉冲发生电路的延迟电路，上述重复脉冲发生部接收上述时钟信号、上述第1输入信号和上述延迟输入信号并使上述第1和第2重复脉冲信号的发生间隔隔开上述规定期间。
本发明的技术方案15所述的半导体装置的特征在于：上述重复脉冲发生部具有输入上述时钟信号及上述第1输入信号和上述延迟输入信号的第1与电路和输入上述时钟信号及上述第1输入信号的反相信号和上述延迟输入信号的反相信号的第2与电路，从上述第1与电路输出上述第1重复脉冲信号，从上述第2与电路输出上述第2重复脉冲信号。
本发明的技术方案16所述的半导体装置的特征在于：上述重复脉冲发生部具有输入上述第1输入信号和上述延迟输入信号的排他或非电路、输入上述时钟信号及上述延迟输入信号和排他或非电路的输出信号的第1与电路和输入上述时钟信号及上述延迟输入信号的反相信号和上述排他或非电路的上述输出信号的第2与电路，从上述第1与电路输出上述第1重复脉冲信号，从上述第2与电路输出上述第2重复脉冲信号。
本发明的技术方案17所述的半导体装置的特征在于：进而具有控制上述脉冲发生部以使仅在从上述第1输入信号向上述第2状态迁移时和从向上述第1状态迁移时开始的规定期间中发生上述第1和第2重复脉冲信号的脉冲控制单元。
本发明的技术方案18所述的半导体装置的特征在于：上述脉冲控制单元在技术方案7所述的半导体装置中是控制上述重复脉冲发生部的单元，具有接收上述第1输入信号并输出在上述规定期间成为有效状态的定时信号的定时电路，上述定时信号供给上述重复脉冲发生部，上述重复脉冲发生部在上述定时信号有效的期间发生与上述时钟信号对应的上述第1和第2重复脉冲信号。
本发明的技术方案19的半导体装置的特征在于：上述定时电路具有接收上述第1输入信号并与上述第1输入信号向上述第1状态迁移同步地输出在上述规定期间成为有效状态的1个脉冲的第1定时用单触发脉冲发生电路和接收上述第1输入信号的反相信号并与上述第1输入信号向上述第2状态迁移同步地输出在上述规定期间成为英雄状态的1个脉冲的第2定时用单触发脉冲发生电路，将上述第1和第2定时用单触发脉冲发生电路的输出作为上述定时信号而输出。
本发明的技术方案20所述的半导体装置的特征在于：上述第1和第2定时用单触发脉冲发生电路具有串联连接的第1、第2、第3和第4反相电路、与上述第1～第4反相电路并联连接的第5反相电路、上述第4和第5反相电路的输出部与输入部连接的或非电路和连接在上述第2反相电路和上述第3反相电路的连接点与上述低电位的主电源电位之间的电容器，上述第1和第5反相电路的输入部与上述第1和第2定时用单触发脉冲发生电路的输入部相当，上述或非电路的输出部与上述第1和第2定时用单触发脉冲发生电路的输出部相当。
本发明的技术方案21所述的半导体装置的特征在于：进而具有配置在上述控制部的前级的滤波电路，上述滤波电路在同时输入上述第1和第2已进行了电平移位的重复脉冲信号的期间向上述控制部供给规定的信号用以继续输出此前的上述控制信号。
附图的简单说明
图1是说明本发明的半导体装置的实施例1的结构的图。
图2是表示重复脉冲发生电路的结构例的图。
图3是说明本发明的半导体装置的实施例1的动作的时序图。
图4是说明本发明的半导体装置的实施例2的结构的图。
图5是说明本发明的半导体装置的实施例2的动作的时序图。
图6是说明本发明的半导体装置的实施例3的结构的图。
图7是说明本发明的半导体装置的实施例3的动作的时序图。
图8是说明本发明的半导体装置的实施例4的结构的图。
图9是说明本发明的半导体装置的实施例4的动作的时序图。
图10是说明本发明的半导体装置的实施例5的结构的图。
图11是说明本发明的半导体装置的实施例5的动作的时序图。
图12是说明本发明的半导体装置的实施例5的动作的时序图。
图13是说明本发明的半导体装置的实施例6的结构的图。
图14是表示单触发脉冲发生电路的结构例的图。
图15是说明单触发脉冲发生电路的动作的时序图。
图16是说明本发明的半导体装置的实施例6的动作的时序图。
图17是说明本发明的半导体装置的实施例7的结构的图。
图18是说明本发明的半导体装置的实施例7的动作的时序图。
图19是说明本发明的半导体装置的实施例8的结构的图。
图20是说明本发明的半导体装置的实施例8的动作的时序图。
图21是表示本发明实施例6的半导体装置具有滤波电路的结构的图。
图22是表示滤波电路的结构的图。
图23是说明具有滤波电路的结构的动作的时序图。
图24是说明具有滤波电路的结构的动作的时序图。
图25是说明本发明的半导体装置的实施例9的结构的图。
图26是说明本发明的半导体装置的实施例9的动作的时序图。
图27是说明本发明的半导体装置的实施例9的动作的时序图。
图28是表示掩蔽电路的结构的图。
图29是说明本发明的半导体装置的实施例9的变形例的结构的图。
图30是说明本发明的半导体装置的实施例9的变形例的动作的时序图。
图31是说明本发明的半导体装置的实施例9的变形例的结构的图。
图32是说明本发明的半导体装置的实施例10的结构的图。
图33是说明本发明的半导体装置的实施例10的动作的时序图。
图34是说明本发明的半导体装置的实施例10的动作的时序图。
图35是表示定时电路的结构的图。
图36是说明先有的半导体装置的结构的图。
图37是说明先有的半导体装置的动作的时序图。
发明的具体实施方式
A.实施例1
A-1.装置结构
作为本发明的半导体装置的实施例1，图1表示状态方式的电平移位电路100的结构。
在图1中，IGBT(绝缘栅型双极性晶体管)等功率器件12和13推拉输出式连接在电源PS的正极与负极(接地电位GND)之间，构成半桥式功率器件。另外，续流二极管D1和D2分别逆向与功率器件12和13并联连接。并且，负载(电机等电感性负载)14与功率器件12和功率器件13的连接点N1连接。
在图1中，功率器件12是以与功率器件13的连接点N1的电位为基准电位而在该基准电位与电源PS供给的电源电位之间进行开关动作的器件，称为高电位侧功率器件。
另外，功率器件13是以接地电位为基准电位而在该基准电位与连接点N1的电位之间进行开关动作的器件，称为低电位侧功率器件。
电平移位电路100是进行这样的半桥式功率器件的驱动控制的电路，区分为高电位侧功率器件驱动电路HD1和低电位侧功率器件驱动电路LD。
高电位侧功率器件的驱动电路HD1具有串联连接在成为该驱动电路的电源的高电位侧电源10的正极与负极间的NMOS晶体管24和25，是通过相辅地使NMOS晶体管24和25通/断而使功率器件12进行开关的电路。高电位侧电源10的负极与连接点N1连接。另外，将NMOS晶体管24和25的连接点的电压称为高电位侧输出电压HO。
另外，高电位侧功率器件驱动电路HD1具有为了驱动NMOS晶体管24和25通过按一定的周期T输出脉冲而生成所谓的内部时钟信号的时钟信号发生电路16和与时钟信号发生电路16的输出信号S10同步地监视外部的输入信号S1(第1输入信号)的状态而接收以接地电位为基准发生的脉冲状的(具有第1状态、第2状态的2个电位状态)输入信号S1从而发生脉冲状的导通信号S2(第1重复脉冲信号)和截止信号(第2重复脉冲信号)的重复脉冲发生电路17。
可以将时钟信号发生电路16和重复脉冲发生电路17合在一起称为脉冲发生部，另外，两者从成为低电位侧功率器件驱动电路LD的电源的低电位侧电源11供给驱动电力。
下面，使用图2说明重复脉冲发生电路17的结构的一例。如图2所示，重复脉冲发生电路17具有2个2输入与电路171和172。时钟信号发生电路16的输出信号S10输入与电路171和172，外部的输入信号S1输入与电路171，同时，通过反相电路173输入与电路172。并且，从与电路171输出导通信号S2，从与电路172输出截止信号S3。
利用这样的结构，在输入信号S1处于“H(高电位)”状态的期间即导通期间，可以将时钟信号作为导通信号S2而输出，在输入信号S1处于“L(低电位)”状态的期间即截止期间，可以将时钟信号作为截止信号S3而输出。
这里，返回到图1的说明。重复脉冲发生电路17的2个输出与作为电平移位晶体管的高耐压N沟道型场效应晶体管(称为HNMOS晶体管)4和5的栅极连接。并且，导通信号供给HNMOS晶体管4的栅极，截止信号供给HNMOS晶体管5的栅极。
HNMOS晶体管4和5的漏极分别与电阻29和30的一端连接，同时也与反相电路6和7的输入连接。
并且，反相电路6和7的输出与SR触发电路9的置位输入和复位输入连接。
SR触发电路9的Q输出与NMOS晶体管24的栅极连接，同时也与反相电路23的输入连接，反相电路23的输出与NMOS晶体管25的栅极连接。
电阻29和30的另一端与NMOS晶体管24的漏极侧即高电位侧电源10的正极(将该电压称为高电位侧浮置电源绝对电压VB)连接。另外，NMOS晶体管24的源极即高电位侧电源10的负极(将该电压称为高电位侧浮置电源偏置电压VS)与二极管21和22的阳极连接，二极管21和22的阴极分别与HNMOS晶体管4和5的漏极连接。
另外，低电位侧功率器件驱动电路LD具有串联连接在成为该驱动电路的电源的低电位侧电源11的正极(将该电压称为低电位侧固定电源电压VCC)与负极间的NMOS晶体管27和28，是通过相辅地使NMOS晶体管27和28通/断而使功率器件13进行开关的电路。
这里，将NMOS晶体管27和28的连接点的电压称为低电位侧输出电压LO，此处的电压变化成为控制信号S17，控制功率器件13。
NMOS晶体管27由从外部供给的输入信号S0(第2输入信号)控制，NMOS晶体管28由反相电路26将输入信号S0反相后的信号控制。
A-2.装置动作
下面，使用图3所示的烧结说明电平移位电路100的动作。
在图3中，接收从外部供给的脉冲状的输入信号S1的重复脉冲发生电路17在时钟信号发生电路16的输出信号S10的脉冲迁移(上升)为“H”的时刻将与输出信号S10的脉冲同步的脉冲作为导通信号S2重复输出。该动作维持到输入信号S1迁移(下降)为“L”为止。
另外，接收脉冲状的输入信号S1的重复脉冲发生电路17在输入信号S1维持“H”状态的期间停止将与输出信号S10的脉冲同步的脉冲作为截止信号S3而输出，在输入信号S1下降之后，将与输出信号S10的脉冲同步的脉冲作为截止信号S3而输出。该动作在输入信号S1为“L”的期间维持。
根据导通信号S2的脉冲，HNMOS晶体管4周期性地导通。HNMOS晶体管5在作为导通信号S2而输出脉冲的期间维持截止状态。
HNMOS晶体管4导通时，在与HNMOS晶体管4连接的电阻29上发生电压降，“L”信号输入反相电路6。另一方面，在与HNMOS晶体管5连接的电阻30上不发生电压降，所以，“H”信号继续输入反相电路7。因此，反相电路6作为输出信号S4而输出脉冲信号，而反相电路7的输出信号S5维持“L”状态。
这里，SR触发电路9是反相输入型的，通过“H”信号供给置位输入、“L”信号供给复位输入而成为置位状态，Q输出则输出“H”信号。因此，接收反相电路6和7的输出信号S4和S5的SR触发电路9在输出信号S4的开始的脉冲迁移(上升)为“H”的时刻成为置位状态，其Q输出的输出信号S8维持“H”状态。该状态在作为输出信号S4而重复输出脉冲的期间维持，在作为输出信号S5开始输出脉冲时，在输出信号S5的开始的脉冲迁移(上升)为“H”的时刻复位。
利用输出信号S4和S5通过相辅地使NMOS晶体管24和25通/断而得到的功率器件12的控制信号S9也是同样的信号。
在输入信号S1为“L”的期间，作为截止信号S3重复输出与输出信号S10的脉冲同步的脉冲，HNMOS晶体管5周期性地导通。
在HNMOS晶体管5导通时，在与HNMOS晶体管5连接的电阻30上发生电压降，“L”信号输入反相电路7。另一方面，在与HNMOS晶体管4连接的电阻29上不发生电压降，所以，“H”信号继续输入反相电路6。因此，反相电路7作为输出信号S3而重复输出脉冲，反相电路6的输出信号S4维持“L”状态。
并且，接收反相电路6和7的输出信号S4和S5的SR触发电路9在输出信号S5的开始的脉冲上升的时刻成为复位状态，其Q输出的输出信号S8维持“L”状态。该状态在作为输出信号S5而重复输出脉冲的期间维持。
A-3.作用效果
如上所述，在本发明实施例1的电平移位电路100中，与外部的输入信号S1对应地对导通信号S2和截止信号S3按一定周期T重复供给脉冲，通过使HNMOS晶体管4和5周期性地导通，导通信号S2和截止信号S3向高电位侧进行电平移位，成为信号S4和S5(进行了电平移位的导通信号和截止信号)。
因此，在截止期间，即使由dv/dt过渡信号引起的误脉冲P3和P4供给导通信号S2和截止信号S3从而由于误脉冲P3而SR触发电路9成为置位状态，该期间也只持续到向截止信号S3供给正常的脉冲为止。因此，限定了功率器件12成为导通状态的期间，最大成为与周期T相当的期间，然后就正常地控制，所以，可以防止功率器件12和13都成为导通状态而短路的情况。
时钟信号发生电路16的脉冲的周期T比脉冲状的输入信号S1的周期短得多，即频率很高。例如，功率器件12和13成为短路状态所能坚持的时间约为1μsec，所以，为了将短路时间抑制钝该时间以内，考虑了信号传递时间，可以构成振荡频率为1～2MHz的时钟信号发生电路16。
B.实施例2
B-1.装置结构
作为本发明的半导体装置的实施例2，图4表示电平移位电路200的结构。在图4中，对于与图1所示的电平移位电路100相同的结构标以相同的符号，并省略重复的说明。
如图4所示，电平移位电路200区分为高电位侧功率器件驱动电路HD2和低电位侧功率器件驱动电路LD，在高电位侧功率器件驱动电路HD2中，不具有在图1所示的电平移位电路100中设置的时钟信号发生电路16，将从外部供给的时钟信号作为信号S10供给重复脉冲发生电路17。
在图1所示的电平移位电路100中，使用独自具有的时钟信号发生电路16发生的脉冲信号，但是，这时外部的输入信号S1的脉冲供给的时刻与从时钟信号发生电路16供给的脉冲的时刻有可能不一致，这时，在输入信号S1与功率器件12的控制信号S9之间，将发生由时钟信号的偏离而引起的时间延迟td(参见图3)。
但是，如本实施例那样，通过使用从外部供给的时钟信号，便可消除时间延迟td。
B-2.装置动作
下面，使用图5所示的时序图说明电平移位电路200的动作。
接收从外部供给的脉冲状的输入信号S1的重复脉冲发生电路17在从外部供给的外部时钟信号S10的脉冲上升的时刻将与外部时钟信号S10的脉冲同步的脉冲作为打通信号S2重复输出。
这里，包含电平移位电路200由电脑等进行具有半桥式功率器件的装置的控制时，使用共同的时钟信号(外部时钟信号)，所以，输入信号S1也与该外部时钟信号同步地生成。
因此，供给重复脉冲发生电路17的外部时钟信号S10与输入信号S1同步，输入信号S1的上升时刻与供给打通信号S2的最初的脉冲的时刻一致，不会发生两者的偏离引起的时间延迟。
这在输入信号S1的下降的时刻与供给截止信号S3的脉冲的时刻也是一样的。
B-3.作用效果
如上所述，在本发明实施例2的电平移位电路200中，与外部的输入信号S1同步地按一定的周期向打通信号S2和截止信号S3重复供给脉冲，所以，在输入信号S1与功率器件12的控制信号S9之间即输入输出间可以消除由时钟信号的偏离引起的时间延迟，从而可以防止功率器件12的响应速度降低。
C.实施例3
C-1.装置结构
作为本发明的半导体装置的实施例3，图6表示电平移位电路300的结构。在图6中，对于和图1所示的电平移位电路100相同的结构标以相同的符号，并省略重复的说明。
如图6所示，电平移位电路300区分为高电位侧功率器件驱动电路HD3和低电位侧功率器件驱动电路LD，在高电位侧功率器件驱动电路HD3中，具有通过取重复供给的已进行了电平移位的导通信号S4和已进行了电平移位的截止信号S5的逻辑和而在高电位区域得到频率与时钟信号发生电路16的振荡频率相同的时钟信号的或电路19。
即，反相电路6和7的输出与SR触发电路9的置位输入和复位输入连接，同时，也与或电路19的2个输入连接。
并且，或电路19的输出信号Sc供给与SR触发电路9的Q输出连接的保护电路20。
保护电路20具有检测高电位侧电源10的电源电压的降低等高电位区域的各结构的动作错误并且不论输入的状态如何都强制地停止输出的功能，保护电路20的输出与NMOS晶体管24的栅极连接，同时也与反相电路23的输入连接。
保护电路20的输出信号与SR触发电路9的输出信号S8实际上相同，所以，将两者都表示为S8。
C-2.装置动作
下面，使用图7所示的时序图说明电平移位电路300的特征的动作。
图7是说明或电路19的动作的时序图，表示出了通过取重复供给的已进行了电平移位的导通信号S4和已进行了电平移位的截止信号S5的逻辑和而作为输出信号Sc可以得到频率与时钟信号发生电路16的振荡频率相同的时钟信号。
通过将这样的输出信号Sc供给保护电路20，保护电路20可以进行正确的动作。
即，保护电路20在所监视的高电位区域的结构要素中具有错误动作不持续规定时间以上就不视为错误的滤波电路时就可以根据输出信号Sc计量错误动作时间，所以，可以提高计量精度，进行正确的保护动作。
C-3.作用效果
如上所述，在本发明实施例3的电平移位电路300中，通过取已进行了电平移位的导通信号S4和已进行了电平移位的截止信号S5的逻辑和，在高电位区域可以得到频率与时钟信号发生电路16的振荡频率相同的时钟信号，通过将该时钟信号供给保护电路20，可以提高高电位区域的各结构的错误动作的检测精度，从而保护电路20可以进行正确的保护动作。
在图4所示的电平移位电路200的结构中，也可以设置或电路19和保护电路20。这时，在高电位区域可以得到与外部时钟信号相同的时钟信号。
D.实施例4
D-1.装置结构
作为本发明的半导体装置的实施例4，图8表示电平移位电路400的结构。在图8中，对于与图1所示的电平移位电路100相同的结构标以相同的符号，并省略重复的说明。
如图8所示，电平移位电路400区分为高电位侧功率器件驱动电路HD4和低电位侧功率器件驱动电路LD，在高电位侧功率器件驱动电路HD4中，并具有在图1所示的电平移位电路100中设置的时钟信号发生电路16和重复脉冲发生电路17，而代之以具有接收外部的输入信号S1并与输入信号S1迁移(上升)为“H”同步地作为导通信号S2而进行一定周期的脉冲的重复输出的振荡电路41和与输入信号S1的下降沿同步地作为截止信号而进行一定周期的脉冲的重复输出的振荡电路42。
D-2.装置动作
下面，使用图9所示的时序图说明电平移位电路400的特征的动作。
如图9所示，接收从外部供给的脉冲状的输入信号S1的振荡电路41在输入信号S1的上升沿时刻开始进行脉冲的一定周期的重复输出，在输入信号S1的下降沿时刻停止脉冲输出。因此，输入信号S1的上升沿时刻与供给导通信号S2的开始的脉冲的时刻一致，从而可以消除由两者的偏离引起的时间延迟。
另一方面，接收从外部供给的脉冲状的输入信号S1的振荡电路42在输入信号S1维持“H”状态的期间停止脉冲的一定周期的重复输出，在输入信号S1下降到“L”之后，开始进行脉冲输出。因此，输入信号S1的下降沿时刻与供给截止信号S3的开始的脉冲的时刻一致，从而可以消除由两者的偏离引起的时间延迟。
D-3.作用效果
如上所述，在本发明实施例4的电平移位电路400中，具有作为导通信号S2和截止信号S3而与输入信号S1同步地进行一定周期的脉冲的重复输出的振荡电路41和42，所以，在输入信号S1与功率器件12的控制信号S9之间即输入输出间可以消除由时钟信号的偏离引起的时间延迟，从而可以防止功率器件12的响应速度降低。
E.实施例5
E-1.装置结构
作为本发明的半导体装置的实施例5，图10表示电平移位电路500的结构。在图10中，对于与图1所示的电平移位电路100相同的结构标以相同的符号，并省略重复的说明。
如图10所示，电平移位电路500区分为高电位侧功率器件驱动电路HD1和低电位侧功率器件驱动电路LD1，在低电位侧功率器件驱动电路LD1中，具有接收时钟信号发生电路16的输出信号S10和从外部供给的输入信号S0并输出与输入信号S0向“H”的迁移(上升)和向“L”的迁移(下降)对应同时与输出信号S10的脉冲的上升沿时刻同步地设定上升沿和下降沿的脉冲状的同步控制信号S16的同步电路50。
图1所示的电平移位电路100是使用独自具有的时钟信号发生电路16发生的脉冲而减轻由于dv/dt过渡信号而发生的误脉冲的影响的结构，这时，在供给外部的输入信号S1的脉冲的时刻与从时钟信号发生电路16供给的脉冲的时刻不一致时，在输入信号S1与功率器件12的控制信号S9之间将发生由时钟信号的偏离引起的时间延迟，这些前面已说明了。
但是，在构成电平移位电路100的低电位侧功率器件驱动电路LD中，功率器件13的控制利用外部的输入信号S0独立地进行，所以，在输入信号S0与功率器件13的控制信号S17之间将发生由信号延迟等引起的时间延迟。该时间延迟与由高电位侧功率器件驱动电路HD1的时钟信号的偏离引起的时间延迟在延迟期间有大的差别，所以，难于取得两者的匹配。
因此，在电平移位电路500中，通过利用同步电路50使输入信号S0与时钟信号发生电路16的输出信号S10同步，可以很容易地取得在高电位侧功率器件驱动电路HD1中发生的时间延迟与在低电位侧功率器件驱动电路LD1中发生的时间延迟的匹配。
E-2.装置动作
下面，使用图11和图12所示的时序图说明电平移位电路500的特征的动作。
在图11中，供给高电位侧功率器件驱动电路HD1的输入信号S1、时钟信号发生电路16的输出信号S10、导通信号S2和截止信号S3、已进行了电平移位的导通信号S4和已进行了电平移位的截止信号S5、SR触发电路9的输出信号S8和功率器件12的控制信号S9的时刻与使用图1～图3说明的电平移位电路100相同，所以，省略其说明，使用作为图11的部分放大图的图12说明供给低电位侧功率器件驱动电路LD1的输入信号S0、同步电路50输出的同步控制信号S16和基于同步控制信号S16的功率器件13的控制信号S17的时刻。
功率器件12的控制信号S9和SR触发电路9的输出信号S8实际上相同，功率器件13的控制信号S17和同步控制信号S16实际上相同，所以，在以下的说明中，为了简便，仅言及输出信号S8和同步控制信号S16。
如图12所示，接收从外部供给的输入信号S0的同步电路50在输入信号S0下降时，在时钟信号发生电路16的输出信号S10的脉冲的上升沿时刻使同步控制信号S16下降，在输入信号S0上升时，在输出信号S10的脉冲的上升沿时刻使同步控制信号S16上升。
这里，在图12中，将输入信号S0和同步控制信号S16的下降沿时刻的偏离表示为时间延迟td1，将输入信号S0和同步控制信号S16的上升沿时刻的偏离表示为时间延迟td2。另外，将输入信号S1和SR触发电路9的输出信号S8的上升沿时刻的偏离表示为时间延迟td3，将输入信号S1和同步控制信号S8的下降沿时刻的偏离表示为时间延迟td4。
如图12所示，时间延迟td1～td4都仅取决于时钟信号发生电路16的时钟信号S10，所以，容易取得匹配，从而容易确保功率器件12和13休止的期间(断开时间)。
即，功率器件12和13相辅地动作是基本的，如迄今说明的那样，应避免两者同时成为导通状态。为此，通过有意识地设置断开时间，来防止由于元件的动作特性的偏差等两者同时成为导通状态的情况。
例如，比较输入信号S0和S1时，设定脉冲宽度以使功率器件13为截止状态的期间比功率器件12为导通状态的期间长，在信号变化时确保断开时间Dt1。
并且，在时间延迟td1～td4仅取决于时钟信号发生电路16的时钟信号S10的电平移位电路500中，在输出信号S8与同步控制信号S16的关系中，也已确保了断开时间Dt2。并且，该断开时间Dt2的特征是由于存在时间延迟td1～td4而比断开时间Dt1长，即使缩短预先设定的断开时间Dt1，也可以可靠地确保比断开时间Dt1长的断开时间Dt2。
因此，可以缩短断开时间Dt2即缩短功率器件12和13实际休止的期间，从而可以提高电力效率。
另外，时间延迟td1～td4仅取决于时钟信号发生电路16的时钟信号S10，所以，其长度最大也就是时钟信号S10的1周期的长度，可以预测最大-最小的范围，同样也可以预测断开时间Dt2。
因此，在设定断开时间Dt1时，排出了不确定的因素，所以，在断开时间Dt1中不必包含大的余量，这样也可以缩短功率器件12和13实际休止的期间，从而可以提高电力效率。
E-3.作用效果
如上所述，在本发明实施例5的电平移位电路500中，通过在低电位侧功率器件驱动电路LD1中设置同步电路50，使外部的输入信号S0与时钟信号发生电路16的输出信号S10同步，可以很容易取得在高电位侧功率器件驱动电路HD1中发生的时间延迟与在低电位侧功率器件驱动电路LD1中发生的时间延迟的匹配。
另外，在低电位侧功率器件驱动电路LD1中也通过有意识地发生时间延迟，断开时间的控制就很容易，可以缩短功率器件12和13实际休止的期间，从而可以提高电力效率。另外，在设定断开时间时，排出了不确定的因素，所以，在断开时间中不必包含大的余量，从而可以提高电力效率。
以上表示了向低电位侧功率器件驱动电路LD1中设置的同步电路50供给时钟信号发生电路16的输出信号S10的结构，但是，如使用图4说明的电平移位电路200那样，在作为信号S10使用外部时钟信号的结构中，也可以在低电位侧功率器件驱动电路中设置同步电路50。
F.实施例6
F-1.装置结构
作为本发明的半导体装置的实施例6，图13表示电平移位电路600的结构。在图13中，对于与图1所示的电平移位电路100相同的结构标以相同的符号，并省略重复的说明。
如图13所示，电平移位电路600区分为高电位侧功率器件驱动电路HD4和低电位侧功率器件驱动电路LD，在高电位侧功率器件驱动电路HD4中，除了时钟信号发生电路16和重复脉冲发生电路17外，具有单触发脉冲发生部15。
单触发脉冲发生部15在输入的脉冲的上升沿时刻(或下降沿时刻)输出指定宽度的脉冲，具有导通信号S2用和截止信号S3用的单触发脉冲发生电路151和152。
这里，单触发脉冲发生电路151和152是一般的电路，在时钟信号发生电路16内也设置了同样的电路。
即，如图13所示，时钟信号发生电路16具有原时钟信号发生电路161和单触发脉冲发生电路162，根据由原时钟信号发生电路161发生的脉冲信号，在单触发脉冲发生电路162中生成指定宽度的脉冲，并作为信号S10而输出。
这里，图14表示单触发脉冲发生电路的结构的一例，其动作的时序图示于图15。
如图14所示，单触发脉冲发生电路具有串联连接的4个反相电路G1、G2、G3和G4、与反相电路G1～G4并联连接的反相电路G5、接收反相电路G4和G5的输出的或非电路G6和偏置在反相电路G2和G3的连接点与接地电位GND之间的电容器CP。共同的信号输入反相电路G1和G5。
在图15中，设反相电路G1和G5的信号输入部为A点、反相电路G2和G3的连接点为B点、反相电路G4的输出点为C点、反相电路G5的输出点为D电、或非电路G6的输出点为E点，并且表示出了各点的信号状态。
A点从外部输入的脉冲与在时钟信号发生电路16中从原时钟信号发生电路161供给的相当，在单触发脉冲发生电路151和152中与外部的输入信号S1相当。
输入反相电路G1的脉冲在B点由于存在电容器CP而波形平缓，经过反相电路G3和G4后，在C点进行修复。但是，由于波形的平缓将发生延迟。
另一方面，输入反相电路G5的脉冲在D点反相后输出，不发生延迟。因此，将C点和D点的信号输入或非电路G6时，在E点可以得到具有与信号延迟宽度相当的脉冲宽度的单触发脉冲。该单触发脉冲的上升沿与从外部输入的脉冲的上升沿同步。
这样，通过将脉冲输入单触发脉冲发生电路，与输入的脉冲的上升沿同步，便可得到具有在电路内部的结构中设定的指定宽度的脉冲。
这里，返回到图13的说明，外部的输入信号S1输入单触发脉冲发生电路151，输入信号S1反相后输入单触发脉冲发生电路152。
并且，单触发脉冲发生电路151的输出信号S22与构成重复脉冲发生电路17的与电路171的输出信号S12一起输入或电路31，单触发脉冲发生电路152的输出信号S23与构成重复脉冲发生电路17的与电路172的输出信号S13一起输入或电路32。
并且，或电路31的输出信号S2作为导通信号供给HNMOS晶体管4，或电路32的输出信号S3作为截止信号供给HNMOS晶体管5。
F-2.装置动作
下面，使用图16所示的时序图说明电平移位电路600的特征的动作。
在图16中，供给高电位侧功率器件驱动电路HD4的输入信号S1、供给低电位侧功率器件驱动电路LD的输入信号S0、时钟信号发生电路16的输出信号S10的时刻与使用图1～图3说明的电平移位电路100相同，所以，省略其说明。另外，为了简化说明，使输入信号S1的下降沿与时钟信号发生电路16的输出信号S10的上升沿同步。
如图16所示，与电路171的输出信号S12与输入信号S1不同步，所以，与输入信号S1的各周期对应地供给的输出信号S12的开始的脉冲的上升沿少许偏离。
但是，单触发脉冲发生电路151的输出信号S22的脉冲的上升沿与输入信号S1同步地供给，所以，成为输出信号S22与输出信号S12的逻辑和的或电路31的输出信号S2(导通信号)在输入信号S1的各周期中开始的脉冲的上升沿一定与输入信号S1的上升沿同步。通过取输出信号S22与输出信号S12的逻辑和，输出信号S2的脉冲排列成为不规则的排列。
或电路32的输出信号S3(截止信号)也是取输出信号S23与输出信号S13(图中未示出)的逻辑和的结果，输出信号S13的脉冲(图中未示出)与输入信号S1的下降沿同步，所以，输出信号S3的脉冲排列保持规则性。
已进行了电平移位的导通信号S4和已进行了电平移位的截止信号S5也是同样的信号，结果，SR触发电路9的输出信号S8和功率器件12的控制信号S9就与输入信号S1一致。
F-3.作用效果
如上所述，在本发明实施例6的电平移位电路600中，具有发生与外部的输入信号S1同步的单触发脉冲的单触发脉冲发生部15，分别将取单触发脉冲发生部15的输出信号S22和S23与输出信号S12和S13的逻辑和后的信号作为导通信号S2和截止信号S3使用，所以，在输入信号S1的各周期中，导通信号S2的开始的脉冲的上升沿一定与输入信号S1的上升沿同步，结果，便可使输入信号S1的上升沿与功率器件12的控制信号S9的上升沿一致，消除时间延迟，从而可以防止功率器件12的响应速度降低。通常，输入信号S1的下降沿与时钟信号发生电路16的输出信号S10不同步，但是，这时也有和上述同样的作用，可以使输入信号S1的下降沿与控制信号S9的下降沿一致。
G.实施例7
G-1.装置结构
作为本发明的半导体装置的实施例7，图17表示电平移位电路700的结构。在图17中，对于和图13所示的电平移位电路600相同的结构标以相同的符号，并省略重复的说明。
如图17所示，电平移位电路700区分为高电位侧功率器件驱动电路HD5和低电位侧功率器件驱动电路LD，在高电位侧功率器件驱动电路HD5中，具有锁存电路18，取代图13所示的电平移位电路600的脉冲发生部15。
外部的输入信号S1供给锁存电路18的T输入，时钟信号发生电路16的输出信号S10供给复位输入。
并且，锁存电路18的Qon输出的输出信号S32与构成重复脉冲发生电路17的与电路171的输出信号S12一起输入或电路31，锁存电路18的Qoff输出的输出信号S33与构成重复脉冲发生电路17的与电路172的输出信号S13一起输入或电路32。
通过采用这样的结构，锁存电路18在输入信号S1的上升沿将Qon输出置位，另外，在输入信号S1的下降沿将Qoff输出置位，在时钟信号发生电路16的输出信号S10的脉冲的上升沿将Qon输出和Qoff输出都复位。
G-2.装置动作
下面，使用图18所示的时序图说明电平移位电路700的特征的动作。
在图18中，供给高电位侧功率器件驱动电路HD5的输入信号S1、供给低电位侧功率器件驱动电路LD的输入信号S0、时钟信号发生电路16的输出信号S10、与电路171的输出信号S12的时刻与使用图16说明的电平移位电路600的时序图相同，所以，省略其说明。
如图18所示，锁存电路18的Qon输出的输出信号S32在输入信号S1的脉冲的上升沿置位，在输出信号S10的脉冲的上升沿复位。因此，该脉冲宽度和输入信号S1的各周期中输出信号S10的开始的脉冲的上升沿与输入信号S1的脉冲的上升沿的偏离宽度相当，该偏离宽度在输入信号S1的各周期中各不相同，所以，输出信号S32的各脉冲的宽度各不相同。
由于输入信号S1的脉冲的下降沿与输出信号S10的上升沿同步，所以，Qoff输出不置位，锁存电路18的Qoff输出的输出信号S33中不存在脉冲。
并且，成为各脉冲的宽度各不相同的输出信号S32与与电路171的输出信号S12的逻辑和的或电路31的输出信号S2(导通信号)，在输入信号S1的各周期中，开始的脉冲的上升沿一定与输入信号S1的上升沿同步。通过取输出信号S32与输出信号S12的逻辑和，输出信号S2的脉冲排列成为不规则的排列。
已进行了电平移位的导通信号S4也是同样的信号，结果，SR触发电路9的输出信号S8和单触发脉冲12的控制信号S9与输入信号S1一致。
G-3.作用效果
如上所述，在本发明实施例7的电平移位电路700中，具有与外部的输入信号S1同步地将输出置位而在时钟信号发生电路16的输出信号S10的脉冲的上升沿复位的锁存电路18，将取锁存电路18的输出信号S32和S33分别与输出信号S12和S13的逻辑和后的信号作为导通信号S2和截止信号S3使用，所以，在输入信号S1的各周期中，导通信号S2的开始的脉冲的上升沿一定与输入信号S1的上升沿同步，结果，便可使输入信号S1的上升沿与功率器件12的控制信号S9的上升沿一致，消除时间延迟，从而可以防止功率器件12的响应速度的降低。通常，输入信号S1的下降沿与时钟信号发生电路16的输出信号S10不同步，这时也具有和上述同样的作用，可以使输入信号S1的下降沿与控制信号S9的下降沿一致。
H.实施例8
H-1.装置结构
作为本发明的半导体装置的实施例8，图19表示电平移位电路800的结构。在图19中，对于与图17所示的电平移位电路700相同的结构标以相同的符号，并省略重复的说明。
如图19所示，电平移位电路800区分为高电位侧功率器件驱动电路HD6和低电位侧功率器件驱动电路LD，在高电位侧功率器件驱动电路HD6中，设置了构成时钟信号发生电路16的原时钟信号发生电路161，取代在电平移位电路700中使用的时钟信号发生电路16。并且，从原时钟信号发生电路161输出的原时钟信号S44供给构成重复脉冲发生电路17的与电路171和172的输入以及锁存电路18的复位输入。
另外，成为锁存电路18的Qon输出的输出信号S32与与电路171的输出信号S12的逻辑和的或电路31的输出信号S42输入单触发脉冲发生电路51，单触发脉冲发生电路51的输出信号S2作为导通信号供给HNMOS晶体管4，成为锁存电路18的Qoff输出的输出信号S33与与电路172的输出信号S13的逻辑和的或电路32的输出信号S43输入单触发脉冲发生电路52，单触发脉冲发生电路52的输出信号S3作为截止信号供给HNMOS晶体管5。
H-2.装置动作
下面，使用图20所示的时序图说明电平移位电路800的特征的动作。
在图20中，供给高电位侧功率器件驱动电路HD6的输入信号S1、供给低电位侧功率器件驱动电路LD的输入信号S0、时钟信号发生电路16的输出信号S10的时刻与使用图16说明的电平移位电路600的时序图相同，所以，省略其说明。
如图20所示，从原时钟信号发生电路161输出的原时钟信号S44是脉冲宽度比较宽的脉冲。
并且，与电路171的输出信号S12与输入信号S1不同步，所以，与输入信号S1的各周期对应地供给的输出信号S12的开始的脉冲的上升沿少许偏离。
另外，锁存电路18的Qon输出的输出信号S32在输入信号S1的脉冲的上升沿置位，在原时钟信号S44的脉冲的上升沿复位，所以，该脉冲宽度和输入信号S1的各周期中原时钟信号S44的开始的脉冲的上升沿与输入信号S1的脉冲的上升沿的偏离幅度相当，该偏离幅度在输入信号S1的各周期中各不相同，所以，输出信号S32的各脉冲的宽度各不相同。
锁存电路18的Qoff输出的输出信号S33使输入信号S1的脉冲的下降沿与原时钟信号S44的下降沿同步，所以，Qoff输出不置位，在输出信号S33中不存在脉冲。
并且，成为各脉冲的宽度各不相同的输出信号S32与与电路171的输出信号S12的逻辑和的或电路31的输出信号S42在输入信号S1的各周期中开始的脉冲的上升沿一定与输入信号S1的上升沿同步。通过取输出信号S32与输出信号S12的逻辑和，输出信号S42的脉冲排列成为不规则的排列。
此外，输出信号S42输入单触发脉冲发生电路51，在使用图14和图15说明的结构中，缩小脉冲宽度，即减小占空比而成为导通信号S2。
在取输出信号S33与输出信号S13的逻辑和的输出信号S43中，也由单触发脉冲发生电路52同样进行处理而成为截止信号S3。通常，输入信号S1的下降沿与原时钟信号S44的上升沿不同步，这时，也具有和上述同样的作用，或电路32的输出信号S43与输入信号S1的下降沿同步。
已进行了电平移位的导通信号S4和已进行了电平移位的截止信号S5也成为与导通信号S2和截止信号S3相同的信号，结果，SR触发电路9的输出信号S8和功率器件12的控制信号S9与输入信号S1一致。
H-3.作用效果
如上所述，在本发明实施例8的电平移位电路800中，使取锁存电路18的输出信号S32和S33分别与输出信号S12和S13的逻辑和后的输出信号S42和S43通过单触发脉冲发生电路51和52，得到缩小了脉冲宽度的导通信号S2和截止信号S3，所以，导通信号S2和截止信号S3的占空比减小了，缩短了HNMOS晶体管4和5的动作时间，从而可以降低电力消耗。
I.实施例9
I-1.具有滤波电路的结构
在以上说明的实施例1～8中，利用HNMOS晶体管4和5进行电平移位，将由反相电路6和7反相后的信号S4和S5供给SR触发电路9的置位输入和复位输入。
但是，在反相电路6和7与SR触发电路9之间***以往所使用的滤波电路8，作为信号S2和S3同时供给由dv/dt过渡信号引起的误脉冲时，可以防止对SR触发电路9同时进行信号输入。
图21表示具有设置了滤波电路8的高电位侧功率器件驱动电路HD4A的电平移位电路600A的结构。在图21中，对于与图13所示的电平移位电路600相同的结构标以相同的符号，并省略重复的说明。
如图21所示，反相电路6和7的输出与滤波电路8的输入连接，滤波电路8的输出与SR触发电路9的置位输入和复位输入连接。在图21中，将由HNMOS晶体管4和5进行了判定移位的信号分别表示为信号S21和S31，将从滤波电路8供给SR触发电路9的置位输入和复位输入的信号分别表示为信号S41和S51。
图22表示滤波电路8的结构例。如图22所示，滤波电路8具有供给反相电路6和7的输出信号S4和S5的N与电路G31、供给N与电路G31的输出的反相电路G32、供给反相电路G32的输出的或非电路G33和G34。另外，反相电路6的输出信号S4通过串联连接的反相电路G41、G42和G43供给或非电路G33，反相电路7的输出信号S5通过串联连接的反相电路G51、G52和G53供给或非电路G34。并且，或非电路G33和G34的输出信号S41和S51作为滤波电路8的输出供给SR触发电路9的置位输入和复位输入。
这里，也可以使用反相输入的或电路取代N与电路G31，使用反相输入的与电路取代或非电路G33和G34。
上述滤波电路8的结构例是特开平9-200017号公报公开的1各滤波电路，由于dv/dt过渡信号的影响，作为信号S4和S5同时供给“H”信号时，只要是可以使滤波电路8的输出都是“L”信号的结构就可以，不限定上述结构。
这时，SR触发电路9将“L”信号既供给置位输入又供给复位输入，所以，保持Q输出。
这样，通过设置滤波电路8，可以防止由dv/dt过渡信号引起的误脉冲同时供给SR触发电路9，从而可以防止SR触发电路9发生误动作。另外，在由dv/dt过渡信号引起的误脉冲具有时间差而供给时，由重复脉冲发生电路17供给的重复脉冲限制功率器件12和13成为短路状态的期间，所以，可以保护功率器件12和13。以上是在图13所示的电平移位电路600中设置滤波电路8的结构，但是，在图1所示的电平移位电路100等本发明的实施例1～8所示的任何电平移位电路中都可以设置滤波电路8。
在图21所示的电平移位电路600A中，在输入信号S1的上升沿和下降沿时从单触发脉冲发生部15输出单触发脉冲，将取该脉冲与重复脉冲的逻辑和后的信号作为信号S2和S3控制HNMOS晶体管4和5，所以，在输入信号S1的前下降沿一定进行信号传输，在理想的状态下，从接收输入信号到得到输出信号的输入输出传输延迟时间是一定的。
I-2.输入输出传输延迟时间的起伏
但是，在实际的器件中，每次切换输入信号时，输入输出传输延迟时间在数十～百数十nsec的范围内变化。下面，说明输入输出传输延迟时间的起伏。
图23表示说明电平移位电路600A的动作的时序图。在图23中，对表示与使用图13说明的电平移位电路600相同的动作的信号省略说明。
在图23中，中心表示从输入信号S1为截止指令即“L”状态切换为导通指令即“H”状态的情况。
下面，作为前提条件，如图23所示，在基于重复脉冲的信号S3(以后，有时称为内部截止信号)有效时(是“H”状态时)，设想输入信号S1从截止指令切换为导通指令时，在内部截止信号S3强制地切断的同时，基于重复脉冲的信号S2(以后，有时称为内部导通信号)成为有效的。
这里，成为问题的是内部截止信号S3和内部导通信号S2有效的状态接近。
如前所述，内部导通信号S2和内部截止信号S3分别通过HNMOS晶体管4和5进行电平移位，由反相电路6和7反相后成为信号S4(以后，有时称为内部导通指令信号)和S5(以后，有时称为内部截止指令信号)。
因此，在内部导通信号S2和内部截止信号S3分别作为信号S4和S5供给滤波电路8之前，受到由HNMOS晶体管4和5的寄生电容(漏极-源极间的寄生电容)和电阻29及30决定的时间常数和反相电路6和7的阈值的影响。另外，有时也受到功率器件开关时的dv/dt过渡信号的影响。
特别是内部截止指令信号S5的切换时刻受由HNMOS晶体管5的寄生电容和电阻30决定的时间常数的影响大，从而将比内部截止信号S3的切换时刻延迟。将该时刻的偏离称为时间延迟td5。由HNMOS晶体管4和5进行了电平移位的信号S21和S31，由于时间常数的影响其上升沿变得平缓。
时间延迟td5不是太大的值，但是，在内部截止信号S3和内部导通信号S2为有效的状态接近时，内部导通指令信号S4和内部截止指令信号S5便有可能同时成为有效的，即同时成为“H”状态。
这里，在电平移位电路600A中，为了防止由dv/dt过渡信号引起的误脉冲同时供给SR触发电路9，具有滤波电路8，根据上述动作，在内部导通指令信号S4和内部截止指令信号S5同时成为有效时，滤波电路8也动作。
即，内部导通指令信号S4和内部截止指令信号S5同时处于“H”状态的期间即时间延迟td5的期间滤波电路8的输出信号S41和S51都保持“L”状态，结果，SR触发电路9的输出信号S8维持“L”状态，向“H”状态的迁移，是在经过时间延迟td5之后。
因此，即使输入信号S1从“L”状态切换为“H”状态，作为高电位侧功率器件驱动电路HD4A的输出的功率器件12的控制信号S9在经过时间延迟td5之前不切换，从而增大了时间延迟td5部分的输入输出传输延迟时间。
通常(如使用图4说明的电平移位电路200那样，除了与从外部供给的时钟信号同步地发生重复脉冲的结构外)，重复脉冲与输入信号是非同步的，所以，在基于重复脉冲的内部截止信号S3有效时，输入信号S1从截止指令切换为导通指令的现象是随机地发生的，结果，将成为输入输出传输延迟时间的随机的起伏。
在基于重复脉冲的内部截止信号S3有效时，输入信号S1从截止指令切换为导通指令时，输入输出传输延迟时间增大，但是，在基于重复脉冲的内部截止信号S3不是有效时，即使输入信号S1从截止指令切换为导通指令，也不发生时间延迟td5，从而输入输出传输延迟时间不会增大。
图24表示在基于重复脉冲的内部截止信号S3不是有效时输入信号S1从截止指令切换为导通指令时的时序图。
如图24所示，在基于重复脉冲的内部截止信号S3不是有效时(是“L”状态时)，输入信号S1从截止指令切换为导通指令时，与其同步地内部导通信号S2就成为有效的。这时，内部截止信号S3和内部导通信号S2为有效的状态就不接近，所以，可以避免内部导通指令信号S4和内部截止指令信号S5同时成为有效的状态。
I-3.装置结构
如上所述，通过具有滤波电路，输入输出传输延迟时间有可能发生随机的起伏，另外，即使是不具有滤波电路的结构(图13的电平移位电路600那样的结构)，由于SR触发电路9的锁存动作，输入输出传输延迟时间也有可能发生随机的起伏。
下面，作为本发明的半导体装置的实施例9，说明抑制输入输出传输延迟时间的起伏的电平移位电路900。在以下的说明中，以图21所示的电平移位电路600A为原形，但是，也可以以本发明实施例1～8所示的电平移位电路(象使用图4说明的电平移位电路200那样，除了与从外部供给的时钟信号同步地发生重复脉冲的结构外，输入信号S1切换为与时钟信号发生电路16的输出信号S10非同步的电平移位电路)为原形。另外，也不一定具有滤波电路8。
图25表示电平移位电路900的结构。在图25中，对于与图21所示的电平移位电路600A相同的结构标以相同的符号，并省略重复的说明。
如图25所示，电平移位电路900区分为高电位侧功率器件驱动电路HD7和低电位侧功率器件驱动电路LD，在高电位侧功率器件驱动电路HD7中，是在电平移位电路600A的高电位侧功率器件驱动电路HD4中进而具有延迟电路76和掩蔽电路77的结构。
并且，由延迟电路76将输入信号S1延迟，生成延迟输入信号S1d，延迟输入信号S1d供给重复脉冲发生电路17，同时，输入信号S1和延迟输入信号S1d供给掩蔽电路77。
掩蔽电路77具有接收时钟信号发生电路16的输出信号S10、并根据输入信号S1和延迟输入信号S1d输出使处于有效状态的信号S10在指定期间无效的掩蔽信号S10m的功能。
延迟输入信号S1d输入与电路171，同时通过反相电路173输入与电路172，另外，也供给单触发脉冲发生电路151和152。另外，掩蔽信号S10m供给与电路171和172。
掩蔽电路77通过对时钟信号发生电路16的输出信号S10进行掩蔽等而对延迟电路76进行调整，所以，有时也称为时钟信号调整单元。
I-4.装置动作
图26表示说明电平移位电路900的动作的时序图。在图26中，对表示与使用图13说明的电平移位电路600相同的动作的信号省略说明。
如图26所示，延迟输入信号S1d对输入信号S1的时间延迟是td6，时钟信号发生电路16的输出信号S10仅在时间延迟td6的期间成为无效状态(“L”状态，有时也称为无信号状态)，并作为掩蔽信号S10m从掩蔽电路77输出。
因此，在基于重复脉冲的内部截止信号S3有效时，成为输入信号S1从截止指令切换为导通指令的情况，此外，即使内部截止指令信号S5的切换时刻比内部截止信号S3的切换时刻偏离时间延迟td5，只要时间延迟td6设定为比时间延迟td5长得多，就可以防止内部截止信号S3和内部导通信号S2为有效的状态接近，从而可以防止内部导通指令信号S4和内部截止指令信号S5同时有效即同时成为“H”状态。
这里，如果将时间延迟td5设想为约100nsec，则时间延迟td6就设定为约150nsec。这时，可以说内部截止信号S3和内部导通信号S2为有效的状态至少相隔150nsec的时间间隔。时间延迟td6的希望值因装置而异，但是，典型的时间延迟td5是100nsec左右，所以，最好至少是100nsec以上。
图27表示基于重复脉冲的内部截止信号S3不是有效时输入信号S1从截止指令切换为导通指令时的时序图。
如图27所示，在基于重复脉冲的内部截止信号S3不是有效时(是“L”状态时)，输入信号S1从截止指令切换为导通指令时，与其同步地内部导通信号S2成为有效的。这时，内部截止信号S3和内部导通信号S2为有效的状态不接近，所以，可以避免内部导通指令信号S4和内部截止指令信号S5同时成为有效的情况。
这里，图28表示掩蔽电路77的结构例。如图28所示，掩蔽电路77具有排他或非电路G10和与电路G11，输入信号S1和延迟输入信号S1d供给排他或非电路G10，排他或非电路G10的输出和时钟信号发生电路16的输出信号S10供给与电路G11，与电路G11输出掩蔽信号S10m。
I-5.作用效果
如上所述，在本发明实施例9的电平移位电路900中，由延迟电路76将输入信号S1延迟，生成延迟输入信号S1d，根据延迟输入信号S1d和输入信号S1生成将时钟信号发生电路16的输出信号S10掩蔽指定期间的掩蔽信号S10m，供给重复脉冲发生电路17，防止发生内部导通指令信号S4和内部截止指令信号S5同时有效即同时成为“H”状态的情况，所以，可以抑制输入输出传输延迟时间发生随机的起伏。
在以上数量的实施例1～8的电平移位电路(如使用图4说明的电平移位电路200那样，除了与从外部供给的时钟信号同步地发生重复脉冲的结构外)，为了使重复脉冲信号S2、S3不发生以指定间隔以上接近，通过附加对时钟信号发生电路16的输出信号S10进行指定的处理的时钟信号调整单元，可以获得与上述效果相同的效果。
I-6.变形例1
在以上说明的本发明实施例9的电平移位电路900中，表示了在掩蔽电路77中根据延迟输入信号S1d和输入信号S1生成将时钟信号发生电路16的输出信号S10掩蔽指定期间的掩蔽信号S10m的结构，但是，通过采用图29所示的结构，可以缩小电路规模。
图29表示具有掩蔽电路的功能的重复脉冲发生电路17A的结构。重复脉冲发生电路17A以外的结构与图25所示的电平移位电路900相同，省略图示和重复的说明。
如图29所示，重复脉冲发生电路17A具有2个3输入与电路171A和172A，时钟信号发生电路16的输出信号S10输入与电路171A和172A，输入信号S1输入与电路171A，同时，通过反相电路1731输入与电路172A。另外，延迟电路76输出的延迟输入信号S1d输入与电路171A，同时，通过反相电路1732输入与电路172A。
图30表示说明重复脉冲发生电路17A的动作的时序图。
如图30所示，延迟输入信号S1d对输入信号S1的时间延迟是td6，即使输入信号S1从“L”切换为“H”，在延迟输入信号S1d未从“L”切换为“H”的期间(td6)，实际上时钟信号发生电路16的输出信号S10被掩蔽，与电路171A的输出信号S12和与电路172A的输出信号S13为有效的期间相隔时间延迟td6的期间，结果，内部截止信号S3和内部导通信号S2为有效的状态就不接近，从而可以避免内部导通指令信号S4和内部截止指令信号S5同时成为有效的情况。
通过采用图29所示的结构，可以使电路规模比图25所示的电平移位电路900小，从而可以减小与其对应的时间延迟td5。
包含在延迟电路76和重复脉冲发生电路17A中的掩蔽功能，通过掩蔽时钟信号发生电路16的输出信号S10等而进行调整，所以，有时也称为时钟信号调整单元。
I-7.变形例2
在以上说明的板实施例9的变形例1中，使用了具有掩蔽电路的功能的重复脉冲发生电路17A，地，在图29所示的结构中，在输入信号S1的上升沿和下降沿，信号通过的门数有差别。
即，在输入信号S1上升时即供给导通指令时，输入信号S1通过与电路171A输入或电路31，但是，在输入信号S1下降时即供给截止指令时，输入信号S1通过反相电路1732和与电路172A输入或电路32。
因此，截止指令通过更多的逻辑门，在导通指令和截止指令中，将发生相对的传输速度之差。
但是，通过采用图31所示的结构，便可消除信号传输速度之差。
图31表示具有掩蔽电路的功能的重复脉冲发生电路17B的结构。如图31所示，重复脉冲发生电路17B具有2个3输入与电路171A和172A，这和图29所示的重复脉冲发生电路17A相同，输入信号S1通过排他或非电路174输入与电路171A和172A。其他结构与重复脉冲发生电路17A相同。
重复脉冲发生电路17B的动作，与重复脉冲发生电路17A相同，作为输入信号S1，在供给导通指令时，通过排他或非电路174和与电路171A输入或电路31，在供给截止指令时，通过排他或非电路174和与电路172A输入或电路32，所以，在导通指令和截止指令中，输入信号S1的相对的传输速度基本上相同，可以消除信号传输速度之差。
包含在延迟电路76和重复脉冲发生电路17B中的掩蔽功能，通过掩蔽时钟信号发生电路16的输出信号S10等进行调整，所以，有时也称为时钟信号调整单元。
J.实施例10
在以上说明的本发明实施例9的电平移位电路900中，利用延迟电路76使输入信号S1延迟指定时间(td5)，所以，可以抑制输入输出传输延迟时间的起伏，不会增大输入输出传输延迟时间。
下面，作为本发明的实施例10，说明可以抑制输入输出传输延迟时间的起伏同时也可以抑制输入输出传输延迟时间增大的电平移位电路1000。在以下的说明中，以图21所示的电平移位电路600A为原形，但是，也可以以本发明实施例1～8所示的电平移位电路(如使用图4说明的电平移位电路200那样，除了与从外部供给的时钟信号同步地发生重复脉冲的结构外，输入信号S1切换为与时钟信号发生电路16的输出信号S10非同步的电平移位电路)为原形。另外，也可以不一定具有滤波电路8。
J-1.装置结构
图32表示电平移位电路1000的结构。在图32中，对于和图21所示的电平移位电路600A相同的结构标以相同的符号，并省略重复的说明。
如图32所示，电平移位电路1000区分为高电位侧功率器件驱动电路HD8和低电位侧功率器件驱动电路LD，在高电位侧功率器件驱动电路HD8中，成为在电平移位电路600A的高电位侧功率器件驱动电路HD4中进而具有定时电路78的结构。
定时电路78具有接收输入信号S1并在作为输入信号S1供给导通指令和截止指令时输出在指定期间成为有效状态的定时信号S1t的功能。并且，定时信号S1t供给重复脉冲发生电路17C，限制重复脉冲发生电路17C输出的重复脉冲输出信号S12和S13的有效状态。
重复脉冲发生电路17C具有2个3输入与电路171A和172A，时钟信号发生电路16的输出信号S10输入与电路171A和172A，输入信号S1输入与电路171A，同时通过反相电路173输入与电路172A。另外，定时电路78输出的定时信号S1t输入与电路171A和172A。
J-2.装置动作
图33表示说明电平移位电路1000的动作的时序图。在图33中，对表示与使用图13说明的电平移位电路600相同的动作的信号省略说明。
如图33所示，在基于重复脉冲的内部截止信号S3有效时，输入信号S1从截止指令切换为导通指令时，定时电路78输出的定时信号S1t在期间ton成为有效状态(“H”状态)，在该期间与时钟信号发生电路16的输出信号S10对应的信号S12作为重复脉冲从重复脉冲发生电路17C输出。
在定时信号S1t的有效状态结束时，成为无效状态(“L”状态)，在定时信号S1t处于无效状态的期间，信号S12维持无效状态，所以，不是总是传输输入信号S1的状态，电平移位电路1000有时也正确地称为准状态方式的电平移位电路。
这里，在图33中，同时表示了在基于重复脉冲的内部截止信号S3有效时输入信号S1从导通指令切换为截止指令的状态，输入信号S1从导通指令切换为截止指令时，定时电路78输出的定时信号S1t在期间toff成为有效状态，这时，与时钟信号发生电路16的输出信号S10对应的信号S13作为重复脉冲从重复脉冲发生电路17C输出。
图34表示在基于重复脉冲的内部截止信号S3不是有效时输入信号S1从截止指令切换为导通指令和从导通指令切换为截止指令时的时序图。
如图34所示，在基于重复脉冲的内部截止信号S3不是有效时(是“L”状态时)，输入信号S1从截止指令切换为导通指令时，与其同步地定时电路78输出的定时信号S1t在期间ton成为有效状态，在该期间与时钟信号发生电路16的输出信号S10对应的信号S12作为重复脉冲从重复脉冲发生电路17C输出。另外，输入信号S1从导通指令切换为截止指令时，定时电路78输出的定时信号S1t在期间toff成为有效状态，这时，与时钟信号发生电路16的输出信号S10对应的信号S13作为重复脉冲从重复脉冲发生电路17C输出。
如前所述，重复脉冲发生电路17C的输出信号S12和S13继续存在无信号状态，所以，供给由dv/dt过渡信号引起的误脉冲时的功率器件的误动作恢复为正常动作的概率，在计算上将降低若干，但是，由dv/dt过渡信号引起的误脉冲在输入信号S1切换之后即概率器件12和13切换之后发生的频率高，所以，如果将定时信号S1t的有效期间ton和toff设定为适当的长度，在实用上就没有问题。
这里，所谓定时信号S1t的有效期间ton和toff的适当的长度，就是大于由于dv/dt过渡信号而发生的误脉冲宽度小于输入信号S1的最小输入脉冲宽度。具体而言，可以将误脉冲宽度设定为约100nsec，将最小输入脉冲宽度设定为300nsec～1μsec。
图35表示定时电路78的结构例。图35所示的定时电路78具有2个单触发脉冲发生电路781和782、接收单触发脉冲发生电路781和782的输出的或D路784和与单触发脉冲发生电路782的输入连接的反相电路783，输入信号S1供给单触发脉冲发生电路781，同时通过反相电路783供给单触发脉冲发生电路782。并且，或电路784的输出成为定时信号S1t。
单触发脉冲发生电路781和782的结构可以使用例如和使用图14说明的结构相同的结构，可以用构成单触发脉冲发生电路的反相电路G1～G5的阈值和电容器CP的电容量设定定时信号S1t的有效期间。
定时电路78利用定时信号S1t限制重复脉冲发生电路17C处理的时钟信号发生电路16的输出信号S10，控制重复脉冲的发生，所以，有时也称为脉冲控制单元。
J-3.作用效果
如上所述，在本发明实施例10的电平移位电路1000中，在输入信号S1从截止指令切换为导通指令的时刻之前和输入信号S1从导通指令切换为截止指令的时刻之前，使时钟信号发生电路16的输出信号S10实际上为无效状态，所以，可以防止内部截止信号S3和内部导通信号S2为有效的状态接近，从而可以避免内部导通指令信号S4和内部截止指令信号S5同时成为有效。
另外，也可以通过使用计数器取代定时电路78将时钟信号发生电路16的输出信号S10计数指定脉冲数而生成定时信号S1t。这时，可以很容易地设定定时信号S1t的有效期间。
在以上说明的实施例1～8的电平移位电路(如使用图4说明的电平移位电路200那样，除了与从外部供给的时钟信号同步地发生重复脉冲的结构外)，为了在从输入信号S1从截止指令切换为导通指令的时刻之前和输入信号S1从导通指令切换为截止指令的时刻之前的指定期间发生信号S2和S3，通过附加控制脉冲发生部的脉冲库单元，可以获得与上述效果相同的效果。
发明的效果
按照本发明的技术方案1所述的半导体装置，与第1输入信号对应地，作为导通信号和截止信号，供给具有一定的周期的脉冲的第1和第2重复脉冲信号，通过使第1和第2电平移位用半导体元件周期性地导通，导通信号和截止信号进行向高电位侧电平移位后，成为第1和第2已进行了电平移位的重复脉冲信号。因此即使向第1和第2重复脉冲信号供给由dv/dt过渡信号引起的误脉冲而控制部成为置位状态，在该期间，也只持续到作为截止信号供给正常的脉冲为止。因此，这就限定了第1和第2开关器件都成为导通状态的期间，最大也就是与第1和第2重复脉冲信号的周期相当的期间，然后，就控制为正常，所以，可以防止发生第1和第2开关器件都成为导通状态而短路的情况。
按照本发明的技术方案2所述的半导体装置，在脉冲发生部中使用独自生成的脉冲信号，所以，可以得到独立性高的半导体装置。
按照本发明的技术方案3所述的第1和第2重复脉冲信号与第1输入信号同步，所以，可以消除在第1输入信号与高电位侧开关器件的控制信号之间即输入输出间由于信号的偏离引起的时间延迟，从而可以防止高电位侧开关器件的响应速度的降低。
按照本发明的技术方案4所述的半导体装置，通过取第1和第2已进行了电平移位的信号的逻辑和而得到内部时钟信号，所以，通过将该内部时钟信号作为高电位区域的各结构的时钟信号使用，便可进行正常的动作。
按照本发明的技术方案5所述的半导体装置，可以消除在第1输入信号与高电位侧开关器件的控制信号之间即输入输出间由于信号的偏离引起的时间延迟，从而可以防止高电位侧开关器件的响应速度的降低。
按照本发明的技术方案6所述的半导体装置，具有接收时钟信号或外部时钟信号和第2输入信号、使第2输入信号与时钟信号或外部时钟信号同步并作为同步控制信号而输出的同步电路，通过使第2输入信号与时钟信号或外部时钟信号同步，可以很容易取得在高电位侧开关器件中发生的时间延迟与在低电位侧开关器件中发生的时间溢出的匹配。另外，通过使在低电位侧开关器件中有意识地发生时间延迟，容易控制断开时间，可以缩短第1和第2开关器件实际休止的期间，从而可以提高电力效率。另外，在设定断开时间时，排除了不确定的因素，所以，在断开时间中不必包含大的余量，从而可以提高电力效率。
按照板的技术方案7所述的半导体装置，将取重复脉冲发生部输出的第1和第2信号分别与第1和第2单触发脉冲发生电路输出的第3和第4信号的逻辑和后的信号作为第1和第2重复脉冲信号使用，所以，第1和第2重复脉冲信号与第1输入信号同步，可以消除在第1输入信号与高电位侧开关器件的控制信号之间即输入输出间由于信号的偏离引起的时间延迟，从而可以防止高电位侧开关器件的响应速度的降低。
按照本发明的技术方案8所述的半导体装置，将取重复脉冲发生部输出的第1和第2信号分别与锁存电路输出的第3和第4信号的逻辑和后的信号作为第1和第2重复脉冲信号使用，所以，第1和第2重复脉冲信号与第1输入信号同步，可以消除在第1输入信号与高电位侧开关器件的控制信号之间即输入输出间由于信号的偏离引起的时间延迟，从而可以防止高电位侧开关器件的响应速度的降低。
按照本发明的技术方案9所述的半导体装置，使取重复脉冲发生部输出的第1和第2信号分别与锁存电路输出的第3和第4信号的会计和后的第5和第6信号在通过第1和第2单触发脉冲发生电路后减小占空比，所以，可以缩短第1和第2电平移位用半导体元件动作时间，从而可以降低电力消耗。
按照本发明的技术方案10所述的半导体装置，可以得到重复脉冲发生部的具体的结构。
按照本发明的技术方案11所述的半导体装置，可以得到第1和第2单触发脉冲发生电路的具体的结构。
按照本发明的技术方案12所述的半导体装置，可以防止第1和第2重复脉冲信号以指定间隔以上接近，所以，在第1和第2重复脉冲信号有效时，即使切换第1输入信号，也可以防止第1和第2重复脉冲信号大致同时发生，可以抑制同时供给第1和第2重复脉冲信号时发生的时间延迟，从而可以抑制从接收输入信号到得到输出信号的输入输出传输延迟时间的起伏。
按照本发明的技术方案13所述的半导体装置，由延迟电路将第1输入信号延迟，生成延迟输入信号，根据延迟输入信号和第1输入信号生成将时钟信号掩蔽指定期间的掩蔽信号并供给重复脉冲发生部，所以，可以防止第1和第2重复脉冲信号大致同时发生。
按照本发明的技术方案14所述的半导体装置，重复脉冲发生部具有掩蔽电路的功能，所以，不需要掩蔽电路，从而可以缩小电路规模。按照本发明的技术方案15所述的半导体装置，可以得到具有掩蔽电路的功能的重复脉冲发生部的具体的结构。
按照本发明的技术方案16所述的半导体装置，使用高电位侧开关器件的导通指令和非导通指令，可以使第1输入信号的相对的传输速度基本上相同，从而可以消除信号传输速度之差。
按照本发明的技术方案17所述的半导体装置，在第1输入信号向第2状态迁移之前和向第1状态迁移之前使时钟信号实际上成为无效状态，所以，在第1和第2重复脉冲信号有效时，即使切换第1输入信号，也可以防止第1和第2重复脉冲信号大致同时发生，可以抑制同时供给第1和第2重复脉冲信号时发生的时间延迟，从而可以抑制从接收输入信号到得到输出信号的输入输出传输延迟时间的起伏。
按照本发明的技术方案18所述的半导体装置，可以得到脉冲控制单元的具体的结构。
按照本发明的技术方案19所述的半导体装置，可以得到定时电路的具体的结构。
按照本发明的技术方案20所述的半导体装置，可以得到电路规模小的定时电路。
按照本发明的技术方案21所述的半导体装置，可以防止同时向控制部输入第1和第2已进行了电平移位的重复脉冲信号，从而可以防止控制部的误动作。

Claims (16)

1.一种进行串联连接的介于高电位的主电源电位与低电位的主电源电位之间的第1和第2半导体开关器件的驱动控制的半导体装置，其特征在于：具有控制上述第1和第2半导体开关器件中高电位侧开关器件的导通/非导通的控制部、与具有表示上述高电位侧开关器件的导通的第1状态和表示上述高电位侧开关器件的非导通的第2状态的第1输入信号的上述第1和第2状态对应地发生使脉冲重复多个提供的第1和第2重复脉冲信号的脉冲发生部和使上述第1和第2重复脉冲信号向高电位侧进行电平移位而得到第1和第2已分别进行了电平移位的重复脉冲信号的电平移位部，上述控制部根据上述第1和第2已进行了电平移位的重复脉冲信号向上述高电位侧开关器件输出分别使上述高电位侧开关器件导通或非导通的控制信号，上述第1重复脉冲信号在上述第1输入信号处在上述第1状态期间被提供，上述第2重复脉冲信号在上述第1输入信号处在上述第2状态期间被提供。
2.按权利要求1所述的半导体装置，其特征在于：上述脉冲发生部具有生成时钟信号的时钟信号发生部和接收上述时钟信号和上述第1输入信号而仅在上述第1输入信号处于上述第1状态的期间将上述时钟信号作为上述第1重复脉冲信号而输出、仅在上述第1输入信号处于上述第2状态的期间将上述时钟信号作为上述第2重复脉冲信号而输出的重复脉冲发生部。
3.按权利要求1所述的半导体装置，其特征在于：上述脉冲发生部具有接收外部时钟信号和上述第1输入信号而仅在上述第1输入信号处于上述第1状态的期间将上述外部时钟信号作为上述第1重复脉冲信号而输出、仅在上述第1输入信号处于上述第2状态的期间将上述外部时钟信号作为上述第2重复脉冲信号而输出的重复脉冲发生部，上述第1输入信号与上述外部时钟信号同步。
4.按权利要求2或权利要求3所述的半导体装置，其特征在于：进而具有接收上述第1和第2已进行了电平移位的重复脉冲信号并取两者的逻辑和而再生上述时钟信号或外部时钟信号从而作为内部时钟信号而输出的逻辑电路。
5.按权利要求1所述的半导体装置，其特征在于：上述脉冲发生部具有接收上述第1输入信号并与上述第1输入信号向第1状态迁移同步地仅在上述第1输入信号处于上述第1状态的期间输出上述第1重复脉冲信号的第1振荡电路和接收上述第1输入信号并与上述第1输入信号向第2状态迁移同步地仅在上述第1输入信号处于上述第2状态的期间输出上述第2重复脉冲信号的第2振荡电路。
6.按权利要求2或权利要求3所述的半导体装置，其特征在于：上述第1和第2半导体开关器件中低电位侧开关器件由第2输入信号控制导通/非导通，上述半导体装置进而具有接收上述时钟信号或外部时钟信号和上述第2输入信号并使上述第2输入信号与上述时钟信号或上述外部时钟信号同步从而作为同步控制信号而输出的同步电路，由上述同步控制信号控制上述第2半导体开关器件的导通/非导通。
7.按权利要求1所述的半导体装置，其特征在于：上述脉冲发生部具有生成时钟信号的时钟信号发生部、接收上述时钟信号和上述第1输入信号而仅在上述第1输入信号处于上述第1状态的期间将上述时钟信号作为第1信号而输出和仅在上述第1输入信号处于上述第2状态的期间将上述时钟信号作为第2信号而输出的重复脉冲发生部、接收上述第1输入信号并在上述第1输入信号的各周期中输出具有与上述第1输入信号向上述第1状态迁移同步的1个脉冲的第3信号的第1单触发脉冲发生电路、接收上述第1输入信号的反相信号并在上述第1输入信号的各周期中输出具有与上述第1输入信号向上述第2状态迁移同步的1个脉冲的第4信号的第2单触发脉冲发生电路、接收上述第1和上述第3信号并取两者的逻辑和从而作为上述第1重复脉冲信号而输出的第1逻辑电路和接收上述第2和上述第4信号并取两者的逻辑和从而作为上述第2重复脉冲信号而输出的第2逻辑电路。
8.按权利要求1所述的半导体装置，其特征在于：上述脉冲发生部具有生成时钟信号的时钟信号发生部、接收上述时钟信号和上述第1输入信号而仅在上述第1输入信号处于上述第1状态的期间将上述时钟信号作为第1信号而输出和仅在上述第1输入信号处于上述第2状态的期间将上述时钟信号作为第2信号而输出的重复脉冲发生部、接收上述时钟信号和上述第1输入信号并具有与上述第1输入信号向上述第1状态迁移同步地置位的第1输出端和与上述第1输入信号向上述第2状态迁移同步地置位的第2输出端而上述第1和第2输出端与上述时钟信号同步地复位的锁存电路、接收上述第1信号和从上述第1输出端输出的第3信号并取两者的逻辑和从而作为上述第1重复脉冲信号而输出的第1逻辑电路和接收上述第2信号和从上述第2输出端输出的第4信号并取两者的逻辑和从而作为上述第2重复脉冲信号而输出的第2逻辑电路。
9.按权利要求1所述的半导体装置，其特征在于：上述脉冲发生部具有生成时钟信号的时钟信号发生部、接收上述时钟信号和上述第1输入信号而仅在上述第1输入信号处于上述第1状态的期间将上述时钟信号作为第1信号而输出和仅在上述第1输入信号处于上述第2状态的期间将上述时钟信号作为第2信号而输出的重复脉冲发生部、接收上述时钟信号和上述第1输入信号并具有与上述第1输入信号向上述第1状态迁移同步地置位的第1输出端和与上述第1输入信号向上述第2状态迁移同步地置位的第2输出端而上述第1和第2输出端与上述时钟信号同步地复位的锁存电路、接收上述第1信号和从上述第1输出端输出的第3信号并取两者的逻辑和从而作为上述第5信号而输出的第1逻辑电路、接收上述第2信号和从上述第2输出端输出的第4信号并取两者的逻辑和从而作为上述第6信号而输出的第2逻辑电路、接收上述第5信号并减小包含在上述第5信号中的脉冲的占空比从而作为上述第1重复脉冲信号而输出的第1单触发脉冲发生电路和接收上述第6信号并减小包含在上述第6信号中的脉冲的占空比从而作为上述第2重复脉冲信号而输出的第2单触发脉冲发生电路。
10.按权利要求1或权利要求7所述的半导体装置，其特征在于：进而具有对上述时钟信号进行规定的处理以使上述第1和第2重复脉冲信号的发生间隔隔开规定间隔的时钟信号调整单元。
11.按权利要求7所述的半导体装置，其特征在于：进而具有对上述时钟信号进行规定的处理以使上述第1和第2重复脉冲信号的发生间隔隔开规定间隔的时钟信号调整单元；上述时钟信号调整单元具有接收上述第1输入信号并进行规定的延迟而成为延迟输入信号从而至少取代上述第1输入信号供给上述重复脉冲发生部及上述第1和第2单触发脉冲发生电路的延迟电路和接收上述时钟信号并根据上述第1输入信号和上述延迟输入信号在与上述规定的延迟期间相当的规定期间将处于有效状态的上述时钟信号掩蔽而作为掩蔽信号供给上述重复脉冲发生部的掩蔽电路。
12.按权利要求7所述的半导体装置，其特征在于：进而具有对上述时钟信号进行规定的处理以使上述第1和第2重复脉冲信号的发生间隔隔开规定间隔的时钟信号调整单元；上述时钟信号调整单元具有接收上述第1输入信号并进行规定的延迟而作为延迟输入信号供给上述重复脉冲发生部及上述第1和第2单触发脉冲发生电路的延迟电路，上述重复脉冲发生部接收上述时钟信号、上述第1输入信号和上述延迟输入信号并使上述第1和第2重复脉冲信号的发生间隔隔开上述规定期间。
13.按权利要求1或权利要求7所述的半导体装置，其特征在于：进而具有控制上述脉冲发生部以使仅在从上述第1输入信号向上述第2状态迁移时和从向上述第1状态迁移时开始的规定期间中发生上述第1和第2重复脉冲信号的脉冲控制单元。
14.按权利要求1或权利要求7所述的半导体装置，其特征在于：进而具有配置在上述控制部的前级的滤波电路，上述滤波电路在同时输入上述第1和第2已进行了电平移位的重复脉冲信号的期间向上述控制部供给规定的信号用以继续输出此前的上述控制信号。
15.按权利要求10所述的半导体装置，其特征在于：进而具有配置在上述控制部的前级的滤波电路，上述滤波电路在同时输入上述第1和第2已进行了电平移位的重复脉冲信号的期间向上述控制部供给规定的信号用以继续输出此前的上述控制信号。
16.按权利要求13所述的半导体装置，其特征在于：进而具有配置在上述控制部的前级的滤波电路，上述滤波电路在同时输入上述第1和第2已进行了电平移位的重复脉冲信号的期间向上述控制部供给规定的信号用以继续输出此前的上述控制信号。
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