CN1275801A - 半导体装置的制造方法和半导体装置 - Google Patents

半导体装置的制造方法和半导体装置 Download PDF

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Abstract

在衬底上形成衬垫氧化膜和防氧化膜,除去部分防氧化膜和衬垫氧化膜露出衬底,后退衬垫氧化膜,刻蚀衬底露出面,形成规定深度沟槽,后退衬垫氧化膜,氧化沟槽部分,向其内部埋入埋入绝缘膜,除去防氧化膜上的埋入绝缘膜和防氧化膜, 除去衬垫氧化膜,在氧化沟槽部分前,各向同性刻蚀和后退衬垫氧化膜使沟槽上端部分圆角化具有曲率,使氧化工序仅仅进行1次,制造不会使沟槽上端部分的晶体管的电性不合格的半导体装置。

Description

半导体装置的制造方法和半导体装置
技术领域
本发明涉及具有可靠性高的沟槽隔离构造的半导体装置的制造方法和用该方法得到的半导体装置。
技术背景
作为使半导体衬底上相邻晶体管等的器件之间进行电隔离的构造，有STI(Shallow Trench Isolation，浅沟槽隔离)[或SGI(ShallowGroove Iaolation，浅沟隔离)构造。这种浅沟槽构造，如图6A-6D所示，是一种先在硅衬底1上形成浅沟槽，再向该沟槽内埋入氧化膜的构造，由于加工尺寸精度比一直到目前为止所用的LOCOS构造高，故成了对0.25微米以下的器件合适的构造。
即，使硅衬底1的表面氧化形成衬垫氧化膜2，向氧化膜2的上边淀积防氧化膜3。接着，在硅衬底1上形成浅沟槽(图6A、6B)。然后，在硅衬底1的沟槽部分内形成器件隔离氧化膜5(图6C)。接着，淀积绝缘膜6，向沟槽内埋入(图6D)。
但是，由于在上边所说的STI构造中用各向异性的干法刻蚀法形成沟槽(图6B)，故在沟槽上端部分上将形成拐角部分A，此外，在照原样不变地氧化的情况下，沟槽上端部分的硅衬底形状，如图6C所示，有时候会形成锐角拐角部分4。
由于如果在衬底1上存在这样的锐角拐角部分4，则将发生电场集中或应力集中，故在晶体管的电学特性中常常会产生异常。
为此，作为在沟槽上端部分的衬底上形成圆角(曲率)的方法，例如有A.Chatterjee等人在‘Technical Digest of IEDM’96、pp.829-832’中所述的方法。图7A-7E示出了在上边所说的衬底上形成曲率的方法。
在图7A中，在使光刻胶13、TEOS膜15，防氧化膜3图形化之后，在图7B中，借助于氧化形成LOCOS12。然后，在图7C中，除去LOCOS12膜，在防氧化膜3的侧壁上形成TEOS膜作为氧化膜，以之为掩模，在图7D中形成沟槽。接着，在图7E中使沟槽内部氧化，在STI的沟槽上端部分形成曲率。
但是，在上述衬底上形成曲率的方法，要得到在这样的上端部分上具有曲率的衬底形状，要进行2次氧化(图7B和7E)和1次膜淀积，故工序是复杂的。
发明的公开
本发明的目的是提供可以简化制造方法，同时可以形成具有所希望的曲率，且可以形成已变成为圆角的沟槽上端部分的半导体装置的制造方法和用该方法得到的半导体装置。
本发明还提供具有下述工序的半导体装置的制造方法：
(a)在半导体衬底的电路形成面上形成衬垫氧化膜的工序；
(b)在上述衬垫氧化膜的上边形成防氧化膜的工序；
(c)除去所希望位置的上述防氧化膜和衬垫氧化膜，使半导体衬底表面露出来的工序；
(d)使上述衬垫氧化膜后退的工序；
(e)用各向同性刻蚀法刻蚀半导体衬底的露出面的刻蚀工序；
(f)以上述防氧化膜为掩模，形成规定深度沟槽的工序；
(g)使上述衬垫氧化膜后退的工序；
(h)使在上述半导体衬底上形成的沟槽部分氧化的工序；
(i)向上述已氧化后的沟槽内部埋入埋入绝缘膜的工序；
(j)除去在上述防氧化膜上边形成的上述埋入绝缘膜的工序；
(k)除去在上述半导体衬底的电路形成面上边形成的上述防氧化膜的工序；
(l)除去在上述半导体衬底的电路形成面上边形成的上述衬垫氧化膜的工序。
本发明还提供用上述方法制造的半导体装置。
附图的简单说明
图1A～1L的剖面构造图示出了作为本发明的一个实施例的半导体装置的沟槽隔离构造的制造方法。
图2的流程图示出了图1A-1L所示的沟槽隔离构造的制造方法。
图3A、3B是说明本发明的一个实施例的作用效果的说明图。
图4A、4B是说明本发明的一个实施例的作用效果的说明图。
图5A～5B是说明本发明的一个实施例的作用效果的说明图。
图6A～4D是说明现有技术中的半导体装置的沟槽隔离构造的制造工序的说明图。
图7A～7E是现有技术中的沟槽隔离构造的制造工序的模式图。
发明的详细说明
可以不氧化除去半导体衬底表面器件隔离用沟槽上端部分的拐角部分，而采用用刻蚀法的方法(A)来实现上述目的。
倘根据本发明，则半导体装置可以用下述方法制造：先用下述的方法(A)，即用由下述工序构成的方法，然后再经过晶体管构造的制造所必须的通常的工序来制造。构成上述方法(A)的工序是：
(a)在半导体衬底的电路形成面上形成衬垫氧化膜的工序；
(b)在上述衬垫氧化膜的上边形成防氧化膜的工序；
(c)除去所希望位置的上述防氧化膜和衬垫氧化膜，使半导体衬底露出来的工序；
(d)使上述衬垫氧化膜后退的工序；
(e)用各向同性刻蚀法刻蚀半导体衬底的露出面的工序；
(f)以上述防氧化膜为掩模，形成规定深度沟槽的工序；
(g)使上述衬垫氧化膜后退的工序；
(h)使在上述半导体衬底上形成的沟槽部分氧化的工序；
(i)向上述已氧化后的沟槽内部埋入埋入绝缘膜的工序；
(j)除去在上述防氧化膜上边形成的上述埋入绝缘膜的工序；
(k)除去在上述半导体衬底的电路形成面的上边形成的上述防氧化膜的工序；
(l)除去在上述半导体衬底的电路形成面上边形成的上述衬垫氧化膜的工序。
在上述的工序(e)中，在设工序(d)的衬垫氧化膜的后退量为T，设该衬底的露出面的刻蚀量为R的情况下，用各向同性刻蚀法对半导体衬底的露出面进行刻蚀使得T/R的范围变成为1.5-2.5，借助于此，就可以更为确实地确保沟槽上端部分处的圆角。此外，在上述方法中，采用在工序(g)和工序(h)之间含有用(g-i)各向同性刻蚀法除去半导体衬底的露出面的工序和(g-ii)使该衬垫氧化膜后退的工序，抑制了因后边的氧化工序引起的缺陷，从而可以更为充分地确保沟槽上端部分的圆角化。
在上述方法中，所谓‘使衬垫氧化膜后退’，指的是对衬垫氧化膜进行刻蚀以除去一部分衬垫氧化膜。
若对上述方法更为具体地说明，则变成为以下那样的(B)-(D)的方法。
(B)在半导体装置的制造方法中，具备下述工序的方法。
(a)在半导体衬底的电路形成面上形成衬垫氧化膜的工序；(b)在上述衬垫氧化膜上边形成防氧化膜的工序；(c)除去所希望位置的上述防氧化膜和衬垫氧化膜，使半导体衬底露出来的工序；(d)使上述衬垫氧化膜后退的工序；(e)用各向同性刻蚀法刻蚀半导体衬底露出面的工序；(f)以上述防氧化膜为掩模，形成规定深度沟槽的工序；(g)使上述衬垫氧化膜后退的工序；(g-i)用各向同性刻蚀法除去半导体衬底露出面的工序；(g-ii)使上述衬垫氧化膜后退的工序；(h)使在上述半导体衬底上形成的沟槽部分氧化的工序；(i)向上述已氧化后的沟槽内部埋入埋入绝缘膜的工序；(j)除去在上述防氧化膜上边形成的上述埋入绝缘膜的工序；(k)除去在上述半导体衬底电路形成面上边形成的上述防氧化膜的工序(l)除去在上述半导体衬底电路形成面上边形成的上述衬垫氧化膜的工序。
(C)在半导体装置的制造方法中，具备下述工序的方法。
(a)在半导体衬底的电路形成面上形成衬垫氧化膜的工序；(b)在上述衬垫氧化膜上边形成防氧化膜的工序；(c)除去所希望位置的上述防氧化膜和衬垫氧化膜，使半导体衬底露出来的工序；(d)使上述衬垫氧化膜后退的工序；(e)在设上述(d)工序的衬垫氧化膜的后退量为T，设上述衬底的露出面的刻蚀量为R的情况下，用各向同性刻蚀法对半导体衬底的露出面进行刻蚀，使得T/R的范围变成为1.5-2.5的工序；(f)以上述防氧化膜为掩模，形成规定深度沟槽的工序；(g)使上述衬垫氧化膜后退的工序；(h)使在上述半导体衬底上形成的沟槽部分氧化的工序；(i)向上述已氧化后的沟槽内部埋入埋入绝缘膜的工序；(j)除去在上述防氧化膜上边形成的上述埋入绝缘膜的工序；(k)除去在上述半导体衬底的电路形成面上边形成的上述防氧化膜的工序(l)除去在上述半导体衬底的电路形成面上边形成的上述衬垫氧化膜的工序。
(D)在半导体装置的制造方法中，具备下述工序的方法。
(a)在半导体衬底的电路形成面上形成衬垫氧化膜的工序；(b)在上述衬垫氧化膜的上边形成防氧化膜的工序；(c)除去所希望位置的上述防氧化膜和衬垫氧化膜，使半导体衬底露出来的工序；(d)使上述衬垫氧化膜后退的工序；(e)在设上述(d)工序的衬垫氧化膜的后退量为T，设上述衬底的露出面的刻蚀量为R的情况下，用各向同性刻蚀法对半导体衬底的露出面进行刻蚀，使得T/R的范围变成为1.5-2.5的工序；(f)以上述防氧化膜为掩模，形成规定深度沟槽的工序；(g)使上述衬垫氧化膜后退的工序；(g-i)用各向同性刻蚀法除去半导体衬底露出面的工序；(g-ii)使上述衬垫氧化膜后退的工序；(h)使在上述半导体衬底上形成的沟槽部分氧化的工序；(i)向上述已氧化后的沟槽内部埋入埋入绝缘膜的工序；(i)除去在上述防氧化膜上边形成的上述埋入绝缘膜的工序；(k)除去在上述半导体衬底的电路形成面上边形成的上述防氧化膜的工序(l)除去在上述半导体衬底电路形成面上边形成的上述衬垫氧化膜的工序。
用上述的方法(A)～(D)，可以得到下述的半导体装置(E)～(H)。
(E)半导体装置可以用下述方法制造：先在半导体衬底的电路形成面上形成衬垫氧化膜，上述衬垫氧化膜的上边形成防氧化膜，除去所希望位置的上述防氧化膜和衬垫氧化膜，使半导体衬底露出来，使上述衬垫氧化膜后退，用各向同性刻蚀法刻蚀半导体衬底的露出面，以上述防氧化膜为掩模，形成规定深度的沟槽，使上述衬垫氧化膜后退，使在上述半导体衬底上形成的沟槽部分氧化，向上述已氧化后的沟槽内部埋入埋入绝缘膜，除去在上述防氧化膜上边形成的上述埋入绝缘膜，除去在上述半导体衬底的电路形成面上边形成的上述防氧化膜，除去在上述半导体衬底的电路形成面上边形成的上述衬垫氧化膜，然后，再经过制造晶体管构造所必须的通常的工序。
(F)半导体装置可以用下述方法制造：先在半导体衬底的电路形成面上形成衬垫氧化膜，上述衬垫氧化膜的上边形成防氧化膜，除去所希望位置的上述防氧化膜和衬垫氧化膜，使半导体衬底露出来，使上述衬垫氧化膜后退，在设衬垫氧化膜的后退量为T，设衬底的露出面的刻蚀量为R的情况下，用各向同性刻蚀法对半导体衬底的露出面进行刻蚀，使得T/R的范围变成为1.5-2.5，以上述防氧化膜为掩模，形成规定深度的沟槽，用使衬垫氧化膜后退的各向同性刻蚀法除去半导体衬底的露出面，使上述衬垫氧化膜后退，在上述半导体衬底上形成的沟槽部分氧化，向上述已氧化后的沟槽内部埋入埋入绝缘膜，除去在上述防氧化膜上边形成的上述埋入绝缘膜，除去在上述半导体衬底电路形成面上边形成的上述防氧化膜，除去在上述半导体衬底的电路形成面上边形成的上述衬垫氧化膜，然后，再经过制造晶体管构造所必须的通常工序。
(G)半导体装置可以用下述方法制造：先在半导体衬底的电路形成面上形成衬垫氧化膜，上述衬垫氧化膜上边形成防氧化膜，除去所希望位置的上述防氧化膜和衬垫氧化膜，使半导体衬底露出来，使上述衬垫氧化膜后退，在设衬垫氧化膜的后退量为T，设衬底的露出面的刻蚀量为R的情况下，用各向同性刻蚀法除去半导体衬底的露出面，使得T/R的范围变成为1.5-2.5，以上述防氧化膜为掩模，形成规定深度的沟槽，使衬垫氧化膜后退，使在上述半导体衬底上形成的沟槽部分氧化，向上述已氧化后的沟槽内部埋入埋入绝缘膜，除去在上述防氧化膜上边形成的上述埋入绝缘膜，除去在上述半导体衬底电路形成面上边形成的上述防氧化膜，除去在上述半导体衬底电路形成面上边形成的上述衬垫氧化膜，然后，再经过制造晶体管构造所必须的通常工序。
(H)半导体装置可以用下述方法制造：先在半导体衬底的电路形成面上形成衬垫氧化膜，上述衬垫氧化膜的上边形成防氧化膜，除去所希望位置的上述防氧化膜和衬垫氧化膜，使半导体衬底露出来，使上述衬垫氧化膜后退，用各向同性刻蚀法对半导体衬底的露出面进行刻蚀，以上述防氧化膜为掩模，形成规定深度的沟槽，用使衬垫氧化膜后退的各向同性刻蚀法，除去半导体衬底的露出面，使上述衬垫氧化膜后退，使在上述半导体衬底上形成的沟槽部分氧化，向上述已氧化后的沟槽内部埋入埋入绝缘膜，除去在上述防氧化膜上边形成的上述埋入绝缘膜，除去在上述半导体衬底电路形成面上边形成的上述防氧化膜，除去在上述半导体衬底电路形成面上边形成的上述衬垫氧化膜，然后，再经过制造晶体管构造所必须的通常工序。
如上所述，由于其构成为用各向同性刻蚀法在硅衬底的上端部分形成曲率，故在硅衬底的上端部分形成曲率的工序中，必要的氧化处理变成为仅仅一次，可以简化工序。
以下，参照附图说明本发明的实施例。用图1A～1L说明作为本发明的一个实施例的半导体装置的沟槽隔离构造的制造方法。
图1A～1L是本发明的一个实施例的半导体装置的制造过程的剖面构造图。图2的流程图示出了该制造方法的概略。以下，沿着图2的流程边参照附图1A～1L边对制造方法进行说明。
(1)在通常的条件，例如，在800℃-1000℃下对半导体衬底，例如，硅衬底1的表面进行热氧化，形成厚度约5-15nm，理想地说为10nm的衬垫氧化膜2(图2的工序(101)、(102)和图1A、图1B)。
(2)在衬垫氧化膜2的上边淀积防氧化膜3，例如Si3N4膜，通常所使用的厚度约200nm(工序103)。
(3)在防氧化膜3上边形成光刻胶13(图2的工序(104)和图1C)。
(4)在使用通常的暴光法除去了所希望位置的光刻胶13之后，用干法刻蚀法等除去防氧化膜3和衬垫氧化膜2。这时，刻蚀不能用衬垫氧化膜2阻止，通常，Si表面会被过刻蚀(图2的工序(105)、(106)和图1D)。
(5)然后，除去光刻胶，用HF等使衬垫氧化膜2后退，再用各向同性刻蚀法(温法或干法刻蚀)除去已露出来的硅衬底的表面(图2的工序(107)-(109)和图1E、1F)。在该湿法刻蚀中使用的液体即便是在衬底清洗之际一般所使用的NH3、H2O、H2O2的混合液也可以。此外，该衬垫氧化膜2的后退量，在考虑0.14微米以下的工艺的情况下，理想的是约10-30nm，此外用各向同性刻蚀法除去已露出来的硅衬底1的除去量理想的是5-15nm。
(6)以防氧化膜3为掩模，形成使硅衬底1的表面侧壁对硅衬底1具有规定的角度(例如，图6所示的A部分的角度为90-110度)的浅沟槽(图2的工序(110)和图1G)。
(7)其次，用HF等刻蚀除去约10nm的衬垫氧化膜使之后退(图2的工序(111)和图1H)。
(8)然后，在例如900-1100℃的干氧化气氛中使氧浓度稀释，使硅衬底1的表面热氧化约10nm，在沟槽部分上形成器件隔离热氧化膜5(图2的工序(112)和图1I)。
(9)用化学气相淀积法(CVD)法、溅射法等淀积硅氧化膜等的绝缘膜并进行埋入(以下，叫做埋入绝缘膜6)。此外用这些化学气相淀积法、溅射法制作的硅氧化膜等一般说都是粗膜，故在淀积了埋入绝缘膜6之后，目的为使之致密化，也可以进行1100℃前后的退火或在氧化气氛中使硅衬底1氧化(图2的工序(113)和图1J)。
(10)借助于用化学机械研磨法(CMP)或干法刻蚀进行深刻蚀的办法除去埋入绝缘膜6。在这种情况下，防氧化膜3变成为刻蚀阻挡层，起着防止防氧化膜3下边的硅衬底1被刻蚀的作用(图2的工序(114)和图1K)。
(11)接着，采用除去防氧化膜3和衬垫氧化膜2的办法，完成沟槽埋入构造(图2的工序(115)和图1L)。
然后，经过晶体管构造所必须的例如栅极氧化膜、栅极电极的形成、杂质的导入、布线、层间绝缘膜等、多层布线构造的形成、表面保护膜的形成等，完成半导体装置。
其次，对本发明的一个实施例的作用效果进行说明。
本发明的实施例和现有技术的不同之处有：在上述制造工序(d)中，使衬垫氧化膜2后退，在工序(e)中用各向同性刻蚀法除去硅衬底1的露出面，在工序(g)中使衬垫氧化膜2后退5-40nm理想的是后退10-20nm这3点。
作为在沟槽上端部分上简单地形成曲率的方法，预先除去在防氧化膜3的刻蚀时产生的衬底1的拐角部分(图6B)的A(圆角化)是重要的。在现有技术中，虽然用氧化进行该拐角部分的除去，但是，在本发明的方法中则用各向同性刻蚀法进行。
首先，对工序(e)的作用，用图3A、3B进行说明。
图3A、3B模式性画出的是在防氧化膜3的刻蚀后，不使衬垫氧化膜2后退地进行硅衬底1露出面的各向同性刻蚀时的实验结果。
在图3A中，在与沟槽上端部分的衬垫氧化膜2接连的A部位，使衬底1的形状锐角化。
这是因为在与衬垫氧化膜2不接连的区域中，从所有的方向进行刻蚀，但在与衬垫氧化膜2接连的部位上则变成为从一个方向进行刻蚀而变成为上述形状的。
为此，在进行该各向同性刻蚀之前，如果预先已使衬垫氧化膜2后退，则形状不会象上述形状那样锐角化，而且，在各向同性刻蚀中由于可以优先除去拐角部分，故可以得到不是图3B所示那样的锐角形状，变成为在以后的氧化中易于形成曲率的形状。
但是，如果不能正确地进行衬垫氧化膜2的后退量T和刻蚀量R的设定，则如图4A所示，在用A表示的部分处就会再次形成拐角部分，使曲率错开地形成。
图4B示出了衬垫氧化膜2的后退量T和刻蚀量R之间的关系，使刻蚀量R恒定，以0.5的步距，示出了后退量T和刻蚀量R之比T/R从1到3为止的曲线。
由图4B可知，在比T/R从1.5到2.5时变成为除去了拐角的形状，但是在比T/R＝1的情况下，则衬底形状将变成为垂直。此外，在T/R为3时，台阶变大，形成了拐角部分。当对比T/R＝1或3进行氧化时，由于将变成为难于形成曲率，故比T/R理想的是在1.5-2.5的范围内。
其次，对工序(g)的作用效果进行说明。
图5A和图5B的虚线示出了沟槽形成工序(f)完成时的形状，在虚线所示的形状中，在衬垫氧化膜2的端部已除去了硅衬底1，产生了台阶。如果在该状态下进行氧化，则如图5A、5B所示，台阶将变成为锐角。
其理由如下。
即，在衬垫氧化膜2的端部附近，由于因氧化而引起的体积膨胀(约2倍)使防氧化膜3发生挠曲，作为其反力而产生压缩应力。
人们知道，当在氧化膜中产生了压缩应力时，就可以抑制氧化，为此，在衬垫氧化膜2的端部附近，氧化就受到抑制。另一方面，由于在稍许离开衬垫氧化膜2的端部附近的区域中这些影响小，故氧化得以顺利地进行，作为结果台阶变大。
为此，如图5B所示，当使衬垫氧化膜2后退之后，这些影响远离台阶而去，由于在刻蚀之际产生的台阶可以用氧化除去，故可以形成平滑的形状。
此外，在工序(f)中的硅衬底1上形成了沟槽之后，在沟槽表面上有时候会产生对表面进行刻蚀时的损伤。要想用各向同性刻蚀法除去该损伤，就需要除去数微米的硅衬底1的表面，为此，衬垫氧化膜2的端部的硅衬底1台阶会变得更大。
为此，若在沟槽部分的氧化工序(h)之前，先用HF等使衬垫氧化膜2进一步后退[工序(g-i)和工序(g-ii)]，则可以减轻台阶。在产生了干法刻蚀时的损伤时，如上所述，理想的是借助于工序使衬垫氧化膜2进一步后退。
根据上述理由，倘采用本发明的一个实施例，可以与现有方法同等地形成沟槽上端部分的曲率，工序可以进一步简化。
即，在本发明的一个实施例中，由于其构成为使用各向同性刻蚀法，在衬底1的上端部分形成曲率，故在用来在衬底1的上端部分上形成曲率的工序(工序(d)-(h))中，必要的氧化处理，变成为仅仅1次(工序(h))，因而可以简化工序。
因此，倘采用本发明，可以实现可以形成具有曲率的沟槽上端部分的半导体装置的制造方法及装置。
如上所述，采用有效地使用各向同性刻蚀的办法，可以实现即便是不增加氧化工序也不会使晶体管或电容的耐压特性劣化的半导体装置的制造方法和用该方法得到的半导体装置。
即，在简化制造方法的同时，可以实现可以形成具有曲率的沟槽上端部分的半导体装置的制造方法和用该方法得到的半导体装置。

Claims (6)

1、一种半导体装置的制造方法，其特征是具备下述工序：
(a)在半导体衬底的电路形成面上形成衬垫氧化膜的工序；
(b)在上述衬垫氧化膜的上边形成防氧化膜的工序；
(c)除去所希望位置的上述防氧化膜和衬垫氧化膜，使半导体衬底表面露出来的工序；
(d)使上述衬垫氧化膜后退的工序；
(e)用各向同性刻蚀法刻蚀半导体衬底的露出面的刻蚀工序；
(f)以上述防氧化膜为掩模，形成规定深度沟槽的工序；
(g)使上述衬垫氧化膜后退的工序；
(h)使在上述半导体衬底上形成的沟槽部分氧化的工序；
(i)向上述已氧化后的沟槽内部埋入埋入绝缘膜的工序；
(j)除去在上述防氧化膜上边形成的上述埋入绝缘膜的工序；
(k)除去在上述半导体衬底的电路形成面上边形成的上述防氧化膜的工序；
(l)除去在上述半导体衬底的电路形成面上边形成的上述衬垫氧化膜的工序。
2、权利要求1所述的半导体装置的制造方法，其特征是：
在工序(g)和工序(h)之间，含有：
(g-i)用各向同性刻蚀法除去半导体衬底露出面的工序；
(g-ii)使该衬垫氧化膜后退的工序。
3、权利要求1或2所述的半导体装置的制造方法，其特征是：
在上述的工序(e)中，在设工序(d)的衬垫氧化膜的后退量为T，设该衬底露出面的刻蚀量为R的情况下，用各向同性刻蚀法对半导体衬底的露出面进行刻蚀使得T/R的范围变成为1.5-2.5。
4、一种半导体装置，其特征是用下述步骤制造：先在半导体衬底的电路形成面上形成衬垫氧化膜，在该衬垫氧化膜上边形成防氧化膜，除去所希望位置的上述防氧化膜和衬垫氧化膜，使半导体衬底表面露出来，使上述衬垫氧化膜后退，用各向同性刻蚀法刻蚀半导体衬底的露出面，以上述防氧化膜为掩模，形成规定深度的沟槽，使上述衬垫氧化膜后退，使在上述半导体衬底上形成的沟槽部分氧化，向上述已氧化后的沟槽内部埋入埋入绝缘膜，除去在上述防氧化膜上边形成的上述埋入绝缘膜，除去在上述半导体衬底的电路形成面上边形成的上述防氧化膜，除去在上述半导体衬底的电路形成面上边形成的上述衬垫氧化膜。
5、权利要求4所述的半导体装置，其特征是：通过在氧化沟槽部分之前用各向同性刻蚀法除去半导体衬底的露出面，使衬垫氧化膜后退的工序得到。
6、权利要求5所述的半导体装置，其特征是：设最初的衬垫氧化膜的后退量为T，设各向同性刻蚀法对半导体装置露出面的刻蚀量为R的情况下，通过用各向同性刻蚀法对半导体衬底的露出面进行刻蚀使得T/R的范围变成为1.5-2.5的方法得到。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100350589C (zh) * 2005-01-18 2007-11-21 旺宏电子股份有限公司 由清洗形成圆滑边角的浅沟渠隔离方法
CN100401498C (zh) * 2003-01-27 2008-07-09 尔必达存储器株式会社 半导体设备的制造方法以及半导体衬底的氧化方法
CN100416833C (zh) * 2005-03-10 2008-09-03 台湾积体电路制造股份有限公司 半导体元件及其形成方法
CN102237405A (zh) * 2010-05-07 2011-11-09 富士通半导体股份有限公司 复合半导体器件及其制造方法
CN102842595A (zh) * 2011-06-20 2012-12-26 中国科学院微电子研究所 半导体器件及其制造方法
CN103515382A (zh) * 2012-06-14 2014-01-15 拉碧斯半导体株式会社 半导体装置及其制造方法
CN112086351A (zh) * 2019-06-13 2020-12-15 芯恩（青岛）集成电路有限公司 沟槽刻蚀方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW388100B (en) * 1997-02-18 2000-04-21 Hitachi Ulsi Eng Corp Semiconductor deivce and process for producing the same
KR100873358B1 (ko) * 2002-10-31 2008-12-10 매그나칩 반도체 유한회사 반도체소자의 소자분리막 제조방법
US20050095808A1 (en) * 2003-11-04 2005-05-05 Industrial Technology Research Institute Thermal oxidation method for topographic feature corner rounding
KR100545182B1 (ko) * 2003-12-31 2006-01-24 동부아남반도체 주식회사 반도체 소자 및 그의 제조 방법
US7339253B2 (en) * 2004-08-16 2008-03-04 Taiwan Semiconductor Manufacturing Company Retrograde trench isolation structures
KR100688750B1 (ko) * 2005-08-18 2007-03-02 동부일렉트로닉스 주식회사 섀로우 트렌치 아이솔레이션의 제조방법
US7687370B2 (en) * 2006-01-27 2010-03-30 Freescale Semiconductor, Inc. Method of forming a semiconductor isolation trench
KR100780656B1 (ko) * 2006-06-29 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 리세스게이트 제조방법
KR100801062B1 (ko) * 2006-07-07 2008-02-04 삼성전자주식회사 트렌치 소자 분리 방법, 이를 이용한 게이트 구조물 형성방법 및 불 휘발성 메모리 소자 형성 방법
US8120094B2 (en) 2007-08-14 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation with improved structure and method of forming
JP5630090B2 (ja) * 2010-06-17 2014-11-26 富士電機株式会社 半導体装置の製造方法
KR101703539B1 (ko) 2015-02-10 2017-02-07 재단법인 아산사회복지재단 가이드 카테터
CN110137082A (zh) * 2018-02-09 2019-08-16 天津环鑫科技发展有限公司 一种功率器件沟槽形貌的优化方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5696402A (en) * 1965-09-28 1997-12-09 Li; Chou H. Integrated circuit device
JPS60223153A (ja) * 1984-04-19 1985-11-07 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓ型キャパシタを有する半導体装置の製法
US4735824A (en) * 1985-05-31 1988-04-05 Kabushiki Kaisha Toshiba Method of manufacturing an MOS capacitor
US4693781A (en) * 1986-06-26 1987-09-15 Motorola, Inc. Trench formation process
US4729815A (en) * 1986-07-21 1988-03-08 Motorola, Inc. Multiple step trench etching process
JPS63314844A (ja) * 1987-06-18 1988-12-22 Toshiba Corp 半導体装置の製造方法
US5258332A (en) * 1987-08-28 1993-11-02 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor devices including rounding of corner portions by etching
DE3902701A1 (de) * 1988-01-30 1989-08-10 Toshiba Kawasaki Kk Verfahren zur herstellung einer halbleiteranordnung
KR940003218B1 (ko) * 1988-03-24 1994-04-16 세이꼬 엡슨 가부시끼가이샤 반도체 장치 및 그 제조방법
KR960006714B1 (ko) 1990-05-28 1996-05-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법
US5448102A (en) * 1993-06-24 1995-09-05 Harris Corporation Trench isolation stress relief
US5358891A (en) * 1993-06-29 1994-10-25 Intel Corporation Trench isolation with planar topography and method of fabrication
JP2955459B2 (ja) 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
JP3400846B2 (ja) * 1994-01-20 2003-04-28 三菱電機株式会社 トレンチ構造を有する半導体装置およびその製造方法
JP3414590B2 (ja) * 1996-06-20 2003-06-09 株式会社東芝 半導体装置の製造方法
JP3611226B2 (ja) * 1996-09-17 2005-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5863827A (en) * 1997-06-03 1999-01-26 Texas Instruments Incorporated Oxide deglaze before sidewall oxidation of mesa or trench
US5880004A (en) * 1997-06-10 1999-03-09 Winbond Electronics Corp. Trench isolation process
US6002160A (en) * 1997-12-12 1999-12-14 Advanced Micro Devices, Inc. Semiconductor isolation process to minimize weak oxide problems
US6074932A (en) * 1998-01-28 2000-06-13 Texas Instruments - Acer Incorporated Method for forming a stress-free shallow trench isolation
US6274498B1 (en) * 1998-09-03 2001-08-14 Micron Technology, Inc. Methods of forming materials within openings, and method of forming isolation regions
US6372601B1 (en) * 1998-09-03 2002-04-16 Micron Technology, Inc. Isolation region forming methods
US6368941B1 (en) * 2000-11-08 2002-04-09 United Microelectronics Corp. Fabrication of a shallow trench isolation by plasma oxidation

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100401498C (zh) * 2003-01-27 2008-07-09 尔必达存储器株式会社 半导体设备的制造方法以及半导体衬底的氧化方法
CN100350589C (zh) * 2005-01-18 2007-11-21 旺宏电子股份有限公司 由清洗形成圆滑边角的浅沟渠隔离方法
CN100416833C (zh) * 2005-03-10 2008-09-03 台湾积体电路制造股份有限公司 半导体元件及其形成方法
CN102237405A (zh) * 2010-05-07 2011-11-09 富士通半导体股份有限公司 复合半导体器件及其制造方法
US9099545B2 (en) 2010-05-07 2015-08-04 Transphorm Japan, Inc. Compound semiconductor device and method of manufacturing same
CN102842595A (zh) * 2011-06-20 2012-12-26 中国科学院微电子研究所 半导体器件及其制造方法
CN103515382A (zh) * 2012-06-14 2014-01-15 拉碧斯半导体株式会社 半导体装置及其制造方法
US9627477B2 (en) 2012-06-14 2017-04-18 Lapis Semiconductor Co., Ltd. Trench isolation structure having isolating trench elements
CN103515382B (zh) * 2012-06-14 2017-11-10 拉碧斯半导体株式会社 半导体装置及其制造方法
CN112086351A (zh) * 2019-06-13 2020-12-15 芯恩（青岛）集成电路有限公司 沟槽刻蚀方法

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US20040077152A1 (en) 2004-04-22

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