JP3611226B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、信頼性の高い溝分離構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体基板上で隣接した素子間を電気的に絶縁分離する構造としてＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造がある。この構造は基板表面を選択的に酸化して厚い熱酸化膜を形成したものであり、多くの半導体装置に採用されている。しかしながらこのＬＯＣＯＳ構造は加工精度が低く、ディープサブミクロンデバイスのように熱酸化膜の加工寸法精度を要求される高集積化半導体装置の絶縁分離構造には適していない。高集積化を要求される半導体装置の絶縁分離構造としてＬＯＣＯＳ構造に代わり例えば特開昭６３−１４３８３５号公報に開示されているような基板表面に浅溝を形成しその溝部分を選択的に酸化して熱酸化膜を形成する、いわゆる選択酸化法の溝分離構造が採用され始めている。
【０００３】
この溝分離構造はＬＯＣＯＳ構造と比較して平面寸法の小さな素子分離酸化膜が形成できるという利点があることから０．５μｍ以下の加工寸法精度が要求されるディープサブミクロンデバイス製造に好適である。
【０００４】
【発明が解決しようとする課題】
例えば半導体基板であるシリコン基板表面を酸化してシリコン熱酸化膜を形成する場合、形成された熱酸化膜とシリコン基板との界面に大きな機械的応力が発生する。これは、シリコン基板（Ｓｉ）の一部が酸化されて熱酸化膜（ＳｉＯ２）に変化する際に約２倍の体積膨張をするためである。この機械的応力が増加するとシリコン基板内に転位や積層欠陥等の結晶欠陥が発生しやすくなり半導体装置の信頼性を劣化させる。また、酸化反応自体（酸化種の拡散挙動や酸化界面での反応率等）が応力の影響を受けて成長する酸化膜の形状が変化することが明らかになっている。発生する応力は、二次元あるいは三次元形状の端点（角点）近傍で集中して発生するため、この応力集中場では特に結晶欠陥や形状変化に注意しなければならない。
【０００５】
図１は、従来の選択酸化法における溝分離構造の製造工程の模式図である。図１に示したように従来の方法では、シリコン基板１の表面にパッド酸化膜（シリコン熱酸化膜）２を介して酸化防止膜３を堆積した後、素子分離酸化膜を形成したい領域の酸化防止膜３、パッド酸化膜２及びシリコン基板１を部分的に除去して溝を形成（図１（ｂ））し、その溝部分を酸化してシリコン熱酸化膜５を形成する。この溝分離構造においては、必ず基板の溝上端あるいは下端近傍に端点（角点）が存在するため、この端点（角点）近傍に応力集中場が形成される。この応力集中場の形成により、特に溝上端近傍の基板形状が図１（ｃ）に示したように鋭角にとがった形状４に酸化される場合がある。素子分離用酸化膜形成後、図１（ｄ）に示すように酸化保護膜３に覆われていた素子形成領域にトランジスタ、容量等の電子回路を形成するが、このような鋭角部４が基板表面に残留すると例えばＡ．Ｂｒｙａｎｔ等が「Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ＩＥＤＭ ’９４， ｐｐ．６７１−６７４」に公表しているように、回路動作中にこの部分に電界集中が発生し回路を構成するトランジスタや容量の耐圧特性を劣化させる場合がある。
【０００６】
本発明の目的は、溝分離構造を有する半導体装置において、回路を構成するトランジスタや容量の耐圧特性を劣化させることのない信頼性の高い半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的は、半導体基板表面の素子分離用溝上端近傍の基板形状の鋭角化を防止することにより達成される。◆
上記目的を達成するために本発明に係る半導体装置の製造方法は次の工程を含んでいる。◆
（１）半導体基板の回路形成面に酸化防止膜を形成する工程。◆
半導体基板としてはシリコン基板等が考えられる。◆
酸化防止膜の膜厚は後工程（４）（７）等での酸化工程で全ての酸化防止膜が酸化されない膜厚とする必要がある。◆
酸化防止膜としては、多結晶シリコン薄膜、窒化ケイ素膜等が考えられる。多結晶シリコン薄膜等の酸化されやすい材料は、シリコン基板の酸化に伴う体積膨張に対する拘束力が低く、溝上端部の応力集中が低減される。また、窒化ケイ素膜等の酸化されにくい材料は、酸化工程での酸化量が少ないため膜厚を薄くすることができる。
【０００８】
また、酸化防止膜を形成する前にパッド酸化膜をシリコン基板に形成することも有効である。パッド酸化膜が存在すると、パッド酸化膜に接している酸化防止膜の下端及び半導体基板の上端近傍は溝端から順に酸化されていき、いわゆるバーズビークが形成され、結果として半導体基板の上端近傍の曲率化が促進される。
【０００９】
（２）前記半導体基板の回路形成面の所望の位置に前記半導体基板に溝が形成されるような所定の深さの溝を形成する工程。◆
この溝は、例えばフォトレジストを用いた通常の露光法とエッチングにより形成することができる。
【００１０】
（３）前記溝によって前記半導体基板の回路形成面に形成される角部を除去する工程。◆
この工程は必ずしも必要ではないが、この工程により角部を除去すれば後工程（７）の酸化が不要となる場合が多い。
【００１１】
（４）前記半導体基板に形成した溝部分を酸化する工程。◆
この酸化により溝部分を厚さ数ｎｍ〜数１０ｎｍ程度酸化する。この酸化により溝部分にバーズビークが成長して溝上端部に曲率が形成される。
【００１２】
（５）前記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程。◆
埋め込み絶縁膜として使用する材料は基本的に絶縁性の材料でかつ誘電率が低いことが望ましい。これは、誘電率が大きい材料を使用すると、後工程において配線材料をこの上部に堆積した場合に形成される結合容量が大きくなるためである。この観点からは埋め込み材料としてはシリコン酸化膜等が好ましく、多結晶シリコン等は好ましくない。
【００１３】
（６）前記酸化防止膜の上に形成された前記埋め込み絶縁膜を除去する工程。◆
埋め込み絶縁膜を、化学機械研磨（ＣＭＰ）法あるいはドライエッチング法等を使用してエッチバックする。この場合、酸化防止膜はエッチングストッパーとなり、酸化防止膜の下の半導体基板のエッチングを防止する働きも持つ。
【００１４】
（７）前記酸化防止膜の上に形成された前記埋め込み絶縁膜を除去した前記半導体基板を酸化する工程。◆
この工程により半導体基板の溝上端部の曲率が成長してリーク電流増加防止に十分な曲率とする。また、この酸化により埋め込み絶縁膜が緻密化されるという効果もある。◆
前工程（４）の酸化によって半導体基板の溝上端部の曲率がリーク電流増加防止に十分となっている場合には、この工程は不要である。◆
この工程は前工程（６）の前または次工程（８）の後に実施しても構わない。なお、次工程（８）の後に実施する場合は、半導体基板の表面も同時に酸化されることになるがこの半導体基板の表面に形成された酸化膜は追酸化終了後に除去することで素子分離酸化膜形成工程は完了する。
【００１５】
（８）前記半導体基板の回路形成面の上に形成された前記酸化防止膜を除去する工程。◆
この工程により素子分離酸化膜の形成工程は終了するので、この素子分離酸化膜が形成された半導体基板にトランジスタ等の回路を形成して半導体装置が形成される。
【００１６】
上記目的を達成するために本発明に係る半導体装置は、半導体基板の回路形成面に形成された素子分離酸化膜構造が溝分離構造である半導体装置であって、前記半導体基板の回路形成面と前記溝分離構造を構成する溝の深さ方向の前記半導体基板の側面とのなす角度θを９０度＜θ＜１８０度の範囲となるように構成した。そしてこの構成により溝上端部での電界集中を防止することができるので、半導体基板上に構成するトランジスタや容量等の回路の耐圧特性の劣化に伴うリ−ク電流増加を防止することができる。
【００１７】
また、溝の内部をシリコン酸化物等の誘電率の低い絶縁性材料で埋め込むことにより、半導体基板上に構成する配線の結合容量を小さくすることができ、半導体装置の信頼性をさらに高めることができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面に示した実施例を参照して説明する。
【００１９】
【実施例】
本発明の第１実施例であるＭＯＳ型トランジスタの製造工程を図２及び図３を用いて説明する。図２は第１実施例のＭＯＳ型トランジスタの製造工程の模式図、図３は第１実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【００２０】
第１実施例のＭＯＳ型トランジスタの製造工程は次のようになる。◆
（１） シリコン基板１の表面を熱酸化して厚さ１０〜数１０ｎｍのパッド酸化膜２を形成する〔図３（１０１）〜（１０２）〕。
【００２１】
（２） パッド酸化膜２の上に多結晶シリコン薄膜１８を厚さ１０〜２００ｎｍ程度堆積する〔図３（１０３）〕。この多結晶シリコン薄膜１８は、素子分離熱酸化膜５を形成した時の酸化防止膜として使用する。なお、パッド酸化膜２の形成を省略して、シリコン基板１の上に直接多結晶シリコン膜１８を堆積しても構わない。◆
なお、以下の記載はパッド酸化膜２を形成したことを前提としている。従って、パッド酸化膜２の形成を省略した場合、パッド酸化膜２に関する工程は不要である。
【００２２】
（３） 多結晶シリコン膜１８の上にホトレジスト１９を形成する〔図２（ｂ）、図３（１０４）〕。
【００２３】
（４） 通常の露光法を使用して、素子分離膜を形成する領域のホトレジスト１９を除去した後、多結晶シリコン薄膜１８、パッド酸化膜２及びシリコン基板１の一部をエッチング除去し、シリコン基板１の表面に側壁が所定の角度（実質的には６０〜９０度程度）を有する浅溝を形成する〔図２（ｃ）〜（ｄ）、図３（１０５）〜（１０７）〕。
【００２４】
（５） ホトレジスト１９を除去した後、熱酸化を行い、シリコン基板１の表面に形成した溝部分を厚さ数ｎｍ〜数１０ｎｍ程度酸化する〔図２（ｅ）〜（ｆ）、図３（１０８）〜（１０９）〕。なお、酸化防止膜として堆積する多結晶シリコン薄膜１８の膜厚さは、この熱酸化時に多結晶シリコン薄膜１８が全て酸化されて多結晶シリコン薄膜１８の下のシリコン基板１の全体が酸化されないよう酸化防止膜として機能するに十分な膜厚を確保しなければならない。この時、多結晶シリコン薄膜１８の表面も酸化される。パッド酸化膜２が存在すると、パッド酸化膜２に接している多結晶シリコン薄膜１８の下端及びシリコン基板１の上端近傍のシリコンは溝端から順に酸化されていき、いわゆるバーズビークが形成され、結果としてシリコン基板１の上端近傍の曲率化は促進される。この観点からは、パッド酸化膜２は形成することが好ましい。
【００２５】
（６） この溝酸化では溝内部が完全に熱酸化膜で埋め尽くされないので、この溝内部を完全に熱酸化膜で埋め尽くすために、例えば化学気相蒸着法、スパッタ法等でシリコン酸化膜等の絶縁膜９を堆積し溝内部を埋め込む（以下、溝内部を埋め込む絶縁膜９を埋め込み絶縁膜９という）〔図２（ｇ）、図３（１１０）〕。埋め込み絶縁膜９として使用する材料は基本的に絶縁性の材料でかつ誘電率が低いことが望ましい。これは、誘電率が大きい材料を使用すると、後工程において配線材料をこの上部に堆積した場合に形成される結合容量が大きくなるためである。この観点からは埋め込み材料として多結晶シリコンを使用することは好ましくない。
【００２６】
（７） 埋め込み絶縁膜９を化学機械研磨（ＣＭＰ）法あるいはドライエッチング法等を使用してエッチバックする〔図２（ｇ）、図３（１１１）〕。この場合、酸化防止膜として使用した多結晶シリコン薄膜１８はエッチングストッパーとなり、多結晶シリコン薄膜１８の下のシリコン基板１がエッチングされることを防止する働きも持つ。
【００２７】
（８） シリコン基板１の溝部分の酸化で成長したバーズビークによる溝上端部１２の曲率がリーク電流増加防止に十分である場合には、多結晶シリコン薄膜１８及びパッド酸化膜２を除去することで素子分離酸化膜の形成工程は完了する〔図２（ｈ）（ｉ）、図３（１１３）〕。
【００２８】
シリコン基板１の溝部分の酸化で成長したバーズビークによる溝上端部１２の曲率がリーク電流増加防止に十分でない場合には、埋め込み絶縁膜９をエッチバックした後で再び熱酸化（以下、追酸化という）を実施する〔図２（ｌ）、図３（１１２）〕。
【００２９】
この場合、シリコン基板１の溝内部には既に埋め込み絶縁膜９が形成されているので、次の理由により酸化は溝上端部１２の近傍から進行し、溝内部はほとんど酸化されない。すなわち、溝内部は埋め込み絶縁膜９を介して熱酸化を行うことになるがこの場合、シリコン基板を直接酸化する場合と比較して酸化種が埋め込み絶縁膜９を拡散してシリコン基板１に到達する分だけ時間を要するので、数分程度の短い時間では実質的には酸化はほとんど進行しない。一方、溝上端部１２には化学気相蒸着法またはスパッタ法で溝側壁と溝上面に堆積された埋め込み酸化膜９の接合部の弱い境界層が存在するため、この弱い境界層に沿って酸化種が相対的に高速で拡散することが可能となり、結果として溝上端部１２には酸化種が短時間（酸化温度８５０℃で１０分以上）で供給されることになり、溝上端部１２の近傍のみが酸化され、溝上端部１２の曲率形成を促進することになる。
【００３０】
さらに、この追酸化により埋め込み絶縁膜９が緻密化されるという効果もある。そして追酸化終了後多結晶シリコン薄膜１８及びパッド酸化膜２を除去することで素子分離酸化膜形成工程は完了する〔図２（ｍ）、図３（１１３）〕。
【００３１】
この追酸化は、多結晶シリコン薄膜１８を除去してから行ってもよい。この場合、シリコン基板１の表面も同時に酸化されることになるがこのシリコン基板１の表面に形成された酸化膜は追酸化終了後に除去することで素子分離酸化膜形成工程は完了する。
【００３２】
（９） シリコン基板１の上にトランジスタ構造等を形成する〔図２（ｊ）、（ｈ）、図３（１１４）〜（１２２）〕。◆
トランジスタ構造等の製造工程は従来の製造技術であれば良く特に限定されるものではないが、以下にＭＯＳ型トランジスタ構造の代表的な製造工程を説明する。
【００３３】
（ａ） ゲート酸化膜６として、シリコン酸化膜、窒化ケイ素膜、酸窒化膜、強誘電体薄膜等のいずれか、あるいはこれらの積層体をシリコン基板１の上に形成する。◆
これらの薄膜は例えばＣＶＤ等により形成することができる。また、シリコン酸化膜はシリコン基板１の熱酸化で形成しても良い。
【００３４】
（ｂ） 多結晶シリコン薄膜、タングステン等の金属薄膜、シリサイド薄膜のいずれか、あるいはこれらの積層体を形成した後、不要箇所をエッチング加工等で除去してゲート電極７を形成する。
【００３５】
（ｃ） 不純物の導入、一層目配線１０の形成、層間絶縁膜１１等を形成する。さらに必要に応じて二層目以降の配線及び絶縁膜を形成する。◆
上記のＭＯＳ型トランジスタはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリ回路あるいは演算回路等に使用することができる。
【００３６】
第１実施例によれば、ＭＯＳ型トランジスタの製造工程において、素子分離酸化膜構造として溝分離構造を形成する際にシリコン基板の溝上端部近傍に鋭角部が残留することを防止し、シリコン基板の溝上端部近傍に曲率部あるいは鈍角部を形成することでゲート電極膜端部近傍の電界集中に起因したＭＯＳ型トランジスタのリーク電流増加あるいは耐圧特性の低下を防止できトランジスタの電気的信頼性を向上できるという効果がある。
【００３７】
なお、第１実施例は、熱酸化する前のシリコン基板の溝上端部がほぼ直角であることからシリコン基板の溝上端部近傍の曲率が十分なものにならない場合があるが、酸化防止膜である多結晶シリコンが酸化されやすいため、酸化防止膜が酸化されにくい材料に較べれば、シリコン基板の体積膨張に対する拘束力は低く、追酸化を必要としない場合がある。また、溝の加工が容易であり生産性点でも優れている。
【００３８】
次に、本発明の第２実施例であるＭＯＳ型トランジスタの製造工程を図４及び図５に示す。図４は第２実施例のＭＯＳ型トランジスタの製造工程の模式図、図５は第２実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【００３９】
第２実施例のＭＯＳ型トランジスタの製造工程は第１実施の製造工程の（４）を次のように変更したものである。製造工程の（４）以外は第１実施例と同じなので詳細説明は省略する。
【００４０】
（４） 通常の露光法を使用して、素子分離膜を形成する領域のホトレジスト１９を除去した後、多結晶シリコン薄膜１８、パッド酸化膜２及びシリコン基板１の一部をエッチング除去し、シリコン基板１の表面に浅溝を形成する。このシリコン基板表面の溝形成においては、溝上端近傍では等方性のエッチングを施し、溝上端近傍に曲率を形成し、その後異方性エッチングを施し等方性エッチング部１３のような傾斜部を有する溝形状を形成する。なお、溝下端近傍の溝側壁の角度は必ずしも９０度である必要はなく、所定の傾斜（実質的には６０〜９０度の範囲）が形成されていても構わない〔図４（ｃ）〜（ｅ）、図５（２０５）〜（２０７）〕。
【００４１】
なお、第２実施例は第１実施例に較べ、浅溝形成時のエッチング工程が複雑になるが上記のように浅溝形成時にシリコン基板１の溝上端部に等方性エッチング部１３を設けることにより、初回の熱酸化でのシリコン基板１の溝上端部の酸化が促進されさらに追酸化の必要性が低くなる。
【００４２】
次に、本発明の第３実施例であるＭＯＳ型トランジスタの製造工程を図６及び図７を用いて説明する。図６は第３実施例のＭＯＳ型トランジスタの製造工程の模式図、図７は第３実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【００４３】
第３実施例のＭＯＳ型トランジスタの製造工程は次のようになる。◆
（１） シリコン基板１の表面を熱酸化して厚さ１０〜数１０ｎｍのパッド酸化膜２を形成する〔図７（３０１）〜（３０２）〕。
【００４４】
（２） パッド酸化膜２の上に耐酸化性の高い窒化ケイ素膜１７を厚さ１０〜２００ｎｍ程度堆積する〔図７（１０３）〕。この窒化ケイ素膜１７は、素子分離熱酸化膜５を形成した時の酸化防止膜として使用する。なお、パッド酸化膜２の形成を省略して、シリコン基板１の上に直接耐酸化性の高い窒化ケイ素膜１７を堆積しても構わない。あるいは、パッド酸化膜２と多結晶シリコン薄膜を介して、または多結晶シリコン薄膜のみを介して窒化ケイ素膜１７を堆積する。いずれの場合も窒化ケイ素膜１７が最表面に存在する構造とする。
【００４５】
なお、以下の記載は多結晶シリコン薄膜およびパッド酸化膜２を形成したことを前提としている。従って、多結晶シリコン薄膜およびパッド酸化膜２の形成を省略した場合、多結晶シリコン薄膜およびパッド酸化膜２に関する工程は不要である。
【００４６】
（３） 窒化ケイ素膜１７上にホトレジスト１９を形成する〔図６（ｂ）、図７（３０４）〕。
【００４７】
（４） 通常の露光法を使用して、素子分離膜を形成する領域のホトレジスト１９を除去した後、窒化ケイ素膜１７、パッド酸化膜２及び多結晶シリコン薄膜をエッチング除去する。次にフォトレジスを除去して、シリコン基板１の表面にドライエッチング法を使用して浅溝を形成する。このシリコン基板表面の溝形成においては、溝上端近傍では等方性のエッチングを施し、溝上端近傍に曲率を形成し、その後異方性エッチングを施し等方性エッチング部１３のような傾斜部を有する溝形状を形成する。なお、溝下端近傍の溝側壁の角度は必ずしも９０度である必要はなく、所定の傾斜（実質的には６０〜９０度の範囲）が形成されていても構わない〔図６（ｃ）〜（ｅ）、図７（３０５）〜（３０８）〕。
【００４８】
（５） ホトレジスト１９を除去した後、熱酸化を行い、シリコン基板１の表面に形成した溝部分を厚さ数ｎｍ〜数１０ｎｍ程度酸化する〔図６（ｅ）〜（ｆ）、図７（３０９）〕。なお、酸化防止膜として窒化ケイ素膜１７の膜厚さは、この熱酸化時に窒化ケイ素膜１７が全て酸化されて窒化ケイ素膜１７の下のシリコン基板１の全体が酸化されないよう酸化防止膜として機能するに十分な膜厚を確保しなければならない。この窒化ケイ素膜１７は耐酸化性が高いので第１実施例および第２実施例の多結晶シリコン薄膜１８よりは膜厚を薄くすることができる。パッド酸化膜２が存在すると、パッド酸化膜２に接しているシリコン基板１の上端部近傍のシリコンおよび多結晶シリコン薄膜下端は溝端から順に酸化されていき、いわゆるバーズビークが形成され、結果としてシリコン基板１の上端近傍の曲率化は促進される。この観点からは、パッド酸化膜２は形成することが好ましい。
【００４９】
（６） この溝酸化では溝内部が完全に熱酸化膜で埋め尽くされないので、この溝内部を完全に熱酸化膜で埋め尽くすために、例えば化学気相蒸着法、スパッタ法等でシリコン酸化膜等の絶縁膜９を堆積し溝内部を埋め込む（以下、溝内部を埋め込む絶縁膜９を埋め込み絶縁膜９という）〔図６（ｇ）、図７（３１０）〕。埋め込み絶縁膜９として使用する材料は基本的に絶縁性の材料でかつ誘電率が低いことが望ましい。これは、誘電率が大きい材料を使用すると、後工程において配線材料をこの上部に堆積した場合に形成される結合容量が大きくなるためである。この観点からは埋め込み材料として多結晶シリコンを使用することは好ましくない。
【００５０】
（７） シリコン基板１の溝部分の酸化で成長したバーズビークによる溝上端部１２の曲率がリーク電流増加防止に十分である場合には、埋め込み絶縁膜９をエッチバックした後、残存した窒化ケイ素膜１７、多結晶シリコン及びパッド酸化膜２を除去することで素子分離酸化膜の形成工程は完了する〔図６（ｈ）（ｉ）、図７（３１３）〕。
【００５１】
シリコン基板１の溝部分の酸化で成長したバーズビークによる溝上端部１２の曲率がリーク電流増加防止に十分でない場合には、埋め込み絶縁膜９をエッチバックする前に再び熱酸化（以下、追酸化という）を実施する〔図６（ｌ）、図７（３１２）〕。
【００５２】
この場合、シリコン基板１の溝内部には既に埋め込み絶縁膜９が形成されているので、次の理由により酸化は溝上端部１２の近傍から進行し、溝内部はほとんど酸化されない。
【００５３】
すなわち、溝内部は埋め込み絶縁膜９を介して熱酸化を行うことになるがこの場合、シリコン基板を直接酸化する場合と比較して酸化種が埋め込み絶縁膜９を拡散してシリコン基板１に到達する分だけ時間を要するので、数分程度の短い時間では実質的には酸化はほとんど進行しない。一方、溝上端部１２には化学気相蒸着法またはスパッタ法で溝側壁と溝上面に堆積された埋め込み酸化膜９の接合部の弱い境界層が存在するため、この弱い境界層に沿って酸化種が相対的に高速で拡散することが可能となり、結果として溝上端部１２には酸化種が短時間（酸化温度８５０℃で１０分以上）で供給されることになり、溝上端部１２の近傍のみが酸化され、溝上端部１２の曲率形成を促進することになる。
【００５４】
この追酸化で成長したバーズビークによる溝上端部１２の曲率がリーク電流増加防止に十分である場合には、埋め込み絶縁膜９をエッチバックした後、残存した窒化ケイ素膜１７、多結晶シリコン及びパッド酸化膜２を除去することで素子分離酸化膜の形成工程は完了する〔図６（ｍ）、図７（３１３）〕。◆
なお、この追酸化は、必ずしも埋め込み絶縁膜９のエッチバック前に行う必要はなく、第１実施例のように埋め込み絶縁膜９のエッチバック後に行ってもよい。
【００５５】
（８） シリコン基板１の上にトランジスタ構造等を形成する〔図６（ｊ）、（ｎ）、図７（３１４）〜（３２２）〕。◆
トランジスタ構造等の製造工程は従来の製造技術であれば良く特に限定されるものではないが、以下にＭＯＳ型トランジスタ構造の代表的な製造工程を説明する。
【００５６】
（ａ） ゲート酸化膜６として、シリコン酸化膜、窒化ケイ素膜、酸窒化膜、強誘電体薄膜等のいずれか、あるいはこれらの積層体をシリコン基板１の上に形成する。◆
これらの薄膜は例えばＣＶＤ等により形成することができる。また、シリコン酸化膜はシリコン基板１の熱酸化で形成しても良い。
【００５７】
（ｂ） 多結晶シリコン薄膜、タングステン等の金属薄膜、シリサイド薄膜のいずれか、あるいはこれらの積層体を形成した後、不要箇所をエッチング加工等で除去してゲート電極７を形成する。
【００５８】
（ｃ） 不純物の導入、一層目配線１０の形成、層間絶縁膜１１等を形成する。さらに必要に応じて二層目以降の配線及び絶縁膜を形成する。
【００５９】
上記のＭＯＳ型トランジスタはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリ回路あるいは演算回路等に使用することができる。
【００６０】
第３実施例においては、ＭＯＳ型トランジスタの製造工程において、素子分離酸化膜構造として溝分離構造を形成する際にシリコン基板の溝上端部近傍に鋭角部が残留することを防止し、シリコン基板の溝上端部近傍に曲率部あるいは鈍角部を形成することでゲート電極膜端部近傍の電界集中に起因したＭＯＳ型トランジスタのリーク電流増加あるいは耐圧特性の低下を防止できトランジスタの電気的信頼性を向上できるという効果がある。
【００６１】
なお、実施例３によれば、酸化防止膜として耐酸化性の高い窒化ケイ素膜１７を使用するため、酸化防止膜の膜厚を薄くすることができ、最終工程における酸化防止膜の除去が容易になる。
【００６２】
また、第３実施例は第２実施例と同様に、浅溝形成時のエッチング工程が複雑になるが上記のように浅溝形成時にシリコン基板１の溝上端部に等方性エッチング部１３を設けることにより、初回の熱酸化でのシリコン基板１の溝上端部の酸化が促進されさらに追酸化の必要性が低くなる。
【００６３】
次に、本発明の第４実施例であるＭＯＳ型トランジスタの製造工程を図８及び図９を用いて説明する。図８は第４実施例のＭＯＳ型トランジスタの製造工程の模式図、図９は第３実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【００６４】
（４） 通常の露光法を使用して、素子分離膜を形成する領域のホトレジスト１９を除去した後、窒化ケイ素膜１７、パッド酸化膜２及び多結晶シリコン薄膜をエッチング除去する。次にフォトレジスを除去して、シリコン基板１の表面にドライエッチング法を使用して浅溝を形成する。なお、溝下端近傍の溝側壁の角度は必ずしも９０度である必要はなく、所定の傾斜（実質的には６０〜９０度の範囲）が形成されていても構わない〔図８（ｃ）〜（ｅ）、図９（４０５）〜（４０８）〕。
【００６５】
第４実施例によれば、第３実施例と同様に酸化防止膜として耐酸化性の高い窒化ケイ素膜１７を使用するため、酸化防止膜の膜厚を薄くすることができ、最終工程における酸化防止膜の除去が容易になる。◆
また、第４実施例は溝の加工が容易であり生産性が優れている。
【００６６】
【発明の効果】
本発明によれば、溝分離構造を有する半導体装置において、回路を構成するトランジスタや容量の耐圧特性を劣化させることのない半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】従来の選択酸化法における溝分離構造の製造工程の模式図である。
【図２】本願に係る第１実施例のＭＯＳ型トランジスタの製造工程の模式図である。
【図３】本願に係る第１実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【図４】本願に係る第２実施例のＭＯＳ型トランジスタの製造工程の模式図である。
【図５】本願に係る第２実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【図６】本願に係る第３実施例のＭＯＳ型トランジスタの製造工程の模式図である。
【図７】本願に係る第３実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【図８】本願に係る第４実施例のＭＯＳ型トランジスタの製造工程の模式図である。
【図９】本願に係る第４実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【符号の説明】
１…シリコン基板、２…パッド酸化膜、６…ゲート酸化膜、９…埋め込み絶縁膜、１２…溝上端部、１３…等方性エッチ部、１７…窒化ケイ素膜、１８…多結晶シリコン膜、１９…フォトレジスト。
【発明の属する技術分野】
本発明は、信頼性の高い溝分離構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体基板上で隣接した素子間を電気的に絶縁分離する構造としてＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造がある。この構造は基板表面を選択的に酸化して厚い熱酸化膜を形成したものであり、多くの半導体装置に採用されている。しかしながらこのＬＯＣＯＳ構造は加工精度が低く、ディープサブミクロンデバイスのように熱酸化膜の加工寸法精度を要求される高集積化半導体装置の絶縁分離構造には適していない。高集積化を要求される半導体装置の絶縁分離構造としてＬＯＣＯＳ構造に代わり例えば特開昭６３−１４３８３５号公報に開示されているような基板表面に浅溝を形成しその溝部分を選択的に酸化して熱酸化膜を形成する、いわゆる選択酸化法の溝分離構造が採用され始めている。
【０００３】
この溝分離構造はＬＯＣＯＳ構造と比較して平面寸法の小さな素子分離酸化膜が形成できるという利点があることから０．５μｍ以下の加工寸法精度が要求されるディープサブミクロンデバイス製造に好適である。
【０００４】
【発明が解決しようとする課題】
例えば半導体基板であるシリコン基板表面を酸化してシリコン熱酸化膜を形成する場合、形成された熱酸化膜とシリコン基板との界面に大きな機械的応力が発生する。これは、シリコン基板（Ｓｉ）の一部が酸化されて熱酸化膜（ＳｉＯ２）に変化する際に約２倍の体積膨張をするためである。この機械的応力が増加するとシリコン基板内に転位や積層欠陥等の結晶欠陥が発生しやすくなり半導体装置の信頼性を劣化させる。また、酸化反応自体（酸化種の拡散挙動や酸化界面での反応率等）が応力の影響を受けて成長する酸化膜の形状が変化することが明らかになっている。発生する応力は、二次元あるいは三次元形状の端点（角点）近傍で集中して発生するため、この応力集中場では特に結晶欠陥や形状変化に注意しなければならない。
【０００５】
図１は、従来の選択酸化法における溝分離構造の製造工程の模式図である。図１に示したように従来の方法では、シリコン基板１の表面にパッド酸化膜（シリコン熱酸化膜）２を介して酸化防止膜３を堆積した後、素子分離酸化膜を形成したい領域の酸化防止膜３、パッド酸化膜２及びシリコン基板１を部分的に除去して溝を形成（図１（ｂ））し、その溝部分を酸化してシリコン熱酸化膜５を形成する。この溝分離構造においては、必ず基板の溝上端あるいは下端近傍に端点（角点）が存在するため、この端点（角点）近傍に応力集中場が形成される。この応力集中場の形成により、特に溝上端近傍の基板形状が図１（ｃ）に示したように鋭角にとがった形状４に酸化される場合がある。素子分離用酸化膜形成後、図１（ｄ）に示すように酸化保護膜３に覆われていた素子形成領域にトランジスタ、容量等の電子回路を形成するが、このような鋭角部４が基板表面に残留すると例えばＡ．Ｂｒｙａｎｔ等が「Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ＩＥＤＭ ’９４， ｐｐ．６７１−６７４」に公表しているように、回路動作中にこの部分に電界集中が発生し回路を構成するトランジスタや容量の耐圧特性を劣化させる場合がある。
【０００６】
本発明の目的は、溝分離構造を有する半導体装置において、回路を構成するトランジスタや容量の耐圧特性を劣化させることのない信頼性の高い半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的は、半導体基板表面の素子分離用溝上端近傍の基板形状の鋭角化を防止することにより達成される。◆
上記目的を達成するために本発明に係る半導体装置の製造方法は次の工程を含んでいる。◆
（１）半導体基板の回路形成面に酸化防止膜を形成する工程。◆
半導体基板としてはシリコン基板等が考えられる。◆
酸化防止膜の膜厚は後工程（４）（７）等での酸化工程で全ての酸化防止膜が酸化されない膜厚とする必要がある。◆
酸化防止膜としては、多結晶シリコン薄膜、窒化ケイ素膜等が考えられる。多結晶シリコン薄膜等の酸化されやすい材料は、シリコン基板の酸化に伴う体積膨張に対する拘束力が低く、溝上端部の応力集中が低減される。また、窒化ケイ素膜等の酸化されにくい材料は、酸化工程での酸化量が少ないため膜厚を薄くすることができる。
【０００８】
また、酸化防止膜を形成する前にパッド酸化膜をシリコン基板に形成することも有効である。パッド酸化膜が存在すると、パッド酸化膜に接している酸化防止膜の下端及び半導体基板の上端近傍は溝端から順に酸化されていき、いわゆるバーズビークが形成され、結果として半導体基板の上端近傍の曲率化が促進される。
【０００９】
（２）前記半導体基板の回路形成面の所望の位置に前記半導体基板に溝が形成されるような所定の深さの溝を形成する工程。◆
この溝は、例えばフォトレジストを用いた通常の露光法とエッチングにより形成することができる。
【００１０】
（３）前記溝によって前記半導体基板の回路形成面に形成される角部を除去する工程。◆
この工程は必ずしも必要ではないが、この工程により角部を除去すれば後工程（７）の酸化が不要となる場合が多い。
【００１１】
（４）前記半導体基板に形成した溝部分を酸化する工程。◆
この酸化により溝部分を厚さ数ｎｍ〜数１０ｎｍ程度酸化する。この酸化により溝部分にバーズビークが成長して溝上端部に曲率が形成される。
【００１２】
（５）前記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程。◆
埋め込み絶縁膜として使用する材料は基本的に絶縁性の材料でかつ誘電率が低いことが望ましい。これは、誘電率が大きい材料を使用すると、後工程において配線材料をこの上部に堆積した場合に形成される結合容量が大きくなるためである。この観点からは埋め込み材料としてはシリコン酸化膜等が好ましく、多結晶シリコン等は好ましくない。
【００１３】
（６）前記酸化防止膜の上に形成された前記埋め込み絶縁膜を除去する工程。◆
埋め込み絶縁膜を、化学機械研磨（ＣＭＰ）法あるいはドライエッチング法等を使用してエッチバックする。この場合、酸化防止膜はエッチングストッパーとなり、酸化防止膜の下の半導体基板のエッチングを防止する働きも持つ。
【００１４】
（７）前記酸化防止膜の上に形成された前記埋め込み絶縁膜を除去した前記半導体基板を酸化する工程。◆
この工程により半導体基板の溝上端部の曲率が成長してリーク電流増加防止に十分な曲率とする。また、この酸化により埋め込み絶縁膜が緻密化されるという効果もある。◆
前工程（４）の酸化によって半導体基板の溝上端部の曲率がリーク電流増加防止に十分となっている場合には、この工程は不要である。◆
この工程は前工程（６）の前または次工程（８）の後に実施しても構わない。なお、次工程（８）の後に実施する場合は、半導体基板の表面も同時に酸化されることになるがこの半導体基板の表面に形成された酸化膜は追酸化終了後に除去することで素子分離酸化膜形成工程は完了する。
【００１５】
（８）前記半導体基板の回路形成面の上に形成された前記酸化防止膜を除去する工程。◆
この工程により素子分離酸化膜の形成工程は終了するので、この素子分離酸化膜が形成された半導体基板にトランジスタ等の回路を形成して半導体装置が形成される。
【００１６】
上記目的を達成するために本発明に係る半導体装置は、半導体基板の回路形成面に形成された素子分離酸化膜構造が溝分離構造である半導体装置であって、前記半導体基板の回路形成面と前記溝分離構造を構成する溝の深さ方向の前記半導体基板の側面とのなす角度θを９０度＜θ＜１８０度の範囲となるように構成した。そしてこの構成により溝上端部での電界集中を防止することができるので、半導体基板上に構成するトランジスタや容量等の回路の耐圧特性の劣化に伴うリ−ク電流増加を防止することができる。
【００１７】
また、溝の内部をシリコン酸化物等の誘電率の低い絶縁性材料で埋め込むことにより、半導体基板上に構成する配線の結合容量を小さくすることができ、半導体装置の信頼性をさらに高めることができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面に示した実施例を参照して説明する。
【００１９】
【実施例】
本発明の第１実施例であるＭＯＳ型トランジスタの製造工程を図２及び図３を用いて説明する。図２は第１実施例のＭＯＳ型トランジスタの製造工程の模式図、図３は第１実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【００２０】
第１実施例のＭＯＳ型トランジスタの製造工程は次のようになる。◆
（１） シリコン基板１の表面を熱酸化して厚さ１０〜数１０ｎｍのパッド酸化膜２を形成する〔図３（１０１）〜（１０２）〕。
【００２１】
（２） パッド酸化膜２の上に多結晶シリコン薄膜１８を厚さ１０〜２００ｎｍ程度堆積する〔図３（１０３）〕。この多結晶シリコン薄膜１８は、素子分離熱酸化膜５を形成した時の酸化防止膜として使用する。なお、パッド酸化膜２の形成を省略して、シリコン基板１の上に直接多結晶シリコン膜１８を堆積しても構わない。◆
なお、以下の記載はパッド酸化膜２を形成したことを前提としている。従って、パッド酸化膜２の形成を省略した場合、パッド酸化膜２に関する工程は不要である。
【００２２】
（３） 多結晶シリコン膜１８の上にホトレジスト１９を形成する〔図２（ｂ）、図３（１０４）〕。
【００２３】
（４） 通常の露光法を使用して、素子分離膜を形成する領域のホトレジスト１９を除去した後、多結晶シリコン薄膜１８、パッド酸化膜２及びシリコン基板１の一部をエッチング除去し、シリコン基板１の表面に側壁が所定の角度（実質的には６０〜９０度程度）を有する浅溝を形成する〔図２（ｃ）〜（ｄ）、図３（１０５）〜（１０７）〕。
【００２４】
（５） ホトレジスト１９を除去した後、熱酸化を行い、シリコン基板１の表面に形成した溝部分を厚さ数ｎｍ〜数１０ｎｍ程度酸化する〔図２（ｅ）〜（ｆ）、図３（１０８）〜（１０９）〕。なお、酸化防止膜として堆積する多結晶シリコン薄膜１８の膜厚さは、この熱酸化時に多結晶シリコン薄膜１８が全て酸化されて多結晶シリコン薄膜１８の下のシリコン基板１の全体が酸化されないよう酸化防止膜として機能するに十分な膜厚を確保しなければならない。この時、多結晶シリコン薄膜１８の表面も酸化される。パッド酸化膜２が存在すると、パッド酸化膜２に接している多結晶シリコン薄膜１８の下端及びシリコン基板１の上端近傍のシリコンは溝端から順に酸化されていき、いわゆるバーズビークが形成され、結果としてシリコン基板１の上端近傍の曲率化は促進される。この観点からは、パッド酸化膜２は形成することが好ましい。
【００２５】
（６） この溝酸化では溝内部が完全に熱酸化膜で埋め尽くされないので、この溝内部を完全に熱酸化膜で埋め尽くすために、例えば化学気相蒸着法、スパッタ法等でシリコン酸化膜等の絶縁膜９を堆積し溝内部を埋め込む（以下、溝内部を埋め込む絶縁膜９を埋め込み絶縁膜９という）〔図２（ｇ）、図３（１１０）〕。埋め込み絶縁膜９として使用する材料は基本的に絶縁性の材料でかつ誘電率が低いことが望ましい。これは、誘電率が大きい材料を使用すると、後工程において配線材料をこの上部に堆積した場合に形成される結合容量が大きくなるためである。この観点からは埋め込み材料として多結晶シリコンを使用することは好ましくない。
【００２６】
（７） 埋め込み絶縁膜９を化学機械研磨（ＣＭＰ）法あるいはドライエッチング法等を使用してエッチバックする〔図２（ｇ）、図３（１１１）〕。この場合、酸化防止膜として使用した多結晶シリコン薄膜１８はエッチングストッパーとなり、多結晶シリコン薄膜１８の下のシリコン基板１がエッチングされることを防止する働きも持つ。
【００２７】
（８） シリコン基板１の溝部分の酸化で成長したバーズビークによる溝上端部１２の曲率がリーク電流増加防止に十分である場合には、多結晶シリコン薄膜１８及びパッド酸化膜２を除去することで素子分離酸化膜の形成工程は完了する〔図２（ｈ）（ｉ）、図３（１１３）〕。
【００２８】
シリコン基板１の溝部分の酸化で成長したバーズビークによる溝上端部１２の曲率がリーク電流増加防止に十分でない場合には、埋め込み絶縁膜９をエッチバックした後で再び熱酸化（以下、追酸化という）を実施する〔図２（ｌ）、図３（１１２）〕。
【００２９】
この場合、シリコン基板１の溝内部には既に埋め込み絶縁膜９が形成されているので、次の理由により酸化は溝上端部１２の近傍から進行し、溝内部はほとんど酸化されない。すなわち、溝内部は埋め込み絶縁膜９を介して熱酸化を行うことになるがこの場合、シリコン基板を直接酸化する場合と比較して酸化種が埋め込み絶縁膜９を拡散してシリコン基板１に到達する分だけ時間を要するので、数分程度の短い時間では実質的には酸化はほとんど進行しない。一方、溝上端部１２には化学気相蒸着法またはスパッタ法で溝側壁と溝上面に堆積された埋め込み酸化膜９の接合部の弱い境界層が存在するため、この弱い境界層に沿って酸化種が相対的に高速で拡散することが可能となり、結果として溝上端部１２には酸化種が短時間（酸化温度８５０℃で１０分以上）で供給されることになり、溝上端部１２の近傍のみが酸化され、溝上端部１２の曲率形成を促進することになる。
【００３０】
さらに、この追酸化により埋め込み絶縁膜９が緻密化されるという効果もある。そして追酸化終了後多結晶シリコン薄膜１８及びパッド酸化膜２を除去することで素子分離酸化膜形成工程は完了する〔図２（ｍ）、図３（１１３）〕。
【００３１】
この追酸化は、多結晶シリコン薄膜１８を除去してから行ってもよい。この場合、シリコン基板１の表面も同時に酸化されることになるがこのシリコン基板１の表面に形成された酸化膜は追酸化終了後に除去することで素子分離酸化膜形成工程は完了する。
【００３２】
（９） シリコン基板１の上にトランジスタ構造等を形成する〔図２（ｊ）、（ｈ）、図３（１１４）〜（１２２）〕。◆
トランジスタ構造等の製造工程は従来の製造技術であれば良く特に限定されるものではないが、以下にＭＯＳ型トランジスタ構造の代表的な製造工程を説明する。
【００３３】
（ａ） ゲート酸化膜６として、シリコン酸化膜、窒化ケイ素膜、酸窒化膜、強誘電体薄膜等のいずれか、あるいはこれらの積層体をシリコン基板１の上に形成する。◆
これらの薄膜は例えばＣＶＤ等により形成することができる。また、シリコン酸化膜はシリコン基板１の熱酸化で形成しても良い。
【００３４】
（ｂ） 多結晶シリコン薄膜、タングステン等の金属薄膜、シリサイド薄膜のいずれか、あるいはこれらの積層体を形成した後、不要箇所をエッチング加工等で除去してゲート電極７を形成する。
【００３５】
（ｃ） 不純物の導入、一層目配線１０の形成、層間絶縁膜１１等を形成する。さらに必要に応じて二層目以降の配線及び絶縁膜を形成する。◆
上記のＭＯＳ型トランジスタはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリ回路あるいは演算回路等に使用することができる。
【００３６】
第１実施例によれば、ＭＯＳ型トランジスタの製造工程において、素子分離酸化膜構造として溝分離構造を形成する際にシリコン基板の溝上端部近傍に鋭角部が残留することを防止し、シリコン基板の溝上端部近傍に曲率部あるいは鈍角部を形成することでゲート電極膜端部近傍の電界集中に起因したＭＯＳ型トランジスタのリーク電流増加あるいは耐圧特性の低下を防止できトランジスタの電気的信頼性を向上できるという効果がある。
【００３７】
なお、第１実施例は、熱酸化する前のシリコン基板の溝上端部がほぼ直角であることからシリコン基板の溝上端部近傍の曲率が十分なものにならない場合があるが、酸化防止膜である多結晶シリコンが酸化されやすいため、酸化防止膜が酸化されにくい材料に較べれば、シリコン基板の体積膨張に対する拘束力は低く、追酸化を必要としない場合がある。また、溝の加工が容易であり生産性点でも優れている。
【００３８】
次に、本発明の第２実施例であるＭＯＳ型トランジスタの製造工程を図４及び図５に示す。図４は第２実施例のＭＯＳ型トランジスタの製造工程の模式図、図５は第２実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【００３９】
第２実施例のＭＯＳ型トランジスタの製造工程は第１実施の製造工程の（４）を次のように変更したものである。製造工程の（４）以外は第１実施例と同じなので詳細説明は省略する。
【００４０】
（４） 通常の露光法を使用して、素子分離膜を形成する領域のホトレジスト１９を除去した後、多結晶シリコン薄膜１８、パッド酸化膜２及びシリコン基板１の一部をエッチング除去し、シリコン基板１の表面に浅溝を形成する。このシリコン基板表面の溝形成においては、溝上端近傍では等方性のエッチングを施し、溝上端近傍に曲率を形成し、その後異方性エッチングを施し等方性エッチング部１３のような傾斜部を有する溝形状を形成する。なお、溝下端近傍の溝側壁の角度は必ずしも９０度である必要はなく、所定の傾斜（実質的には６０〜９０度の範囲）が形成されていても構わない〔図４（ｃ）〜（ｅ）、図５（２０５）〜（２０７）〕。
【００４１】
なお、第２実施例は第１実施例に較べ、浅溝形成時のエッチング工程が複雑になるが上記のように浅溝形成時にシリコン基板１の溝上端部に等方性エッチング部１３を設けることにより、初回の熱酸化でのシリコン基板１の溝上端部の酸化が促進されさらに追酸化の必要性が低くなる。
【００４２】
次に、本発明の第３実施例であるＭＯＳ型トランジスタの製造工程を図６及び図７を用いて説明する。図６は第３実施例のＭＯＳ型トランジスタの製造工程の模式図、図７は第３実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【００４３】
第３実施例のＭＯＳ型トランジスタの製造工程は次のようになる。◆
（１） シリコン基板１の表面を熱酸化して厚さ１０〜数１０ｎｍのパッド酸化膜２を形成する〔図７（３０１）〜（３０２）〕。
【００４４】
（２） パッド酸化膜２の上に耐酸化性の高い窒化ケイ素膜１７を厚さ１０〜２００ｎｍ程度堆積する〔図７（１０３）〕。この窒化ケイ素膜１７は、素子分離熱酸化膜５を形成した時の酸化防止膜として使用する。なお、パッド酸化膜２の形成を省略して、シリコン基板１の上に直接耐酸化性の高い窒化ケイ素膜１７を堆積しても構わない。あるいは、パッド酸化膜２と多結晶シリコン薄膜を介して、または多結晶シリコン薄膜のみを介して窒化ケイ素膜１７を堆積する。いずれの場合も窒化ケイ素膜１７が最表面に存在する構造とする。
【００４５】
なお、以下の記載は多結晶シリコン薄膜およびパッド酸化膜２を形成したことを前提としている。従って、多結晶シリコン薄膜およびパッド酸化膜２の形成を省略した場合、多結晶シリコン薄膜およびパッド酸化膜２に関する工程は不要である。
【００４６】
（３） 窒化ケイ素膜１７上にホトレジスト１９を形成する〔図６（ｂ）、図７（３０４）〕。
【００４７】
（４） 通常の露光法を使用して、素子分離膜を形成する領域のホトレジスト１９を除去した後、窒化ケイ素膜１７、パッド酸化膜２及び多結晶シリコン薄膜をエッチング除去する。次にフォトレジスを除去して、シリコン基板１の表面にドライエッチング法を使用して浅溝を形成する。このシリコン基板表面の溝形成においては、溝上端近傍では等方性のエッチングを施し、溝上端近傍に曲率を形成し、その後異方性エッチングを施し等方性エッチング部１３のような傾斜部を有する溝形状を形成する。なお、溝下端近傍の溝側壁の角度は必ずしも９０度である必要はなく、所定の傾斜（実質的には６０〜９０度の範囲）が形成されていても構わない〔図６（ｃ）〜（ｅ）、図７（３０５）〜（３０８）〕。
【００４８】
（５） ホトレジスト１９を除去した後、熱酸化を行い、シリコン基板１の表面に形成した溝部分を厚さ数ｎｍ〜数１０ｎｍ程度酸化する〔図６（ｅ）〜（ｆ）、図７（３０９）〕。なお、酸化防止膜として窒化ケイ素膜１７の膜厚さは、この熱酸化時に窒化ケイ素膜１７が全て酸化されて窒化ケイ素膜１７の下のシリコン基板１の全体が酸化されないよう酸化防止膜として機能するに十分な膜厚を確保しなければならない。この窒化ケイ素膜１７は耐酸化性が高いので第１実施例および第２実施例の多結晶シリコン薄膜１８よりは膜厚を薄くすることができる。パッド酸化膜２が存在すると、パッド酸化膜２に接しているシリコン基板１の上端部近傍のシリコンおよび多結晶シリコン薄膜下端は溝端から順に酸化されていき、いわゆるバーズビークが形成され、結果としてシリコン基板１の上端近傍の曲率化は促進される。この観点からは、パッド酸化膜２は形成することが好ましい。
【００４９】
（６） この溝酸化では溝内部が完全に熱酸化膜で埋め尽くされないので、この溝内部を完全に熱酸化膜で埋め尽くすために、例えば化学気相蒸着法、スパッタ法等でシリコン酸化膜等の絶縁膜９を堆積し溝内部を埋め込む（以下、溝内部を埋め込む絶縁膜９を埋め込み絶縁膜９という）〔図６（ｇ）、図７（３１０）〕。埋め込み絶縁膜９として使用する材料は基本的に絶縁性の材料でかつ誘電率が低いことが望ましい。これは、誘電率が大きい材料を使用すると、後工程において配線材料をこの上部に堆積した場合に形成される結合容量が大きくなるためである。この観点からは埋め込み材料として多結晶シリコンを使用することは好ましくない。
【００５０】
（７） シリコン基板１の溝部分の酸化で成長したバーズビークによる溝上端部１２の曲率がリーク電流増加防止に十分である場合には、埋め込み絶縁膜９をエッチバックした後、残存した窒化ケイ素膜１７、多結晶シリコン及びパッド酸化膜２を除去することで素子分離酸化膜の形成工程は完了する〔図６（ｈ）（ｉ）、図７（３１３）〕。
【００５１】
シリコン基板１の溝部分の酸化で成長したバーズビークによる溝上端部１２の曲率がリーク電流増加防止に十分でない場合には、埋め込み絶縁膜９をエッチバックする前に再び熱酸化（以下、追酸化という）を実施する〔図６（ｌ）、図７（３１２）〕。
【００５２】
この場合、シリコン基板１の溝内部には既に埋め込み絶縁膜９が形成されているので、次の理由により酸化は溝上端部１２の近傍から進行し、溝内部はほとんど酸化されない。
【００５３】
すなわち、溝内部は埋め込み絶縁膜９を介して熱酸化を行うことになるがこの場合、シリコン基板を直接酸化する場合と比較して酸化種が埋め込み絶縁膜９を拡散してシリコン基板１に到達する分だけ時間を要するので、数分程度の短い時間では実質的には酸化はほとんど進行しない。一方、溝上端部１２には化学気相蒸着法またはスパッタ法で溝側壁と溝上面に堆積された埋め込み酸化膜９の接合部の弱い境界層が存在するため、この弱い境界層に沿って酸化種が相対的に高速で拡散することが可能となり、結果として溝上端部１２には酸化種が短時間（酸化温度８５０℃で１０分以上）で供給されることになり、溝上端部１２の近傍のみが酸化され、溝上端部１２の曲率形成を促進することになる。
【００５４】
この追酸化で成長したバーズビークによる溝上端部１２の曲率がリーク電流増加防止に十分である場合には、埋め込み絶縁膜９をエッチバックした後、残存した窒化ケイ素膜１７、多結晶シリコン及びパッド酸化膜２を除去することで素子分離酸化膜の形成工程は完了する〔図６（ｍ）、図７（３１３）〕。◆
なお、この追酸化は、必ずしも埋め込み絶縁膜９のエッチバック前に行う必要はなく、第１実施例のように埋め込み絶縁膜９のエッチバック後に行ってもよい。
【００５５】
（８） シリコン基板１の上にトランジスタ構造等を形成する〔図６（ｊ）、（ｎ）、図７（３１４）〜（３２２）〕。◆
トランジスタ構造等の製造工程は従来の製造技術であれば良く特に限定されるものではないが、以下にＭＯＳ型トランジスタ構造の代表的な製造工程を説明する。
【００５６】
（ａ） ゲート酸化膜６として、シリコン酸化膜、窒化ケイ素膜、酸窒化膜、強誘電体薄膜等のいずれか、あるいはこれらの積層体をシリコン基板１の上に形成する。◆
これらの薄膜は例えばＣＶＤ等により形成することができる。また、シリコン酸化膜はシリコン基板１の熱酸化で形成しても良い。
【００５７】
（ｂ） 多結晶シリコン薄膜、タングステン等の金属薄膜、シリサイド薄膜のいずれか、あるいはこれらの積層体を形成した後、不要箇所をエッチング加工等で除去してゲート電極７を形成する。
【００５８】
（ｃ） 不純物の導入、一層目配線１０の形成、層間絶縁膜１１等を形成する。さらに必要に応じて二層目以降の配線及び絶縁膜を形成する。
【００５９】
上記のＭＯＳ型トランジスタはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリ回路あるいは演算回路等に使用することができる。
【００６０】
第３実施例においては、ＭＯＳ型トランジスタの製造工程において、素子分離酸化膜構造として溝分離構造を形成する際にシリコン基板の溝上端部近傍に鋭角部が残留することを防止し、シリコン基板の溝上端部近傍に曲率部あるいは鈍角部を形成することでゲート電極膜端部近傍の電界集中に起因したＭＯＳ型トランジスタのリーク電流増加あるいは耐圧特性の低下を防止できトランジスタの電気的信頼性を向上できるという効果がある。
【００６１】
なお、実施例３によれば、酸化防止膜として耐酸化性の高い窒化ケイ素膜１７を使用するため、酸化防止膜の膜厚を薄くすることができ、最終工程における酸化防止膜の除去が容易になる。
【００６２】
また、第３実施例は第２実施例と同様に、浅溝形成時のエッチング工程が複雑になるが上記のように浅溝形成時にシリコン基板１の溝上端部に等方性エッチング部１３を設けることにより、初回の熱酸化でのシリコン基板１の溝上端部の酸化が促進されさらに追酸化の必要性が低くなる。
【００６３】
次に、本発明の第４実施例であるＭＯＳ型トランジスタの製造工程を図８及び図９を用いて説明する。図８は第４実施例のＭＯＳ型トランジスタの製造工程の模式図、図９は第３実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【００６４】
（４） 通常の露光法を使用して、素子分離膜を形成する領域のホトレジスト１９を除去した後、窒化ケイ素膜１７、パッド酸化膜２及び多結晶シリコン薄膜をエッチング除去する。次にフォトレジスを除去して、シリコン基板１の表面にドライエッチング法を使用して浅溝を形成する。なお、溝下端近傍の溝側壁の角度は必ずしも９０度である必要はなく、所定の傾斜（実質的には６０〜９０度の範囲）が形成されていても構わない〔図８（ｃ）〜（ｅ）、図９（４０５）〜（４０８）〕。
【００６５】
第４実施例によれば、第３実施例と同様に酸化防止膜として耐酸化性の高い窒化ケイ素膜１７を使用するため、酸化防止膜の膜厚を薄くすることができ、最終工程における酸化防止膜の除去が容易になる。◆
また、第４実施例は溝の加工が容易であり生産性が優れている。
【００６６】
【発明の効果】
本発明によれば、溝分離構造を有する半導体装置において、回路を構成するトランジスタや容量の耐圧特性を劣化させることのない半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】従来の選択酸化法における溝分離構造の製造工程の模式図である。
【図２】本願に係る第１実施例のＭＯＳ型トランジスタの製造工程の模式図である。
【図３】本願に係る第１実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【図４】本願に係る第２実施例のＭＯＳ型トランジスタの製造工程の模式図である。
【図５】本願に係る第２実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【図６】本願に係る第３実施例のＭＯＳ型トランジスタの製造工程の模式図である。
【図７】本願に係る第３実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【図８】本願に係る第４実施例のＭＯＳ型トランジスタの製造工程の模式図である。
【図９】本願に係る第４実施例のＭＯＳ型トランジスタの製造工程のフローチャートである。
【符号の説明】
１…シリコン基板、２…パッド酸化膜、６…ゲート酸化膜、９…埋め込み絶縁膜、１２…溝上端部、１３…等方性エッチ部、１７…窒化ケイ素膜、１８…多結晶シリコン膜、１９…フォトレジスト。
Claims (7)
- 次の工程を含む半導体装置の製造方法。
（１）パッド酸化膜が形成された半導体基板の回路形成面に酸化防止膜を形成する工程。
（２）前記半導体基板の回路形成面の所望の位置の前記酸化防止膜及びパッド酸化膜を除去する工程。
（３）前記パッド酸化膜が除去された領域に溝を形成して、前記形成した溝を酸化し、曲率が形成された前記半導体基板の前記溝上部と内壁との表面に前記酸化されて形成された酸化膜を有する溝を形成する工程。
（４）前記半導体基板の前記回路形成面に絶縁膜を堆積し、前記酸化膜を有する溝内部に前記絶縁膜を埋め込む工程。
（５）前記酸化防止膜の上及び前記絶縁膜が埋め込まれた溝の上にわたって形成された前記絶縁膜を前記酸化防止膜に到るまで除去する工程。
（６）前記除去により形成された前記絶縁膜および前記酸化防止膜表面を有する前記半導体基板を熱処理して酸化し、前記曲率より緩やかな曲率の前記溝上部が形成される工程。
（７）前記酸化防止膜及び前記パッド酸化膜を除去する工程。
（８）前記パッド酸化膜が除去された前記半導体基板上にトランジスタを形成する工程。 - 次の工程を含む半導体装置の製造方法。
（１）パッド酸化膜が形成された半導体基板の回路形成面に酸化防止膜を形成する工程。
（２）前記半導体基板の回路形成面であって、素子形成領域間の素子分離領域が形成される領域に前記酸化防止膜及びパッド酸化膜を除去する工程。
（３）前記パッド酸化膜が除去された領域の前記半導体基板に等方性エッチング及び異方性エッチングを用いて所定の深さの溝を形成し、前記形成した溝を酸化して、曲率が形成された前記半導体基板の前記溝上部と内壁との表面に前記酸化されて形成された酸化膜を有する溝を形成する工程。
（４）前記半導体基板の前記回路形成面に絶縁膜を堆積し、前記酸化膜を有する溝内部に前記絶縁膜を埋め込む工程。
（５）前記酸化防止膜の上及び前記絶縁膜が埋め込まれた溝の上を覆って形成された前記絶縁膜を前記酸化防止膜に到るまで除去する工程。
（６）前記除去により形成された前記絶縁膜および前記酸化防止膜表面を有する前記半導体基板を熱処理して酸化する工程。
（７）前記酸化防止膜及び前記パッド酸化膜を除去する工程。
（８）前記パッド酸化膜が除去された前記半導体基板上にゲート絶縁膜と前記ゲート絶縁膜の上にゲート電極を形成する工程。 - 次の工程を含む半導体装置の製造方法。
（１）パッド酸化膜が形成された半導体基板の回路形成面に酸化防止膜を形成する工程。
（２）前記半導体基板の回路形成面の所望の位置の前記酸化防止膜及びパッド酸化膜を除去し、前記パッド酸化膜が除去された領域の前記半導体基板に、上端部の角部が除去された溝を形成し、前記形成した溝を酸化して、曲率が形成された前記半導体基板の前記溝上部と内壁との表面に前記酸化されて形成された酸化膜を有する溝を形成する工程。
（４）前記半導体基板の前記回路形成面に絶縁膜を堆積し、前記酸化膜を有する溝内部に前記絶縁膜を埋め込む工程。
（５）前記酸化防止膜の上及び前記絶縁膜が埋め込まれた溝の上にわたって形成された前記絶縁膜を有する半導体基板を酸化して、前記曲率より増加した曲率を有する前記溝上部が形成される工程。
（６）前記酸化防止膜の上及び前記絶縁膜が埋め込まれた溝の上に形成された前記絶縁膜を除去する工程。
（７）前記酸化防止膜及び前記パッド酸化膜を除去する工程。
（８）前記パッド酸化膜が除去された前記半導体基板上にゲート絶縁膜と前記ゲート絶縁膜の上にゲート電極を形成する工程。 - 請求項１乃至請求項３のうちのいずれか１項に記載の半導体装置の製造方法において、
前記酸化防止膜と前記パッド酸化膜との間に多結晶シリコン層が形成される工程を有することを特徴とする半導体装置の製造方法。 - 請求項１乃至請求項４のうちのいずれか１項に記載の半導体装置の製造方法において、
前記酸化防止膜は多結晶シリコンであることを特徴とする半導体装置の製造方法。 - 請求項１乃至請求項５のうちのいずれか１項に記載の半導体装置の製造方法において、
前記ゲート電極は積層体であることを特徴とする半導体装置の製造方法。 - 請求項１乃至請求項６のうちのいずれか１項に記載の半導体装の製造方法において、
前記半導体基板の回路形成面と前記溝の深さ方向の前記半導体基板の側面とのなす角度θが９０度＜θ＜１８０度の範囲であることを特徴とする半導体装置の製造方法。
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