KR100801062B1 - 트렌치 소자 분리 방법, 이를 이용한 게이트 구조물 형성방법 및 불 휘발성 메모리 소자 형성 방법 - Google Patents
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Abstract
액티브 영역을 한정하는 트렌치 소자 분리 방법에 있어서, 기판 상에, 상기 기판을 부분적으로 노출시키는 제1 개구를 한정하며 패드 산화막 패턴 및 상기 패드 산화막 패턴보다 넓은 선폭을 갖는 질화막 패턴이 적층된 마스크 패턴을 형성한다. 이어서, 상기 패드 산화막 패턴에 의해 노출된 기판 표면의 일부를 제거하여, 상기 제1 개구와 연통되고 측벽이 제1 경사를 갖는 제2 개구를 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 마스크 패턴에 의해 노출된 기판을 식각하여, 상기 제2 개구와 연통되고 상기 제2 개구보다 폭이 좁고 측벽이 상기 제1 경사보다 급한 제2 경사를 갖는 트렌치를 형성한다. 계속해서, 상기 제1 개구, 제2 개구 및 트렌치를 완전히 채우는 절연막을 형성하여 소자 분리 영역을 완성한다. 상기 소자 분리 영역을 형성함으로써, 중앙 부위는 평평하고 에지 부위가 완만하게 경사진 액티브 영역을 형성할 수 있다.
Description
도 1 내지 도 6은 본 발명의 바람직한 일 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 7 내지 도 10은 도 1 내지 도 6에 따른 트렌치 소자 분리 방법을 이용한 게이트 구조물 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 11 내지 도 13은 도 1 내지 도 6에 따른 트렌치 소자 분리 방법을 이용한 게이트 구조물 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 패드 산화막
104 : 질화막 106 : 포토레지스트 패턴
108 : 예비 패드 산화막 패턴 110 : 마스크 패턴
112 : 제1 개구 114 : 패드 산화막 패턴
116 : 제2 개구 118 : 트렌치
120 : 절연막 패턴
본 발명은 트렌치 소자 분리 방법, 이를 이용한 게이트 구조물 형성 방법 및 불 휘발성 메모리 소자의 형성 방법에 관한 것이다. 보다 상세하게는, 자기 정렬된 셸로우 트렌치 소자 분리(self-aligned shallow trench isolation; SA-STI) 방법 및 이를 이용한 게이트 구조물 형성 방법 및 불 휘발성 메모리 소자의 형성 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불 휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불 휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래시 메모리 장치에 대한 수요가 늘고 있다. 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
일반적으로 상기 플래시 메모리 장치는 실리콘웨이퍼와 같은 기판의 액티브 영역 상에 형성된 터널 산화막 패턴, 플로팅 게이트 전극, 유전막 패턴 및 컨트롤 게이트 전극을 포함하는 게이트 구조물을 갖는다.
상기 게이트 구조물은 반도체 기판 상에 터널 산화막, 플로팅 게이트 전극을 형성하기 위한 제1 도전층, 유전막 및 컨트롤 게이트 전극을 형성하기 위한 제2 도전층을 적층한 후, 이들을 패터닝함으로써 완성될 수 있다. 그러나, 반도체 장치의 집적도가 증가됨에 따라, 상기 게이트 구조물 형성을 위한 게이트 마스크와 절연막에 의해 정의된 액티브 영역 사이의 정렬 마진이 감소되었으며, 이를 개선하기 위하여 자기 정렬 방법이 도입되었다.
상기 자기 정렬 방법의 일 예로서, 자기 정렬된 폴리실리콘을 이용하는 방법을 들 수 있다. 상기 자기 정렬 방법을 보다 구체적으로 설명하면, 먼저, 기판 상에 상기 기판의 표면을 노출시키는 제1 개구를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 기판의 표면 부위에 트렌치를 형성한다. 이어서, 상기 제1 개구와 상기 트렌치를 매립하는 절연막 패턴을 형성하고, 상기 마스크 패턴을 제거하여 상기 절연막 패턴 사이에서 액티브 영역을 노출시키는 제2 개구를 생성시킨다. 계속해서, 상기 노출된 기판 상에 터널 절연막을 형성하고 상기 제2 개구를 불순물이 도핑된 폴리실리콘으로 매립하여 상기 액티브 영역에 자기 정렬된 플로팅 게이트 전극을 형성한다.
상기와 같은 자기 정렬 방법에서, 상기 터널 절연막은 통상적으로 열 산화(thermal oxidation)를 통해 형성될 수 있다. 이때, 상기 액티브 영역의 양측 에지 부분은 3차원 효과에 의한 스트레스(stress)가 가해지므로, 중심 부위에 비해 산화 반응이 활발하게 일어나지 않게 된다. 이로 인하여 상기 양측 에지 부분에서 의 터널 산화막 두께가 상기 액티브 영역의 중앙 부위에서의 두께보다 얇게 형성될 수 있다.
상기와 같이 터널 산화막의 두께가 균일하게 형성되지 못하는 경우, 상기 터널 산화막의 양측 에지 부위에서의 누설 전류가 증가될 수 있으며, 설정된 전압보다 낮은 전압에서 전자 터널링이 발생될 수 있다. 결과적으로, 터널 산화막의 내구성 및 플로팅 게이트 전극의 데이터 보존 능력이 저하될 수 있으며, 전체적인 불 휘발성 메모리 장치의 동작 신뢰도가 저하될 수 있다.
상기와 같이 터널 산화막 두께의 불균일은 에지 부위가 완만한 액티브 영역을 형성함으로써 해결할 수 있다. 상기와 같이 액티브 영역의 에지 부위를 완만하게 형성하기 위한 방법의 일 예로는 상기 액티브 영역의 일부분을 산화시켜 제거하는 기술인 대한민국 공개특허 10-2006-002534에 개시되어 있다.
구체적으로 설명하면, 상기 반도체 기판 상에 마스크 패턴을 형성한 후, 노출된 기판의 일부를 산화시키고 상기 산화된 반도체 기판을 선택적으로 제거한다. 상기와 같이 산화 및 제거 공정을 반복적으로 수행함으로써 마스크 패턴과 접하고 있는 반도체 기판의 에지가 완만해지도록 한다.
그러나, 상기 방법을 수행하더라도 상기 액티브 영역의 에지가 충분하게 완만해지지 않는다. 따라서, 상기 액티브 영역의 에지 부위를 완만하게 형성할 수 있는 신규한 방법이 요구되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 중앙 부위는 평평 하고 에지 부위가 완만한 액티브 영역을 형성하기 위한 트렌치 소자 분리 방법을 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 상기와 같은 트렌치 소자 분리 방법을 이용한 게이트 구조물의 형성 방법을 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 또 다른 목적은 상기와 같은 트렌치 소자 분리 방법을 이용한 불 휘발성 메모리 소자의 형성 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 트렌치 소자 분리 방법에 있어서, 기판 상에, 상기 기판을 부분적으로 노출시키는 제1 개구를 한정하며 패드 산화막 패턴 및 상기 패드 산화막 패턴보다 넓은 선폭을 갖는 질화막 패턴이 적층된 마스크 패턴을 형성한다. 상기 패드 산화막 패턴에 의해 노출된 기판 표면의 일부를 제거하여, 상기 제1 개구와 연통되고 측벽이 제1 경사를 갖는 제2 개구를 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 마스크 패턴에 의해 노출된 기판을 식각하여, 상기 제2 개구와 연통되고 상기 제2 개구보다 폭이 좁고 측벽이 상기 제1 경사보다 급한 제2 경사를 갖는 트렌치를 형성한다. 상기 제1 개구, 제2 개구 및 트렌치를 완전히 채우는 절연막을 형성한다.
상기 패드 산화막 패턴에 의해 노출된 기판 표면의 일부는 습식 식각으로 제거될 수 있다. 상기 습식 식각 공정은, 암모니아 수용액(NH4OH), 과산화수소(H2O2) 및 물(H2O)로 이루어지고 70 내지 80℃의 온도를 갖는 식각 용액을 사용하여 수행할 수 있다. 상기 마스크 패턴은, 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하고, 상기 질화막 상에 상기 질화막을 부분적으로 노출시키는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 질화막 및 패드 산화막을 순차적으로 식각하여 질화막 패턴 및 예비 패드 산화막 패턴을 형성하며, 상기 예비 패드 산화막 패턴의 가장자리 부위를 제거하여 상기 질화막 패턴보다 좁은 폭을 갖는 패드 산화막 패턴을 형성함으로써 형성될 수 있다. 상기 예비 패드 산화막 패턴의 가장자리는 습식 식각으로 제거될 수 있다. 상기 습식 식각 용액으로는 불산(HF) 희석액 또는 불화암모늄(NH4F), 불산(HF) 및 물(H2O)이 혼합된 LAL 용액을 사용할 수 있다. 상기 마스크 패턴을 형성한 후, 상기 노출된 기판 표면 일부를 더 식각시킬 수 있다. 상기 트렌치 소자 분리막 형성 방법은, 상기 질화막 패턴의 상부면이 노출되도록 상기 절연막 상부 일부를 제거하여 절연막 패턴을 형성하는 단계를 더 포함할 수 있다.
상기와 같은 본 발명에 따르면, 절연막 패턴으로 한정되는 액티브 영역의 에지 부위가 습식 식각에 의해 제거됨으로써, 중앙 부위는 평평하며 에지 부위가 완만한 액티브 영역을 획득할 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 게이트 구조물 형성 방법에 있어서, 기판 상에, 상기 기판을 부분적으로 노출시키는 제1 개구를 한정하며 패드 산화막 패턴 및 상기 패드 산화막 패턴보다 넓은 선폭을 갖는 질 화막 패턴이 적층된 마스크 패턴을 형성한다. 상기 패드 산화막 패턴에 의해 노출된 기판 표면의 일부를 제거하여, 상기 제1 개구와 연통되고 측벽이 제1 경사를 갖는 제2 개구를 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 마스크 패턴에 의해 노출된 기판을 식각하여, 상기 제2 개구와 연통되고 상기 제2 개구보다 폭이 좁고 측벽이 상기 제1 경사보다 급한 제2 경사를 갖는 트렌치를 형성한다. 상기 제1 개구, 제2 개구 및 트렌치를 완전히 채우는 절연막을 형성한다. 상기 마스크 패턴의 상부면이 노출되도록 상기 절연막의 상부면을 제거하여 절연막 패턴을 형성한다. 상기 마스크 패턴을 제거하여 상기 기판을 부분적으로 노출시키는 제3 개구를 형성한다. 상기 제3 개구 저면에 노출된 기판의 중앙 부위 및 에지 부위에 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 게이트 전극을 형성한다.
상기와 같은 본 발명에 따르면, 중앙 부위는 평평하고, 에지 부위가 완만한 기판의 표면 상에 실질적으로 동일한 두께로 게이트 산화막을 형성됨으로써, 불균일한 게이트 산화막의 두께에 의한 게이트 구조물의 누설 전류를 억제할 수 있다.
상기 또 다른 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 불 휘발성 메모리 소자의 형성 방법에 있어서, 기판 상에, 상기 기판을 부분적으로 노출시키는 제1 개구를 한정하며 패드 산화막 패턴 및 상기 패드 산화막 패턴보다 넓은 선폭을 갖는 질화막 패턴이 적층된 마스크 패턴을 형성한다. 상기 패드 산화막 패턴에 의해 노출된 기판 표면의 일부를 제거하여, 상기 제1 개구와 연통되고 측벽이 제1 경사를 갖는 제2 개구를 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 마스크 패턴에 의해 노출된 기판을 식각하여, 상기 제2 개구와 연통되고 상기 제2 개구보다 폭이 좁고 측벽이 상기 제1 경사보다 급한 제2 경사를 갖는 트렌치를 형성한다. 상기 제1 개구, 제2 개구 및 트렌치를 완전히 채우는 절연막을 형성한다. 상기 마스크 패턴의 상부면이 노출되도록 상기 절연막의 상부면을 제거하여 절연막 패턴을 형성한다. 상기 마스크 패턴을 제거하여 상기 기판을 부분적으로 노출시키는 제3 개구를 생성시킨다. 상기 제3 개구 저면에 노출된 기판의 중앙 부위 및 에지 부위에 터널 산화막을 형성한다. 상기 터널 산화막 상에 플로팅 게이트 전극, 유전막 및 컨트롤 게이트 전극을 형성한다.
상기 절연막은 산화물로 이루어질 수 있다. 상기 마스크 패턴을 제거한 후, 상기 절연막 패턴의 일부를 제거하여 상기 제3 개구보다 넓은 제4 개구를 더 생성시킬 수 있다.
상기와 같은 본 발명에 따르면, 중앙 부위는 평평하고 에지 부위가 완만한 기판의 표면 상에 실질적으로 동일한 두께로 터널 산화막을 형성됨으로써, 종래의 불균일한 터널 산화막의 두께에 의한 불 휘발성 메모리 소자의 누설 전류를 억제할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴 들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에", "하부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위 또는 아래에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 또는 하부에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드 또는 패턴들이 "제1", "제2", "제3"및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 막, 영역, 패드 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하, 본 발명에 따른 바람직한 실시예에 따른 트렌치 소자 분리 방법에 대해 상세하게 설명하면 다음과 같다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 패드 산화막(102)을 형성하고, 상기 패드 산화막(102) 상에 질화막(104)을 형성한다.
상기 패드 산화막(102)은 열 산화(thermal oxidation) 공정, 화학 기상 증착(chemical vapor deposition) 공정 등을 통해 얇게 형성한다. 질화막(104)은 실리콘 질화막일 수 있으며, 저압 화학 기상 증착(low pressure chemical vapor deposition) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition) 공정을 통해 형성될 수 있다.
상기 질화막(104) 상에 포토리소그래피(photolithography) 공정을 통해 상기 질화막(104)의 표면을 노출시키는 포토레지스트 패턴(106)을 형성한다. 이때, 상기 포토레지스트 패턴(106)에 의해 노출되는 부분은 기판(100)의 소자 분리 영역이며, 상기 포토레지스트 패턴(106)에 의해 마스킹되는 부분은 액티브 영역이 된다.
도 2를 참조하면, 상기 포토레지스트 패턴(106)을 식각 마스크로 사용하여 상기 질화막(104) 및 패드 산화막(102)을 순차적으로 식각하여 질화막 패턴(110) 및 예비 패드 산화막 패턴(108)을 포함하는 마스크 패턴을 형성한다. 상기 식각 공정의 예로는 플라즈마를 이용하는 건식 식각 공정, 반응성 이온 식각 공정 등이 있다.
상기 마스크 패턴을 형성하는 동안 반도체 기판(100)을 부분적으로 노출시키는 제1 개구(112)가 생성된다. 상기 제1 개구(112) 저면에는 반도체 기판(100) 표면이 노출된다.
한편, 본 발명의 일 실시예에 따르면, 상기 마스크 패턴을 형성한 후, 상기 노출된 반도체 기판(100)의 표면 일부를 더 식각할 수 있다.
도 3을 참조하면, 상기 예비 패드 산화막 패턴(108)의 가장자리를 일부 제거하여 패드 산화막 패턴(114)을 형성한다.
상기 예비 패드 산화막 패턴(108)의 가장자리는 습식 식각으로 제거되며, 상기 습식 식각 용액으로는 불산 희석액(HF) 또는 불화암모늄(NH4F), 불산(HF) 및 물(H2O)이 혼합된 LAL 용액을 사용할 수 있다.
본 발명의 일 실시예에 따르면, 상기 예비 패드 산화막 패턴(108)의 가장자리 약 50Å을 제거하기 위하여 약 수천 초 동안 상기 습식 식각 용액을 이용하여 습식 식각을 수행한다.
이로써, 패드 산화막 패턴(114)과, 패드 산화막 패턴(114)보다 큰 선폭을 갖는 질화막 패턴(110)을 포함하는 마스크 패턴을 형성할 수 있다.
도 4를 참조하면, 상기 패드 산화막 패턴(114)에 의해 노출된 반도체 기판(100) 표면의 일부를 제거하여, 상기 제1 개구(112)와 연통되고 측벽이 제1 경사를 갖는 제2 개구(116)를 형성한다.
상기 제1 경사는 상기 제2 개구(116)에 의해 노출되는 반도체 기판(100)의 수평면과 수직면이 이루는 각도를 의미한다. 즉, 제1 경사는 상기 반도체 기판(100)의 표면(수평면)과 상기 제2 개구(116) 내측벽(수직면) 사이의 기울어진 정도이다.
상기 노출된 반도체 기판(100) 표면의 일부는 습식 식각으로 제거될 수 있다. 상기 습식 식각은 암모니아(NH4OH), 과산화수소(H2O2) 및 물(H2O)로 이루어져 있으며 70 내지 80℃ 의 온도를 갖는 SC1 식각 용액을 사용하여 수행될 수 있다.
이때, 습식 식각 용액은 온도에 따라 식각 대상물의 식각 속도를 조절할 수 있는데, 본 실시예에 따르면, 상기 식각 용액의 온도를 약 70 내지 80℃의 높은 온도를 갖는 식각 용액을 사용함으로서, 상기 실리콘으로 이루어진 반도체 기판(100) 의 식각 속도를 저하시킬 수 있다. 따라서, 상기 식각 용액의 온도를 변화시킴으로써, 반도체 기판(100)의 식각량을 보다 용이하게 제어할 수 있다.
상기와 같이 SC1 식각 용액을 사용하여 상기 노출된 반도체 기판(100)의 일부를 제거하여 형성되는 제2 개구(116)의 측벽은 상기 제1 개구(112)의 측벽보다 완만한 제1 경사를 갖는다. 여기에서, 상기 제1 경사를 갖는 에지 부위는, 소자 분리 영역의 에지 부위이면서 액티브 영역의 에지 부위이다. 따라서, 상기 액티브 영역의 에지 부위는 상기 소자 분리 영역의 에지 부위와 대응되어 완만한 경사를 갖게 된다.
도 5를 참조하면, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 마스크 패턴에 의해 노출된 기판(100)을 식각하여, 상기 제2 개구(116)와 연통되고 상기 제2 개구(116)보다 폭이 좁으며 측벽이 상기 제1 경사보다 급한 제2 경사를 갖는 트렌치를 형성한다.
보다 상세하게 설명하면, 상기 마스크 패턴을 식각 마스크로 사용하여 노출된 반도체 기판(100)을 플라즈마 건식 식각을 수행하여 트렌치(118)를 형성한다. 이때, 상기 트렌치(118)는 상기 플라즈마 건식 식각의 특성 상 상부에서 하부로 갈수록 작은 폭을 갖는다. 즉, 상기 트렌치(118)는 상기 제1 경사보다 급한 제2 경사로 기울어진 측벽을 갖는다.
이때, 상기 제2 경사는 상기 반도체 기판(100)의 표면과 수평한 가상의 면과, 상기 트렌치의 내측벽 사이의 기울어진 정도를 의미한다.
한편, 상기 트렌치(118)를 형성한 후, 선택적으로 상기 트렌치(118) 내부에 열 산화막(도시되지 않음) 및 절연막 라이너(도시되지 않음)를 형성한다. 상기 열 산화막은 이전의 건식 식각 공정 시 발생한 트렌치(118) 표면 데이지(damage)를 큐어링(curing)하기 위해 상기 트렌치(118) 표면을 열 산화시켜 매우 얇은 두께로 상기 트렌치(118) 내부에 형성된다. 상기 열 산화막이 형성되어 있는 상기 트렌치(118)의 내측면과 저면 및 마스크 패턴의 표면에 수백 Å 두께로 절연막 라이너를 형성한다. 상기 절연막 라이너는 이후 공정에 의해 상기 트렌치(118) 내에 매립되는 소자 분리용 실리콘 산화막 내부의 스트레스를 감소시키고, 불순물 이온들이 필드 영역 내로 침투하는 것을 방지하기 위해 형성된다. 상기 절연막 라이너는 특정한 식각 조건 하에서 후에 설명될 실리콘 산화막과의 식각 선택비가 높은 물질로 형성되어야 하며, 예컨대, 실리콘 질화물(SiN)로 형성될 수 있다.
도 6을 참조하면, 상기 제1 개구(112), 제2 개구(116) 및 트렌치(118)를 채우도록 USG(Undoped Silicate Glass), O3-TEOS USG(O3-Tetra Ethyl Ortho Silicate Undoped Silicate Glass) 또는 고밀도 플라즈마(High Density Plasma : HDP) 산화막과 같은 갭 매립 특성이 우수한 산화막을 화학 기상 증착(Chemical Vapor Deposition : CVD) 방법에 의해 증착하여 절연막(도시되지 않음)을 형성한다.
또한, 필요한 경우에, 절연막 대하여 약 800∼1050℃의 고온 및 불활성 가스 분위기 하에서 어닐링(annealing) 공정을 수행하여 상기 갭 매립 산화막을 치밀화(densification)시켜 후속하는 세정 공정에 대한 습식 식각율을 낮출 수 있다.
이이서, 상기 절연막을 에치백(etch back) 또는 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 방법으로 마스크 패턴의 상부면이 노출되도록 연마하여 상기 트렌치(118) 내부에 절연막 패턴(120)을 형성한다.
이후 도시되어 있지는 않지만, 상기 마스크 패턴을 제거함으로써 액티브 영역에 해당하는 반도체 기판(100)을 노출시킬 수 있다.
이때, 상기 액티브 영역의 반도체 기판(100) 표면에서 중앙 부위는 평평한 면을 가지며, 에지 부위는 제1 경사로 기울어진 면을 갖는다. 때문에, 상기 액티브 영역의 에지 부위에 산화 공정이 수행되더라도 3차원 효과에 의한 스트레스가 거의 발생하지 않는다. 이로써, 후속 공정을 통해 상기 액티브 영역 상에 열산화 방법으로 산화막을 증착할 때, 상기 산화막이 반도체 기판(100)의 중앙 부위 및 에지 부위에서 실질적으로 동일한 두께로 형성될 수 있다.
상기 산화막은 게이트 구조물의 게이트 산화막 또는 불 휘발성 메모리 장치의 터널 산화막 또는 게이트 구조물의 게이트 산화막 등으로 기능할 수 있다.
이하에서는, 도 1 내지 도 6에 따른 트렌치 소자 분리 방법을 이용한 게이트 구조물 형성 방법에 대해 상세하게 설명한다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 게이트 구조물 형성 방법을 설명하기 위한 공정 단면도들이다.
도 7을 참조하면, 우선, 도 1 내지 도 6을 참조로 설명한 것과 동일한 공정을 수행함으로써, 반도체 기판(200)에 중앙 부위는 평평하고, 에지 부위가 완만한 액티브 영역을 한정하는 절연막 패턴(202)과 마스크 패턴(도시되지 않음)을 형성한 다.
이어서, 상기 마스크 패턴을 제거하여 액티브 영역을 노출시키는 제3 개구(203)를 생성시킨다. 보다 상세하게 설명하면, 상기 마스크 패턴의 질화막 패턴(도시되지 않음)을 인산(H3PO4)을 이용하는 습식 식각으로 제거한다. 이어서, 상기 패드 산화막 패턴(도시되지 않음)을 불산(HF) 희석액을 이용하여 습식 식각으로 제거한다.
여기에서, 상기 패드 산화막 패턴을 제거하는 동안 상기 절연막 패턴(202)이 일부 제거될 수 있다. 상세하게 설명하면, 상기 절연막 패턴(202)이 실리콘 산화물로 이루어져 있기 때문에 상기 패드 산화막 패턴을 식각하는 동안 상기 절연막 패턴(202)의 일부가 제거된다. 이로써, 상기 제3 개구(203)의 저면에는 상기 제1 경사를 갖는 액티브 영역의 에지 부위도 함께 노출된다.
도 8을 참조하면, 제3 개구(203)의 저면에 노출된 반도체 기판(200)의 중앙 부위 및 에지 부위에 게이트 산화막(204)을 형성한다.
상기 게이트 산화막(204)은 열 산화로 형성될 수 있으며, 상기 노출된 반도체 기판(200)의 중앙 부위 및 에지 부위에 실질적으로 동일한 두께를 갖는 게이트 산화막(204)이 형성된다. 이는 상기 액티브 영역의 에지 부위가 완만하기 때문이다.
도 9를 참조하면, 상기 제3 개구(203)를 완전하게 매립하도록 상기 절연막 패턴(202) 상에 도전막(도시되지 않음)을 형성한다.
상기 도전막은 이후 게이트 전극(206)으로 이용되며, 불순물이 도핑된 폴리실리콘 또는 금속을 포함할 수 있다.
이어서, 상기 절연막 패턴(202)의 상부면이 노출되도록 상기 도전막의 상부 일부를 제거하여 게이트 전극(206)을 형성할 수 있다.
이하에서는, 도 1 내지 도 6에 따른 트렌치 소자 분리 방법을 이용한 불 휘발성 메모리 장치의 형성 방법에 대해 상세하게 설명한다.
도 10 내지 도 13은 본 발명의 일 실시예에 따른 불 휘발성 메모리 방법을 설명하기 위한 공정 단면도들이다.
도 10을 참조하면, 우선, 도 1 내지 도 6을 참조로 설명한 것과 동일한 공정을 수행함으로써, 반도체 기판(300)에 에지가 완만한 액티브 영역을 한정하는 절연막 패턴(302)과 마스크 패턴(도시되지 않음)을 형성한다. 여기에서, 상기 마스크 패턴은 형성하고자 하는 플로팅 게이트 전극의 높이보다 더 두껍게 형성하는 것이 바람직하다.
이어서, 상기 마스크 패턴을 제거하여 액티브 영역의 표면을 노출시킨다. 상기 공정을 수행하면 상기 절연막 패턴(302)들 사이에는 제3 개구(303)를 생성된다. 보다 상세하게 설명하면, 상기 마스크 패턴의 질화막 패턴(도시되지 않음)을 인산(H3PO4)을 이용하는 습식 식각으로 제거한다. 이어서, 상기 패드 산화막 패턴(도시되지 않음)을 불산(HF) 희석액을 이용하여 습식 식각으로 제거한다.
상기 패드 산화막 패턴을 제거하는 동안 상기 절연막 패턴(302)이 일부 제거될 수 있다. 즉, 상기 절연막 패턴(302)이 실리콘 산화물로 이루어져 있기 때문에 상기 패드 산화막 패턴을 식각하는 동안 상기 절연막 패턴(302)의 일부가 제거된다. 이로써, 상기 제3 개구(303)의 저면에는 상기 제1 경사를 갖는 액티브 영역의 에지 부위도 함께 노출된다.
한편, 상기 액티브 영역의 에지 부위가 완전하게 노출될 수 있도록 상기 절연막 패턴(302) 측벽의 일부를 제거하는 액티브 영역 확장(enlarge) 공정을 더 수행할 수도 있다.
설명한 것과 같이, 상기 노출된 액티브 영역의 반도체 기판(300)은 평평한 중앙 부위와 제1 경사로 기울어진 에지 부위를 포함한다.
도 11을 참조하면, 상기 노출된 반도체 기판(300)의 중앙 부위 및 에지 부위에 터널 산화막(304)을 형성한다.
상기 터널 산화막(304)은 우선, 라티칼 산화(radical oxidation)를 수행한 후, 동일한 챔버 내에서(in-situ) 질화 산소(NO) 분위기 하에서 열처리(anneal)하여 형성할 수 있다. 이때, 상기 터널 산화막(304)은 상기 중앙 부위 및 에지 부위에 실질적으로 동일한 두께를 가지며 형성된다. 이는 상기 액티브 영역의 반도체 기판(300)이 중앙 부위는 평평하며, 에지 부위는 완만한 형상을 갖기 때문이다.
이로써, 액티브 영역의 반도체 기판(300) 상에 터널 산화막(304)이 동일한 두께로 형성됨으로서, 터널 산화막(304) 두께의 불균일로 인한 누설 전류 발생을 억제할 수 있다.
도 12를 참조하면, 상기 터널 산화막(304) 상에 플로팅 게이트 전극(306)을 형성한다.
본 발명의 일 실시예에 따르면, 저면에 터널 산화막(304)이 형성된 제3 개구(303)를 완전하게 메우도록 상기 절연막 패턴(302) 상에 제1 도전막(도시되지 않음)을 형성하고, 상기 절연막 패턴(302)의 상부면이 노출되도록 상기 제1 도전막의 상부를 제거하여 플래너(planer) 형상의 플로팅 게이트 전극(306)을 형성할 수 있다.
이어서, 상기 플로팅 게이트 전극(306)의 외측면이 노출되도록 상기 절연막 패턴(302)의 일부를 제거한다.
도시되어 있지는 않지만, 본 발명의 다른 실시예에 따르면, 상기 터널 산화막(304) 상에 제3 개구의 프로파일을 따라 U자형 플로팅 게이트 전극을 형성할 수도 있다. 간단하게 설명하면, 우선 상기 제3 개구가 완전하게 매립되지 않도록 제1 도전막을 상기 제3 개구의 프로파일을 따라 형성하고, 상기 제3 개구를 채우는 희생막을 형성한다. 다음에, 상기 절연막 패턴(302) 상부면이 노출되도록 상기 제1 도전막을 부분적으로 제거하는 공정이 수반된다. 이로써, U자형 플로팅 게이트 전극을 형성할 수 있다.
도 13을 참조하면, 상기 플로팅 게이트 전극(306) 상에 유전막(308)을 형성한다. 상기 유전막의 예로는 ONO(oxide nitride oxide)막, 금속 산화막 등을 들 수 있다. 이어서, 상기 유전막 상에 컨트롤 게이트용 제2 도전막(310)을 형성한다.
도시되어 있지는 않지만 계속해서, 상기 제2 도전막(310), 유전막 및 플로팅 게이트 전극(306)을 패터닝하여 컨트롤 게이트 전극(도시되지 않음), 유전막 패턴(도시되지 않음) 및 플로팅 게이트 전극(306)을 포함하는 불 휘발성 메모리 소자를 형성할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 불산 희석액을 이용하여 패드 산화막의 일부를 제거하고, SC1 용액을 이용하여 노출된 반도체 기판을 제거함으로써, 중앙 부위는 평평하고 에지 부위는 완만한 경사를 갖는 액티브 영역을 용이하게 형성할 수 있다. 상기 반도체 기판 표면의 산화 공정 시에 상기 액티브 영역의 상기 중앙 부위 및 에지 부위에 실질적으로 동일한 두께의 산화막을 형성할 수 있다.
상기 산화막이 불 휘발성 메모리 소자의 터널 산화막 또는 게이트 전극의 게이트 산화막으로 기능할 때, 상기 에지 부위에 형성된 산화막의 두께가 중앙 부위에 형성된 산화막의 두께와 동일하므로 상기 에지 부위에서의 누설 전류 발생을 미연에 억제할 수 있어, 반도체 소자의 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (12)
- 기판 상에, 상기 기판을 부분적으로 노출시키는 제1 개구를 한정하며 패드 산화막 패턴 및 상기 패드 산화막 패턴보다 넓은 선폭을 갖는 질화막 패턴이 적층된 마스크 패턴을 형성하는 단계;상기 패드 산화막 패턴에 의해 노출된 기판 표면의 일부를 암모니아 수용액(NH4OH), 과산화수소(H2O2) 및 물(H2O)로 이루어지고 70 내지 80℃의 온도를 갖는 식각 용액을 이용한 습식 식각으로 제거하여, 상기 제1 개구와 연통되고 측벽이 제1 경사를 갖는 제2 개구를 형성하는 단계;상기 마스크 패턴을 식각 마스크로 사용하여 상기 마스크 패턴에 의해 노출된 기판을 식각하여, 상기 제2 개구와 연통되고 상기 제2 개구보다 폭이 좁고 측벽이 상기 제1 경사보다 급한 제2 경사를 갖는 트렌치를 형성하는 단계; 및상기 제1 개구, 제2 개구 및 트렌치를 완전히 채우는 절연막을 형성하는 단계를 포함하는 트렌치 소자 분리 방법.
- 삭제
- 삭제
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 마스크 패턴을 형성하는 단계는,기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계;상기 질화막 상에 상기 질화막을 부분적으로 노출시키는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 질화막 및 패드 산화막을 순차적으로 식각하여 질화막 패턴 및 예비 패드 산화막 패턴을 형성하는 단계; 및상기 예비 패드 산화막 패턴의 가장자리 부위를 제거하여 상기 질화막 패턴보다 좁은 폭을 갖는 패드 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자 분리 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제4항에 있어서, 상기 예비 패드 산화막 패턴의 가장자리는 습식 식각으로 제거되는 것을 특징으로 하는 트렌치 소자 분리 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제5항에 있어서, 상기 습식 식각 용액으로는 불산(HF) 희석액 또는 불화암모늄(NH4F), 불산(HF) 및 물(H2O)이 혼합된 LAL 용액을 사용하는 것을 특징으로 하는 트렌치 소자 분리 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.상기 노출된 기판 표면 일부를 식각시키는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자 분리 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 질화막 패턴의 상부면이 노출되도록 상기 절연막 상부 일부를 제거하여 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자 분리 방법.
- 기판 상에, 상기 기판을 부분적으로 노출시키는 제1 개구를 한정하며 패드 산화막 패턴 및 상기 패드 산화막 패턴보다 넓은 선폭을 갖는 질화막 패턴이 적층된 마스크 패턴을 형성하는 단계;상기 패드 산화막 패턴에 의해 노출된 기판 표면의 일부를 제거하여, 상기 제1 개구와 연통되고 측벽이 제1 경사를 갖는 제2 개구를 형성하는 단계;상기 마스크 패턴을 식각 마스크로 사용하여 상기 마스크 패턴에 의해 노출된 기판을 식각하여, 상기 제2 개구와 연통되고 상기 제2 개구보다 폭이 좁고 측벽이 상기 제1 경사보다 급한 제2 경사를 갖는 트렌치를 형성하는 단계; 및상기 제1 개구, 제2 개구 및 트렌치를 완전히 채우는 절연막을 형성하는 단계;상기 마스크 패턴의 상부면이 노출되도록 상기 절연막의 상부면을 제거하여 절연막 패턴을 형성하는 단계;상기 마스크 패턴을 제거하여 상기 기판을 부분적으로 노출시키는 제3 개구를 형성하는 단계;상기 제3 개구 저면에 노출된 기판의 중앙 부위 및 에지 부위에 게이트 산화막을 형성하는 단계; 및상기 게이트 산화막 상에 게이트 전극을 형성하는 단계를 포함하는 게이트 구조물 형성 방법.
- 기판 상에, 상기 기판을 부분적으로 노출시키는 제1 개구를 한정하며 패드 산화막 패턴 및 상기 패드 산화막 패턴보다 넓은 선폭을 갖는 질화막 패턴이 적층된 마스크 패턴을 형성하는 단계;상기 패드 산화막 패턴에 의해 노출된 기판 표면의 일부를 제거하여, 상기 제1 개구와 연통되고 측벽이 제1 경사를 갖는 제2 개구를 형성하는 단계;상기 마스크 패턴을 식각 마스크로 사용하여 상기 마스크 패턴에 의해 노출된 기판을 식각하여, 상기 제2 개구와 연통되고 상기 제2 개구보다 폭이 좁고 측벽이 상기 제1 경사보다 급한 제2 경사를 갖는 트렌치를 형성하는 단계; 및상기 제1 개구, 제2 개구 및 트렌치를 완전히 채우는 절연막을 형성하는 단계;상기 마스크 패턴의 상부면이 노출되도록 상기 절연막의 상부면을 제거하여 절연막 패턴을 형성하는 단계;상기 마스크 패턴을 제거하여 상기 기판을 부분적으로 노출시키는 제3 개구 를 생성시키는 단계;상기 제3 개구 저면에 노출된 기판의 중앙 부위 및 에지 부위에 터널 산화막을 형성하는 단계; 및상기 터널 산화막 상에 플로팅 게이트 전극, 유전막 및 컨트롤 게이트 전극을 형성하는 단계를 포함하는 불 휘발성 메모리 소자의 형성 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제10항에 있어서, 상기 절연막은 산화물로 이루어진 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제10항에 있어서, 상기 마스크 패턴을 제거한 후,상기 절연막 패턴의 일부를 제거하여 상기 제3 개구보다 넓은 제4 개구를 생성시키는 단계를 더 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
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