CN1189947C

CN1189947C - 半导体器件及其制造方法

Info

Publication number: CN1189947C
Application number: CNB021083118A
Authority: CN
Inventors: 高田和彦; 菅谷慎二
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 2001-06-26
Filing date: 2002-03-28
Publication date: 2005-02-16
Anticipated expiration: 2022-03-28
Also published as: EP1276148A3; TW531895B; KR100818873B1; JP2003007869A; CN1393937A; KR20030001230A; US6649965B2; EP1276148B1; US20020195645A1; EP1276148A2; DE60238583D1

Abstract

在衬底上形成隧道绝缘膜和构成浮栅下部的第一半导体膜，腐蚀形成器件隔离凹槽，在凹槽中和第一半导体膜上形成器件隔离绝缘膜，从第一半导体膜的上表面去除器件隔离绝缘膜，减薄器件隔离凹槽上的器件隔离绝缘膜，选择生长用作浮栅上部的第二半导体膜，并使其在器件隔离绝缘膜上横向延伸，在浮栅上形成绝缘膜，在绝缘膜上形成用作控制栅的导电膜。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体器件及其制造方法，尤其是涉及具有非易失存储器的半导体器件及其制造方法。

背景技术

闪速EEPROM(电可擦可编程只读存储器)作为可写非易失存储器，由于它的便利，所以在半导体器件中是重要的。就EEPROM而论，需要更大规模的存储容量和每单位比特较低的成本。

为了适应这种需要，重要的是着手闪速存储器单元的小型化。近来据报导，通过STI(浅沟槽隔离)技术使元件相互隔离，存储单元被小型化。这种技术例如被阐明在Nikkei Microdevice，March 2000，pp.82-86。

应用STI的闪速存储器单元能够进行小型化，同时能够避免鸟嘴问题，这种鸟嘴问题是使用已有技术中的LOCOS(硅的局部氧化)方法所形成的器件隔离结构时引起的。

应用STI的闪速存储器单元例如可以由以下所述的工序形成。

首先，如图1A所示，在硅衬底101上顺序地形成隧道氧化膜102、第一硅薄膜103和第一氮化硅薄膜104，然后在用作闪速存储器单元的沟道的区域形成掩模，然后通过腐蚀氮化硅薄膜104至硅衬底101的上层部位，形成用于STI的器件隔离凹槽105。

然后，通过CVD法在器件隔离凹槽105和氮化硅薄膜104上形成SiO₂薄膜106。然后，通过CMP法抛光SiO₂薄膜106，从第一氮化硅薄膜104的上表面去除SiO₂薄膜，在器件隔离凹槽105留下SiO₂薄膜。因此，器件隔离凹槽105和其中形成的SiO₂薄膜106能够用作STI。

然后，选择性地腐蚀第一氮化硅薄膜。然后，如图1B所示，在SiO₂膜106和第一硅膜103上顺序地形成第二硅膜107和第二氮化硅膜108。通过布图形成第一硅膜103和第二硅膜107作为浮栅。

然后，如图1C所示，将第二氮化硅膜108布图成为在器件隔离凹槽105上分离的形状。另外，在整个表面上形成第三氮化硅膜109，然后通过各向异性刻蚀对此第三氮化硅膜109进行腐蚀，并且保留在第二氮化硅膜108的侧壁上，作为侧壁隔层。

然后，如图1D所示，通过使用布图的第二和第三氮化硅膜108、109作为掩模，同时腐蚀第二硅膜107，使第二硅膜107在器件隔离凹槽105上分隔。

然后，去除第二和第三氮化硅膜108、109，在整个表面上依次形成ONO膜111和第三硅膜112。然后，将第三硅膜112布图成为控制栅的形状，并且将第二硅膜107布图成为浮栅110的形状(图1E)。

在上述工序中，使用第二氮化硅膜108以及在膜108侧壁上形成的侧壁作为掩模，对第二硅膜107进行布图的原因，是为了增加浮栅110与控制栅112之间的耦合电容。

然而，按照上述工序，用于在第二硅膜107上对第二氮化硅膜108进行布图的曝光掩模需要对准。因此，由于必须保证位移裕度，所以这种裕度使得进一步小型化难以继续下去。

发明内容

本发明的目的在于提供一种能使存储单元比已有技术更为小型化的半导体器件制造方法。

根据本发明的一个方面，提供一种半导体器件，包括：构成浮栅下部的第一半导体膜，所述浮栅经由隧道绝缘膜形成在半导体衬底的器件形成区域上；形成在第一半导体膜、隧道绝缘膜和半导体衬底中的器件隔离凹槽，与器件形成区域邻接；埋置在器件隔离凹槽中的器件隔离绝缘膜；形成在第一半导体膜上的第二半导体膜，作为浮栅的上部，并且具有在横向延伸的延伸部分，以使膜厚度从器件形成区域到器件隔离绝缘膜连续地减薄；形成在第二半导体膜上的绝缘膜；经由绝缘膜形成在浮栅上的控制栅，其中，浮栅的上表面在从器件形成区域到器件隔离绝缘膜的方向具有弯曲的斜面。

根据本发明的另一个方面，提供一种半导体器件制造方法，包括以下步骤：在半导体衬底上形成隧道绝缘膜；在隧道绝缘膜上形成第一半导体膜，构成浮栅下部；通过腐蚀第一半导体膜的器件隔离区、隧道绝缘膜和半导体衬底，形成器件隔离凹槽；在器件隔离凹槽中和第一半导体膜上形成器件隔离绝缘膜；从第一半导体膜之上的区域去除该器件隔离绝缘膜，以及减薄器件隔离凹槽之上的器件隔离绝缘膜；在第一半导体膜上选择性地生长第二半导体膜用作浮栅上部，以及在器件隔离绝缘膜上生长第二半导体膜，从器件隔离绝缘膜横向延伸；在浮栅上形成绝缘膜；以及在绝缘膜上形成导电膜用作控制栅。

根据本发明的另一个方面，提供一种半导体器件制造方法，包括以下步骤：在半导体衬底上依次形成隧道绝缘膜、第一电极形成膜和氮化硅膜；在氮化硅膜上形成多个条状抗蚀剂图形；通过使用抗蚀剂图形作为掩模，腐蚀氮化硅膜、第一电极形成膜、隧道绝缘膜和半导体衬底，在抗蚀剂图形之间的半导体衬底中形成凹槽；在去除抗蚀剂图形之后，形成厚度足以完全覆盖凹槽的第一绝缘膜；使用化学机械抛光，抛光第一绝缘膜直到氮化硅膜的上表面使得整个表面成为平面；选择性地去除氮化硅膜并露出第一电极形成膜的上表面，构成凹面；在第一电极形成膜上进一步选择性地生长电极形成膜，把凹面转变成凸面；整体形成第二绝缘膜；在第二绝缘膜上形成第二电极形成膜。

以下将说明本发明的优点。

根据本发明，在置于STI结构中的器件隔离绝缘膜之间的第一半导体薄膜上，选择性地生长第二半导体薄膜，以及生长第二半导体薄膜使其遍布器件隔离绝缘膜。在这种情况下，第一半导体薄膜和第二半导体薄膜用作闪速存储器单元的浮栅。

因此，由于与控制栅互搭的浮栅面积比与隧道绝缘膜接触的浮栅面积更宽，所以能够获得集成度更高的存储单元，并且能够形成具有高的浮栅与控制栅间耦合电容的非易失存储器单元。

由于浮栅的上部按自对准的方式成形，所以不必使用掩模来执行布图，因而不会发生位移的问题。因此，通过这种取代可使对准裕度较小，能够实现单元面积的减少。

并且，当在浮栅上形成绝缘膜，然后形成用作控制栅的膜时，对此膜进行布图时，控制栅上表面的平滑曲面上几乎不产生腐蚀残余物。因而，加工是容易的。

另外，结果用作浮栅的第二半导体膜上表面的侧面部位形成为平滑曲面，绝缘膜的膜厚度、例如浮栅上表面上形成的ONO膜变得均匀，因而能够避免施加到绝缘膜的电场聚集。结果，控制栅与浮栅之间能够保持高的绝缘耐压，可以形成具有更高可靠性的非易失存储器。

附图说明

图1A至1E是展示形成已有技术的闪速存储器单元的工序剖面图。

图2A至2M是展示根据本发明第一实施例的闪速存储器单元的形成工序的透视图。

图3A至3E是展示根据本发明第一实施例的闪速存储器单元的形成工序的剖面图。

图4是根据本发明第一实施例的闪速存储器单元的剖面图。

图5A至5E是展示根据本发明第二实施例的闪速存储器单元的形成工序的透视图。

图6A至6D是展示根据本发明第二实施例的闪速存储器单元的形成工序的剖面图。

图7A至7C是展示根据本发明第三实施例的闪速存储器单元的形成工序的透视图。

具体实施方式

以下将参考附图说明本发明的实施例。

(第一实施例)

图2A至2M是展示根据本发明第一实施例的半导体器件制造工序的透视剖面图。并且，图3A至3E是展示根据本发明第一实施例的半导体器件制造工序的剖面图。

以下，首先将说明获取图2A所示结构所需要的工序。

通过把杂质离子注入硅(半导体)衬底1的预定区域来形成阱(未示出)。然后，通过热氧化方法在硅衬底1的上表面形成厚10nm的SiO₂制成的隧道氧化膜(绝缘膜)2。

然后，通过CVD法在隧道氧化膜2上生长厚10nm由多晶硅制成的第一硅膜3用作浮栅的一部分。在此生长过程中，向第一硅膜3掺杂磷，获取例如0.5×10²⁰atm/cm³的杂质浓度。采用磷化氢(PH₃)作为磷掺杂气体。

然后，通过CVD法在第一硅膜3上生长厚10nm的第一氮化硅膜4。

然后，如图2B所示，通过在第一氮化硅膜4上涂敷抗蚀剂，然后对这种抗蚀剂进行曝光/显影，相隔一定距离地形成多个条状第一抗蚀剂图形5，用于覆盖闪速存储器单元的器件形成区域。第一抗蚀剂图形5的宽度例如设定为0.24μm，第一抗蚀剂图形5之间的宽度例如设定为0.32μm。

然后，如图2C所示，使用第一抗蚀剂图形5作为掩模，同时腐蚀第一氮化硅膜4、第一硅膜3、隧道氧化膜2和硅衬底1，在第一抗蚀剂图形5之间的区域形成器件隔离凹槽1a。器件隔离凹槽1a距硅衬底1表面的深度例如设定为350nm。

使用氟系气体作为第一氮化硅膜4的腐蚀气体，使用氯系气体作为第一硅膜3和硅衬底1的腐蚀气体，也使用氟系气体作为隧道氧化膜2的腐蚀气体。

在这种情况下，使用第一抗蚀剂图形5作为掩模对第一氮化硅膜4进行布图之后，去除第一抗蚀剂图形5，然后使用第一氮化硅膜4作为掩模，腐蚀第一硅膜3、隧道氧化膜2和硅衬底1，可以形成器件隔离凹槽1a。

然后，硅衬底1在900℃的氧气氛中退火，在这种情况下去除第一抗蚀剂图形5。因而，如图2D所示，沿器件隔离凹槽1a的内表面形成厚15nm的SiO₂膜6。

然后，如图2E所示，在器件隔离凹槽1a和第一氮化硅膜4上，通过CVD法形成厚700nm的SiO₂制成的器件隔离绝缘膜7。结果，器件隔离凹槽1a成为被器件隔离绝缘膜7完全覆盖的状态。在这种情况下，位于器件隔离凹槽1a内表面上的SiO₂膜6用作器件隔离绝缘膜7的一部分。

然后，如图3A所示，采用CMP(化学机械抛光)法抛光器件隔离绝缘膜7，直到露出第一氮化硅膜4的上表面。在这种情况下，由于第一氮化硅膜4可以起抛光终止层作用，所以易于检测抛光的终点。

然后，如图2F和图3B所示，使用热磷酸从第一硅膜3的上表面去除第一氮化硅膜4。结果，露出第一硅膜3的上表面，并且留在器件隔离凹槽1a中的器件隔离绝缘膜7从第一硅膜3的上表面突出。

然后，如图2G和图3C所示，在第一硅膜3上选择性地生长多晶硅制成的第二硅膜8。作为选择性生长法，例如使用二氯硅烷系气体或者二氯硅烷系气体和氯系气体(例如盐酸)组成的混合气体。使用这种气体系的理由是，构成二氯硅烷(SiH₂Cl₂)的硅用做多晶硅的生长元素，而构成二氯硅烷的氯或者盐酸系气体中的氯作为添加气体具有腐蚀硅的作用。因此，这种气体具有在器件隔离绝缘膜7表面上抑制硅核生长的作用，还具有在第一硅膜3上选择性地生长第二硅膜8的作用。

如此选择性地生长的第二硅膜8以及第一硅膜3通过后续工序进行布图，构成浮栅。

第二硅膜8的这种选择生长是如下进行的，例如向CVD气氛中流入大约400cc的二氯硅烷、大约0至200cc的盐酸(HCl)和大约14.6升的氢气(H₂)作为生长气体，生长温度设定为850至900℃，CVD气氛压力设定为大约1330Pa，流入磷化氢作为掺杂剂。结果，在第一硅膜3上生长厚100nm的第二硅膜8，其中含有杂质浓度为0.5×10²⁰atm/cm³的磷。

作为实现类似生长效果的另一个例子，这种条件可以列举如下，生长温度和生长气氛压力分别设定为700至900℃和2660至6650Pa，作为生长气体分别向生长气氛提供100cc的SiH₂Cl₂、110cc的HCl和20升的H₂，或者生长温度和生长气氛压力分别设定为630至760℃和133Pa，作为生长气体向生长气氛提供30至150cc的SiH₂Cl₂、10至50cc的HCl和5升的H₂。

并且，可以使用甲硅烷(SiH₄)选择性地生长硅。在这种情况下，例如通过超高真空(UHV)CVD生长硅，其中生长压力非常低，并且例如可以设置这样的条件，压力和生长温度分别设定为0.1Pa和600℃，作为生长气体提供给生长气氛的SiH₄、HCl和H₂分别是30至150cc、10至50cc和5升。此外，作为另一方法，可以通过ECR等离子体CVD法选择性地生长硅。在这种情况下，例如生长温度设定为225℃，并且SiH₄和H₂被用作反应气体。

可以在掺杂例如磷等杂质的同时选择性地生长硅。但是，可以在已经选择性地生长了这种未掺杂的硅之后，通过离子注入法把杂质掺杂进未掺杂的硅中。

此时，根据上述硅生长条件，存在这样的选择性，即硅易于生长在第一硅膜3上，但是硅难以生长在器件隔离绝缘膜7上。因此，第二硅膜8仅在第一硅膜3的暴露表面上额外生长。

而且，在第二硅膜8的生长过程中，第二硅膜8在横向开始生长，当第二硅膜8变得比器件隔离绝缘膜7更高时，在器件隔离绝缘膜7之上扩展。这里，由于横向与纵向的生长比率大约是0.9，所以如果这种第二硅膜8形成为从器件隔离绝缘膜7的上表面突出大约90nm，则第二硅膜8生长成为从器件隔离区的边缘向中心延伸大约80nm。而且，在器件隔离绝缘膜7上延伸的第二硅膜8的上表面是圆的和平滑的斜面。

此外，在这种情况是通过腐蚀硅膜形成图形。

如上所述选择性地生长的第二硅膜8具有平面形状，沿器件隔离绝缘膜7的中心分隔成多个。

接着，如图2H和图3D所示，在第二硅膜8和器件隔离绝缘膜7上形成ONO膜9，作为耦合绝缘膜。此ONO膜9的形成是，借助CVD法顺序地形成厚6nm的SiO₂膜和厚8.5nm的氮化硅膜，然后在氧气氛中、950℃的温度下对氮化硅膜退火6小时。

然后，虽然未做特别图解，在用抗蚀剂覆盖ONO膜9的闪速存储器单元区域的同时通过干腐蚀，去除未用抗蚀剂覆盖的区域、例如***电路区域中的ONO膜9和硅膜3，然后采用氢氟酸湿腐蚀隧道氧化膜2，从而在未用抗蚀剂覆盖的区域中露出硅衬底1的上表面。然后，通过去除抗蚀剂在闪速存储器单元区域露出ONO膜9，硅衬底1在其余区域、例如***电路区域的晶体管形成区域露出。

此后，对***电路区域等的晶体管形成区域中的硅衬底1的表面进行热氧化，形成厚15nm的栅氧化膜(未示出)。此时，用ONO膜9防止闪速存储器单元区域中的第二硅膜8被氧化。

然后，如图2I和图3E所示，采用CVD法在硅衬底1上顺序地生长150nm厚的未掺杂多晶硅第三硅膜10和20nm厚的第二氮化硅膜11。如后续所述，当在硅衬底1中离子注入这种杂质，形成杂质扩散层时，杂质被引入第三硅膜10。

然后，如图2J所示，通过在第二氮化硅膜11上涂敷抗蚀剂，然后对此抗蚀剂进行曝光/显影，形成具有平面形状的叠层栅的每个抗蚀剂图形12，叠层栅的宽度是0.16μm。

然后，使用抗蚀剂图形12作为掩模，顺序地腐蚀第二氮化硅膜11、第三硅膜10、ONO膜9、第一和第二硅膜3。在此腐蚀中，用抗蚀剂覆盖闪速存储器单元区域之外的区域。

因此，如图2K所示，第三硅膜10用作闪速存储器单元的控制栅CG，留在控制栅CG之下的硅膜3、8具有浮栅FG的形状。图2K示出的是去除了抗蚀剂图形12的状态。

如上所述，浮栅FG在其下部的宽度较窄，在其上部的宽度较宽。其与隧道氧化膜2接触的下表面的宽度例如是0.24μm，其高于器件隔离绝缘膜7的部位的宽度最大值是大约0.4μm。因此，浮栅FG与控制栅CG具有较高的耦合比例。

然后，通过对第二氮化硅膜11和第三硅膜10进行布图，形成第三硅膜10制成的栅电极(未示出)，例如存在于***电路区域。在此布图中，用抗蚀剂覆盖闪速存储器单元区域。

在除了闪速存储器单元区域之外的其余区域被抗蚀剂覆盖的状态，通过以40keV的加速能量和1.0×10¹⁵/cm²的剂量，把砷离子(As⁺)注入浮栅FG两侧上的硅衬底1中，形成用作源/漏区的杂质扩散层13a、13b。

然后，在完全去除抗蚀剂的状态下，对硅衬底1的暴露表面进行热氧化，形成5nm的热氧化膜(未示出)。然后，为了在***电路区域形成n型MOS晶体管的LDD杂质扩散层，以30keV的加速能量和4.0×10¹³/cm²的剂量，在***电路区域中的栅电极(未示出)两侧上的硅衬底1注入磷离子(P⁺)。接着，为了在***电路区域形成p型MOS晶体管的LDD杂质扩散层，以80keV的加速能量和4.0×10¹³/cm²的剂量，在另一栅电极(未示出)两侧上的硅衬底1注入氟化硼离子(BF₂ ⁺)。在把杂质引入***电路区域时，用抗蚀剂覆盖闪速存储器单元区域。完成杂质离子注入之后，去除抗蚀剂。而且，使用该抗蚀剂来完成p型杂质和n型杂质的各个离子注入。

然后，以下将说明获取图2L所示状态所需要的工序。

首先，通过CVD法在浮栅FG、硅衬底1、器件隔离绝缘膜7等上顺序地生长15nm厚的SiO₂层和115nm厚的氮化硅膜。然后，通过对它们进行深腐蚀，在闪速存储器区域中的浮栅FG和控制栅CG的侧壁上和***电路区域中的栅电极(未示出)的侧壁上形成绝缘侧壁隔层14。

然后，通过煮沸磷酸，去除控制栅CG和栅电极(未示出)上的第二氮化硅膜11。

此外，把杂质离子注入暴露在***电路区域(未示出)中的栅电极两侧上的硅衬底1。在n型MOS晶体管的LDD杂质扩散层中，以60kev的加速能量和3.0×10¹⁵/cm²的剂量把As⁺注入硅衬底1。而且，在p型MOS晶体管的LDD杂质扩散层中，以40keV的加速能量和2.0×10¹⁵/cm²的剂量，把BF₂ ⁺注入栅电极两侧上的硅衬底1。使用该抗蚀剂来完成p型杂质和n型杂质的各个离子注入。在上述离子注入期间，用抗蚀剂覆盖闪速存储器单元区域，在离子注入工序之后去除抗蚀剂。

然后，通过在1000℃的温度下对硅衬底1进行10秒的氮气氛退火，激活硅衬底1中注入的离子籽晶。

然后，通过溅射在控制栅CG、栅电极(未示出)、杂质扩散层13a、13b、器件隔离绝缘膜7等上，顺序地形成13nm厚的钴层和30nm厚的氮化钛层。此后，通过在500℃的温度下对硅衬底1进行30秒的氮气氛退火，促使钴膜与分别构成杂质扩散层13a、13b、控制栅CG、栅电极(未示出)等的硅反应，从而形成硅化物层。然后，使用作为湿法工艺的过氧化铵，不但去除氮化钛膜，而且还去除未反应的钴膜。

因此，在闪速存储器单元区域中，分别在控制栅CG的上表面和杂质扩散层13a、13b的上表面形成硅化钴层15a、15b、15c。

然后，通过在840℃进行40秒的氮气氛退火，降低硅化钴层15a、15b、15c的电阻。

以下，将说明获取图2M所示结构所需要的工序。

首先，如图2M所示，在硅化钴层15a、15b、15c、器件隔离绝缘膜7等上形成第一层间绝缘膜16。然后，对第一层间绝缘膜16进行布图，分别在存储单元的多个杂质扩散层13a、13b上形成第一接触孔。然后，在第一接触孔中埋置第一导电栓塞17a、17b。

然后，在第一层间绝缘膜16上形成第一金属薄膜。然后，通过对第一金属薄膜进行布图形成源布线18a，源布线18a连接用做字线方向的源的多个杂质扩散层13a上的第一导电栓塞17a。而且，通过对第一金属薄膜进行布图，在用作漏的杂质扩散层13b上的第一导电栓塞17b上形成导电焊盘18b。

接着，在源布线18a、导电焊盘18b和第一层间绝缘膜16上形成第二层间绝缘膜19。然后，通过对第二层间绝缘膜19进行布图，在导电焊盘18b上形成第二接触孔，然后在第二接触孔形成第二导电栓塞20。

然后，在第二层间绝缘膜19上形成第二金属薄膜。然后，通过对第二金属薄膜进行布图，形成在与源布线18a直线相交方向连接多个第二导电栓塞20的位线BL。沿位线BL延伸方向截取的一个存储单元的横截面如图4所示。

此后，形成进一步的层间绝缘膜、布线等，但是这里省略对它们的详细说明。

根据上述工序，由于是通过在器件隔离绝缘膜7之间选择性地生长第二硅膜8，来形成浮栅FG的上部，所以可以省略用于浮栅FG上部布图的掩模，从而可以提高生产率。此外，通过调节第二硅膜8的生长条件，可以在横向控制浮栅FG上部的最终宽度。

结果，根据浮栅FG的形状，与控制栅CG的搭接面积大于与隧道氧化膜2的接触面积，可以获得大的耦合比例。

而且，由于在横向构成浮栅FG上部的第二硅膜8的延伸，是按相对于作为STI的器件隔离绝缘膜7自对准的方式产生的，所以它们之间很少发生位移。因此，通过使设置用来吸收位移的裕度缩小，可以使闪速存储器单元的面积比已有技术缩小。

而且，构成浮栅FG的第二硅膜8的上部从其中心到其边缘线性地变化，在该上表面既不产生边缘也不产生台阶。因此，能够获得以下优点，即由于在进行腐蚀用于形成控制栅CG期间，腐蚀残渣难以残存于浮栅边缘上，所以易于加工。此外，由于浮栅FG上部没有角，所以控制栅CG与浮栅FG之间形成的ONO膜9的膜厚没有局部地减小。结果，浮栅FG与控制栅CG之间没有引起电场聚集的问题。

(第二实施例)

第一实施例中，如图2E所示，当通过CMP对器件隔离凹槽1a中和第一氮化硅膜4上形成的器件隔离绝缘膜7进行抛光时，使用第一氮化硅膜4作为CMP阻挡。然而，如果不设置第一氮化硅膜4，则可以使用第一硅膜3作为CMP阻挡。因此，在本实施例中，以下将说明其中省略了第一氮化硅膜4的形成的闪速存储器单元的形成。

图5A至5E是展示根据本发明第二实施例的闪速存储器单元的形成工序的透视图。图6A至6D示出它们的剖面形状。在这些附图里，与图2A至2M、图3A至3E和图4中的相同参考标号代表相同的元件。

以下将说明获取图5A所示状态所需要的工序。

首先，类似于第一实施例，在硅衬底1上形成隧道氧化膜2和多晶硅的第一硅膜3。此时，第一硅膜3的厚度设定为20nm，磷浓度设定为0.5×10²⁰atm/cm³。

然后，在第一硅膜3上形成用于覆盖闪速存储器单元形成区域的第一抗蚀剂图形5。第一抗蚀剂图形5的宽度和第一抗蚀剂图形5之间的间隔设置成与第一实施例的相同。未被第一抗蚀剂图形5覆盖的部位是器件隔离区。

此外，使用第一抗蚀剂图形5作为掩模腐蚀第一硅膜3和隧道氧化膜2，然后腐蚀硅衬底1直至350nm的深度。因此，器件隔离凹槽1a形成在器件隔离区中。

然后，如图5B所示，通过在900℃进行氧气氛退火，在器件隔离凹槽1a的内表面上形成15nm厚的SiO₂膜6。此时，促进第一硅膜3的多晶化，并且氧化第一硅膜3的表面，形成SiO₂膜6a。结果，第一硅膜3的实质的膜厚度稍微减小。

然后，如图5C所示，通过CVD法在器件隔离凹槽1a和第一硅膜3上，经由SiO₂膜6a形成700nm厚的SiO₂的器件隔离绝缘膜7。因此，器件隔离凹槽1a完全被器件隔离绝缘膜7填充。在这种情况下，沿器件隔离凹槽1a内表面形成的SiO2膜6构成器件隔离绝缘膜7的一部分。

然后，如图5D和图6A所示，采用CMP法抛光器件隔离绝缘膜7，直到露出第一硅膜3的上表面。

通过这种抛光，使第一硅膜3和器件隔离绝缘膜7之间的水平差小于第一实施例的。

然后，如图5E和图6B所示，采用与第一实施例所示方法类似的方法，在器件形成区域中的第一硅膜上选择性地形成多晶硅的第二硅膜8。

与第一实施例类似地，形成第二硅膜8，在器件隔离凹槽1a上延伸。然而，如果第一硅膜3的膜厚度和第二硅膜8的膜厚度分别在第一实施例和第二实施例中相同地设置，则第二硅膜8从器件隔离绝缘膜7突出的高度在第二实施例中变得较高，并且第二硅膜8在横向的延伸量在第二实施例中增大。因此，器件隔离凹槽1a上形成的两个相邻第二硅膜8之间的间隔变得比第一实施例要窄。换句话说，如果第二硅膜8延伸进器件隔离区的宽度设置成与第一实施例相同，则能够缩短第二硅膜8的生长时间。

然后，如图6C和6D所示，在第二硅膜8器件隔离绝缘膜7上形成ONO膜9、多晶硅的第三硅膜10、和第二氮化硅膜11。接着，通过从第三硅膜10到第一硅膜3进行布图，形成控制栅CG和浮栅FG。由于后续工序类似于第一实施例的，所以将省略对它们的说明。

根据上述工序，由于不需要形成在第一实施例中用于形成STI的第一氮化硅膜，所以器件隔离凹槽1a事实上要浅了如此的厚度，因此能够减小存储单元的尺寸。

(第三实施例)

在第一实施例和第二实施例中，在用于形成STI的CMP完成以后，第一硅膜3的上表面低于器件隔离绝缘膜7。因此，由于第二硅膜8在其生长到与器件隔离绝缘膜7相同的高度之后趋向于在横向生长，所以难以控制在横向的生长。

因此，以下将说明有利于在横向控制第二硅膜8的工序。

首先，像第二实施例那样，在硅衬底1上顺序地形成隧道氧化膜2和第一硅膜3，然后使用抗蚀剂图形对隧道氧化膜2和第一硅膜3进行布图，然后在硅衬底1上形成器件隔离凹槽1a，然后去除抗蚀剂图形。然后，通过热氧化在器件隔离凹槽1a内表面上形成15nm厚的SiO₂层。

然后，如图7A所示，通过CVD法在器件隔离凹槽1a中和第一硅膜3上，形成SiO₂的器件隔离绝缘膜7。因此，器件隔离凹槽1a最好用器件隔离绝缘膜7填充。这种情况下，沿器件隔离凹槽1a内表面形成的SiO₂膜6构成器件隔离绝缘膜7的一部分。

然后，像第二实施例那样，使用第一硅膜3作为CMP阻挡，同时借助于CMP法抛光器件隔离绝缘膜7，露出第一硅膜3的上表面。然后，如图7B所示，通过过抛光促使器件隔离绝缘膜7的上表面退到比第一硅膜3低10nm的位置。

此后，采用与第一实施例所示相同的方法，在第一硅膜3上选择性地生长第二硅膜8。此时，如图7C所示，由于第一硅膜3的上部从器件隔离绝缘膜7突出，所以第二硅膜8在第一硅膜3表面上的横向生长与纵向(膜厚度方向)生长同时地开始。因此，可以有利于横向宽度的控制。由于可以在纵向生长中控制第二硅膜8的几何形状，所以能够获得要求的浮栅形状。

由于后续工序类似于第一实施例的，所以以下将省略对它们的说明。

使第一硅膜3的上表面高于器件隔离绝缘膜7的上表面的形成方法不限于上述器件隔离绝缘膜7的过抛光。例如有这样的方法，在第一或第二实施例所示条件下，采用CMP法抛光器件隔离绝缘膜7，然后采用氢氟酸等选择性地腐蚀器件隔离绝缘膜7。

如上所述，根据本发明，在置于STI结构中的器件隔离绝缘膜之间的第一半导体薄膜上，选择性地生长第二半导体薄膜，以及生长第二半导体薄膜使其在器件隔离绝缘膜上延伸，以使第一和第二半导体薄膜能够用做闪速存储器单元的浮栅。因此，由于与控制栅搭接的浮栅面积设置的比与隧道绝缘膜接触的浮栅面积更宽，所以能够获得集成度更高的存储单元，并且能够增大浮栅与控制栅间的耦合电容。

按自对准的方式成形用作浮栅上部的第二半导体薄膜形状，对准裕度可以较小，并且能够使单元面积减小。

并且，如果在浮栅上形成绝缘膜，然后形成用作控制栅的膜，则对此膜进行布图时，控制栅的平滑部位上几乎不产生腐蚀残渣，因而易于加工。

另外，由于用作浮栅的第二半导体膜上表面的侧面部位形成为平滑曲面，在浮栅上表面形成的绝缘膜膜厚度变得均匀，因而能够避免施加到绝缘膜的电场聚集。结果，控制栅和浮栅间的绝缘耐压可以保持非常高。

Claims

1.一种半导体器件，包括：

构成浮栅下部的第一半导体膜，所述浮栅经由隧道绝缘膜形成在半导体衬底的器件形成区域上；

形成在第一半导体膜、隧道绝缘膜和半导体衬底中的器件隔离凹槽，与器件形成区域邻接；

埋置在器件隔离凹槽中的器件隔离绝缘膜；

形成在第一半导体膜上的第二半导体膜，作为浮栅的上部，并且具有在横向延伸的延伸部分，以使膜厚度从器件形成区域到器件隔离绝缘膜连续地减薄；

形成在第二半导体膜上的绝缘膜；

经由绝缘膜形成在浮栅上的控制栅，

其中，浮栅的上表面在从器件形成区域到器件隔离绝缘膜的方向具有弯曲的斜面。

2.根据权利要求1的半导体器件，其中，浮栅上部具有宽度比下部更宽的一部分。

3.根据权利要求1的半导体器件，其中，第一半导体膜和第二半导体膜分别由多晶硅形成。

4.根据权利要求1的半导体器件，其中，所述第二半导体膜上的绝缘膜由ONO膜形成。

5.一种半导体器件制造方法，包括以下步骤：

在半导体衬底上形成隧道绝缘膜；

在隧道绝缘膜上形成第一半导体膜，构成浮栅下部；

通过腐蚀第一半导体膜的器件隔离区、隧道绝缘膜和半导体衬底，形成器件隔离凹槽；

在器件隔离凹槽中和第一半导体膜上形成器件隔离绝缘膜；

从第一半导体膜之上的区域去除该器件隔离绝缘膜，以及减薄器件隔离凹槽之上的器件隔离绝缘膜；

在第一半导体膜上选择性地生长第二半导体膜用作浮栅上部，以及在器件隔离绝缘膜上生长第二半导体膜，从器件隔离绝缘膜横向延伸；

在浮栅上形成绝缘膜；以及

在绝缘膜上形成导电膜用作控制栅。

6.根据权利要求5的半导体器件制造方法，其中，所述浮栅上形成的绝缘膜由ONO膜形成。

7.根据权利要求5的半导体器件制造方法，其中进一步包括以下步骤：

在形成器件隔离凹槽之前，在第一半导体膜上形成抛光终止膜；

通过腐蚀器件隔离区上的所述抛光终止膜，形成器件隔离凹槽的顶端；

通过抛光终止膜在第一半导体膜上形成器件隔离绝缘膜；

抛光器件隔离绝缘膜，以便从抛光终止膜顶面去除，并且减薄器件隔离凹槽之上的器件隔离绝缘膜；

在生长第二半导体膜之前去除该抛光终止膜。

8.根据权利要求7的半导体器件制造方法，其中，第一半导体膜和第二半导体膜分别由多晶硅形成，并且抛光终止膜由氮化硅膜形成。

9.根据权利要求7的半导体器件制造方法，进一步包括以下步骤，在从抛光终止膜上表面去除器件隔离绝缘膜之后，但是在形成第二半导体膜之前，通过进一步减薄器件隔离凹槽上的器件隔离绝缘膜，使得器件隔离凹槽上形成的器件隔离绝缘膜的上表面比第一半导体膜的上表面低。

10.根据权利要求9的半导体器件制造方法，其中，采用过抛光或选择腐蚀，在器件隔离区中执行对器件隔离绝缘膜的减薄。

11.根据权利要求5的半导体器件制造方法，其中进一步包括以下步骤，在从第一半导体膜上表面去除器件隔离绝缘膜之后，但是在形成第二半导体膜之前，通过进一步减薄器件隔离凹槽上的器件隔离绝缘膜，使得器件隔离凹槽上形成的器件隔离绝缘膜的上表面比第一半导体膜的上表面低。

12.根据权利要求11的半导体器件制造方法，其中，采用过抛光或选择腐蚀，在器件隔离区执行对器件隔离绝缘膜的减薄。

13.根据权利要求5的半导体器件制造方法，其中，采用化学机械抛光方法，同时地进行器件隔离绝缘膜从器件形成区域的去除以及器件隔离凹槽上的器件隔离绝缘膜的减薄。

14.根据权利要求5的半导体器件制造方法，其中，形成第二半导体膜的侧表面，使得器件隔离凹槽上的器件隔离绝缘膜上具有平滑曲面。

15.根据权利要求5的半导体器件制造方法，其中，通过使用含有硅和氯的气体的汽相淀积，进行第二半导体膜的选择性生长。

16.根据权利要求15的半导体器件制造方法，其中，气体由硅烷和盐酸的混合气体、二氯硅烷气体、或者二氯硅烷气体和盐酸的混合气体之中任何一种组成。

17.根据权利要求5的半导体器件制造方法，其中，构成控制栅的膜是第三半导体膜，在生长中把杂质掺杂其中，或者在生长之后把杂质掺杂其中。

18.一种半导体器件制造方法，包括以下步骤：

在半导体衬底上依次形成隧道绝缘膜、第一电极形成膜和氮化硅膜；

在氮化硅膜上形成多个条状抗蚀剂图形；

通过使用抗蚀剂图形作为掩模，腐蚀氮化硅膜、第一电极形成膜、隧道绝缘膜和半导体衬底，在抗蚀剂图形之间的半导体衬底中形成凹槽；

在去除抗蚀剂图形之后，形成厚度足以完全覆盖凹槽的第一绝缘膜；

使用化学机械抛光，抛光第一绝缘膜直到氮化硅膜的上表面使得整个表面成为平面；

选择性地去除氮化硅膜并露出第一电极形成膜的上表面，构成凹面；

在第一电极形成膜上进一步选择性地生长电极形成膜，把凹面转变成凸面；

整体形成第二绝缘膜；

在第二绝缘膜上形成第二电极形成膜。

19.根据权利要求18的半导体器件制造方法，其中，绝缘膜由ONO膜形成。