KR960006714B1 - 반도체 장치의 제조 방법 - Google Patents

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trench
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oxide film
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나오또 미야시따
고이찌 다까하시
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가부시끼가이샤 도시바
아오이 죠이찌
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Abstract

내용 없음

Description

반도체 장치의 제조 방법
제1A도 및 제1B도는 각각 종래의 반도체 장치의 제조 방법에 따른 각 공정의 단면도.
제2A도-제2H도는 각각 본 발명의 제1실시예의 반도체 장치의 제조 방법에 따른 각 공정의 단면도.
제3도는 상기 제 1실시예의 방법으로 제조된 바이폴라 트랜지스터의 소자 구조를 도시한 사시도.
제4A도-제4E도는 각각 본 발명의 제 2 실시예의 반도체 장치의 제조 방법에 따른 각 공정의 단면도.
제5도는 상기 제1, 제2실시예의 방법으로 제조된 반도체 장치의 특성도.
* 도면의 주요 부분에 대한 부호의 설명
22 : 반도체 기판 21,24 : 실리콘 산화막
25 : 마스크 26,28 : 트렌치
27 : 테이퍼 29 : 소자 영역
32 : 절연막 33 : 다결정 실리콘
35 : 개구부.
본 발명은 반도체 기판에 형성된 트렌치(trench)에서 소리 분리가 행해지는 반도체 장치의 제조 방법에 관한 것이다.
트렌치에 의한 소자 분리는 종래 이하와 같은 방법으로 행해졌다.
즉, 제1A도에 도시한 것치럼 트렌치(11)이 반도체 기판(12)에 형성되고, 기판(12)의 표면 및 트렌치(11)의 내면에 얇은 산화막(13)이 형성된다. 이후, 비산화성막(14)가 소자영역(15)상에만 형성된다.
다음에 제1B도에 도시한 것처럼, 비산화성박(14)를 마스크로서 이용하여 산화가 행해져서 소자 영역(15)의 일부 표면을 제외한 남은 표면에 두꺼운 산화막(16)이 형성된다.
그리고, 이후 상기 산화막(16)이 형성된 트렌치(11)의 내면에 다결정 실리콘을 채우고, 이 다결정 실리콘상면의 평탄화, 캡 산화막의 형성 등으토 소자 분리가 행해진다.
그러나, 상기 종래 방법에서는 제1B도에 도시한 것처럼 트렌치(11)의 상부의 코너부(17)에 있어서, 트렌치(11)의 벽면과 기판(12)의 표면이 이루는 각도가 거의 직각이다. 따라서 상기 두꺼운 산화막(16)이 형성될 때 상기 코너부(17)에 산화시의 열응력 집중이나 체적 팽창 등으로 인한 응력 집중이 일어나서, 코너부 부근의 산화막(16)에 전위 결함이 생긴다.
상기 전위결함은 소자 영역간의 분리특성이나 소자 영역에 형성되는 소자 특성을 저하시키는 결과를 유발하는 원인이 된다. 예를 들면, 복수의 각 소자 영역에 각각 파이폴라 트랜지스터를 형성한 경우, 상기 전위결함의 발생은 각 트랜지스터의 콜렉터간의 누설 전류의 증가나 전류 증폭율의 저하를 가져왔다. 즉, 전위결함이 어느정도 비율로 존재하면 이들 결함을 중심으로 하는 재결합 전류가 증가하므로 소자 특성이나 소자간 분리특성이 나빠진다는 결점이 있다.
따라서, 본 발명의 목적은 소자 분리용 트렌치의 상부 코너부에 있어서 산화막에 발생하는 전위결함을 억제할 수 있고, 소자 영역 간의 분리특성이나 소자 영역에 형성되는 소자 특성을 향상시킬 수 있는 반도체장치의 제조 방법을 제공하는 것이다.
본 발명에 따르면, 반도체 기판을 에칭하여 상부의 코너부에 테이퍼를 갖는 소자 분리용 트렌치를 형성하는 제1공정과, 산화법으로 상기 트렌치의 내측 및 트렌치 부근의 상기 기판 표면에 산화막을 형성하여 상기 트렌치의 코너부의 테이퍼가 0.1㎛ 이상의 곡률 반경을 갖도록 하는 제2공정을 구비한 반도체 장치의 제조방법이 제공된다.
또 본 발명에 따르면, 반도체 기판과 상기 기판에 형성된 소자 분리용 트렌치와, 상기 트렌치의 내부 및 트렌치 부근의 기판 표면을 덮도록 형성된 절연막으로 상기 트렌치의 상부 코너부에 있어서 곡률 반경이 0.1㎛ 이상으로 되는 절연막을 구비한 반도체 장치가 제공된다.
이하, 도면을 참조해서 본 발명을 실시예에 의해 설명한다.
먼저 제2A도에 도시한 것처럼, 열 산화법으로 실리콘 산화막(21)을 실리콘 반도체 기판(22)의 전면(全面)에 형성하고, 또 그 위에 실리콘 나이트라이드 막(23)을 형성한다. 이어서, CVD(Chemical Vapor Deposition)법으로 실리콘 산화막(24)를 형성한 후 전면(全面)에 포토레지스트를 도포한다. 또 상기 포토레지스트에 대해 패턴 노광, 현상 처리후, 포토레지스트에 의해 마스크(25)를 형성한다.
이어서, 상기 마스크(25)를 이용한 이방성 에칭법에 의해 실리콘 나이트라이드막(23)과 실리콘 산화막(24)를 에칭한다. 그후 등방성 에칭법, 예를 들면 불질산 용액(불화수소산과 질산의 혼합 용액)에 의한 습식 에칭(wet etching)법으로 하부의 기판(22)를 0.5㎛ 정도 제거함으로써 기판(22)에 대해 트렌치(26)을 형성한다. 또 등방성 에칭법으로 상기 습식 에칭법 대신 CDE(Chemical Dry Etching)라고 하는 플라즈마에칭법도 사용할 수 있다.
다음에, 제2B도에 도시한 것처럼, 상기 마스크(25)를 이용한 등방성 에칭법, 예를 들면 이소프로필 알콜, KOH 및 물과의 혼합액으로 습식 에칭법에 의해 상기 트렌치(26)의 상부에서 기판(22)를 에칭해서 기판(22)에 테이퍼부(27)을 형성한다.
다음에 제2C도에 도시한 것처럼, 이방성 에칭, 예를 들면 RIE(Reactive Ion Etching)에 의해 상기 트렌치(26)을 더욱 깊게 에칭해서 5∼7㎛ 깊이의 트렌치(28)을 형성한다.
제2D도는 상기 기판(22)에 상기 각 공정에 의해 복수의 트렌치(28,28···)이 형성된 상태를 나타내고 있다. 그리고 복수의 각 트렌치(28,28···)에 의해 복수의 각소자 영역(29,29···)가 분리되어 있다.
다음에 제2E도에 도시한 것처럼, 상기 레지스트·마스크(25), 실리콘 산화막(24), 실리콘 나이트라이드막(23) 및 실리콘 산화막(21)을 제거한 후, H2및 O2로 이루어지는 혼합가스 분위기 중에서 950℃의 열 산화를 행하여 반도체 기판(22)의 표면 및 트렌치(28)의 내면에 0.05㎛ 정도 두께의 실리콘 산화막(30)을 형성한다. 다음에 감압 CVD법으로 780℃ 조건하에서 막 두께가 0.05∼0.15㎛의 실리콘 나이트라이드막(31)을 전면에 퇴적하고, 실리콘 나이트라이드막(31)을 플라즈마 에칭법으로 선택적으로 에칭해서 상기 각소자 영역(29)상에 각각 남긴다. 남은 실리콘 나이트라이드막(31)은 이후 공정에서 비산화성막으로 사용된다.
다음에 제2F도에 도시한 것처럼, 상기 비산화성막[실리콘 나이트라이드막(31)]을 내산화 마스크로서 이용한 습식 산화법에 의해 상기 각 소자 영역(29)의 일부, 즉각 소자 영역(29)에서 실리콘 나이트라이드막(31)이 형성되어 있지 않은 영역 및 상기 각 트렌치(28)의 내면에 막 두께가 0.8㎛ 정도인 실리콘 산화막(32)를 형성한다. 제2G도는 상기 공정이 종료한 후의 한개의 트렌치를 확대도시한 것이다.
다음에 제2H도에 도시한 것처럼, 상기 실리콘 나이트라이드막(31)을 제거한 후, 상기 각 트렌치(28)내에 다결정 실리콘(33)을 메우고 이를 다결정 실리콘(33)의 평탄화 처리후에 각 트렌치(28)상에 얇은 캡 산화막(34)를 형성한다.
그리고, 이후는 제3도에 도시한 것처럼 각 소자 영역(29) 각각에 주지의 방법으로, 예를 들면 N형 에미터 영역 E, P형의 베이스 영역 B, N형 콜렉터 영역으로 이루어지는 바이폴라 트랜지스터를 형성한다. 또 제3도에서는 상기 기판(22)는 P형 영역(41), N+형 매립 영역(42) 및 N형 에피택셜 영역(43)의 3층 구조로 되어 있다.
또, 상기 각 트렌치(28)의 저부에는 다결정 실리콘(33)에 의해 매립하기 전에 미리 P+형 영역(44)가 이온 주입법 또는 확산법으로 형성된다.
상기 제1실시예의 방법에서는 상기 제2B도의 공정시에, 트렌치(28) 상부의 기판(22)에 테이퍼부(27)이 형성되고, 그후의 공정에서 산화가 행해져 실리콘 산화막(32)가 형성된다. 따라서 실리콘 산화막(32)의 형성시 트렌치(28)의 상부 코너부(17)은 직각으로 되지 않고 제2G도에 도시한 것처럼 어느 정도의 곡률 반경을 갖는 둥근형으로 된다.
따라서, 산화시의 열응력 집중이나 체적팽창 등에 의한 응력 집중이 완화되어 종래 문제시되었던 트렌치상부 코너부에서 생기는 전위결함의 발생이 억제된다. 따라서 소자 영역간의 분리 특성이나 소자 영역에 형성되는 소자 특성의 향상을 도모할 수 있다.
다음에 본 발명의 제2실시예의 방법을 제4A∼제4E도에 의해 설명한다.
먼저 제4A도에 도시한 것처럼, 상기 제2A도의 경우와 마찬가지로 열 산화법에 의해 실리콘 산화막(21)을 실리콘 반도체 기판(22)의 전면(全面)에 형성하고, 또 그위에 실리큰 나이트라이드막(23)을 형성한다. 이어서 CVD법으토 실리콘 산화막(24)를 형성한 후 전면(全面)에 포토 레지스트를 도포한다. 또 상기 포노레지스트에 대한 패턴 노광, 현상 처리후, 포토레지스트에 의한 마스크(25)를 형성한다. 이어서 상기 제2A도의 경우와는 달리, 상기 마스크(25)를 이용한 이방성 에칭, 예를 들면 RIE에 의해 상기 실리콘 산화막(24), 실리콘 나이트라이드막(23) 및 실리콘 산화막(21)을 선택적으로 제거해서 개구부(35)를 형성한다.
다음에 제4B도에 도시한 것처럼, 상기 마스크(35)를 이용한 RIE에 의해 기판(22)에 5∼7㎛ 깊이의 트렌치(28)을 형성한다. 상기 제2D도의 경우와 마찬가지로 트렌치(28)에 의해 소자 영역이 분리된다. 또 에칭시에 폴리머(36)이 반응생성물로서 트렌치(28)의 측면에 부착된다.
다음에 제4C도에 도시한 것처럼, 트렌치(28)의 측면에 부착되어 있는 폴리머(36)을 습식 에칭법으로 제거한다. 이때, 동시에 실리콘 산화막(24)가 전면 제거된다. 또 실리콘 산화막(21)은 트렌치(28)에 인접한 일부가 제거된다. 이어서 CDE에 의해 상기 트렌치(28)의 상부에 있어서 기판(22)를 에칭해서 기판(22)에 테이퍼부(27)을 형성한다. 이때 동시에 트렌치(28)의 저부도 에칭되고 단부가 라운딩된다.
다음에 제4D도에 도시한 것처럼, 상기 실리콘 나이트라이드막(23) 및 실리콘 산화막(21)을 제거한 후 상기 제1실시예의 경우와 마찬가지로 H2및 O2로 이루어진 혼합가스 분위기중에서 950℃의 열 산화를 행하는 반도체 기판(22)의 표면 및 트렌치(28)의 내면에 0.05㎛ 정도 막 두께의 실리콘 산화막(30)을 형성한다.
이어서, 감압 CVD법에 의해 780℃에서 막 두께가 0.05∼0.15㎛의 실리콘 나이트라이드막(31)을 전면에 퇴적하여, 이 실리콘 나이트라이드막(31)을 플라즈마 에칭법으로 선택적으로 에칭해서 소자 영역(29)상에 남긴다, 이어서, 상기 실리콘 나이트라이드막(31)을 내산화 마스크로서 이용한 습식 산화법에 의해 상기 소자 영역(29)의 일부, 즉 실리콘 나이트라이드막(31)이 형성되어 있지 않은 영역 및 상기 트렌치(28)의 내면에 막 두께가 0.8㎛인 실리콘 산화막(32)를 형성한다. 이때 트렌치(28)의 상부 코너부는 직각으로 되지않고, 도시한 것처럼 일정 곡률반경 R을 가진 원형으로 된다. 곡률반경 R이 0.1㎛ 정도 되도록 상기 산화가 행해진다.
다음에 제4E도에 도시한 것처럼, 상기 실리콘 나이트라이드막(31)을 제거한 후 상기 트렌치(28)내에 다결정 실리콘(33)을 채우고 또 다결정 실리콘(33) 표면의 평탄화 처리후, 트렌치(28)상에 얇은 캡 산화막(34)를 형성한다.
그리고, 이후는 상기 제1실시예의 경우와 마찬가지로 상기 제3도에 도시한 것처럼, 각 소자 영역(29)에 각각 주지의 방법으로 에미터 영역 E, 베이스 영역 B 및 콜렉터 영역으로 이루어진 바이폴라 트랜지스터가 형성된다.
상기 제2실시예의 방법에서도 상기 제4C도의 공정시에, 트렌치(28)의 상부에 있어서의 기판(22)에 테이퍼부(27)이 형성되고, 그후의 공정에서 산화가 행해져 실리콘 산화막(32)가 형성된다. 따라서 실리콘 산화막(32)의 형성시, 트렌치(28)의 상부 코너부는 직각으로 되지 않고, 제4D도에 도시한 것처럼 0.1㎛ 정도의 곡률반경을 갖는 둥근형으로 된다.
따라서, 본 실시예의 경우에도 산화시의 열응력 집중이나 체적 팽창 등에 의한 응렬집중이 완화되어 종래문제로 되었던 트렌치의 상부 코너부에서 발생하는 전위결함의 발생이 억제 된다. 따라서, 소자 영역간의분리특성이나 소자 영역에 형성되는 소자 특성의 향상을 도모할 수 있다.
제5도는 상기 제1, 제2실시예의 방법에 의해 소자 분리된 반도체 기판의 소자 영역에 바이폴라 트랜지스터를 제조한 때의 상기 트렌치(28)의 상부 코너부(17)에 있어서의 곡룰 반경 R에 대한 전위 결함 밀도와의 관계를 도시한 특성도이다. 도시한 것처럼 상기 곡룰 반경 R을 0.1㎛ 이상으로 함으로써, 종래 방법으로 제조된, 즉 상기 곡률 반경 R이 거의 0인 경우와 비교해서 전위결함을 억제할 수 있다. 그 결과, 소자영역간의 분리 특성이나 소자 영역에 형성되는 소자 특성을 향상시킬 수 있다.
따라서, 트렌치(28)의 상부 코너부의 곡률 반경 R은 0.1㎛ 정도로 한정되지 않고 0.1㎛ 이상으로 할수 있다. 그리고, 곡률 반경 R이 커질수록 전위결함을 억제하는 효과가 커진다.
또, 본 발명의 청구범위의 각 구성요소에 병기한 도면 참조 부호는 본 발명의 이해를 용이하게 하기 위한것으로, 본 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.

Claims (13)

  1. 반도체 기판(22)를 에칭하여 얕은 트렌치(26)을 형성하는 공정과, 상기 얕은 트렌치(26)의 상부 코너부의 기판을 습식(wet) 에칭에 의해 테이퍼(27)을 형성하는 공정과, 상기 기판(22)를 더욱 에칭하여 상기 얕은 트렌치(26)을 깊은 트렌치(28)로 헝성하는 공정과, 산화법에 의해 상기 트렌치의 내측 및 이 트렌치부근의 상기 기판 표면에 산화막(32)를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 얕은 트렌치(26)을 형성하는 공정에서 형성되는 얕은 트렌치(26)의 깊이를 1로 했을 때, 상기 깊은 트렌치(28)을 형성하는 공정에서 깊은 트렌치(28)을 형성할 때에 그 트렌치의 깊이가 10 이상이 되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 얕은 트렌치(26)을 형성하는 공정시에, 상기 얕은 트렌치(26)이 0.5㎛ 이하의 깊이로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 깊은 트렌치(28)을 형성하는 공정시에, 상기 깊은 트렌치(28)이 5㎛ 이상의 깊이로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 얕은 트렌치(26)을 형성하는 공정이 등방성 에칭에 의해 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어시, 상기 얕은 트렌치(28)을 형성하는 공정이 등방성 에칭에 의해 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판(22)를 에칭하여 소자 분리용의 깊은 트렌치(28)을 형성하는 공정과, 상기 깊은 트렌치(28)의 상부 코너부의 기판을 등방성 에칭에 의해 테이퍼 형상으로 하는 공정과, 산화법에 의해 상기 트렌치 내측 및 이 트렌치 부근의 상기 기판 표면에 산화막(32)를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 깊은 트렌치를 형성하는 공정이 이방성 에칭에 의해 행해지는 것을 특징으로하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 산화막(32)를 형성하는 공정 후에, 상기 트렌치(28)의 내측을 다결정 실리콘(33)으로 매립하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판(22)와, 상기 기판에 형성된 소자 분리용의 트렌치(28)과, 상기 트렌치(28)의 내부 및 이 트렌치 부근의 기판 표면을 덮도록 형성된 절연막으로서, 상기 트렌치의 상부 코너부에 있어서의 곡률 반경이 0.1㎛ 이상이 되는 절연막(32)를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 절연막(32)의 막 두께가 0.8㎛ 정도인 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 상기 소자 분리용 트렌치(28)토 분리된 소자 영역(23)에는 바이폴라 트랜지스터가 형성되는 것을 특징으로 하는 반도체 장치.
  13. 제7항에 있어서, 상기 산화막(32)를 형성하는 공정 후에, 상기 트렌치(28)의 내측을 다결정 실리콘(33)으로 매립하는 공정을 더 포함하는 것을 특징으로하는 반도체 장치의 제조 방법.
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