CN1091977C - 用于非整数倍频***的时钟同步方法电路 - Google Patents

用于非整数倍频***的时钟同步方法电路 Download PDF

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Abstract

用来使倍频的***时钟信号同步的电路包括用来产生***时钟信号的设备、接收***时钟信号和产生同步信号的第一设备以及至少一个接受***时钟信号和同步信号的第二设备。每个第二设备包括用来将***时钟信号倍频以产生倍频的***时钟信号的设备，以及用来使倍频的***时钟信号与由其它第二设备根据同步信号产生的每个其他倍频的***时钟信号同步的设备。

Description

用于非整数倍频***的时钟同步方法和电路
本发明一般涉及数字电子***，更具体地讲，涉及高频时钟脉冲与这样的数字电子***部分的同步。
复杂的数字电路的性能和正确运行决定性地依赖于通过其中的大量信号通路传播的信号的定时。例如，即使是接收大量输入信号的简单的逻辑门，如果输入信号的到达时间发生偏移，那么只有在输入信号正确的逻辑状态重叠，如果有的话，的期间才会产生正确的输出。因此，数字电路的运行是按称为“周期”的时间间隔周期性地重新对时。
周期通常决定于***时钟，它产生不同相的时钟信号以留出信号传播及稳定的时间，使得当不同的数字电路允许对各信号作出反应时，所有的信号都处于预定的逻辑状态。然而，由于周期必须容纳***内所有传播延迟和其它信号畸变及稳定时间，时钟周期通常必须容纳这里最大延迟。因此，延迟时间最大元件的周期将其延迟时间强加给整个***，因此限制整个***的运行速度。
考虑到所需***速度，通过设计***主振荡器以同步分布允许的最低频率运行，将噪音和信号传播延迟减至最低。因而，局部的高速时钟必须接收来自***根据***同步所需的精确度、以最低频率或最大时间间隔同步装置的同步信号。为了保持***同步的精确度，同步信号的最低频率必须随着局部的高速时钟速率的增加而增加。
最近，时钟倍频电路已加到微处理器中，以产生一个外部“***”时钟速度数倍的内部时钟信号。尽管***总线和***时钟以较低速度运行，但这样一个内部时钟信号也允许微处理器以非常高的内部速度运行。如果微处理器必须与一个或多个设备(即***设备、输入/输出总线、存储装置等)以其内部时钟速度通讯，那么第二个设备为了以该速度通讯，必须产生或接收较高速度的时钟信号。
然而，当两个或更多的装置以小数(非整数)(即1.5x、2.5x、3.5x等)倍频后的时钟速度运行时，存在一个问题，由于它们不能很好地通讯，除非非整数倍频后的时钟信号与其它设备同步。因而，除非设备正确地锁相，否则它们不能有效地通讯。
为了将要通讯的设备的内部时钟信号同步，必须克服称为“亚稳定性”的问题。换句话说，只有在逻辑信号稳定后，才能进行有效地通讯。亚稳定性对正常的通讯是极为关键的，因为同步的定时对电路关系和通讯是决定性的。换句话说，通讯设备中的输出驱动器可以用有限的时间从零变到一，而且锁存器电路或寄存器必须知道数据电平何时稳定，以便捕捉到正确的数据。因此，异相时钟问题影响不同电路等候逻辑信号同步时产生的延迟。此段时间的延迟是不需要的，长期以来一直想消除/减少它，这正是本发明要回答的问题。
异相时钟问题的一个解决方法涉及将非整数倍频时钟信号发送到“从”设备的“主”设备。这确保所有的从设备与主设备同相。然而，当一个设备作为主设备并产生一要发送到从设备的较高速度的时钟时，由于信号分布和带宽问题，产生的时钟信号的发送和接收产生延迟。这些延迟影响诸如接口信号的建立和保持时间等性能参数。
当每个从设备都产生自己的内部时钟时，即可消除由主/从关系产生的延迟。然而，当每个设备产生自己的非整数倍频的时钟信号时，不能保证时钟信号与其它逻辑信号同步。
下面具体描述异相时钟问题。如果内部时钟速度是“***”时钟的整数(即1x、2x、3x等)倍，每个设备将产生一个与其它内部时钟信号同步的相同的内部时钟信号。然而，如果内部时钟速度是“***”时钟小数(即1.5x、2.5x、3.5x等)倍，一个设备的内部时钟可能与其它设备的内部时钟完全异相(180°)。
图中还描述了异相时钟问题。现在参阅图1，图中显示了***时钟信号10(“CLK”)的实例波形。
波形起始于“低”(即“0”)信号电平，并在t0时升至“高”(即“1”)信号电平。在t0和t1之间的中点，***时钟信号回到低信号电平。在t1时，***时钟信号重复此循环，回到高信号电平。此循环继续重复每个时间单位。
图1显示出设备A内部时钟信号的波形，它称为信号CLK A(11)。图1显示了设备B内部时钟的波形，它称为信号CLK B(12)。图1还显示了设备C内部时钟的波形，它称为信号CLK C(13)。每个内部设备A、B和C根据***时钟产生自己的内部时钟信号。在此例中，每个内部时钟信号都是***时钟信号的非整数(例如1.5x)倍。
时钟信号A和时钟信号C事实上是同步的。
设备B的内部时钟信号12也按***时钟信号的1.5x运行，但不象CLK A和CLK C，无论何时CLK A和CLK C从低状态变到高状态，CLKB总是进行相反的动作。因此，内部CLK B与内部CLK A和内部CLK C是完全异相的，或180°异相。
正如上面所解释的，由于CLK B与CLK A和CLK C异相，这些设备之间的通讯即使不是不可能，也是效率不高的。本发明通过使各个设备产生的非整数倍频的时钟信号同步，解决了异相时钟问题。
因此本发明的一个目的是为上述传统设备的异相时钟问题提供一个解决方案。
另一个目的是通过引入使大量设备的内部时钟信号同步的同步信号，使为***时钟小数倍的内部时钟同相，来解决上述问题。
本发明又一目的是提供用来将以小数来倍频***时钟信号的不同设备的内部时钟信号同步的***和方法。本发明引入同步信号来维持所有非整数倍频的各个时钟信号同相，并维持一恒定的频率。
具体地说，在本发明的第一个方面中，提供一种包括用来倍频***时钟信号的电路的装置。该电路包括用来传送***时钟信号的***时钟总线、相连到***时钟总线上的用来产生同步信号的主设备和大量连接到***时钟总线及来自主设备的同步时钟信号的从设备。大量从设备中的每设备都包括一个设备时钟，设备时钟连接到时钟树分布电路和反馈分频电路上。
利用主设备产生的并传播到其它从设备的同步信号，当同步时钟信号一变为有效时，便可利用该同步信号。这使锁相环设备可以立即开始锁定在正确的内部时钟相上。
这个同步设计也使完整的时钟倍频***(例如带有一个以上“从”设备的主设备)可以加入到现有的总线中而无需作任何改变(即同步总线周期、额外信号等)。这些特性在“反向兼容”不允许任何变化的情况下是需要的，对于为同步而设置特殊总线周期是不现实的“即插即用”的应用也是有用的。
因此，按照本发明，引入同步信号，使大量设备的内部时钟信号同步，使为***时钟小数倍的内部时钟同相。本发明的结构和方法使不同设备非整数倍频的内部时钟信号同步，更具体地讲，应用同步信号和锁相环来维持所有非整数倍频的各个时钟信号同相以及在一恒定频率上。
本发明提供一种在产生***时钟信号的***中使时钟信号同步的方法，所述***包括第一设备和至少一个以工作的方式连接到第一设备的第二设备，所述至少一个第二设备中的每个第二设备包括用来产生与所述***时钟信号相应的第一倍频的***时钟信号及与所述***时钟信号之外的信号相应的第二倍频的***时钟信号的装置，其特征在于该方法包括以下步骤：
对每个所述第二设备：
输出所述***时钟信号和同步信号，
倍频所述***时钟信号以产生包含所述第一倍频的***时钟信号和所述第二倍频的***时钟信号中的一个的设备倍频的***时钟信号，
将所述设备倍频的***时钟信号输出到时钟树分布电路，和
确定所述设备倍频的***时钟信号是否与所述***时钟信号一致，以及
对每个所述产生所述第二倍频的***时钟信号的第二设备，根据所述确定步骤，调整所述设备倍频的***时钟信号，以便使倍频的***时钟信号与其它所述至少一个第二设备的其它设备倍频的***时钟信号同步。
本发明另一方面提供一种使倍频***时钟信号同步用的电路，其特征在于它包括：
***时钟信号产生装置；
以工作的方式连接到所述产生装置上的第一设备，用来接收所述***时钟信号，并产生同步信号，和
至少一个以工作的方式连接到所述产生装置和第一个设备上的第二设备，用来接收***时钟信号和所述同步信号，每个所述至少一个第二设备包括倍频时钟发生器电路；
其中所述倍频时钟发生电路包括：
第一和第二逻辑电路，
耦合到所述第一和第二逻辑电路上的相位/频率探测器电路，和
用来接收所述相位/频率探测器电路输出的振荡器电路，所述振荡器电路包括用来输出所述倍频***时钟信号的装置，所述倍频***时钟信号包括所述***时钟信号的非整数倍频。
本发明另一方面提供一种使倍频***时钟信号同步用的电路，其特征在于它包括：
***时钟信号产生装置；
以工作的方式连接到所述产生装置上的第一设备，用来接收所述***时钟信号，并产生同步信号，和
至少一个以工作的方式连接到所述产生装置和第一个设备上的第二设备，用来接收***时钟信号和所述同步信号，每个所述至少一个第二设备包括倍频时钟发生器电路；
其中所述第一设备还包括第二倍频的时钟发生器电路，后者包括：
第三和第四逻辑电路，
耦合到所述第三和第四逻辑电路上的第二相位/频率探测器电路知
用来接收所述第二相位/频率探测器电路的第二振荡器电路。
从以下参阅附图对本发明的最佳实施例的详细描述中将会更好地理解本发明上述及其它目的、方面和优点，其中：
图1描述在一实例***中***时钟信号和较快的内部时钟信号的实例波形。
图2描述按照本发明的***时钟信号、1.5x倍频的内部时钟信号和同步信号的实例波形。
图3是按照本发明的包括主时钟同步信号发生器、从设备、***时钟总线和非整数倍频的总线的***框图。
图4是用来与按照本发明的***一起使用的锁相环电路的框图。
图5是按照本发明的包括PLL和反馈分频器的时钟结构的框图。
图6是按照本发明的包括***时钟信号、同步信号、两个内部信号和分频的时钟信号的PLL相位/频率检测器显示的实例波形的时序图。
图7是显示按照本发明的未倍频总线和与微处理器及2级超高速缓冲存储器通讯的非整数倍频总线的框图。
图8与图7相似，显示一个单独的除2电路。
本发明的目的是提供一种利用由主设备产生的、通过同步信号总线传播的同步信号的***。各个从设备用该同步信号来产生与其它非整数倍频的时钟信号同相和同步的非整数倍频的时钟信号。
正如图3和下面更详细讨论的，本发明优于传统***，因为本发明消除延迟并且不干扰通讯线路或通讯总线。具体地讲，正如背景一节所讨论的，一些先有技术***直接发布一个高速时钟信号，这需要将该额外的时钟信号提供给所有以非整数倍频的时钟速度通讯的设备。其它先有的方法引入特殊的总线周期操作，作为建立在以非整数倍频的时钟速度通讯的设备中内部产生的倍频的时钟信号同步的手段。
相反地，本发明允许在任何时候、在所有的时钟信号之间建立同步，而不中断任何通讯总线或无需建立通讯总线之上的控制。因此，本发明可应用于在“运行中”接插板卡的情况。而且，当安装或连接新设备时，用本发明无需重新引导或执行特殊的总线周期，而这在先有技术***中是需要的。
上面针对芯片对芯片通讯描述本发明，而下面说明本发明同样可应用于板卡对主机板的通讯。尤其是这有助于能够在“运行过程中”将板卡***主机板，而无需重新引导或执行一个特殊的初始化周期。而且，如下所述，按照本发明的同步设计较先有技术***更快地将分散的时钟信号同步。
具体地讲，图3是显示本发明的最佳实施例的框图，其中第一个设备30作为“主”设备，而第二和第三个设备31和32分别作为“主”设备的“从”设备。
主设备30利用熟悉本行的人都知道的分频器电路产生SYNC信号20。从设备31、32接收来自设备30的SYNC信号20，来使它们各自的内部时钟同步。具体来讲，图3显示了将SYNC信号20传递给连接到SYNC总线33的设备31、设备32和其它从设备(未显出)的SYNC总线33。
如图3所示，每个从设备与总线35相互通讯，以传递数据及执行与从设备基本操作功能有关的其它操作。总线35以与CLK信号10相同的速度运行。在实例实施例中，总线35的最佳速度是66MHZ，然而，根据设计者的需要和***配置，可使用任何速度。
每个从设备也可以与非整数倍频的总线36相互通讯。非整数倍频的总线以CLK信号10的某个特定的整数或非整数倍数运行。例如，非整数倍频的总线可以以CLK信号10的1.5x、2.5x或3.5x倍的速度运行。该特定实施例涉及这样一种情况，即非整数倍频的总线36以CLK信号10的半整数(即1.5x、2.5x、3.5x等)倍的信号频率运行，但本发明包括其它的小数倍数。因此，每个从设备都可以与1x总线和以不同频率运行的非整数倍频的总线进行通讯。
为了允许设备31、32与1x总线35通讯，从CLK总线34将CLK信号10输入到该设备上。由于CLK信号10和1x总线35以同样的频率运行并且同相，因此无需同步。
为了允许设备31和设备32与非整数倍频的总线36通讯，CLK信号10必须用一预定数倍频。在实例实施例中，CLK信号10按半整数(即1.5x、2.5x、3.5x等)倍频。如前所讨论的，内部非整数倍频的设备时钟信号可能与总线或其它设备异相。
为了确保所有内部的非整数倍频的设备相互同相运行，SYNC信号20用来与CLK信号10配合，建立内部非整数倍频的时钟对于CLK10的相关系。该功能下面还将进一步详细解释。
图2描述同步信号20(“SYNC”)。对应用半正数时钟倍频设计的***而言(例如1.5x)，SYNC信号是CLK10的除2形式。对其它小数时钟倍频设计而言，SYNC信号可能是输入时钟除以某个其它数的形式，正如一般熟悉本行的人在本专利申请书的范围内将知道的。
这里描述的实例是对1.5x时钟倍频的***而言的。
在实例***中，SYNC信号20在t0时为“高”(即“1”)电平，而CLK信号10从“低”电平升向“高”电平。当CLK信号10在t0a时刚从高电平走向低电平后，SYNC信号20便从高信号回到低信号(即“0”)。
SYNC信号20保持低电平一直到刚过t1a。在t1a时，CLK信号10从高信号变到低信号。CLK信号10刚变到低信号之后，SYNC时钟信号20便从低信号变到高信号。
同步信号20在***时钟信号下降后发生转变，因此每隔一个***时钟信号高电平，所述SYNC信号便出现一个高信号。由此可见，SYNC信号每隔一个CLK正脉冲起一次使能作用。
假定SYNC信号20允许在CLK信号10信号和非整数倍频的内部设备时钟信号21(“内部CLK”)之间建立特定的协议(例如关系)。
在本实施例中建立的协议如下。当SYNC20在CLK信号10的上升沿上(即当CLK10正从低信号走向高信号时)为高信号时，内部CLK21亦必须上升。如果内部CLK21在该时刻下降，那么它是异相，必须移相180°予以纠正，使之同相。反之，当在CLK信号10处于上升沿时(即当CLK10正从低信号走向高信号时)SYNC20为低信号时，内部CLK21必须在下降。如果内部CLK21在此刻上升，那么它是异相，必须移相180°予以纠正，使之同相。
因此，SYNC信号20用来建立任意一种协议，来确定每个不同的内部设备的所有内部CLK21信号是否同步(例如，相互同相)。这样使每个内部设备同步，就使设备之间能够高效地通讯，而且也提高整个***的运行速度。
锁相环(PLLs)通常用来使时钟信号同步。锁相环基本上是一种用来控制本机振荡器频率的设备，以便使该频率随着另一信号频率的变化而变化。
锁相环依其结构的不同，允许“锁定”到接近振荡器信号的信号或其谐波或其次谐波上。因此，PLLs有点自调谐作用，呈现特别好的抗扰性，并用来恢复同步信号。
PLL基本上包括可变频率振荡器(例如，典型的VCO)和相位探测器。相位探测器既接收振荡器的输入信号，又接收它的输出信号。
根据PLL振荡器是否以输入信号的倍数(如谐波)或次倍数(如次谐波)运行，不论是反馈信号还是输入信号都可以分频。
相位探测器比较输入信号和反馈信号的相位，并产生其振幅与探测到的它们之间的相位误差相应的信号，来控制可变频率振荡器的振荡频率。相位探测器的输出最好用低通滤波器滤波，以消除错误信号，从而使VCO稳定地运行。
图4显示用于本发明的倍频时钟发生器40的框图。先有技术的PLL已修改为包括用于本发明时钟同步的相应单元。如图4所示，倍频时钟发生器电路40包括相位/频率探测器41和用来输出内部倍频时钟信号55的振荡器42。该倍频时钟信号55用来在倍频总线36上通讯。
相位/频率探测器41是众所周知的用来比较的硬件单元、在此该情况下用于比较两个信号的上升沿(如外部参考时钟信号10和片内时钟信号51)，以及用来产生提高或降低振荡器速度直到两个输入的频率和相位相同为止的控制信号。
在图4中，如上所述，第一与门电路43接收来自CLK总线34的CLK信号10和来自SYNC总线33的SYNC信号20。
与门电路43按操作或上述建立的协议运行。在该协议中，与门电路43探测处于高电平的SYNC信号20(即“1”)和含有上升沿的CLK10信号(即从低电平(“0”)到高电平(“1”))。当这些条件都存在时，与门电路43输出信号45到相位/频率探测器41上。图6图示该操作并在下面进行详细讨论。
第二与门电路44执行相似的功能并接收内部时钟反馈“FBKCLK”信号51，如下所述，该信号是时钟树分布电路56的典型输出。与门电路44还接收分频时钟信号52“DIVCLK”，同样如下所示，它是除以预定数的内部倍频时钟信号54。信号54按所建立的倍频因数进行分频。
与门电路44遵循与上面建立的相似的协议，探测高电平(即“1”的DIVCLK信号52和有上升沿(即从低(“0”)走到高(“1”)信号电平)的FBKCLK 51。当这些条件都存在时，与门电路44输出信号46到相位/频率探测器41上。图6图示该操作并在下面进行详细讨论。
正确的输出电压信号47的极性由首先上升的输入信号来决定，而正确的输出电压信号47的大小由两个上升沿之间相差的时间来决定。
相位/频率探测器比较信号45和46的上升沿，以确定是否需要提高或降低振荡器42的频率。如果信号45的上升沿发生在信号46上升沿之前，那么相位/频率探测器将产生使振荡器频率提高的控制信号47。
同样的，如果信号45的上升沿发生在信号46上升沿之后，那么相位/频率探测器将产生使振荡器降低频率的控制信号47。
信号45和信号CLK10之间的定时关系与信号CLK10和FBKCLK 51之间的定时关系相同，因为两者都是延迟一个与门延时。通过比较从SYNC信号20为高的周期到CLK信号10为高的周期之间的时间，相位/频率探测器选用CLK信号的上升沿。关于1.5x时钟倍频，SYNC信号包络每两个上升的CLK信号。
同样的，通过比较从DIVCLK信号52到高的周期到FBKCLK信号51到高的周期之间的时间，相位/频率探测器选用FBKCLK信号的上升沿。关于1.5x时钟倍频，DIVCLK信号包络每三个上升的FBKCLK信号。
回到图5，如上所示，倍频时钟发生电路40含有来自图3的CLK总线34和SYNC总线33的输入。图5详细地描述了一个反馈分频器53和输出内部倍频时钟信号。
倍频时钟发生电路40的输出信号55通过时钟树分布电路56跨芯片分布。时钟树分布电路56最好包括大量驱动器电路，其输出端数和级数设计成适于特定应用中提供的任何设备的需要。典型的反馈点54选来给倍频时钟发生器电路40所有的“反馈”信号用来进行相位调准(也用来进行频率控制)。
反馈分频器电路53是时钟倍频设计的一部分，最好包括作为计数器的锁存器电路以允许大量可编程除数。
图6描述了针对图4所示的电路所讨论的协议，以及更具体地描述了与门电路43和与门电路44与上述信号有关的功能。图6所示的波形是图4和图5所示电路完成1.5x***时钟倍频时的波形。
由于SYNC信号20定义为CLK信号10的除2形式，图4中作为信号45示出的与门电路43的输出信号是一种每隔一个CLK信号10上升沿出现一次的脉冲，它延迟一个与门的延迟时间。它的出现是由于与门电路43是按照参阅图4所讨论的协议运行的。
具体地讲，协议要求在SYNC20在CLK10的上升沿上(即当CLK10从低信号走到高信号时)处于高电平时，内部CLK21也将上升。与门43检测SYNC信号20为高(“1”)而CLK10又有上升沿(即从低(“0”)信号走到高(“1”)信号)的条件。当这些条件同时存在时，与门电路43输出信号45到相位/频率探测器41。图6图示了该信号的波形45。
因此，图6中以波形46的形式图示了与门电路44的操作。DIVCLK信号52是用除数3除内部倍频时钟信号55的反馈分频器电路53的输出。信号46是图4所示的与门44的输出，在每隔两个PLL产生的内部倍频时钟信号55的上升沿处之后出现一个与门延迟。相位/频率探测器比较这两个上升沿来控制PLL振荡器，结果，每隔两个CLK10周期产生三个内部时钟信号或1.5x时钟倍频。如果设计反馈分频电路53执行除5操作，其结果将是2.5x时钟倍频。
倍频因数是同步信号频率和分频的反馈信号频率的函数。具体地讲，倍频因数是一个分数，对***时钟信号而言，其分子是反馈分频器的除数而分母是同步信号的除数。
如果SYNC信号连续置高，那么信号45将准确地跟踪CLK输入，这样，代表输入CLK的除1形式。类似地，如果DIVCLK信号保持高电平，那么信号46将准确地跟踪FBKCLK信号，这样，代表输入FBKCLK的除1形式。使SYNC信号保持高电平，就可以实现内部时钟(1x、2x、3x等)倍频。
在上例中，分子是3(如反馈环中的除数)，分母是2(如***时钟信号除此数产生同步信号)。因此，3除2得出***时钟信号的1.5x倍频。
图7描述了本发明的最佳***实施例。微处理器70和2级超高速缓冲存储器73都连接到带有时钟总线34上CLK信号10的普通的1x总线35。在该实施例中，该总线以66MHZ运行，并可连接到使用该总线所用的标准化Intel协议的其它设备上(未示出)。
为了改进性能，以普通总线35通讯的设备有把外部时钟信号10倍频到一较高的内部1.5x速度100MHZ的内部时钟线路。这就允许内部电路以高得多的速度运行。PLL电路用于这一目的是理想的。图4描述了与与门配合使用以实现图7中用作元件71和74的倍频时钟发生器40的PLL元件。来自发生器71和74的倍频时钟输出由时钟线77和78分别跨接到微处理器及2级超高速缓冲存储器。时钟线还将倍频时钟信号送到它们各自的I/O块75和76上，使之能以较高速度、100MHZ、1.5x非整数倍频的总线36进行较高速度的通讯。
为了让微处理器70与2级超高速缓冲存储器以1.5x倍频的时钟速度在总线36上通讯，两个设备的内部时钟需要相互同步以进行有效的通讯。在该实施例中，微处理器选作“主”设备，包括除2线路71来产生同步信号20，在内部发送到微处理器自身的倍频时钟发生器71上、同时在外部通过SYNC线30发送到超高速缓冲存储器设备的倍频时钟发生器74。两个倍频时钟发生器电路71和74以同样的方式使用外部时钟信号10和SYNC信号20，使得所得的内部产生的倍频时钟的频率和相位都相同。微处理器和2级超高速缓冲存储器都用它们相互同相的内部高速时钟运行，因此，他们之间在总线36上以较快的非整数倍频的时钟速度进行可靠的通讯。
图8描述了与图7相似的另一实施例，包括除2电路82，作为设备80和83以外的电路。因此，在图8所示的实施例中，没有“主”设备。具体地讲，图8描述了将非倍频时钟信号提供给设备80及83的1x外部时钟总线。设备80和83中的每一个都包括倍频时钟发生器电路81和84，如上所述的，它们以SYNC信号33和时钟信号34为依据，将时钟信号倍频和同步。把倍频时钟信号87和88输送到能在较高速度总线36上通讯的I/O块85和86。
总之，本发明中利用“主”设备产生同步信号，传送给其它“从”设备，CLK信号一变为有效，同步信号即可利用。这锁相环设备能够立即开始锁定在正确的内部时钟相上。该同步设计还使一个完整的倍频时钟***(如带有一个以上“从”设备的“主”设备)能够加到现有的总线上而无需作任何改变(即同步总线周期、外加信号等)。这些特性在“反向兼容”不允许作任何变化的情况下是需要的，对“即插即用”的应用也是有用的，而该种应用中为同步而采用特殊的总线周期是不实际的。
虽然上述实施例是用附图的特定结构来描述的，但在本申请的范围内本专业的技术人员都知道，本发明可以应用于任何一类需要以倍增的速度相互通讯因而要以小数倍对内部时钟进行倍频的时钟设备。
因此，尽管当本发明是以一个最佳实施例来描述的，但本专业的技术人员都会认识到，在后附的权利要求书的精神和范围内，本发明可以作各种修改。

Claims (11)

1.一种使倍频***时钟信号同步用的电路，其特征在于它包括：
***时钟信号产生装置；
以工作的方式连接到所述产生装置上的第一设备，用来接收所述***时钟信号，并产生同步信号，和
至少一个以工作的方式连接到所述产生装置和第一个设备上的第二设备，用来接收***时钟信号和所述同步信号，每个所述至少一个第二设备包括倍频时钟发生器电路；
其中所述倍频时钟发生电路包括：
第一和第二逻辑电路，
耦合到所述第一和第二逻辑电路上的相位/频率探测器电路，和
用来接收所述相位/频率探测器电路输出的振荡器电路，所述振荡器电路包括用来输出所述倍频***时钟信号的装置，所述倍频***时钟信号包括所述***时钟信号的非整数倍频。
2.如权利要求1中的电路，其特征在于还包括：
以工作的方式连接到所述倍频时钟发生器电路上的时钟树分布电路，用来输出反馈时钟信号。
3.如权利要求2中的电路，其特征在于还包括：
以工作的方式连接到所述倍频时钟发生器电路上的分频电路，
这里所述分频电路包括用来对所述反馈时钟信号进行分频的装置和用来将分频后的反馈时钟信号输出到所述倍频时钟发生器电路上。
4.如权利要求3中的电路，其特征在于所述第一逻辑电路包括：用来比较所述***时钟信号和所述同步信号的装置，以及当所述***时钟信号有一预定的状态而所述***时钟信号有一所述预定状态时用来输出第一脉冲的装置，和
所述第二逻辑电路包括：用来比较所述分频的反馈时钟信号和所述倍频***时钟信号的装置，以及当所述分频的反馈时钟信号有一预定的状态而所述倍频的***时钟信号有一所述预定状态时用来输出第二脉冲的装置。
5.如权利要求4中的电路，其特征在于所述相位/频率探测器电路包括用来比较所述第一脉冲和所述第二脉冲的装置和用来控制所述振荡器电路、以便所述第一脉冲和所述第二脉冲大体上同时产生、并且使所述倍频的***时钟信号与其他所述至少一个第二设备的其它所述倍频的***时钟信号同步的装置。
6.如权利要求5中的电路，其特征在于所述第一和第二逻辑电路每个都包括与门电路。
7.如权利要求6中的电路，其特征在于所述倍频时钟发生器电路还包括以工作的方式连接到所述振荡器电路和所述相位/频率探测器电路上的低通滤器。
8.如权利要求7中的电路，其特征在于所述分频器电路还包括大量的锁存器电路，所述分频器电路对所述反馈时钟信号执行多次分频操作。
9.一种使倍频***时钟信号同步用的电路，其特征在于它包括：
***时钟信号产生装置；
以工作的方式连接到所述产生装置上的第一设备，用来接收所述***时钟信号，并产生同步信号，和
至少一个以工作的方式连接到所述产生装置和第一个设备上的第二设备，用来接收***时钟信号和所述同步信号，每个所述至少一个第二设备包括倍频时钟发生器电路；
其中所述第一设备还包括第二倍频的时钟发生器电路，后者包括：
第三和第四逻辑电路，
耦合到所述第三和第四逻辑电路上的第二相位/频率探测器电路知
用来接收所述第二相位/频率探测器电路的第二振荡器电路。
10.在产生***时钟信号的***中使时钟信号同步的方法，所述***包括第一设备和至少一个以工作的方式连接到第一设备的第二设备，所述至少一个第二设备中的每个第二设备包括用来产生与所述***时钟信号相应的第一倍频的***时钟信号及与所述***时钟信号之外的信号相应的第二倍频的***时钟信号的装置，其特征在于该方法包括以下步骤：
对每个所述第二设备：
输出所述***时钟信号和同步信号，
倍频所述***时钟信号以产生包含所述第一倍频的***时钟信号和所述第二倍频的***时钟信号中的一个的设备倍频的***时钟信号，
将所述设备倍频的***时钟信号输出到时钟树分布电路，和
确定所述设备倍频的***时钟信号是否与所述***时钟信号一致，以及
对每个所述产生所述第二倍频的***时钟信号的第二设备，根据所述确定步骤，调整所述设备倍频的***时钟信号，以便使倍频的***时钟信号与其它所述至少一个第二设备的其它设备倍频的***时钟信号同步。
11.如权利要求10中的方法，其特征在于所述确定步骤包括以下步骤：
输入来自所述时钟树分布电路的反馈时钟信号，
分频所述反馈时钟信号来产生分频的反馈时钟信号，和
比较所述设备倍频的***时钟信号和所述分频的反馈时钟信号，以及比较所述***时钟信号和所述同步信号。
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