WO2002099971A1 - Circuit integre a semi-conducteur - Google Patents

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WO2002099971A1
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Kazutaka Nogami
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Thine Electronics, Inc.
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    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
    • H—ELECTRICITY
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    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Definitions

  • the present invention relates to a semiconductor integrated circuit including a phase comparison circuit for detecting a phase difference between two clock signals, and in particular, to a phase comparison circuit for a PLL (phase locked loop) or a DLL (delay locked loop).
  • the present invention relates to a semiconductor integrated circuit including a circuit.
  • phase-locked loop PLL
  • DLL delay locked loop
  • FIG. 1 shows the configuration of a PLL circuit using a conventional phase comparison circuit.
  • the PLL circuit compares the phase of the reference clock signal REF with the phase of the clock signal CLK, and outputs an UP signal and a DOWN signal according to the phase difference.
  • a charge pump circuit 5 that supplies an output current I PD I according to the UP signal and the DO WN signal output from the control circuit, and has a low-pass characteristic and converts the output current I PD I of the charge pump circuit 5 into a control voltage V CTL .
  • a loop filter 6, and a control voltage V CTL oscillates at a frequency which is controlled by outputting a click-locking signal C LK VCO (voltage control oscillator) 7.
  • FIG. 2 shows the configuration of the phase comparison circuit shown in FIG. As shown in Figure 2,
  • the phase comparison circuit 1 includes two flip-flops 11 and 12 and an AND circuit 13.
  • the data input terminal D of each of the flip-flops 11 and 12 is supplied with a noise level signal "1".
  • the flip-flop 11 outputs a high-level UP signal in synchronization with the rising edge of the reference clock signal REF supplied to the clock input terminal CK
  • the flip-flop 12 outputs Outputs a high-level D OWN signal in synchronization with the rise of the clock signal CLK supplied to the clock input pin CK.
  • the AND circuit 13 supplies a high-level signal to the clear terminals CLR of the flip-flops 11 and 12 when both the UP signal and the DOWN signal become high. As a result, the flip-flops 11 and 12 are cleared, and both the UP signal and the DOWN signal are at the mouth level.
  • the phase comparator 1 starts the clock signal CLK from the rising edge of the reference clock signal REF. Outputs high-level UP signal until rising.
  • the phase comparison circuit 1 outputs the reference clock signal from the rising edge of the clock signal CLK. Outputs a high-level DOWN signal until REF rises.
  • the minimum pulse width of the UP and DOWN signals that can be output by the phase comparison circuit 1 is determined by the manufacturing technology used, and the absolute value of the phase difference between the clock signal CLK and the reference cook signal REF is If the pulse width is smaller than the minimum pulse width, there is a dead zone where neither the UP signal nor the DOWN signal is output.
  • Figure 3 shows the relationship between the phase difference between the two clock signals and the output current of the charge pump circuit when a dead band exists in the phase comparison circuit. ⁇ In order to eliminate the dead band in the phase comparison circuit 1, an AND circuit 1 Three It is conceivable to increase the delay time.
  • FIG. 4 shows the configuration of the charge pump circuit shown in FIG.
  • the charge pump circuit 5 includes an inverter 51 for inverting the UP signal, a P-channel transistor Q1 for supplying current based on the inverted UP signal, and a current supply based on DOWN signal.
  • An N-channel transistor Q 2 and constant current sources 52 and 53 are included.
  • the constant current sources 52 and 53 usually do not operate as constant current sources unless a certain voltage or more is applied. If the constant current sources 52 and 53 do not operate as constant current sources, current cannot be correctly subtracted in the transistors Q1 and Q2.
  • the transistor Q1 when the transistor Q1 operates near the power supply potential V DD , the voltage applied to the constant current source 52 connected to the transistor Q1 becomes small, so that the transistor Q1 is turned on. The current flowing through becomes smaller than the steady-state value.
  • the transistor Q 2 when the transistor Q 2 operates near the power supply potential V ss , the voltage applied to the constant current source 53 connected to the transistor Q 2 decreases, so that the transistor Q 2 is turned on. The current flowing during the operation becomes smaller than the steady value.
  • the constant current sources 52 and 53 do not operate normally, as shown in FIG. 5, the position where the phase difference between the clock signal CLK and the reference clock signal REF becomes zero is reached.
  • the output current I PD of the charge pump circuit 5 does not become zero.
  • an object of the present invention is to provide a semiconductor integrated circuit including a phase comparison circuit for a PLL or DLL, which eliminates the dead zone of the phase comparison circuit and prevents offset of the output current of the charge pump circuit. This is to improve the lock accuracy of the entire PLL or DLL.
  • a semiconductor integrated circuit receives a first clock signal and a second clock signal, and adjusts the phase of the first clock signal to the phase of the second clock signal.
  • the first clock signal is delayed by more than a predetermined value
  • the first phase difference signal is activated according to the phase difference between the first clock signal and the second clock signal, and the first clock signal is activated.
  • the phase between the first clock signal and the second clock signal is Eliminating the dead zone of the phase comparison circuit by combining the first circuit having a dead zone in the detection of the difference and the second circuit for judging the edge of the first clock signal and the edge of the second clock signal At the same time, the offset of the output current of the charge pump circuit can be prevented.
  • FIG. 1 is a block diagram showing a configuration of a PLL circuit using a conventional phase comparison circuit.
  • FIG. 2 is a circuit diagram showing a configuration of the phase comparison circuit shown in FIG.
  • FIG. 3 is a diagram showing the relationship between the phase difference between two clock signals and the output current of the charge pump circuit when a dead zone exists in the phase comparison circuit.
  • FIG. 4 is a circuit diagram showing a configuration of the charge pump circuit shown in FIG.
  • FIG. 5 is a diagram showing the relationship between the phase difference between two clock signals and the output current of the charge pump circuit when the constant current source does not operate normally.
  • FIG. 6 is a block diagram of a PLL circuit using a phase comparison circuit included in the semiconductor integrated circuit according to the first embodiment of the present invention.
  • FIG. 7 is a circuit diagram showing a configuration of the arbitration circuit shown in FIG.
  • 8A and 8B are timing charts showing waveforms of input / output signals in the arbitration circuit shown in FIG.
  • FIG. 9 is a diagram illustrating a relationship between a phase difference between two clock signals and an output current of the charge pump circuit when the arbitration circuit illustrated in FIG. 7 is used.
  • 10A to 10D show the waveforms of each signal in the phase comparator shown in FIG. FIG.
  • FIG. 11 is a diagram illustrating a relationship between a phase difference between two cook signals in the PLL circuit illustrated in FIG. 6 and an output current of the charge pump circuit.
  • FIG. 12 is a block diagram of a DLL circuit using a phase comparison circuit included in a semiconductor integrated circuit according to the second embodiment of the present invention.
  • FIG. 6 is a block diagram of a PLL circuit using a phase comparison circuit included in the semiconductor integrated circuit according to the first embodiment of the present invention.
  • the PLL circuit compares the phase of the reference clock signal REF with the phase of the clock signal CLK, and outputs an UP signal and a DOWN signal according to the phase difference.
  • a charge pump circuit 5 that supplies an output current IPD 1 according to an UP signal and a DOWN signal output from the phase comparison circuit 10; and an output current that has a low-pass characteristic and is supplied from the charge pump circuit 5.
  • the phase comparison circuit 10 compares the phase of the reference clock signal REF with the phase of the clock signal CLK, and outputs the phase difference signals UP 0 and DOWN 0 according to the phase difference.
  • the comparator circuit 1 outputs the pulse signal UP1 when the rising edge of the clock signal CLK is later than the rising edge of the reference clock signal REF, and the rising edge of the clock signal CLK refers to the reference clock.
  • An arbitration circuit 2 that outputs a pulse signal DOWN 1 when the rising edge of the LOCK signal REF is early; a synthesis circuit 3 that synthesizes and outputs a phase difference signal UP 0 and a pulse signal UP 1; Phase difference signal DO W And a synthesizing circuit 4 for synthesizing N 0 and the pulse signal DOWN 1 and outputting the synthesized signal.
  • the phase comparison circuit 1 is the same as that shown in FIG. If the phase of the clock signal CLK is behind the phase of the reference clock signal REF, the phase comparison circuit 1 sets a period from when the reference clock signal REF rises until the clock signal CLK rises. Outputs a high-level UP signal.c On the other hand, if the phase of the peak signal C LK is ahead of the phase of the reference peak signal REF, the phase comparison circuit 1 outputs the clock signal C LK. A high-level DOWN signal is output from the rise of the signal until the rise of the reference signal REF.
  • phase comparison circuit 1 when the absolute value of the phase difference between the clock signal CLK and the reference clock signal REF is smaller than the minimum pulse width determined by the manufacturing technology, there is a dead zone where neither the UP signal nor the DOWN signal is output. Exists (see Figure 3). However, when the phase difference between the clock signal CLK and the reference clock signal REF is zero, neither the UP signal nor the DOWN signal is output, so that the output current I PD ! Of the charge pump circuit 5 is output. Becomes zero and no offset occurs. Note that the configuration of the charge pump circuit 5 is the same as that shown in FIG.
  • FIG. 7 shows the configuration of the arbitration circuit shown in FIG.
  • the arbitration circuit 2 includes an edge detection circuit 8 and a pulse generation circuit 9.
  • the edge detection circuit 8 includes a first inverter composed of NAND circuits 81 and 82, a P channel transistor Q3 and an N channel transistor Q4, a P channel transistor Q5 and an N channel transistor Q 6 and a second inverter.
  • the pulse generation circuit 9 includes inverters 91 to 96 and AND circuits 97 and 98. 97 and 98.
  • FIG. 9 shows the relationship between the phase difference between two clock signals and the output current of the charge pump circuit when the arbitration circuit shown in FIG. 7 is used.
  • the arbitration circuit shown in FIG. 7 outputs a pulse signal having a fixed pulse width only in accordance with the order of the reference clock signal REF and the clock signal CLK. Therefore, when these pulse signals are input to the charge pump circuit, the charge pump circuit outputs a positive constant current when the phase difference between the clock signal CLK and the reference clock signal REF is negative, and the phase difference is positive. Output a constant negative current when Referring again to FIG.
  • phase difference signals UP 0 and DOWN 0 output from the phase comparison circuit 1 and the pulse signals UP 1 and DOWN 1 output from the arbitration circuit 2 are
  • the UP signal and the DOWN signal are generated by combining by the combining circuits 3 and 4, respectively.
  • the combining circuits 3 and 4 for example, an OR circuit can be used.
  • FIGS. 10A to 10D show waveforms of respective signals in the phase comparison circuit 10 shown in FIG.
  • FIGS. 10A and 10B show the waveforms of the respective signals when the phase of the reference cook signal REF is ahead of the phase of the clock signal CLK.
  • the period during which the absolute value ⁇ t of the phase difference is large and the UP signal is at the high level is determined by the phase difference signal UP0.
  • the period during which the absolute value ⁇ t of the phase difference is small and the UP signal is at the high level is determined by the pulse signal UP1.
  • FIGS. 10C and 10D show the waveforms of the respective signals when the phase of the clock signal CLK is ahead of the phase of the reference clock signal REF.
  • the absolute value of the phase difference ⁇ t is small, and the period during which the DOWN signal is at the high level is determined by the pulse signal DOWN 1.
  • the absolute value of the phase difference ⁇ The period during which t is large and the DOWN signal is at a high level is determined by the phase difference signal DOWN0.
  • the output current of the charge pump circuit changes according to the phase difference of No. 10, and inside the dead zone, the polarity of the output current of the charge pump circuit changes depending on whether the phase difference is positive or negative due to the characteristics of the arbitration circuit 2. .
  • the phase comparison circuit 10 by driving the charge pump circuit 5 by the phase comparison circuit 10, there is no dead zone where the output current of the charge pump circuit 5 becomes zero, and the phase of the clock signal CLK is referred to. No offset of the output current occurs when the phase of the clock signal REF is out of phase. Therefore, the output current I PD supplied from the charge pump circuit 5 is converted into a control voltage V CTL by the loop filter 6, and the VCO 7 is controlled using the control voltage V CT 1 . It is possible to realize a PLL that reduces the jitter due to the dead zone and the phase offset between the clock signal CLK and the reference clock signal REF.
  • FIG. 12 is a block diagram of a DLL circuit using a phase comparison circuit included in a semiconductor integrated circuit according to the second embodiment of the present invention. This DLL circuit is obtained by replacing VC07 shown in FIG. 6 with a variable delay circuit 20.
  • the variable delay circuit 20 receives the reference clock signal REF, delays the reference clock signal REF by a delay time controlled by the control voltage V CTI _ output from the loop filter 6, and outputs the delayed reference clock signal REF. Output as clock signal CLK. Further, the variable delay circuit 20 may be configured to include a plurality of delay elements whose delay time is controlled by the control voltage. In that case, a polyphase clock signal can be output from those delay elements. The polyphase clock signal is used, for example, to decode high-speed serial transmission data.
  • the charge pump circuit is operated by the phase comparison circuit 10.
  • the phase comparison circuit 10 By driving the path 5, there is no dead zone where the output current of the charge pump circuit 5 becomes zero, and the output current when the phase of the peak signal CLK matches the phase of the reference peak signal REF also c therefore not occur offset, it converts the output current I PD supplied from the charge pump circuit 5, to the control voltage V CTL by the loop filter 6, controlling the variable delay circuit 2 0 have use this control voltage V CTL By doing so, it is possible to realize a DLL in which the jitter due to the dead zone of the phase comparison circuit and the phase offset between the clock signal CLK and the reference clock signal REF are reduced.
  • a semiconductor integrated circuit including a phase comparison circuit for a PLL or a DLL it is possible to eliminate a dead zone of the phase comparison circuit and to prevent offset of an output current of the charge pump circuit. . As a result, it is possible to reduce the jitter and offset of the clock signal and improve the overall accuracy of the PLL or DLL.
  • the present invention can be used in PLL or DLL that generates a peak signal synchronized with input data.

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Description

明 細 書 半導体集積回路 技術分野
本発明は、 2つのク口ック信号の位相差を検出する位相比較回路を含 む半導体集積回路に関し、 特に、 P L L (フェーズロック ドループ） 又 は DL L (ディレイロ ック ドループ） 用の位相比較回路を含む半導体集 積回路に関する。 背景技術
例えば、 記録データを再生する再生回路や伝送データを受信する受信 回路においては、 入力データに同期したクロック信号を発生するために、 電圧制御発振器と位相比較回路とを組み合わせた P L L (フェーズロッ ク ドループ） や、 電圧制御遅延素子と位相比較回路とを組み合わせた D L L (ディレイロック ドループ） が用いられている。
図 1に、 従来の位相比較回路を用いた P L L回路の構成を示す。 この P L L回路は、 参照ク口ック信号 R E Fの位相とクロック信号 C L Kの 位相とを比較して、 位相差に応じた UP信号及び DOWN信号を出力す る位相比較回路 1 と、 位相比較回路 1から出力される U P信号及び DO WN信号に従って出力電流 I PD Iを供給するチャージポンプ回路 5と、 ローパス特性を有し、 チャージポンプ回路 5の出力電流 I PD Iを制御電 圧 VCTLに変換するループフィルタ 6と、 制御電圧 VCTLによって制御 される周波数で発振してク口ック信号 C LKを出力する VCO (電圧制 御発振器） 7とを含んでいる。
図 2に、 図 1に示す位相比較回路の構成を示す。 図 2に示すように、 位相比較回路 1は、 2つのフリ ップフロップ 1 1及び 1 2と、 AND回 路 1 3とを含んでいる。
これらのフリ ップフロップ 1 1及ぴ 1 2のデータ入力端子 Dには、 ノヽ ィレベルの信号 " 1 " が供給されている。 フリ ップフロ ップ 1 1は、 ク 口ック入力端子 C Kに供給されている参照クロ ック信号 RE Fの立ち上 がりに同期してハイレベルの U P信号を出力し、 フリ ップフロップ 1 2 は、 クロック入力端子 CKに供給されているク口ック信号 C LKの立ち 上がりに同期してハイレベルの D OWN信号を出力する。
AND回路 1 3は、 U P信号と D OWN信号の両方がハイレベルとな つたときに、 フリ ップフロップ 1 1及び 1 2のクリア端子 C L Rにハイ レベルの信号を供給する。 これにより、 フリ ップフロ ップ 1 1及び 1 2 がクリァされて、 UP信号と DOWN信号の両方が口一レベルとなる。 その結果、 ク口ック信号 C L Kの位相が参照ク口 ック信号 R E Fの位 相よりも遅れている場合には、 位相比較回路 1は、 参照クロ ック信号 R E Fの立ち上がりからクロック信号 C L Kの立ち上がりまでの間、 ハイ レベルの U P信号を出力する。 一方、 クロ ック信号 C L Kの位相が参照 ク口ック信号 RE Fの位相よりも進んでいる場合には、 位相比較回路 1 は、 ク口ック信号 C L Kの立ち上がりから参照ク口ック信号 R E Fの立 ち上がり までの間、 ハイレベルの DOWN信号を出力する。
しかしながら、 位相比較回路 1が出力可能な U P信号及び DOWN信 号の最小パルス幅は、 使用する製造技術によって決まり、 クロック信号 C LKと参照ク口ック信号 RE Fとの位相差の絶対値がその最小パルス 幅以下の場合には、 U P信号も D OWN信号も出力されない不感帯が存 在する。 図 3に、 位相比較回路に不感帯が存在する場合における 2つの クロック信号の位相差とチャージポンプ回路の出力電流との関係を示す < ところで、 位相比較回路 1の不感帯をなくすために、 AND回路 1 3 の遅延時間を大きくすることが考えられる。 そのようにすれば、 クロッ ク信号 C LKと参照ク口ック信号 RE Fとの位相差が小さい場合に、 U P信号と DOWN信号の両方についてパルスが出力され、 チャージポン プ回路 5は、 それらのパルス幅の差に基づいて出力電流 I PD ,を供給す ることができる。 ただし、 チャージポンプ回路 5の動作においては、 次 に述べるような問題が生じる。
図 4に、 図 1に示すチャージポンプ回路の構成を示す。 図 4に示すよ うに、 チャージポンプ回路 5は、 U P信号を反転するインバータ 5 1 と、 反転された U P信号に基づいて電流を供給する Pチャネルトランジスタ Q 1と、 DOWN信号に基づいて電流を供給する Nチャネルトランジス タ Q 2と、 定電流源 5 2及び 53とを含んでいる。 ここで、 定電流源 5 2及び 5 3は、 通常、 ある程度以上の電圧が印加されないと、 定電流源 として動作しなくなる。 定電流源 5 2及び 5 3が定電流源として動作し なくなれば、 トランジスタ Q 1及び Q 2において、 正しく電流の差し引 きを行うことができない。
即ち、 トランジスタ Q 1が電源電位 VDD付近で動作する場合には、 トランジスタ Q 1に接続されている定電流源 5 2に印加される電圧が小 さくなるため、 トランジスタ Q 1がオン状態のときに流れる電流は定常 値より も小さくなる。 同様に、 トランジスタ Q 2が電源電位 Vs s付近 で動作する場合には、 トランジスタ Q 2に接続されている定電流源 5 3 に印加される電圧が小さくなるため、 トランジスタ Q 2がオン状態のと きに流れる電流は定常値よりも小さくなる。 このように定電流源 5 2及 び 5 3が正常に動作しない場合には、 図 5に示すように、 ク ロ ック信号 C LKと参照クロック信号 RE Fとの位相差がゼロとなる位置において. チャージポンプ回路 5の出力電流 I PD ,がゼロにならなくなる。
上記のように、 位相比較回路の特性に不感帯が存在する場合や、 位相 比較回路の特性に不感帯が存在しなくてもチャージポンプ回路の定電流 源が正常に動作しない場合には、 ク口ック信号 C L Kのジッタが大きく なったり、 参照ク口ック信号 R E Fに対してクロック信号 C L Kの位相 にオフセッ トが生じるという問題があった。 発明の開示
そこで、 上記の点に鑑み、 本発明の目的は、 P L L又は D L L用の位 相比較回路を含む半導体集積回路において、 位相比較回路の不感帯をな くすと共にチャージポンプ回路の出力電流のオフセッ トを防ぐ'ことによ り、 P L L又は D L L全体のロック精度を改善することである。
以上の課題を解決するため、 本発明に係る半導体集積回路は、 第 1の ク口ック信号及び第 2のクロック信号を受けて、 第 1のクロック信号の 位相が第 2のクロック信号の位相より も所定の値以上遅れている場合に、 第 1のクロック信号と第 2のク口ック信号との位相差に応じて第 1の位 相差信号を活性化すると共に、 第 1 のクロック信号の位相が第 2のクロ ック信号の位相よりも所定の値以上進んでいる場合に、 該位相差に応じ て第 2の位相差信号を活性化する第 1 の回路と、 第 1 のクロック信号及 び第 2のクロック信号を受けて、 第 1のクロック信号のエッジが第 2の ク口ック信号のエッジより も遅れている場合に第 1のパルス信号を活性 化すると共に、 第 1のクロック信号のエッジが第 2のクロック信号のェ ッジょりも進んでいる場合に第 2のパルス信号を活性化する第 2の回路 と、 第 1の回路から出力される第 1の位相差信号と第 2の回路から出力 される第 1 のパルス信号とを合成する第 3の回路と、 第 1の回路から出 力される第 2の位相差信号と第 2の回路から出力される第 2のパルス信 号とを合成 る第 4の回路とを具備する。
本発明によれば、 第 1のクロック信号と第 2のク口ック信号との位相 差の検出において不感帯を有する第 1の回路と、 第 1のクロック信号の エッジと第 2のクロック信号のエッジの先後を判断する第 2の回路とを 組み合わせることにより、 位相比較回路の不感帯をなくすと共にチヤ一 ジポンプ回路の出力電流のオフセッ トを防ぐことができる。 図面の簡単な説明
本発明の利点及び特徴は、 以下の詳細な説明と図面とを関連させて考 察すれば明らかになる。 これらの図面において、 同じ参照番号は同じ構 成要素を指している。
図 1は、 従来の位相比較回路を用いた P L L回路の構成を示すブロッ ク図である。
図 2は、 図 1に示す位相比較回路の構成を示す回路図である。
図 3は、 位相比較回路に不感帯が存在する場合における 2つのクロッ ク信号の位相差とチャージポンプ回路の出力電流との関係を示す図であ る。
図 4は、 図 1に示すチャージポンプ回路の構成を示す回路図である。 図 5は、 定電流源が正常に動作しない場合における 2つのクロック信 号の位相差とチャージポンプ回路の出力電流との関係を示す図である。 図 6は、 本発明の第 1の実施形態に係る半導体集積回路に含まれてい る位相比較回路を用いた P L L回路のプロック図である。
図 7は、 図 6に示す調停回路の構成を示す回路図である。
図 8 A及び 8 Bは、 図 7に示す調停回路における入出力信号の波形を 示すタイミングチヤ一トである。
図 9は、 図 7に示す調停回路を用いた場合の 2つのクロック信号の位 相差とチャージポンプ回路の出力電流との関係を示す図である。
図 1 0 A〜 1 0 Dは、 図 6に示す位相比較回路における各信号の波形 を示すタイミングチャートである。
図 1 1は、 図 6に示す P L L回路における 2つのク口ック信号の位相 差とチャージポンプ回路の出力電流との関係を示す図である。
図 1 2は、 本発明の第 2の実施形態に係る半導体集積回路に含まれて いる位相比較回路を用いた D L L回路のブロック図である。 発明を実施するための最良の形態
図 6は、 本発明の第 1の実施形態に係る半導体集積回路に含まれてい る位相比較回路を用いた P L L回路のプロック図である。
図 6に示すように、 この P L L回路は、 参照クロック信号 R E Fの位 相とクロック信号 C LKの位相とを比較して、 位相差に応じた UP信号 及び DOWN信号を出力する位相比較回路 1 0と、 位相比較回路 1 0か ら出力される UP信号及ぴ DOWN信号に従って出力電流 I PD 1を供給 するチャージポンプ回路 5と、 ローパス特性を有し、 チャージポンプ回 路 5から供給される出力電流 I P D Iを制御電圧 VCT Lに変換するループ フィルタ 6と、 制御電圧 VCT Jこよって制御される周波数で発振してク ロック信号 C LKを出力する VCO (電圧制御発振器） 7とを含んでい る。
ここで、 位相比較回路 1 0は、 参照ク口ック信号 R E Fの位相とクロ ック信号 C L Kの位相とを比較して、 位相差に応じた位相差信号 U P 0 及び DOWN 0を出力する位相比較回路 1 と、 クロック信号 C L Kの立 ち上がりエツジが参照ク口ック信号 R E Fの立ち上がりエッジより も遅 い場合にパルス信号 UP 1を出力し、 ク口ック信号 C L Kの立ち上がり ェッジが参照ク口ック信号 R E Fの立ち上がりエツジょりも早い場合に パルス信号 DOWN 1を出力する調停回路 2と、 位相差信号 U P 0とパ ルス信号 UP 1 とを合成して出力する合成回路 3と、 位相差信号 DO W N 0とパルス信号 DOWN 1 とを合成して出力する合成回路 4とを含ん でいる。
位相比較回路 1は、 図 2に示すものと同様である。 クロック信号 C L Kの位相が参照ク口ック信号 R E Fの位相より も遅れている場合には、 位相比較回路 1は、 参照クロック信号 R E Fが立ち上がつてからクロッ ク信号 C L Kが立ち上がるまでの間、 ハイレベルの U P信号を出力する c 一方、 ク口ック信号 C LKの位相が参照ク口ック信号 RE Fの位相より も進んでいる場合には、 位相比較回路 1は、 クロック信号 C LKが立ち 上がってから参照ク口ック信号 R E Fが立ち上がるまでの間、 ハイレべ ルの DOWN信号を出力する。
位相比較回路 1において、 ク口ック信号 C LKと参照クロック信号 R E Fとの位相差の絶対値が製造技術によって決まる最小パルス幅以下の 場合には、 U P信号も D OWN信号も出力されない不感帯が存在する (図 3参照） 。 しかしながら、 クロック信号 C LKと参照クロック信号 RE Fとの位相差がゼロである場合には、 UP信号も DOWN信号も出 力されないので、 チャージポンプ回路 5の出力電流 I PD！がゼロとなつ てオフセッ トを生じない。 なお、 チャージポンプ回路 5の構成は、 図 4 に示すものと同様である。
図 7に、 図 6に示す調停回路の構成を示す。 図 7に示すように、 調停 回路 2は、 エッジ検出回路 8と、 パルス発生回路 9とによって構成され ている。 エッジ検出回路 8は、 N AND回路 8 1及び 8 2と、 Pチヤネ ノレトランジスタ Q 3及び Nチャネルトランジスタ Q 4とによつて構成さ れる第 1のインバータと、 Pチャネルトランジスタ Q 5及び Nチャネル トランジスタ Q 6とによって構成される第 2のィンバータとを含んでい る。 また、 パルス発生回路 9は、 ィンバータ 9 1〜 9 6と、 AND回路 9 7及び 9 8とを含んでいる。 9 7及び 9 8 とを含んでいる。
図 8 Aに示すように、 参照ク口ック信号 R E Fの立ち上がりエツジが ク口ック信号 C L Kの立ち上がりエッジよりも進んでいる場合について 説明する。 参照クロ ック信号 R E Fがハイ レベルになると、 N A N D回 路 8 1の出力は口一レベルとなる。 次に、 クロック信号 C L Kがハイレ ベルとなった時点で、 第 1のインバ一タの出力がハイ レベルとなる。 一 方、 N A N D回路 8 1 の出力は、 ハイ レベルを維持する。 これにより、 パルス発生回路 9において、 ィンバ一タ 9 1〜 9 3の遅延時間に相当す るパルス幅を有するパルス信号 U P 1力 A N D回路 9 7から出力され る。
図 8 Bに示すように、 クロック信号 C L Kの立ち上がりエツジが参照 ク口ック信号 R E Fの立ち上がりエッジよりも進んでいる場合について 説明する。 クロック信号 C L Kがハイ レベルになると、 N A N D回路 8 2の出力はローレベルとなる。 次に、 参照クロック信号 R E Fがハイレ ベルとなった時点で、 第 2のインバ一タの出力がハイレベルとなる。 一 方、 N A N D回路 8 2の出力はハイ レベルを維持する。 これにより、 パ ルス発生回路 9において、 インバ一タ 9 4〜 9 6の遅延時間に相当する パルス幅を有するパルス信号 D O W N 1力 、 A N D回路 9 8から出力さ れる。
図 9に、 図 7に示す調停回路を用いた場合の 2つのクロック信号の位 相差とチャージポンプ回路の出力電流との関係を示す。 図 7に示す調停 回路は、 参照ク口ック信号 R E Fとクロック信号 C L Kの順序のみに応 じて、 一定のパルス幅を有するパルス信号を出力する。 従って、 これら のパルス信号をチャージポンプ回路に入力すると、 チャージポンプ回路 は、 クロック信号 C L Kと参照クロック信号 R E Fとの位相差が負のと きには正の一定電流を出力し、 位相差が正のときには負の一定電流を出 再び図 6を参照すると、 位相比較回路 1 0においては、 位相比較回路 1から出力される位相差信号 U P 0及び DOWN 0 と、 調停回路 2から 出力されるパルス信号 UP 1及び DOWN 1 とを、 合成回路 3及び 4に よってそれぞれ合成することにより、 U P信号及び DOWN信号を生成 する。 合成回路 3及び 4としては、 例えば、 OR回路を用いることがで さる。
図 1 0 A〜1 0 Dに、 図 6に示す位相比較回路 1 0における各信号の 波形を示す。
図 1 0 A及び 1 0 Bは、 参照ク口ック信号 R E Fの位相がクロック信 号 C LKの位相より も進んでいる場合における各信号の波形を示してい る。 図 1 0 Aにおいては、 位相差の絶対値 Δ tが大きく、 UP信号がハ ィレベルとなる期間は、 位相差信号 U P 0によって決定される。 図 1 0 Bにおいては、 位相差の絶対値 Δ tが小さく、 U P信号がハイ レベルと なる期間は、 パルス信号 UP 1によって決定される。
図 1 0 C及び 1 0 Dは、 クロ ック信号 C L Kの位相が参照クロック信 号 RE Fの位相より も進んでいる場合における各信号の波形を示してい る。 '図 1 0 Cにおいては、 位相差の絶対値 Δ tが小さく、 DOWN信号 がハイレベルとなる期間は、 パルス信号 DOWN 1によって決定される c 図 1 0 Dにおいては、 位相差の絶対値 Δ tが大きく、 DOWN信号がハ ィレベルとなる期間は、 位相差信号 DOWN 0によって決定される。
このようにして生成された U P信号及び DOWN信号を用いてチヤ一 ジポンプ回路 5を駆動すると、 2つのクロック信号の位相差とチャージ ポンプ回路の出力電流との関係は、 図 3に示す特性と図 9に示す特性と を足し合わせた特性となる。 図 1 1に、 図 6に示す P L L回路における 2つのクロック信号の位相差とチャージポンプ回路の出力電流との関係 ^示す。 位相比較回路 1の不感帯の外側においては、 2つのクロック信 „
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10 号の位相差に応じてチャージポンプ回路の出力電流が変化し、 不感帯の 内側においては、 調停回路 2の特性により、 位相差が正か負かによって チャージポンプ回路の出力電流の極性が変化する。
本実施形態においては、 位相比較回路 1 0によってチャージポンプ回 路 5を駆動することにより、 チャージポンプ回路 5の出力電流がゼロに なる不感帯が存在せず、 ク口ック信号 C L Kの位相と参照クロック信号 R E Fの位相とがー致した場合における出力電流のオフセッ トも生じな レ、。 従って、 チャージポンプ回路 5から供給される出力電流 I P D ,をル ープフィルタ 6によって制御電圧 V C T Lに変換し、 この制御電圧 V C T 1. を用いて V C O 7を制御することにより、 位相比較回路の不感帯による ジッタや、 クロック信号 C L Kと参照ク口ック信号 R E Fとの間の位相 オフセッ トを低減した P L Lを実現できる。
次に、 本発明の第 2の実施形態について説明する。
図 1 2は、 本発明の第 2の実施形態に係る半導体集積回路に含まれて いる位相比較回路を用いた D L L回路のブロック図である。 この D L L 回路は、 図 6に示す V C 0 7を、 可変遅延回路 2 0に置き換えたもので ある。
可変遅延回路 2 0は、 参照クロック信号 R E Fを入力し、 ループフィ ルタ 6から出力される制御電圧 V C T I_によって制御される遅延時間で参 照クロック信号 R E Fを遅延させ、 遅延した参照クロック信号 R E Fを クロック信号 C L Kと して出力する。 また、 可変遅延回路 2 0は、 遅延 時間が制御電圧によって制御される複数の遅延素子を含むように構成し ても良い。 その場合には、 それらの遅延素子から多相クロック信号を出 力することができる。 多相クロック信号は、 例えば、 高速シリアル伝送 データをデコードするために用いられる。
本実施形態においては、 位相比較回路 1 0によってチャージポンプ回 路 5を駆動することにより、 チャージポンプ回路 5の出力電流がゼロに なる不感帯が存在せず、 ク口ック信号 C L Kの位相と参照ク口ック信号 R E Fの位相が一致した場合における出力電流のオフセッ トも生じない c 従って、 チャージポンプ回路 5から供給される出力電流 I P D ,をループ フィルタ 6によって制御電圧 V C T Lに変換し、 この制御電圧 V C T Lを用 いて可変遅延回路 2 0を制御することにより、 位相比較回路の不感帯に よるジッタや、 クロック信号 C L Kと参照クロック信号 R E Fとの間の 位相オフセッ トを低減した D L Lを実現できる。
以上説明したように、 本発明によれば、 P L L又は D L L用の位相比 較回路を含む半導体集積回路において、 位相比較回路の不感帯をなくす と共にチャージポンプ回路の出力電流のオフセッ トを防ぐことができる。 これにより、 クロック信号のジッタやオフセッ トを低減し、 P L L又は D L L全体の口ック精度を改善することが可能である。
本発明は実施形態に基づいて説明されたが、 本発明は上述の実施形態 に限定されることなく .、 特許請求の範囲に記載される範囲内で、 自由に 変形 ·変更可能である。 産業上の利用可能性
本発明は、 入力データに同期したク口ック信号を発生する P L L又は D L Lにおいて利用することができる。

Claims

請 求 の 範 囲
1 . 第 1のクロック信号及び第 2のクロック信号を受けて、 第 1のクロ ック信号の位相が第 2のクロック信号の位相よりも所定の値以上遅れて いる場合に、 第 1のクロック信号と第 2のクロック信号との位相差に応 じて第 1の位相差信号を活性化すると共に、 第 1のクロック信号の位相 が第 2のクロック信号の位相よりも所定の値以上進んでいる場合に、 該 位相差に応じて第 2の位相差信号を活性化する第 1の回路と、
第 1のクロック信号及び第 2のク口ック信号を受けて、 第 1のクロッ ク信号のェッジが第 2のクロック信号のェッジょりも遅れている場合に 第 1のパルス信号を活性化すると共に、 第 1のクロック信号のエッジが 第 2のクロック信号のェッジょり も進んでいる場合に第 2のパルス信号 を活性化する第 2の回路と、
前記第 1の回路から出力される第 1の位相差信号と前記第 2の回路か ら出力される第 1のパルス信号とを合成する第 3の回路と、
前記第 1の回路から出力される第 2の位相差信号と前記第 2の回路か ら出力される第 2のパルス信号とを合成する第 4の回路と、
を具備する半導体集積回路。
2 . 前記第 2の回路が、 第 1のクロック信号のエッジが第 2のクロック 信号のエッジより も遅れている場合に、 第 1のクロック信号と第 2のク 口ック信号との位相差に関わらずに第 1のパルス信号を一定の期間活性 化すると共に、 第 1のクロック信号のエッジが第 2のク口ック信号のェ ッジょり も進んでいる場合に、 第 1 のクロック信号と第 2のク口ック信 号との位相差に関わらずに第 2のパルス信号を一定の期間活性化する、 請求項 1記載の半導体集積回路。
3 . 前記第 3の回路が、 前記第 1の回路から出力される第 1の位相差信 号と前記第 2の回路から出力される第 1のパルス信号との論理和を求め る O R回路を含み、 前記第 4の回路が、 前記第 1 の回路から出力される 第 2の位相差信号と前記第 2の回路から出力される第 2のパルス信号と の論理和を求める O R回路を含む、 請求項 1記載の半導体集積回路。
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