JP4198303B2 - Fractional−NPLL周波数シンセサイザの位相誤差除去方法及びFractional−NPLL周波数シンセサイザ - Google Patents
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Description
【発明の属する技術分野】
本発明は、Fractional-NPLL周波数シンセサイザの位相誤差除去方法及びFractional-NPLL周波数シンセサイザに関するものである。
【0002】
携帯電話機等の移動体通信機器にはPLL周波数シンセサイザが利用されている。そして、移動体通信機器に使用されるPLL周波数シンセサイザは、さらなる高集積、低消費電力及び高速チャネル切り替えが求められている。
【0003】
【従来の技術】
近年、移動体通信機器に使用されるPLL周波数シンセサイザとして、高速チャネル切り替えに優れたFractional-N(分数分周)PLL周波数シンセサイザが利用されている。図4は、そのFractional-NPLL周波数シンセサイザの一例を示すブロック回路図である。Fractional-NPLL周波数シンセサイザ50は、位相比較器51、チャージポンプ52、ローパスフィルタ(LPF)53、電圧制御発振器(VCO)54、可変分周器55a及びアキュームレータ55bを備えている。
【0004】
位相比較器51は、基準信号frと比較信号fpとの位相を比較し、その比較結果に基づく位相差信号ΦR,ΦPをチャージポンプ52に出力する。チャージポンプ52は位相差信号ΦR,ΦPに基づいた電圧信号DoをLPF53に出力する。LPF53は、チャージポンプ52の電圧信号Doを平滑することにより高周波成分を除去した制御電圧信号をVCO54に出力する。
【0005】
VCO54は、この制御電圧信号の電圧値に応じた周波数信号fvcoを可変分周器55aに出力する。可変分周器55aは、アキュームレータ55bからのオーバーフロー信号OVFを入力する毎に周波数信号fvcoの分周をM分周からM+1分周に変更する分周を行って比較信号fpを位相比較器51に出力する。
【0006】
このFractional-NPLL周波数シンセサイザ50は、周波数信号fvcoを基準信号frより細かなステップで変更させることができる。ところで、従来のFractional-NPLL周波数シンセサイザ50は、等価的に分数分周(分周値の平均)をしているために位相誤差を発生する。図5は、基準信号frが200kHz、周波数信号fvcoが800.025MHzであって、1/8分周の分数分周のFractional-NPLL周波数シンセサイザのロック状態での、基準信号frと比較信号fpのタイミングチャートである。
【0007】
図5に示すように、ロック状態においても、基準信号frと比較信号fpが25kHzの周期で位相誤差Δt0〜Δt7を発生する。詳述すると、位相が一致(Δt0;位相誤差が0.000ナノ秒(ns))した基準信号frと比較信号fpの次の基準信号frと比較信号fpの第1の位相誤差Δt1が1.094ナノ秒(ns)、次の基準信号frと比較信号fpの第2の位相誤差Δt2が0.938ナノ秒、次の基準信号frと比較信号fpの第3の位相誤差Δt3が0.782ナノ秒、次の基準信号frと比較信号fpの第4の位相誤差Δt4が0.626ナノ秒、次の基準信号frと比較信号fpの第5の位相誤差Δt5が0.470ナノ秒、次の基準信号frと比較信号fpの第6の位相誤差Δt6が0.314ナノ秒、次の基準信号frと比較信号fpの第7の位相誤差Δt7が0.158ナノ秒、そして、次の基準信号frと比較信号fpが再び位相が一致(Δt0)し、以後同じように基準信号frと比較信号fpとの間で、位相誤差Δt0〜Δt7を周期的に発生する。
【0008】
ロック状態において、この周期的に繰り返す位相誤差Δt0〜Δt7は、位相比較器51からチャージポンプ52に出力されるパルス波形の位相差信号ΦP,ΦRのパルス幅の相違としてあらわれる。その結果、チャージポンプ52はロック状態にもかかわらず電圧信号Doが変動する。この変動する電圧信号Doは時定数の小さいLPF53で除去できないため、VCO54から出力される周波数信号fvcoは良好なスプリアスレベルを得ることができない。つまり、周期的に繰り返す位相誤差Δt0〜Δt7によって、スプリアスレベルの低下、即ちスプリアスの増大を招いていた。
【0009】
そこで、周期的に繰り返す位相誤差Δt0〜Δt7によるスプリアスの増大を抑制するために、図4に示すように、スプリアスキャンセル回路56を設けていた。スプリアスキャンセル回路56は、チャージポンプ52から出力される電圧信号Doについて、周期的に発生する位相誤差Δt0〜Δt7に基づいて変動する電圧信号Doと逆相の電圧波形のキャンセル信号を生成する。詳述すると、アキュームレータ55bのデジタル値がその時々の位相誤差Δt0〜Δt7と比例することに着目し、スプリアスキャンセル回路56は、アキュームレータ55bからのその時々の位相誤差Δt0〜Δt7をスケーリングしたデジタル値を入力し、そのデジタル値をデジタル・アナログ変換回路にてアナログに変換して逆相のアナログの電圧波形を形成する。
【0010】
そして、変動する電圧信号Doにスプリアスキャンセル回路56が生成したキャンセル信号を重畳させることによって変動がキャンセル(除去)される。そして、変動がキャンセルされた電圧信号DoはLPF53を介してVCO54に出力される。その結果、周期的に位相誤差Δt0〜Δt7が発生してもスプリアスが低減された周波数信号fvcoがVCO54から出力されることになる。
【0011】
【発明が解決しようとする課題】
ところで、スプリアスキャンセル回路56は、デジタル・アナログ変換回路やアナログ回路を有しているために電源及び温度依存性が非常に高い。そのため、スプリアスキャンセル回路56は、アキュームレータ55bからのデジタル信号に基づいて周期的に発生する位相誤差Δt0〜Δt7を予測してキャンセル信号の電圧波形の生成する際、その時々の電源電圧の変動や、温度の変動によって完璧にスプリアスを削除するための電圧波形を生成することは困難であった。
【0012】
また、スプリアスキャンセル回路56は、デジタル・アナログ変換回路やアナログ回路を有しているために回路規模が大きくなるとともに、消費電力の増大につながっていた。
【0013】
本発明は、上記問題点を解消するために、電源電圧の変動や、温度の変動に左右されることなく分数分周に伴う位相誤差によるスプリアスを低減でき、チャネル切替の高速化、高集積化。低消費電力化を図ることができるFractional-NPLL周波数シンセサイザの位相誤差除去方法及びFractional-NPLL周波数シンセサイザを提供することにある。
【0014】
【課題を解決するための手段】
請求項1に記載の発明は、ロック状態おいて分数分周に伴う基準信号と比較信号との位相誤差に対して、周期的に発生する位相誤差を含むそれぞれの基準信号と比較信号の出力タイミングを検知する制御信号生成回路からの制御信号に基づいて、位相誤差のない基準信号と比較信号を第1の位相比較器に、位相誤差がある基準信号と比較信号を前記第1の位相比較器とは別の第2の位相比較器に振り分け、その第2の位相比較器から出力される位相差信号のパルス波形を消去して前記分数分周に伴う基準信号と比較信号との位相誤差を除去するようにしたことを要旨とする。
【0016】
請求項2に記載の発明は、基準信号と分数分周された比較信号とを第1の位相比較器にて比較し、その第1の位相比較器から出力される位相差信号をチャージポンプにて電圧信号に変換し、その電圧信号をローパスフィルタにて平滑にして電圧制御信号として電圧制御発振器に出力し、その電圧制御発振器にて前記電圧制御信号に基づく周波数の周波数信号を可変分周器に出力するようにしたFractional-NPLL周波数シンセサイザであって、前記第1の位相比較器とは別の前記基準信号と前記比較信号とを入力し位相を比較する第2の位相比較器と、前記第2の位相比較器から出力される位相差信号のパルス波形を消去するフィルタリング回路と、ロック状態において分数分周に伴う基準信号と比較信号との位相誤差に対して、周期的に発生する位相誤差を含むそれぞれの基準信号と比較信号の出力タイミングを検知する制御信号生成回路からの制御信号に基づいて、位相誤差がある基準信号と比較信号を前記第2の位相比較器に、位相誤差のない基準信号と比較信号を前記第1の位相比較器に振り分ける選択回路とを備えたことを要旨とする。
【0017】
請求項3に記載の発明は、請求項2に記載のFractional-NPLL周波数シンセサイザにおいて、前記フィルタリング回路からの信号と第1の位相比較器からの位相差信号は、論理回路を介して前記チャージポンプに出力するようにした。
【0018】
請求項4に記載の発明は、ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第1の制御ループと、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第2の制御ループとを、前記所定の位相誤差範囲内の基準信号及び比較信号と、前記所定の位相誤差範囲外の基準信号及び比較信号と、の間で切り換え、前記第2の制御ループにおいて、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差を除去するようにしたことを要旨とする。
【0019】
請求項5に記載の発明は、ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第1の制御ループと、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第2の制御ループと、前記第1の制御ループと前記第2の制御ループとを、前記所定の位相誤差範囲内の基準信号及び比較信号と、前記所定の位相誤差範囲外の基準信号及び比較信号と、の間で切り換える選択回路と、を有し、前記第2の制御ループは、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差を除去するようにしたことを要旨とする。
【0020】
請求項6に記載の発明は、請求項6に記載のFractional-NPLL周波数シンセサイザにおいて、前記第2の制御ループはフィルタを含み、前記フィルタにより位相差信号のパルス波形を消去して、前記所定の位相誤差範囲外の位相誤差を除去するようにした。
【0022】
(作用)
請求項1に記載の発明によれば、位相誤差がある基準信号と比較信号に基づく第2の位相比較器から出力されるパルス幅が異なる一対の位相差信号のパルス波形は消去される。従って、ロック状態において分数分周に伴う基準信号と比較信号との位相誤差が発生していても、スプリアスが低減された周波数信号を電圧制御発振器から出力することができる。
【0023】
請求項2に記載の発明によれば、ロック状態において選択回路によって位相誤差がある基準信号と比較信号が第2の位相比較器に入力される。第2の位相比較器から出力される一対の位相差信号のパルス波形は、位相誤差を含む基準信号と比較信号に基づいてパルス幅が異なるパルス波形となる。パルス幅が異なるパルス波形の一対の位相差信号は、フィルタリング回路によって消去される。従って、ロック状態において分数分周に伴う基準信号と比較信号との位相誤差が発生していても、チャージポンプには第2の位相比較器から出力される一対の位相差信号のパルス波形が入力されない。その結果、ロック状態において位相誤差が発生してもスプリアスが低減された周波数信号を電圧制御発振器から出力することができる。
【0024】
請求項3に記載の発明によれば、フィルタリング回路からの信号に基づく電圧信号及び第1の位相比較器からの位相差信号に基づく電圧信号を1つのチャージポンプにて生成することから、回路規模を小さくできる。
【0025】
請求項4に記載の発明によれば、ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第1の制御ループと、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第2の制御ループとが、前記所定の位相誤差範囲内の基準信号と、前記所定の位相誤差範囲外の基準信号と前記比較信号との間で切り換えられ、前記第2の制御ループにおいて、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差を除去される。
【0026】
請求項5に記載の発明によれば、ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第1の制御ループと、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第2の制御ループと、前記第1の制御ループと前記第2の制御ループとを、前記所定の位相誤差範囲内の基準信号と、前記所定の位相誤差範囲外の基準信号と前記比較信号との間で切り換える選択回路と、を有し、前記第2の制御ループは、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差が除去される。
【0027】
請求項6に記載の発明によれば、前記第2の制御ループにはフィルタが含まれ、前記フィルタにより位相差信号のパルス波形が消去されて、前記所定の位相誤差範囲外の位相誤差が除去される。
【0028】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図面に従って説明する。図1は、半導体チップ上に形成されたFractional-NPLL周波数シンセサイザのブロック回路図を示す。Fractional-NPLL周波数シンセサイザは、選択回路10、第1の位相比較器11、第2の位相比較器12、論理回路13a、フィルタリング回路13b、チャージポンプ14、ローパスフィルタ回路(以下、LPFという)15、電圧制御発振器(以下、VCOという)16、可変分周器17a、アキュームレータ17b及び制御信号生成回路18を有している。尚、本実施形態では、選択回路10、第2の位相比較器12及びフィルタリング回路13bとで除去回路を構成している。
【0029】
選択回路10は、基準信号fr及び比較信号fpを入力する。基準信号frは、図示しない発振器が生成したクロック信号を図示しない基準分周器にて所定の分周比にて分周して生成された信号である。比較信号fpは、可変分周器17aが分周して生成した信号である。又、選択回路10は制御信号生成回路18からの制御信号CNTを入力し、該制御信号CNTに基づいて基準信号fr及び比較信号fpを第1の位相比較器11及び第2の位相比較器12のいずれか一方に出力する。
【0030】
詳述すると、選択回路10は、4個のアンド回路21〜24と1個のインバータ回路25を有している。第1のアンド回路21は2入力のアンド回路であって、基準信号fr及び制御信号CNTを入力する。そして、第1のアンド回路21は、制御信号CNTが高電位レベル(Hレベル)のとき基準信号frを第1の位相比較器11に出力するとともに、制御信号CNTが低電位レベル(Lレベル)のとき第1の位相比較器11への基準信号frの出力を停止する。
【0031】
第2のアンド回路22は2入力のアンド回路であって、比較信号fp及び制御信号CNTを入力する。そして、第2のアンド回路22は、制御信号CNTがHレベルのとき比較信号fpを第1の位相比較器11に出力するとともに、制御信号CNTがLレベルのとき第1の位相比較器11への比較信号fpの出力を停止する。
【0032】
第3のアンド回路23は2入力のアンド回路であって、基準信号fr及びインバータ回路25を介して制御信号CNTを入力する。そして、第3のアンド回路23は、制御信号CNTがLレベルのとき基準信号frを第2の位相比較器12に出力するとともに、制御信号CNTがHレベルのとき第2の位相比較器12への基準信号frの出力を停止する。
【0033】
第4のアンド回路24は2入力のアンド回路であって、比較信号fp及びインバータ回路25を介して制御信号CNTを入力する。そして、第4のアンド回路24は、制御信号CNTがLレベルのとき比較信号fpを第2の位相比較器12に出力するとともに、制御信号CNTがHレベルのとき第2の位相比較器12への比較信号fpの出力を停止する。
【0034】
つまり、制御信号CNTがHレベルの場合には基準信号fr及び比較信号fpは第1の位相比較器11に出力され、制御信号CNTがLレベルの場合には基準信号fr及び比較信号fpは第2の位相比較器12に出力される。
【0035】
第1の位相比較器11は、基準信号frと比較信号fpとの位相差に応じたパルス波形の位相差信号ΦR1,ΦP1を出力する。詳述すると、基準信号frと比較信号fpとの位相差がない時には、位相差信号ΦR1,ΦP1は基準信号frと比較信号fpと同じタイミングでHレベルからLレベルに立ち下がるとともにLレベルからHレベルに立ち上がる。そして、位相が基準信号frより比較信号fpのほうが進んでいる時には、その位相差分だけ位相差信号ΦP1が位相差信号ΦR1より先にHレベルからLレベルとなり、LレベルからHレベルに立ち上がる時には位相差信号ΦR1,ΦP1は同時に立ち上がる。また、位相が比較信号fpより基準信号frのほうが進んでいる時には、その位相差分だけ位相差信号ΦR1が位相差信号ΦP1より先にHレベルからLレベルとなり、LレベルからHレベルに立ち上がる時には位相差信号ΦR1,ΦP1は同時に立ち上がる。なお、第1の位相比較器11は、比較動作を行っていないときには位相差信号ΦR1,ΦP1のレベルをHレベルに保持している。
【0036】
第2の位相比較器12は、第1の位相比較器11と同様に、基準信号frと比較信号fpとの位相差に応じたパルス波形の位相差信号ΦR2,ΦP2を出力する。詳述すると、基準信号frと比較信号fpとの位相差がない時には、位相差信号ΦR2,ΦP2は基準信号frと比較信号fpと同じタイミングでHレベルからLレベルに立ち下がるとともにLレベルからHレベルに立ち上がる。そして、位相が基準信号frより比較信号fpのほうが進んでいる時には、その位相差分だけ位相差信号ΦP2が位相差信号ΦR2より先にHレベルからLレベルとなり、LレベルからHレベルに立ち上がる時には位相差信号ΦR2,ΦP2は同時に立ち上がる。また、位相が比較信号fpより基準信号frのほうが進んでいる時には、その位相差分だけ位相差信号ΦR2が位相差信号ΦP2より先にHレベルからLレベルとなり、LレベルからHレベルに立ち上がる時には位相差信号ΦR2,ΦP2は同時に立ち上がる。なお、第2の位相比較器12は、比較動作を行っていないときには位相差信号ΦR2,ΦP2のレベルをHレベルに保持している。
【0037】
第1の位相比較器11の位相差信号ΦR1,ΦP1は論理回路13aに出力されるとともに、第2の位相比較器12の位相差信号ΦR2,ΦP2はフィルタリング回路13bを介して論理回路13aに出力される。
【0038】
論理回路13aは2個のアンド回路26,27を有している。アンド回路26は2入力のアンド回路であって、一方の入力端子は位相差信号ΦR1を出力する第1の位相比較器11の出力端子に接続され、他方の入力端子は位相差信号ΦR2を出力する第2の位相比較器12の出力端子に接続されている。
【0039】
アンド回路27は2入力のアンド回路であって、一方の入力端子は位相差信号ΦP1を出力する第1の位相比較器11の出力端子に接続され、他方の入力端子は位相差信号ΦP2を出力する第2の位相比較器12の出力端子に接続されている。
【0040】
フィルタリング回路13bは論理回路13aと第2の位相比較器12との間に設けられている。フィルタリング回路13bは2個の容量C1,C2を有している。
【0041】
容量C1は、第2の位相比較器12とアンド回路26とを結ぶノードと接地間に接続されている。容量C1は、第2の位相比較器12から出力される位相差信号ΦR2のパルス波形を吸収する。すなわち、図3に2点鎖線で示す第2の位相比較器12に出力された位相差信号ΦR2のLレベルのパルス波形は、容量C1にて消去される。従って、アンド回路26には、Hレベルに保持されたままの位相差信号ΦR2が入力されている。
【0042】
容量C2は、第2の位相比較器12とアンド回路27とを結ぶノードと接地間に接続されている。容量C2は、第2の位相比較器12から出力される位相差信号ΦP2のパルス波形を吸収する。すなわち、図3に2点鎖線で示す第2の位相比較器12に出力された位相差信号ΦP2のLレベルのパルス波形は、容量C2にて消去される。従って、アンド回路27には、Hレベルに保持されたままの位相差信号ΦP2が入力されている。
【0043】
アンド回路26の出力端子はチャージポンプ14に接続されていて、該アンド回路26は第1の位相比較器11からのLレベルの位相差信号ΦR1又は第2の位相比較器12からのパルス波形が消去された位相差信号ΦR2をチャージポンプ14に出力する。また、アンド回路27の出力端子はチャージポンプ14に接続されていて、該アンド回路27は第1の位相比較器11からのLレベルの位相差信号ΦP1又は第2の位相比較器12からのパルス波形が消去された位相差信号ΦP2をチャージポンプ14に出力する。
【0044】
チャージポンプ14は、Lレベルの位相差信号ΦR1,ΦP1、又は、パルス波形が消去された位相差信号ΦR2,ΦP2を入力する。チャージポンプ14は位相差信号ΦP1,ΦR1(位相差信号ΦP2,ΦR2)に基づいた電圧信号DoをLPF15に出力する。LPF15は、チャージポンプ14の電圧信号Doを平滑にして制御電圧信号としてVCO16に出力する。
【0045】
VCO16は、この制御電圧信号の電圧値に応じた周波数信号fvcoを生成し、該周波数信号fvcoを外部回路に出力するとともに可変分周器17aに出力する。可変分周器17aは、アキュームレータ17bからのオーバーフロー信号OVFを入力する毎に周波数信号fvcoの分周をM分周からM+1分周に変更する分周を行って比較信号fpを選択回路10に出力する。アキュームレータ17bは可変分周器17aの比較信号fpをカウントしオーバーフローする毎にオーバーフロー信号OVFを同可変分周器17aに出力する。
【0046】
本実施形態の、可変分周器17aとアキュームレータ17bは、説明の便宜上、従来のFractional-NPLL周波数シンセサイザ50の可変分周器55aとアキュームレータ55bと同じにしている。従って、本実施形態のFractional-NPLL周波数シンセサイザは、周波数信号fvcoを基準信号frより細かなステップで変更させることが可能となる。しかしながら、Fractional-NPLL周波数シンセサイザは、従来のFractional-NPLL周波数シンセサイザ50と同様に、等価的に分数分周(分周値の平均)をしているためにロック状態において、基準信号frと比較信号fpとの間で前記図5に示した位相誤差Δt0〜Δt7を周期的に発生することになる。
【0047】
そして、本実施形態では、前記フィルタリング回路13bの容量C1,C2の大きさは、基準となる位相誤差としての位相誤差の最も大きい位相誤差Δt1(=1.094ナノ秒)の基準信号frと比較信号fpに基づく位相差信号ФR2,ФP2のパルス波形を吸収消去できる大きさの容量に設定している。従って、この容量C1,C2によって、位相誤差Δt1(=1.094ナノ秒)以下の位相誤差Δt1〜Δt7の基準信号frと比較信号fpに基づく位相差信号ФR2,ФP2のパルス波形は全て一律に吸収消去されることになる。
【0048】
制御信号生成回路18は、前記選択回路10に出力する制御信号CNTを生成する。制御信号CNTは、基準信号fr及び比較信号fpを第1の位相比較器11又は第2の位相比較器12の何れかに出力させるための選択制御信号である。制御信号生成回路18は、周期的に発生する位相誤差Δt0〜Δt7を含むそれぞれの基準信号frと比較信号fpの出力タイミングを検知し、その検出結果に基づいて制御信号CNTを出力する。
【0049】
本実施形態では、制御信号生成回路18は、アキュームレータ17bからの信号に基づいて行われる。つまり、可変分周器17aから位相誤差Δt0〜Δt7を周期的に発生する比較信号fpについて、各位相誤差Δt0〜Δt7の比較信号fpの発生タイミングをアキュームレータ17bから求めることができ、その求めた発生タイミングの基づいて制御信号生成回路18は制御信号CNTを生成する。
【0050】
本実施形態では、制御信号CNTは、位相誤差Δt0〜Δt7を周期的に発生する比較信号fpにおいて、位相誤差がないΔt0(=0.000ナノ秒)のときの基準信号frと比較信号fpを第1の位相比較器11に出力させ、基準となる位相誤差としての位相誤差Δt1以下の、即ち、位相誤差Δt1〜Δt7の基準信号frと比較信号fpを第2の位相比較器12に出力させる。詳述すると、制御信号生成回路18は、図2に示すように、位相誤差Δt0(=0.000ナノ秒)の基準信号frと比較信号fpが出力されているときにはHレベルの制御信号CNTを、位相誤差Δt1〜Δt7の基準信号frと比較信号fpが出力されているときにはLレベルの制御信号CNTを生成する。
【0051】
つまり、制御信号生成回路18は、可変分周器17aから位相誤差Δt0〜Δt7を周期的に発生する比較信号fpの出力タイミングにおいて、位相誤差Δt7(=0.158ナノ秒)の比較信号fpが出力された後であって位相誤差Δt0(=0.000ナノ秒)となる比較信号fpが出力される前にHレベルとなり、位相誤差Δt0となる比較信号fpが出力された後であって位相誤差Δt1(=1.094ナノ秒)となる比較信号fpが出力される前にLレベルとなるタイミングの制御信号CNTを生成する。
【0052】
次に、上記のように構成したFractional-NPLL周波数シンセサイザの作用について説明する。
今、PLL周波数シンセサイザがロック状態にあって、図2に示すような、基準信号frとの間で周期的な位相誤差Δt0〜Δt7を発生する比較信号fpが可変分周器17aから出力されている。そして、基準信号frに対して位相誤差Δt7の比較信号fpが出力された後であって位相誤差Δt0となる比較信号fpが出力される前から同位相誤差Δt0となる比較信号fpが出力された後であって位相誤差Δt1となる比較信号fpが出力される前までの間、制御信号生成回路18からHレベルの制御信号CNTが選択回路10に出力される。
【0053】
選択回路10は、Hレベルの制御信号CNTに基づいて第1及び第2のアンド回路21,22を介して基準信号frと比較信号fpを第1の位相比較器11に出力する。つまり、選択回路10は位相誤差がない基準信号frと比較信号fp(fp1)を第1の位相比較器11に出力する。従って、第1の位相比較器11は、図3に示すように、立ち下がりと立ち上がりが一致するLレベルの位相差信号ΦR1、ΦP1を出力する。
【0054】
一方、Hレベルの制御信号CNTのとき、第3及び第4のアンド回路23,24を介して位相誤差がない基準信号frと比較信号fpを第2の位相比較器12に出力することはない。従って、第2の位相比較器12はLレベルの位相差信号ΦR2、ΦP2を出力することはない。
【0055】
その結果、第1の位相比較器11から出力されるLレベルの位相差信号ΦR1、ΦP1が、アンド回路26,27を介してチャージポンプ14を出力される。つまり、チャージポンプ14には、位相誤差Δt0(=0.000ナノ秒)の基準信号frと比較信号fpに基づくLレベルの位相差信号ΦR1、ΦP1が入力される。
【0056】
次に、基準信号frに対して位相誤差Δt0の比較信号fpが出力された後であって位相誤差Δt1となる比較信号fpが出力される前から位相誤差Δt7となる比較信号fpが出力された後であって次の位相誤差Δt0となる比較信号fpが出力される前までの間、制御信号生成回路18からLレベルの制御信号CNTが選択回路10に出力される。
【0057】
選択回路10は、Lレベルの制御信号CNTに基づいて第3及び第4のアンド回路23,24を介して基準信号frと比較信号fpを第2の位相比較器12に出力する。つまり、選択回路10は位相誤差Δt1〜Δt7がある基準信号frと比較信号fp(fp2)を第2の位相比較器12に出力する。従って、第2の位相比較器12は、位相誤差に応じて立ち下がり不一致で立ち上がりが一致するLレベルの位相差信号ΦR2、ΦP2を出力する。
【0058】
一方、Lレベルの制御信号CNTのとき、第1及び第2のアンド回路21,22を介して位相誤差Δt1〜Δt7がある基準信号frと比較信号fpを第1の位相比較器11に出力することはない。従って、第1の位相比較器11は、前記したLレベルの位相差信号ΦR2,ΦP2と同じ波形となる図3に2点鎖線で示すような、Lレベルの位相差信号ΦR1、ΦP1を出力することはない。
【0059】
第2の位相比較器12から出力された位相差信号ΦR2,ΦP2のパルス波形は、フィルタリング回路13bの容量C1,C2によって吸収消去され、Hレベルのままの位相差信号ΦR2,ΦP2がアンド回路26,27を介してチャージポンプ14を出力される。つまり、図3に2点鎖線で示す位相誤差Δt1〜Δt7がある基準信号frと比較信号fpに基づく位相差信号ΦR2,ΦP2のLレベルのパルス波形は、容量C1,C2によって消去される。つまり、位相誤差Δt1(=1.094ナノ秒)以下の位相誤差Δt1〜Δt7の基準信号frと比較信号fpに基づく位相差信号ФR2,ФP2のパルス波形は全て一律に除去される。
【0060】
従って、チャージポンプ14は、第1の位相比較器11からのLレベルの位相差信号ΦP1,ΦR1のみが入力され、第2の位相比較器12からのLレベルの位相差信号ΦP2,ΦR2は入力されないことから、出力される電圧信号Doの値に変動がみられない。つまり、ロック状態において、周期的な位相誤差Δt0〜Δt7を発生していても、チャージポンプ14は変動のない電圧信号Doを出力する。
【0061】
チャージポンプ14からの電圧信号DoはLPF15に出力され、LPF15はこの電圧信号Doを平滑にして制御電圧信号としてVCO16に出力する。そして、VCO16はこの制御電圧信号の電圧値に応じた周波数信号fvcoを生成し、該周波数信号fvcoを外部回路に出力するとともに可変分周器17aに出力する。従って、VCO16は、位相誤差Δt1〜Δt7が発生してもスプリアスが低減された周波数信号fvcoを出力することになる。そして、可変分周器17aはアキュームレータ17bからのオーバーフロー信号OVFに基づいてこの周波数信号fvcoを分周比を変えて分周し比較信号fpとして選択回路10に出力し、ロック状態において以後同様な動作を繰り返す。
【0062】
次に、上記実施形態のFractional-NPLL周波数シンセサイザの特徴を以下に記載する。
(1)本実施形態によれば、フィルタリング回路13bの容量C1,C2の大きさを、位相誤差の最も大きい位相誤差Δt1の基準信号frと比較信号fpに基づく位相差信号ФR2,ФP2のパルス波形を吸収消去できる大きさの容量に設定しただけで、同位相誤差Δt1以下の位相誤差Δt1〜Δt7の基準信号frと比較信号fpに基づく位相差信号ФR2,ФP2のパルス波形が全て一律に吸収消去されるようにした。従って、従来のようにそれぞれの位相誤差に対して個々にキャンセルするための波形を生成する必要がなく、非常に簡単な構成で位相誤差を除去することができる。
【0063】
(2)本実施形態によれば、ロック状態において、基準信号frに対して周期的な位相誤差Δt0〜Δt7を発生する比較信号fpが可変分周器17aから出力されても、位相誤差のない(位相誤差Δt0(=0.000ナノ秒)の基準信号frと比較信号fpは、第1の位相比較器11を介して位相差信号ΦR1,ΦP1としてチャージポンプ14に出力される。
【0064】
一方、位相誤差Δt1以下の位相誤差Δt1〜Δt7の基準信号frと比較信号fpは、選択回路10にて第2の位相比較器12に出力される。そして、第2の位相比較器12から出力される位相差信号ΦR2,ΦP2は、フィルタリング回路13bの容量C1,C2によって吸収消去される。
【0065】
従って、ロック状態において、周期的な位相誤差Δt1〜Δt7を発生していても、チャージポンプ14は、位相誤差のない基準信号frと比較信号fpに基づく第1の位相比較器11からの位相差信号ΦR1,ΦP1を入力するだけなので、変動のない電圧信号Doを出力する。その結果、VCO16は、位相誤差Δt1〜Δt7が発生してもスプリアスが低減された周波数信号fvcoを出力することができる。
【0066】
(3)しかも、本実施形態では、フィルタリング回路13bの容量C1,C2によって位相差信号ΦR2,ΦP2のパルス波形を吸収消去するだけなので、従来のスプリアスキャンセル回路56に比べて製造ばらつき、電源及び温度の依存性が非常に低く、製造ばらつき、電源電圧の変動、温度の変動等に左右されることなくスプリアスの低減を図ることができる。
【0067】
(4)本実施形態では、選択回路10、第2の位相比較器12及びフィルタリング回路13bを用いてスプリアスの低減を図った。従って、デジタル・アナログ変換回路やアナログ回路を有した回路規模が大きい従来のスプリアスキャンセル回路56に比べて、その回路規模を小さくできるとともに消費電力の低減を図ることができる。
【0068】
(5)本実施形態では、位相差信号ΦR1,ΦP1と位相差信号ΦR2,ΦP2をそれぞれアンド回路26,27(論理回路13a)を介してチャージポンプ14に出力した。すなわち、1つのチャージポンプ14にて位相差信号ΦR1,ΦP1と位相差信号ΦR2,ΦP2に基づく電圧信号Doを生成したので、位相差信号ΦR1,ΦP1と位相差信号ΦR2,ΦP2のそれぞれについて独立のチャージポンプを設けるのに比べて回路規模を小さくできる。
【0069】
尚、発明の実施の形態は、前記実施形態に限定されるのもではなく以下のように実施してもよい。
○前記実施形態では、フィルタリング回路13bの容量C1,C2は固定であったが、可変容量C1,C2であってもよい。すなわち、各位相誤差Δt1〜Δt7の大きさは、PLL周波数シンセサイザの状態、例えば基準信号frの変更、分数分周の分母の変更、ロック周波数の変更等で決まるため、その時々でPLL周波数シンセサイザの状態に応じて可変容量C1,C2を変更するようにしてよりきめの細かい完璧なスプリアスの低減を図るようにしてもよい。なお、可変容量C1,C2は、例えば複数の容量を並列に接続し、これをアナログスイッチで適宜選択してオン・オフさせることによって容量を可変するようにしてもよい。
【0070】
○前記実施形態では、位相誤差Δt0の基準信号frと比較信号fpを第1の位相比較器11に、位相誤差Δt1〜Δt7の基準信号frと比較信号fpを第2の位相比較器12に出力するように制御信号CNTで制御した。これを、例えば位相誤差Δt0と位相誤差Δt7の基準信号frと比較信号fpを第1の位相比較器11に、位相誤差Δt1〜Δt6の基準信号frと比較信号fpを第2の位相比較器12に出力するように適宜変更して実施してもよい。
【0071】
○前記実施形態の制御信号生成回路18はアキュームレータ17bからの信号に基づいて制御信号CNTを生成したが、周期的に発生する位相誤差Δt0〜Δt7を含むそれぞれの基準信号frと比較信号fpの出力タイミングを検知できるのであればアキュームレータ17bからの信号でなくてもよい。
【0072】
○前記実施形態では、選択回路10、第2の位相比較器12及びフィルタリング回路13bとで除去回路を構成したが、これに限定されるものではなく、要はFractional-N周波数シンセサイザがロック状態において、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差を一律に除去することができればどんな回路でもよい。
【0073】
以上の様々な実施形態をまとめると、以下のようになる。
(付記1) ロック状態おいて分数分周に伴って位相比較器に入力される基準信号と比較信号との位相誤差に対して、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差を一律に除去するようにしたことを特徴とするFractional-NPLL周波数シンセサイザの位相誤差除去方法。
(付記2) 付記1に記載のFractional-NPLL周波数シンセサイザの位相誤差吸収方法において、
位相比較器から出力される位相差信号であって基準となる位相誤差以下の位相誤差を一律に除去するようにしたことを特徴とするFractional-NPLL周波数シンセサイザの位相誤差除去方法。
(付記3) ロック状態おいて分数分周に伴って位相比較器に入力される基準信号と比較信号との位相誤差に対して、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差の基準信号と比較信号を前記位相比較器とは別の第2の位相比較器に入力し、その第2の位相比較器から出力される位相差信号のパルス波形を消去して前記分数分周に伴う基準信号と比較信号との位相誤差を除去するようにしたことを特徴とするFractional-NPLL周波数シンセサイザの位相誤差除去方法。
(付記4) 付記3に記載のFractional-NPLL周波数シンセサイザの位相誤差除去方法において、
前記基準となる位相誤差の大きさは、Fractional-NPLL周波数シンセサイザの状態に応じて変更することを特徴とするFractional-NPLL周波数シンセサイザの位相誤差除去方法。
(付記5) 基準信号と分数分周された比較信号とを位相比較器にて比較し、その位相比較器から出力される位相差信号をチャージポンプにて電圧信号に変換し、その電圧信号をローパスフィルタにて平滑にして電圧制御信号として電圧制御発振器に出力し、その電圧制御発振器にて前記電圧制御信号に基づく周波数の周波数信号を可変分周器に出力するようにしたFractional-NPLL周波数シンセサイザであって、
ロック状態おいて分数分周に伴って位相比較器に入力される基準信号と比較信号との位相誤差に対して、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差を一律に除去する除去回路を設けたことを特徴とするFractional-NPLL周波数シンセサイザ。
(付記6) 基準信号と分数分周された比較信号とを第1の位相比較器にて比較し、その第1の位相比較器から出力される位相差信号をチャージポンプにて電圧信号に変換し、その電圧信号をローパスフィルタにて平滑にして電圧制御信号として電圧制御発振器に出力し、その電圧制御発振器にて前記電圧制御信号に基づく周波数の周波数信号を可変分周器に出力するようにしたFractional-NPLL周波数シンセサイザであって、
前記第1の位相比較器とは別の前記基準信号と前記比較信号とを入力し位相を比較する第2の位相比較器と、
前記第2の位相比較器から出力される位相差信号のパルス波形を消去するフィルタリング回路と、
ロック状態において分数分周に伴う基準信号と比較信号との位相誤差に対して、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差を含む基準信号と比較信号を前記第2の位相比較器に、位相誤差のない基準信号と比較信号を前記第1の位相比較器に振り分ける選択回路と
を備えたことを特徴とするFractional-NPLL周波数シンセサイザ。
(付記7) 付記6に記載のFractional-NPLL周波数シンセサイザにおいて、前記フィルタリング回路は、容量であることを特徴とするFractional-NPLL周波数シンセサイザ。
(付記8) 付記7に記載のFractional-NPLL周波数シンセサイザにおいて、前記容量は、可変容量であることを特徴とするFractional-NPLL周波数シンセサイザ。
(付記9) 付記8に記載のFractional-NPLL周波数シンセサイザにおいて、前記可変容量は、PLL周波数シンセサイザの状態に応じて変更される可変容量であることを特徴とするFractional-NPLL周波数シンセサイザ。
(付記10) 付記6〜9のいずれか1つに記載のFractional-NPLL周波数シンセサイザにおいて、
前記フィルタリング回路からの信号と第1の位相比較器からの位相差信号は、論理回路を介して前記チャージポンプに出力するようにしたことを特徴とするFractional-NPLL周波数シンセサイザ。
(付記11) 付記6に記載のFractional-NPLL周波数シンセサイザにおいて、
前記選択回路は、周期的に発生する位相誤差を含むそれぞれの基準信号と比較信号の出力タイミングを検知する制御信号生成回路からの制御信号に基づいて第1の位相比較器又は第2の位相比較器をいずれかに基準信号と比較信号を出力させることを特徴とするFractional-NPLL周波数シンセサイザ。
【0074】
【発明の効果】
請求項1〜8に記載の発明によれば、ロック状態において分数分周に伴う位相誤差が発生してもスプリアスを低減できるとともに、Fractional-N周波数シンセサイザの高速化、高集積化、低電流化を図ることができる。
【図面の簡単な説明】
【図1】一実施形態のFractional-NPLL周波数シンセサイザを説明するためのブロック回路図
【図2】同じくFractional-NPLL周波数シンセサイザのタイミングチャート図
【図3】同じくチャージポンプに入力される信号の波形図
【図4】従来のFractional-NPLL周波数シンセサイザのブロック回路図
【図5】ロック状態での位相誤差を説明するためのタイミングチャート図
【符号の説明】
10 選択回路
11 第1の位相比較器
12 第2の位相比較器
13a 論理回路
13b フィルタリング回路
14 チャージポンプ
15 ローパスフィルタ回路(LPF)
16 電圧制御発振器(VCO)
17a 可変分周器
17b アキュームレータ
18 制御信号生成回路
fr 基準信号
fp 比較信号
Δt0〜Δt7 位相誤差
CNT 制御信号
ΦR1,ΦP1,ΦR2,ΦP2 位相差信号
C1,C2 容量
fvco 周波数信号
Claims (6)
- ロック状態おいて分数分周に伴う基準信号と比較信号との位相誤差に対して、周期的に発生する位相誤差を含むそれぞれの基準信号と比較信号の出力タイミングを検知する制御信号生成回路からの制御信号に基づいて、位相誤差のない基準信号と比較信号を第1の位相比較器に、位相誤差がある基準信号と比較信号を前記第1の位相比較器とは別の第2の位相比較器に振り分け、その第2の位相比較器から出力される位相差信号のパルス波形を消去して前記分数分周に伴う基準信号と比較信号との位相誤差を除去するようにしたことを特徴とするFractional-NPLL周波数シンセサイザの位相誤差除去方法。
- 基準信号と分数分周された比較信号とを第1の位相比較器にて比較し、その第1の位相比較器から出力される位相差信号をチャージポンプにて電圧信号に変換し、その電圧信号をローパスフィルタにて平滑にして電圧制御信号として電圧制御発振器に出力し、その電圧制御発振器にて前記電圧制御信号に基づく周波数の周波数信号を可変分周器に出力するようにした Fractional-N PLL周波数シンセサイザであって、
前記第1の位相比較器とは別の前記基準信号と前記比較信号とを入力し位相を比較する第2の位相比較器と、
前記第2の位相比較器から出力される位相差信号のパルス波形を消去するフィルタリング回路と、
ロック状態において分数分周に伴う基準信号と比較信号との位相誤差に対して、周期的に発生する位相誤差を含むそれぞれの基準信号と比較信号の出力タイミングを検知する制御信号生成回路からの制御信号に基づいて、位相誤差がある基準信号と比較信号を前記第2の位相比較器に、位相誤差のない基準信号と比較信号を前記第1の位相比較器に振り分ける選択回路と
を備えたことを特徴とする Fractional-N PLL周波数シンセサイザ。 - 請求項2に記載の Fractional-N PLL周波数シンセサイザにおいて、
前記フィルタリング回路からの信号と第1の位相比較器からの位相差信号は、論理回路を介して前記チャージポンプに出力するようにしたことを特徴とする Fractional-N PLL周波数シンセサイザ。 - ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第1の制御ループと、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第2の制御ループとを、前記所定の位相誤差範囲内の基準信号及び比較信号と、前記所定の位相誤差範囲外の基準信号及び比較信号と、の間で切り換え、
前記第2の制御ループにおいて、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差を除去する
ことを特徴とするFractional-NPLL周波数シンセサイザの位相誤差除去方法。 - ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第1の制御ループと、
前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第2の制御ループと、
前記第1の制御ループと前記第2の制御ループとを、前記所定の位相誤差範囲内の基準信号及び比較信号と、前記所定の位相誤差範囲外の基準信号及び比較信号と、の間で切り換える選択回路と、
を有し、
前記第2の制御ループは、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差を除去する
ことを特徴とするFractional-NPLL周波数シンセサイザ。 - 前記第2の制御ループはフィルタを含み、
前記フィルタにより位相差信号のパルス波形を消去して、前記所定の位相誤差範囲外の位相誤差を除去することを特徴とする請求項5記載の Fractional-N PLL周波数シンセサイザ。
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Publication number | Priority date | Publication date | Assignee | Title |
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JP3605023B2 (ja) * | 2000-10-05 | 2004-12-22 | 山形日本電気株式会社 | クロック生成回路 |
JP2002217723A (ja) * | 2001-01-23 | 2002-08-02 | Mitsubishi Electric Corp | 小数点分周方式pll周波数シンセサイザ |
JP3779713B2 (ja) * | 2001-05-30 | 2006-05-31 | ザインエレクトロニクス株式会社 | 半導体集積回路 |
US7327820B2 (en) * | 2003-11-05 | 2008-02-05 | Massachusetts Institute Of Technology | Method and apparatus for reducing quantization noise in fractional-N frequency synthesizers |
US7038507B2 (en) * | 2003-11-14 | 2006-05-02 | Teledyne Technologies Incorporated | Frequency synthesizer having PLL with an analog phase detector |
JP4431015B2 (ja) | 2004-09-09 | 2010-03-10 | 株式会社ルネサステクノロジ | 位相同期ループ回路 |
KR100684053B1 (ko) | 2005-02-14 | 2007-02-16 | 삼성전자주식회사 | 시그마 델타 변조 장치, 이를 이용한 주파수 합성기 및 분수 분주 주파수 합성 방법 |
US7282973B1 (en) * | 2005-12-07 | 2007-10-16 | Altera Corporation | Enhanced DLL phase output scheme |
JP4805706B2 (ja) * | 2006-03-24 | 2011-11-02 | 日本電波工業株式会社 | 恒温型の水晶発振器 |
US7514970B2 (en) * | 2006-08-23 | 2009-04-07 | Giga-Tronics, Inc. | Decimal frequency synthesizer |
US7656236B2 (en) * | 2007-05-15 | 2010-02-02 | Teledyne Wireless, Llc | Noise canceling technique for frequency synthesizer |
GB0804337D0 (en) | 2008-03-07 | 2008-04-16 | Cambridge Silicon Radio Ltd | Dual phase detector phase-locked loop |
US8179045B2 (en) * | 2008-04-22 | 2012-05-15 | Teledyne Wireless, Llc | Slow wave structure having offset projections comprised of a metal-dielectric composite stack |
US7848266B2 (en) | 2008-07-25 | 2010-12-07 | Analog Devices, Inc. | Frequency synthesizers for wireless communication systems |
WO2010117466A1 (en) * | 2009-04-10 | 2010-10-14 | Hittite Microwave Corporation | Fractional-n frequency synthesizer having reduced fractional switching noise |
JP4500362B2 (ja) * | 2009-07-21 | 2010-07-14 | 株式会社ルネサステクノロジ | 位相同期ループ回路 |
WO2013167196A1 (en) * | 2012-05-11 | 2013-11-14 | European Space Agency | Method and apparatus for generating a digital signal of tunable frequency and frequency synthesizer employing same |
JP6077290B2 (ja) * | 2012-12-06 | 2017-02-08 | ルネサスエレクトロニクス株式会社 | 半導体装置、無線通信端末及び半導体装置の制御方法 |
US9202660B2 (en) | 2013-03-13 | 2015-12-01 | Teledyne Wireless, Llc | Asymmetrical slow wave structures to eliminate backward wave oscillations in wideband traveling wave tubes |
KR102076326B1 (ko) * | 2013-05-09 | 2020-02-12 | 삼성전자주식회사 | 위상 로테이팅 위상동기회로 및 그것의 동작 제어방법 |
US9225348B2 (en) | 2014-01-10 | 2015-12-29 | International Business Machines Corporation | Prediction based digital control for fractional-N PLLs |
US11095295B2 (en) | 2018-06-26 | 2021-08-17 | Silicon Laboratories Inc. | Spur cancellation for spur measurement |
US10819353B1 (en) * | 2019-10-04 | 2020-10-27 | Silicon Laboratories Inc. | Spur cancellation in a PLL system with an automatically updated target spur frequency |
US11038521B1 (en) | 2020-02-28 | 2021-06-15 | Silicon Laboratories Inc. | Spur and quantization noise cancellation for PLLS with non-linear phase detection |
US11316522B2 (en) | 2020-06-15 | 2022-04-26 | Silicon Laboratories Inc. | Correction for period error in a reference clock signal |
RU2765273C1 (ru) * | 2021-07-01 | 2022-01-27 | Акционерное общество "Концерн "Созвездие" | Цифровой формирователь частотно-модулированных сигналов с низким уровнем искажений |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU4953979A (en) * | 1978-08-16 | 1980-02-21 | Sony Corporation | Receiver tuning with frequency synthesizer |
US4965531A (en) * | 1989-11-22 | 1990-10-23 | Carleton University | Frequency synthesizers having dividing ratio controlled by sigma-delta modulator |
US5180993A (en) * | 1990-01-15 | 1993-01-19 | Telefonaktiebolaget L M Ericsson | Method and arrangement for frequency synthesis |
JPH05243994A (ja) * | 1991-09-17 | 1993-09-21 | Kenwood Corp | フラクショナルnシンセサイザのスプリアスキャンセル回路 |
US5576666A (en) * | 1993-11-12 | 1996-11-19 | Nippondenso Technical Center Usa, Inc. | Fractional-N frequency synthesizer with temperature compensation |
JPH07302938A (ja) * | 1994-04-28 | 1995-11-14 | Sony Corp | 圧電セラミックトランス及びその製造方法 |
JP3319677B2 (ja) * | 1995-08-08 | 2002-09-03 | 三菱電機株式会社 | 周波数シンセサイザ |
EP1005164B1 (en) * | 1996-01-09 | 2002-11-20 | SANYO ELECTRIC Co., Ltd. | Variable frequency divider |
JP3653892B2 (ja) * | 1996-11-21 | 2005-06-02 | 富士通株式会社 | フラクショナルn周波数シンセサイザ |
JP3102373B2 (ja) * | 1997-03-12 | 2000-10-23 | 日本電気株式会社 | 周波数シンセサイザ |
US5834987A (en) * | 1997-07-30 | 1998-11-10 | Ercisson Inc. | Frequency synthesizer systems and methods for three-point modulation with a DC response |
US6236275B1 (en) * | 1997-10-24 | 2001-05-22 | Ericsson Inc. | Digital frequency synthesis by sequential fraction approximations |
JPH11225072A (ja) | 1998-02-05 | 1999-08-17 | Fujitsu Ltd | スプリアス抑制装置、スプリアス抑制方法およびフラクショナルnシンセサイザ |
-
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