JPWO2002099971A1 - 半導体集積回路 - Google Patents
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Abstract
Description
本発明は、2つのクロック信号の位相差を検出する位相比較回路を含む半導体集積回路に関し、特に、PLL(フェーズロックドループ)又はDLL(ディレイロックドループ)用の位相比較回路を含む半導体集積回路に関する。
背景技術
例えば、記録データを再生する再生回路や伝送データを受信する受信回路においては、入力データに同期したクロック信号を発生するために、電圧制御発振器と位相比較回路とを組み合わせたPLL(フェーズロックドループ)や、電圧制御遅延素子と位相比較回路とを組み合わせたDLL(ディレイロックドループ)が用いられている。
図1に、従来の位相比較回路を用いたPLL回路の構成を示す。このPLL回路は、参照クロック信号REFの位相とクロック信号CLKの位相とを比較して、位相差に応じたUP信号及びDOWN信号を出力する位相比較回路1と、位相比較回路1から出力されるUP信号及びDOWN信号に従って出力電流IPDIを供給するチャージポンプ回路5と、ローパス特性を有し、チャージポンプ回路5の出力電流IPDIを制御電圧VCTLに変換するループフィルタ6と、制御電圧VCTLによって制御される周波数で発振してクロック信号CLKを出力するVCO(電圧制御発振器)7とを含んでいる。
図2に、図1に示す位相比較回路の構成を示す。図2に示すように、位相比較回路1は、2つのフリップフロップ11及び12と、AND回路13とを含んでいる。
これらのフリップフロップ11及び12のデータ入力端子Dには、ハイレベルの信号“1”が供給されている。フリップフロップ11は、クロック入力端子CKに供給されている参照クロック信号REFの立ち上がりに同期してハイレベルのUP信号を出力し、フリップフロップ12は、クロック入力端子CKに供給されているクロック信号CLKの立ち上がりに同期してハイレベルのDOWN信号を出力する。
AND回路13は、UP信号とDOWN信号の両方がハイレベルとなったときに、フリップフロップ11及び12のクリア端子CLRにハイレベルの信号を供給する。これにより、フリップフロップ11及び12がクリアされて、UP信号とDOWN信号の両方がローレベルとなる。
その結果、クロック信号CLKの位相が参照クロック信号REFの位相よりも遅れている場合には、位相比較回路1は、参照クロック信号REFの立ち上がりからクロック信号CLKの立ち上がりまでの間、ハイレベルのUP信号を出力する。一方、クロック信号CLKの位相が参照クロック信号REFの位相よりも進んでいる場合には、位相比較回路1は、クロック信号CLKの立ち上がりから参照クロック信号REFの立ち上がりまでの間、ハイレベルのDOWN信号を出力する。
しかしながら、位相比較回路1が出力可能なUP信号及びDOWN信号の最小パルス幅は、使用する製造技術によって決まり、クロック信号CLKと参照クロック信号REFとの位相差の絶対値がその最小パルス幅以下の場合には、UP信号もDOWN信号も出力されない不感帯が存在する。図3に、位相比較回路に不感帯が存在する場合における2つのクロック信号の位相差とチャージポンプ回路の出力電流との関係を示す。
ところで、位相比較回路1の不感帯をなくすために、AND回路13の遅延時間を大きくすることが考えられる。そのようにすれば、クロック信号CLKと参照クロック信号REFとの位相差が小さい場合に、UP信号とDOWN信号の両方についてパルスが出力され、チャージポンプ回路5は、それらのパルス幅の差に基づいて出力電流IPDIを供給することができる。ただし、チャージポンプ回路5の動作においては、次に述べるような問題が生じる。
図4に、図1に示すチャージポンプ回路の構成を示す。図4に示すように、チャージポンプ回路5は、UP信号を反転するインバータ51と、反転されたUP信号に基づいて電流を供給するPチャネルトランジスタQ1と、DOWN信号に基づいて電流を供給するNチャネルトランジスタQ2と、定電流源52及び53とを含んでいる。ここで、定電流源52及び53は、通常、ある程度以上の電圧が印加されないと、定電流源として動作しなくなる。定電流源52及び53が定電流源として動作しなくなれば、トランジスタQ1及びQ2において、正しく電流の差し引きを行うことができない。
即ち、トランジスタQ1が電源電位VDD付近で動作する場合には、トランジスタQ1に接続されている定電流源52に印加される電圧が小さくなるため、トランジスタQ1がオン状態のときに流れる電流は定常値よりも小さくなる。同様に、トランジスタQ2が電源電位VSS付近で動作する場合には、トランジスタQ2に接続されている定電流源53に印加される電圧が小さくなるため、トランジスタQ2がオン状態のときに流れる電流は定常値よりも小さくなる。このように定電流源52及び53が正常に動作しない場合には、図5に示すように、クロック信号CLKと参照クロック信号REFとの位相差がゼロとなる位置において、チャージポンプ回路5の出力電流IPDIがゼロにならなくなる。
上記のように、位相比較回路の特性に不感帯が存在する場合や、位相比較回路の特性に不感帯が存在しなくてもチャージポンプ回路の定電流源が正常に動作しない場合には、クロック信号CLKのジッタが大きくなったり、参照クロック信号REFに対してクロック信号CLKの位相にオフセットが生じるという問題があった。
発明の開示
そこで、上記の点に鑑み、本発明の目的は、PLL又はDLL用の位相比較回路を含む半導体集積回路において、位相比較回路の不感帯をなくすと共にチャージポンプ回路の出力電流のオフセットを防ぐことにより、PLL又はDLL全体のロック精度を改善することである。
以上の課題を解決するため、本発明に係る半導体集積回路は、第1のクロック信号及び第2のクロック信号を受けて、第1のクロック信号の位相が第2のクロック信号の位相よりも所定の値以上遅れている場合に、第1のクロック信号と第2のクロック信号との位相差に応じて第1の位相差信号を活性化すると共に、第1のクロック信号の位相が第2のクロック信号の位相よりも所定の値以上進んでいる場合に、該位相差に応じて第2の位相差信号を活性化する第1の回路と、第1のクロック信号及び第2のクロック信号を受けて、第1のクロック信号のエッジが第2のクロック信号のエッジよりも遅れている場合に第1のパルス信号を活性化すると共に、第1のクロック信号のエッジが第2のクロック信号のエッジよりも進んでいる場合に第2のパルス信号を活性化する第2の回路と、第1の回路から出力される第1の位相差信号と第2の回路から出力される第1のパルス信号とを合成する第3の回路と、第1の回路から出力される第2の位相差信号と第2の回路から出力される第2のパルス信号とを合成する第4の回路とを具備する。
本発明によれば、第1のクロック信号と第2のクロック信号との位相差の検出において不感帯を有する第1の回路と、第1のクロック信号のエッジと第2のクロック信号のエッジの先後を判断する第2の回路とを組み合わせることにより、位相比較回路の不感帯をなくすと共にチャージポンプ回路の出力電流のオフセットを防ぐことができる。
発明を実施するための最良の形態
図6は、本発明の第1の実施形態に係る半導体集積回路に含まれている位相比較回路を用いたPLL回路のブロック図である。
図6に示すように、このPLL回路は、参照クロック信号REFの位相とクロック信号CLKの位相とを比較して、位相差に応じたUP信号及びDOWN信号を出力する位相比較回路10と、位相比較回路10から出力されるUP信号及びDOWN信号に従って出力電流IPDIを供給するチャージポンプ回路5と、ローパス特性を有し、チャージポンプ回路5から供給される出力電流IPDIを制御電圧VCTLに変換するループフィルタ6と、制御電圧VCTLによって制御される周波数で発振してクロック信号CLKを出力するVCO(電圧制御発振器)7とを含んでいる。
ここで、位相比較回路10は、参照クロック信号REFの位相とクロック信号CLKの位相とを比較して、位相差に応じた位相差信号UP0及びDOWN0を出力する位相比較回路1と、クロック信号CLKの立ち上がりエッジが参照クロック信号REFの立ち上がりエッジよりも遅い場合にパルス信号UP1を出力し、クロック信号CLKの立ち上がりエッジが参照クロック信号REFの立ち上がりエッジよりも早い場合にパルス信号DOWN1を出力する調停回路2と、位相差信号UP0とパルス信号UP1とを合成して出力する合成回路3と、位相差信号DOWN0とパルス信号DOWN1とを合成して出力する合成回路4とを含んでいる。
位相比較回路1は、図2に示すものと同様である。クロック信号CLKの位相が参照クロック信号REFの位相よりも遅れている場合には、位相比較回路1は、参照クロック信号REFが立ち上がってからクロック信号CLKが立ち上がるまでの間、ハイレベルのUP信号を出力する。一方、クロック信号CLKの位相が参照クロック信号REFの位相よりも進んでいる場合には、位相比較回路1は、クロック信号CLKが立ち上がってから参照クロック信号REFが立ち上がるまでの間、ハイレベルのDOWN信号を出力する。
位相比較回路1において、クロック信号CLKと参照クロック信号REFとの位相差の絶対値が製造技術によって決まる最小パルス幅以下の場合には、UP信号もDOWN信号も出力されない不感帯が存在する(図3参照)。しかしながら、クロック信号CLKと参照クロック信号REFとの位相差がゼロである場合には、UP信号もDOWN信号も出力されないので、チャージポンプ回路5の出力電流IPDIがゼロとなってオフセットを生じない。なお、チャージポンプ回路5の構成は、図4に示すものと同様である。
図7に、図6に示す調停回路の構成を示す。図7に示すように、調停回路2は、エッジ検出回路8と、パルス発生回路9とによって構成されている。エッジ検出回路8は、NAND回路81及び82と、PチャネルトランジスタQ3及びNチャネルトランジスタQ4とによって構成される第1のインバータと、PチャネルトランジスタQ5及びNチャネルトランジスタQ6とによって構成される第2のインバータとを含んでいる。また、パルス発生回路9は、インバータ91〜96と、AND回路97及び98とを含んでいる。
97及び98とを含んでいる。
図8Aに示すように、参照クロック信号REFの立ち上がりエッジがクロック信号CLKの立ち上がりエッジよりも進んでいる場合について説明する。参照クロック信号REFがハイレベルになると、NAND回路81の出力はローレベルとなる。次に、クロック信号CLKがハイレベルとなった時点で、第1のインバータの出力がハイレベルとなる。一方、NAND回路81の出力は、ハイレベルを維持する。これにより、パルス発生回路9において、インバータ91〜93の遅延時間に相当するパルス幅を有するパルス信号UP1が、AND回路97から出力される。
図8Bに示すように、クロック信号CLKの立ち上がりエッジが参照クロック信号REFの立ち上がりエッジよりも進んでいる場合について説明する。クロック信号CLKがハイレベルになると、NAND回路82の出力はローレベルとなる。次に、参照クロック信号REFがハイレベルとなった時点で、第2のインバータの出力がハイレベルとなる。一方、NAND回路82の出力はハイレベルを維持する。これにより、パルス発生回路9において、インバータ94〜96の遅延時間に相当するパルス幅を有するパルス信号DOWN1が、AND回路98から出力される。
図9に、図7に示す調停回路を用いた場合の2つのクロック信号の位相差とチャージポンプ回路の出力電流との関係を示す。図7に示す調停回路は、参照クロック信号REFとクロック信号CLKの順序のみに応じて、一定のパルス幅を有するパルス信号を出力する。従って、これらのパルス信号をチャージポンプ回路に入力すると、チャージポンプ回路は、クロック信号CLKと参照クロック信号REFとの位相差が負のときには正の一定電流を出力し、位相差が正のときには負の一定電流を出
再び図6を参照すると、位相比較回路10においては、位相比較回路1から出力される位相差信号UP0及びDOWN0と、調停回路2から出力されるパルス信号UP1及びDOWN1とを、合成回路3及び4によってそれぞれ合成することにより、UP信号及びDOWN信号を生成する。合成回路3及び4としては、例えば、OR回路を用いることができる。
図10A〜10Dに、図6に示す位相比較回路10における各信号の波形を示す。
図10A及び10Bは、参照クロック信号REFの位相がクロック信号CLKの位相よりも進んでいる場合における各信号の波形を示している。図10Aにおいては、位相差の絶対値Δtが大きく、UP信号がハイレベルとなる期間は、位相差信号UP0によって決定される。図10Bにおいては、位相差の絶対値Δtが小さく、UP信号がハイレベルとなる期間は、パルス信号UP1によって決定される。
図10C及び10Dは、クロック信号CLKの位相が参照クロック信号REFの位相よりも進んでいる場合における各信号の波形を示している。図10Cにおいては、位相差の絶対値Δtが小さく、DOWN信号がハイレベルとなる期間は、パルス信号DOWN1によって決定される。図10Dにおいては、位相差の絶対値Δtが大きく、DOWN信号がハイレベルとなる期間は、位相差信号DOWN0によって決定される。
このようにして生成されたUP信号及びDOWN信号を用いてチャージポンプ回路5を駆動すると、2つのクロック信号の位相差とチャージポンプ回路の出力電流との関係は、図3に示す特性と図9に示す特性とを足し合わせた特性となる。図11に、図6に示すPLL回路における2つのクロック信号の位相差とチャージポンプ回路の出力電流との関係を示す。位相比較回路1の不感帯の外側においては、2つのクロック信号の位相差に応じてチャージポンプ回路の出力電流が変化し、不感帯の内側においては、調停回路2の特性により、位相差が正か負かによってチャージポンプ回路の出力電流の極性が変化する。
本実施形態においては、位相比較回路10によってチャージポンプ回路5を駆動することにより、チャージポンプ回路5の出力電流がゼロになる不感帯が存在せず、クロック信号CLKの位相と参照クロック信号REFの位相とが一致した場合における出力電流のオフセットも生じない。従って、チャージポンプ回路5から供給される出力電流IPDIをループフィルタ6によって制御電圧VCTLに変換し、この制御電圧VCTLを用いてVCO7を制御することにより、位相比較回路の不感帯によるジッタや、クロック信号CLKと参照クロック信号REFとの間の位相オフセットを低減したPLLを実現できる。
次に、本発明の第2の実施形態について説明する。
図12は、本発明の第2の実施形態に係る半導体集積回路に含まれている位相比較回路を用いたDLL回路のブロック図である。このDLL回路は、図6に示すVCO7を、可変遅延回路20に置き換えたものである。
可変遅延回路20は、参照クロック信号REFを入力し、ループフィルタ6から出力される制御電圧VCTLによって制御される遅延時間で参照クロック信号REFを遅延させ、遅延した参照クロック信号REFをクロック信号CLKとして出力する。また、可変遅延回路20は、遅延時間が制御電圧によって制御される複数の遅延素子を含むように構成しても良い。その場合には、それらの遅延素子から多相クロック信号を出力することができる。多相クロック信号は、例えば、高速シリアル伝送データをデコードするために用いられる。
本実施形態においては、位相比較回路10によってチャージポンプ回路5を駆動することにより、チャージポンプ回路5の出力電流がゼロになる不感帯が存在せず、クロック信号CLKの位相と参照クロック信号REFの位相が一致した場合における出力電流のオフセットも生じない。従って、チャージポンプ回路5から供給される出力電流IPDIをループフィルタ6によって制御電圧VCTL変換し、この制御電圧VCTLを用いて可変遅延回路20を制御することにより、位相比較回路の不感帯によるジッタや、クロック信号CLKと参照クロック信号REFとの間の位相オフセットを低減したDLLを実現できる。
以上説明したように、本発明によれば、PLL又はDLL用の位相比較回路を含む半導体集積回路において、位相比較回路の不感帯をなくすと共にチャージポンプ回路の出力電流のオフセットを防ぐことができる。これにより、クロック信号のジッタやオフセットを低減し、PLL又はDLL全体のロック精度を改善することが可能である。
本発明は実施形態に基づいて説明されたが、本発明は上述の実施形態に限定されることなく、特許請求の範囲に記載される範囲内で、自由に変形・変更可能である。
産業上の利用可能性
本発明は、入力データに同期したクロック信号を発生するPLL又はDLLにおいて利用することができる。
【図面の簡単な説明】
本発明の利点及び特徴は、以下の詳細な説明と図面とを関連させて考察すれば明らかになる。これらの図面において、同じ参照番号は同じ構成要素を指している。
図1は、従来の位相比較回路を用いたPLL回路の構成を示すブロック図である。
図2は、図1に示す位相比較回路の構成を示す回路図である。
図3は、位相比較回路に不感帯が存在する場合における2つのクロック信号の位相差とチャージポンプ回路の出力電流との関係を示す図である。
図4は、図1に示すチャージポンプ回路の構成を示す回路図である。
図5は、定電流源が正常に動作しない場合における2つのクロック信号の位相差とチャージポンプ回路の出力電流との関係を示す図である。
図6は、本発明の第1の実施形態に係る半導体集積回路に含まれている位相比較回路を用いたPLL回路のブロック図である。
図7は、図6に示す調停回路の構成を示す回路図である。
図8A及び8Bは、図7に示す調停回路における入出力信号の波形を示すタイミングチャートである。
図9は、図7に示す調停回路を用いた場合の2つのクロック信号の位相差とチャージポンプ回路の出力電流との関係を示す図である。
図10A〜10Dは、図6に示す位相比較回路における各信号の波形を示すタイミングチャートである。
図11は、図6に示すPLL回路における2つのクロック信号の位相差とチャージポンプ回路の出力電流との関係を示す図である。
図12は、本発明の第2の実施形態に係る半導体集積回路に含まれている位相比較回路を用いたDLL回路のブロック図である。
Claims (3)
- 第1のクロック信号及び第2のクロック信号を受けて、第1のクロック信号の位相が第2のクロック信号の位相よりも所定の値以上遅れている場合に、第1のクロック信号と第2のクロック信号との位相差に応じて第1の位相差信号を活性化すると共に、第1のクロック信号の位相が第2のクロック信号の位相よりも所定の値以上進んでいる場合に、該位相差に応じて第2の位相差信号を活性化する第1の回路と、
第1のクロック信号及び第2のクロック信号を受けて、第1のクロック信号のエッジが第2のクロック信号のエッジよりも遅れている場合に第1のパルス信号を活性化すると共に、第1のクロック信号のエッジが第2のクロック信号のエッジよりも進んでいる場合に第2のパルス信号を活性化する第2の回路と、
前記第1の回路から出力される第1の位相差信号と前記第2の回路から出力される第1のパルス信号とを合成する第3の回路と、
前記第1の回路から出力される第2の位相差信号と前記第2の回路から出力される第2のパルス信号とを合成する第4の回路と、
を具備する半導体集積回路。 - 前記第2の回路が、第1のクロック信号のエッジが第2のクロック信号のエッジよりも遅れている場合に、第1のクロック信号と第2のクロック信号との位相差に関わらずに第1のパルス信号を一定の期間活性化すると共に、第1のクロック信号のエッジが第2のクロック信号のエッジよりも進んでいる場合に、第1のクロック信号と第2のクロック信号との位相差に関わらずに第2のパルス信号を一定の期間活性化する、請求項1記載の半導体集積回路。
- 前記第3の回路が、前記第1の回路から出力される第1の位相差信号と前記第2の回路から出力される第1のパルス信号との論理和を求めるOR回路を含み、前記第4の回路が、前記第1の回路から出力される第2の位相差信号と前記第2の回路から出力される第2のパルス信号との論理和を求めるOR回路を含む、請求項1記載の半導体集積回路。
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