CN1278420C - 半导体器件内的延迟锁定回路 - Google Patents

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Abstract

一种半导体器件内的延迟锁定回路(DLL)，其包括：时钟缓冲器，用于接收外部时钟信号和反相时钟信号，并输出将在该DLL电路中使用的第一内部时钟信号和第二内部时钟信号；和可变时钟分割器，用于从所述时钟缓冲器接收第二内部信号，并按照基于列地址选通(CAS)等待时间的控制信号，以可变方式分割该第二内部时钟信号，使其具有预设的脉冲宽度，所述列地址选通等待时间是根据外部时钟信号的频率设定的，其中，所述控制信号初始设置为具有第一逻辑电平，且当CAS等待时间对应于高频率时，该控制信号可具有第二逻辑电平。

Description

半导体器件内的延迟锁定回路
技术领域
本发明涉及半导体器件；更具体的，涉及具有可变时钟分割器的延迟锁定回路，其通过利用所述半导体器件内的列地址选通(CAS)等待时间而被应用于高频与低频之中。
背景技术
一般来说，可利用时钟信号来设定时序参考并确保快速操作，而不会在***或电路中发生任何错误。此时，当在内部电路中使用由外部电路所提供的时钟信号时，会产生时间延迟。可利用延迟锁定回路(DLL)电路来调整该时间延迟，以使外部时钟信号与内部时钟信号具有相同的相位。
图1是说明惯用DLL电路的方块图。该DLL电路包括时钟缓冲器110、时钟分割器120、相位比较器130、移位控制器140、移位寄存器150、多条延迟线161、162和163、延迟模式单元170、以及多个DLL驱动器181和182。
时钟缓冲器110接收外部时钟信号CLK和反相时钟信号/CLK，并输出内部时钟信号Fall_clk和Rise_clk。时钟分割器120通过接收内部时钟信号Rise_clk，每八个内部时钟信号周期输出一个具有预设脉冲宽度的被分割信号Delay_in，并输出对该被分割信号Rise_clk进行反相的参考信号ref。相位比较器130比较参考信号ref与反馈信号之间的相位，并输出比较信号Pc<0:3>，移位控制器140通过从相位比较器130接收该比较信号Pc<0:3>，产生移位控制信号SR和SL。移位寄存器150接收移位控制信号SR与SL，并选择延迟线的延迟位置。多条延迟线161至163(各包括多个单位延迟)根据移位寄存器150的输出，通过延迟内部时钟信号Fall_clk与Rise_clk，输出多个延迟信号ifclk与irclk，并输出延迟被分割信号Delay_in的延迟反馈。延迟模式单元170产生对相较于外部时钟信号的内部时钟信号的时间延迟进行补偿的反馈信号。多个DLL驱动器181和182将多个延迟时钟信号ifclk与irclk传送到内部电路。
DLL电路会不断地比较参考信号的上升边与反馈信号的上升边，当参考信号的上升边与反馈信号的上升边之间的抖动减至最小时，延迟被锁定。因此，可补偿外部时钟信号与内部时钟信号之间的时间差，从而延迟时钟信号ifclk和irclk与外部时钟信号/CLK和CLK同步。
图2是显示惯用DLL电路中的低频操作的时序图。
如图所示，时钟分割器120通过接收内部时钟信号Rise_clk，每八个内部时钟信号Rise_clk周期输出一个具有预设脉冲宽度(此处为ltck，ltck对应于时钟信号的一个周期)的被分割信号Delay_in，并输出对被分割信号Rise_clk进行反相的参考信号ref。可将通过使被分割信号Delay_in经过延迟线163与延迟模式单元170而产生的反馈信号与参考信号ref作比较，从而减少两者之间的时间延迟。最初，分割的时钟信号Delay_in被延迟一个单位延迟(举例来说，约0.2ns)，从而变成延迟反馈信号Feedback_dly1。将该反馈信号Feedback_dly1输入至延迟模式，以补偿外部时钟信号与内部时钟信号之间的时间延迟，以致产生反馈信号。该反馈信号Feedback相较于延迟反馈信号Feedback_dly1被延迟了约5ns。换言之，延迟模式单元170具有一个约5ns的延迟。因为被分割信号Delay_in最初通过具有约0.2ns延迟的延迟线163和具有约5ns延迟的延迟模式单元170，所以被分割信号Delay_in的上升时间与反馈信号Feedback的上升时间之间的时间差(Td)变成大约5.2ns。在低频中(举例来说，tck≥10ns)，反馈信号Feedback的上升边在参考信号ref的上升边之前到来，参考信号ref在被分割信号Delay_in上升后一段预定时间(1 tck)后上升。此例中，相位比较器130产生比较信号，以增加单位延迟的数量，以便调整反馈信号Feedback的延迟，使反馈信号Feedback的上升边与参考信号ref的上升边相匹配。
图3是显示惯用DLL电路中的时钟分割器120的高频操作的时序图。
如图所示，在高频中(举例来说，tck≤5ns)，因为初始时被分割信号Delay_in通过具有约0.2ns延迟的单位延迟和具有约5ns延迟的延迟模式单元170，所以反馈信号Feedback的上升边在参考信号ref的上升边之后到来。本例中，相位比较器130产生比较信号，以减少单位延迟的数量，即，执行左移操作。但是，因为延迟线161至163初始时不能左移，因此无法获得预期的内部时钟。
为解决上述问题，引入了如图4所示的时钟分割方法。
参照图4，分割内部时钟信号Rise_clk，以使得每八个内部时钟信号周期产生一个具有预设脉冲宽度(2 tck)的被分割信号Delay_in，并产生对被分割信号Delay_in进行反相的参考信号ref。即，参考信号ref的上升边在被分割信号Delay_in上升之后2 tck到来。被分割信号Delay_in初始经过具有约0.2ns延迟的单位延迟及具有约5ns延迟的延迟模式单元，从而产生反馈信号Feedback。因此，反馈信号Feedback被延迟了约5.2ns。因为参考信号ref的上升边在被分割信号Delay_in上升之后2 tck(＝10ns)到来，所以反馈信号Feedback的上升边在参考信号ref的上升边之前到来。而后，相位比较器130产生比较信号，以增加单位延迟的数量，即，执行右移操作，以使反馈信号Feedback的上升边与参考信号ref的上升边互相匹配。
图5是显示惯用的1/8时钟分割器的电路图。该时钟分割器包括多个分割器510、520、和530以及驱动器540。
图6是说明图5中的惯用1/8时钟分割器的操作的时序图。
参照图6，第一分割器510接收具有预设周期(tck)的时钟信号S1，并且通过当信号S1变成第二逻辑电平(高电平)时反相该信号S1的相位，和当信号S1变成第一逻辑电平(低电平)时锁存数值，而产生以2×tck周期进行触发的被分割信号A。而后，第二分割器520从第一分割器510接收被分割信号A，并且通过当该被分割信号A变成第二逻辑电平(高电平)时反相该被分割信号A的相位，和当该被分割信号A是第一逻辑电平(低电平)时维持数值，来产生具有预设脉冲宽度(1 tck)的1/4被分割信号B。接着，第三分割器530接收该1/4被分割信号B，并且每八个时钟信号S1周期产生具有预设脉冲宽度(1 tck)的1/8被分割信号S3。上述的时钟分割器仅适用于低频。经由驱动器540输出反相1/8被分割信号S2。
图7是说明惯用2/8时钟分割器的电路图。该2/8时钟分割器包括多个分割器710、720、和730以及驱动器740。
图8是说明图5中的惯用2/8时钟分割器的操作的时序图。
参照图8，第一分割器710接收具有预设周期(tck)的时钟信号S1，并且通过当信号S1变成第二逻辑电平(高电平)时反相该信号S1的相位，和当信号S1变成第一逻辑电平(低电平)时锁存数值，而产生以2×tck周期进行触发的被分割信号A。而后，第二分割器720从第一分割器710接收被分割信号A，并且通过当该被分割信号A变成第二逻辑电平(高电平)时反相该被分割信号A的相位，和当该被分割信号A是第一逻辑电平(低电平)时维持数值，来产生具有预设脉冲宽度(2 tck)的2/4被分割信号B。接着，第三分割器730接收到该2/4被分割信号B，并且每八个时钟信号S1周期产生具有预设脉冲宽度(2 tck)的2/8被分割信号S3。经由驱动器740输出反相2/8被分割信号S2。上述的时钟分割器可用于高频。
但是，若使用具有1/8时钟分割器的惯用DLL电路，则该惯用DLL电路不能用于高频；若使用具有2/8时钟分割器的惯用DLL电路，因为参考信号的脉冲宽度为2 tck，则由于该参考信号与反馈信号Feedback之间的上升时间差较长，从而存在在低频中必须花费较长的时间才能完成延迟锁定的问题。另外，若在低频中使用2/8时钟分割器，由于必须增加单位延迟的数量以便完成延迟锁定，所以存在DLL电路的布置面积增加的问题。
发明内容
因此，本发明的目的是提供一种具有可应用于高频与低频之中的可变时钟分割器的延迟锁定回路(DLL)。
根据本发明的一个方面，提供一种半导体器件内的延迟锁定回路(DLL)，其包括：时钟缓冲器，用于接收外部时钟信号和反相时钟信号，并输出将在DLL电路中使用的第一内部时钟信号和第二内部时钟信号；和可变时钟分割器，用于从所述时钟缓冲器接收第二内部信号，并按照基于列地址选通(CAS)等待时间的控制信号，以可变方式分割该第二内部时钟信号，使其具有预设的脉冲宽度，所述列地址选通等待时间是根据外部时钟信号的频率设定的，其中，所述控制信号初始设置为具有第一逻辑电平，且当CAS等待时间对应于高频率时，该控制信号可具有第二逻辑电平。
附图说明
从下面结合附图对优选实施例进行的描述，本发明的上述和其他目的及特征将会变得更加清楚，其中：
图1是说明惯用DLL电路的方框图；
图2是显示惯用DLL电路中的低频操作的时序图；
图3是显示在惯用DLL电路中不为时钟分割器的高频锁存延迟的时序图；
图4是显示惯用DLL电路中的时钟分割器的高频操作的时序图；
图5是显示惯用1/8时钟分割器的电路图；
图6是说明图5中的惯用1/8时钟分割器的操作的时序图；
图7是说明惯用2/8时钟分割器的电路图；
图8是说明图5中的惯用2/8时钟分割器的操作的时序图；
图9是显示根据本发明优选实施例的DLL电路的方框图；
图10是显示根据本发明优选实施例的可变时钟分割器920的电路图；以及
图11是说明根据本发明优选实施例的延迟锁定回路的操作的时序图。
具体实施方式
下文中，将参考附图详细地说明根据本发明的DLL电路，其具有用于选择适用于任意频率的分割器的控制器。
图9是显示根据本发明优选实施例的DLL电路的方框图。该DLL电路包括时钟缓冲器910、可变时钟分割器920、相位比较器930、移位控制器940、移位寄存器950、多条延迟线961、962和963、延迟模式单元970以及多个DLL驱动器981和982。
时钟缓冲器910接收外部时钟信号CLK和反相时钟信号/CLK，并输出内部时钟信号Fall_clk和Rise_clk。
可变时钟分割器920接收内部时钟信号Rise_clk和基于列地址选通(CAS)等待时间(其是根据外部时钟信号的频率设置的)的控制信号CL，其中该控制信号初始设置为具有第一逻辑电平(低电平)，且当CAS等待时间对应于高频率时，可具有第二逻辑电平(高电平)，并且该控制信号输出具有预设脉冲宽度的被分割信号S2，和输出根据控制信号CL对该被分割信号S2进行反相的参考信号S3。
相位比较器930从延迟模式单元970和可变时钟分割器920中接收反馈信号和参考信号S3，并比较两者之间的上升边，从而产生比较信号Pc<0:3>。该比较信号Pc<0:3>被输出至移位控制器940。
移位控制器940通过从相位比较器930接收该比较信号Pc<0:3>来产生移位控制信号SR和SL。移位寄存器950接收移位控制信号SR与SL，并选择延迟线的延迟位置。若将移位控制信号中的右移信号SR输入至该移位寄存器，则延迟线的启动位置向右移动；若将移位控制信号中的左移信号SL输入至该移位寄存器，则延迟线的启动位置向左移动。多条各自包括多个单位延迟的延迟线961至963，根据移位寄存器950的输出，通过延迟内部时钟信号Fall_clk和Rise_clk来输出多个延迟信号ifclk和irclk，和通过延迟从可变时钟分割器920输出的被分割信号Delay_in来输出延迟反馈信号Feedback_dly1。
延迟模式单元970产生反馈信号，该反馈信号对相较于外部时钟信号的内部时钟信号的时间延迟进行补偿。多个DLL驱动器981和982将多个延迟时钟信号ifclk与irclk传送给内部电路。
图10是显示根据本发明优选实施例的可变时钟分割器920的电路图。
第一分割器1010从时钟缓冲器910接收第二内部时钟信号Rise_clk，并且通过当该第二内部时钟信号Rise_clk是第二逻辑电平(高电平)时对信号逻辑电平进行反相，和当该第二内部时钟信号Rise_clk是第一逻辑电平(低电平)时维持锁存的数值，而产生第一被分割信号A。将第一被分割信号A输出到第二分割器1020。
现在详细说明第一分割器1010的操作。
第一分割器1010中的第一与非(NAND)门1011通过接收第二内部时钟信号Rise_clk，进行NAND运算；第一分割器1010中的第二NAND门1012通过接收第二内部时钟信号Rise_clk，进行NAND运算。第一反相器1013对第二内部时钟信号Rise_clk进行反相，第三NAND门1014通过接收第二NAND门1012的输出信号，进行NAND运算。
与第三NAND门1014交错耦合的第四NAND门1015通过对第一NAND门1011的输出信号进行NAND运算，输出第一被分割信号A；第五NAND门1016通过接收第三NAND门1014和第一反相器1013的输出信号，进行NAND运算。第六NAND门1017通过接收第四NAND门1015和第一反相器1013的输出信号，进行NAND运算；第七NAND门1018通过接收第六NAND门1017的输出信号，进行NAND运算，并输出一个输出信号至第二NAND门1012。与第七NAND门1018交错耦合的第八NAND门1019通过接收第五NAND门1016的输出信号，进行NAND运算，并输出一个输出信号至第一NAND门1011。
第二分割器1020从第一分割器1010接收第一被分割信号A，并且通过当该第一被分割信号A是第二逻辑电平(高电平)时对信号逻辑电平进行反相，和当该第一被分割信号A是第一逻辑电平(低电平)时维持锁存的数值，来产生第二被分割信号B-1。将第二被分割信号B-1输出至选择器1030。
现在详细说明第二分割器1020的操作。
在第二分割器1020中，第九NAND门1021通过接收第一被分割信号，进行NAND运算，而输出第二被分割信号B-1；第十NAND门1022也通过接收第一分被割信号，进行NAND运算。第二反相器1023对第一被分割信号进行反相；第十一NAND门1024通过接收第十NAND门1022的输出信号，进行NAND运算。与第十一NAND门1024交错耦合的第十二NAND门1025通过对第九NAND门1021的输出信号进行NAND运算，输出第三被分割信号B-2。
第十三NAND门1026通过接收第十一NAND门1024和第二反相器1023的输出信号，进行NAND运算；第十四NAND门1027通过接收第十二NAND门1025和第二反相器1023的输出信号，进行NAND运算。第十五NAND门1028通过接收第十四NAND门1027的输出信号，进行NAND运算，并输出其输出信号至第十NAND门1022；与第十五NAND门1028交错耦合的第十六NAND门1029通过接收第十三NAND门1026的输出信号，进行NAND运算，并输出其输出信号至第九NAND门1020。
选择器1030包括第一传输门(pass gate)1031，用于当控制信号CL为第一逻辑电平(低电平)时，将第二被分割信号B-1传输至第三分割器1040，和当控制信号CL为第二逻辑电平(高电平)时，阻断该第二被分割信号；以及第二传输门1032，用于当控制信号CL为第二逻辑电平(高电平)时，将第三被分割信号B-2传输至第三分割器1040，和当控制信号CL为第一逻辑电平(低电平)时，阻断该第三被分割信号。
第三分割器1040从选择器1030接收第二被分割信号B-1或第三被分割信号B-2，并且通过当该第二被分割信号B-1或该第三被分割信号B-2是第二逻辑电平(高电平)时对信号逻辑电平进行反相，和当该第二被分割信号B-1或第三被分割信号B-2是第一逻辑电平(低电平)时维持锁存的数值，来产生参考信号S3。将参考信号S3输出至相位比较器930。
现在详细说明第三分割器1040的操作。
在第三分割器1040中，第十七NAND门1041通过接收选择器1030的输出信号，进行NAND运算；第十八NAND门1042也通过接收选择器1030的输出信号，进行NAND运算。第三反相器1043对选择器1030的输出信号进行反相，第十九NAND门1044通过接收第十八NAND门1042的输出信号，进行NAND运算。
与第十九NAND门1044交错耦合的第二十NAND门1045对第十七NAND门1041的输出信号进行NAND运算；第二十一NAND门1046通过接收第十九NAND门1044与第三反相器1043的输出信号，进行NAND运算。第二十二NAND门1047通过接收第二十NAND门1045和第三反相器1043的输出信号，进行NAND运算，并输出参考信号S3。第二十三NAND门1048通过接收第二十二NAND门1047的输出信号，进行NAND运算，并输出一个输出信号至第十八NAND门1042；与第二十三NAND门1048交错耦合的第二十四NAND门1049通过接收第二十一NAND门1046的输出信号，进行NAND运算，并输出其输出信号至第十七NAND门1041。
驱动器1050通过从第三分割器1040接收参考信号S3并对其进行反相，将反相参考信号S2输出至多条延迟线961至963。
图11是说明根据本发明优选实施例的延迟锁定回路的操作的时序图。
如图所示，第一分割器1010通过接收第二时钟信号Rise_clk，输出第一被分割信号A；第二分割器1020通过接收该第一被分割信号A，输出第二被分割信号B-1和第三被分割信号B-2。选择器1030选择性地传输第二被分割信号B-1和第三被分割信号B-2至第三分割器1040。第三分割器1040输出参考信号S3和反相参考信号S2。
因为可利用延迟锁定回路(DLL)电路中的列地址选通(CAS)等待时间来选择适用于对应频率的时钟分割器，因此可将该DLL电路应用于高频或低频中。并且，可缩短锁定时间。
虽然已就特定实施例对本发明进行了说明，但本领域的技术人员应当明白，在不背离如随后的权利要求所定义的本发明的精神与范围下，可对本发明进行各种变化与修改。

Claims (7)

1.一种半导体器件内的延迟锁定回路DLL，其包括：
时钟缓冲器，用于接收外部时钟信号和反相时钟信号，并输出将在该DLL电路中使用的第一内部时钟信号和第二内部时钟信号；
可变时钟分割器，用于从所述时钟缓冲器接收第二内部信号，并按照基于列地址选通等待时间的控制信号，以可变方式分割该第二内部时钟信号，使其具有预设的脉冲宽度，所述列地址选通等待时间是根据外部时钟信号的频率设定的，其中，所述控制信号初始设置为具有第一逻辑电平，且当列地址选通等待时间对应于高频率时，该控制信号可具有第二逻辑电平。
2.如权利要求1所述的DLL，进一步包括：
多条延迟线，每条延迟线具有多个单位延迟；
相位比较器，比较由所述可变时钟分割器所产生的参考时钟信号与反馈信号之间的相位；
移位控制器，根据从相位比较器输出的比较信号来产生右移信号或左移信号；
移位寄存器，响应于所述右移信号或左移信号来调整延迟线的延迟量；以及
延迟模式单元，通过补偿外部时钟信号与内部时钟信号之间的时间差来产生反馈信号。
3.如权利要求1所述的DLL，其中所述可变时钟分割器包括：
第一分割器，用于通过接收第二内部时钟信号而产生具有第一脉冲宽度和第一周期的第一被分割信号；
第二分割器，用于通过接收所述第一被分割信号而产生具有第一脉冲宽度和第二周期的第二被分割信号，以及产生具有第二脉冲宽度和第二周期的第三被分割信号；
选择器，用于响应于所述控制信号、选择性地输出第二被分割信号和第三被分割信号；
第三分割器，用于通过从选择器接收被分割信号来产生参考时钟信号，其中当接收的信号是第二被分割信号时，该参考时钟信号具有第一脉冲宽度和第三周期，和当接收的信号是第三被分割信号时，该参考时钟信号具有第二脉冲宽度和第三周期；以及
输出驱动器，用于将反相参考时钟信号输出至延迟线。
4.如权利要求3所述的DLL，其中所述第一分割器包括：
第一NAND门，通过接收第二内部时钟信号来进行NAND运算；
第二NAND门，通过接收第二内部时钟信号来进行NAND运算；
第一反相器，对第二内部时钟信号进行反相；
第三NAND门，通过接收所述第二NAND门的输出信号来进行NAND运算；
与第三NAND门交错耦合的第四NAND门，通过对第一NAND门的输出信号进行NAND运算来输出第一被分割信号；
第五NAND门，通过接收所述第三NAND门和第一反相器的输出信号来进行NAND运算；
第六NAND门，通过接收所述第四NAND门和第一反相器的输出信号来进行NAND运算；
第七NAND门，通过接收所述第六NAND门的输出信号来进行NAND运算，并输出一个输出信号至所述第二NAND门；以及
与第七NAND门交错耦合的第八NAND门，通过接收所述第五NAND门的输出信号来进行NAND运算，并输出一个输出信号至所述第一NAND门。
5.如权利要求3所述的DLL，其中所述第二分割器包括：
第九NAND门，用于通过接收第一被分割信号来进行NAND运算；
第十NAND门，用于通过接收第一被分割信号来进行NAND运算；
第二反相器，对第一被分割信号进行反相；
第十一NAND门，用于通过接收所述第十NAND门的输出信号来进行NAND运算；
与第十一NAND门交错耦合的第十二NAND门，通过对第九NAND门的输出信号进行NAND运算来输出第二被分割信号；
第十三NAND门，通过接收所述第十一NAND门和第二反相器的输出信号来进行NAND运算；
第十四NAND门，通过接收所述第十二NAND门和第二反相器的输出信号来进行NAND运算；
第十五NAND门，通过接收所述第十四NAND门的输出信号来进行NAND运算，并输出一个输出信号至所述第十NAND门；以及
与第十五NAND门交错耦合的第十六NAND门，通过接收第十三NAND门的输出信号来进行NAND运算，并输出一个输出信号至所述第九NAND门。
6.如权利要求3所述的DLL，其中所述选择器包括：
第一传输门，用于当控制信号为第一逻辑电平时，将第二被分割信号传输至第三分割器，和当控制信号为第二逻辑电平时，阻断该第二被分割信号；以及
第二传输门，用于当控制信号为第二逻辑电平时，将第三被分割信号传输至第三分割器，和当控制信号为第一逻辑电平时，阻断该第三被分割信号。
7.如权利要求3所述的DLL，其中所述第三分割器包括：
第十七NAND门，用于通过接收所述选择器的输出信号来进行NAND运算；
第十八NAND门，用于通过接收所述选择器的输出信号来进行NAND运算；
第三反相器，对所述选择器的输出信号进行反相；
第十九NAND门，用于通过接收所述第十八NAND门的输出信号来进行NAND运算；
与第十九NAND门交错耦合的第二十NAND门，用于对第十七NAND门的输出信号进行NAND运算；
第二十一NAND门，用于通过接收所述第十九NAND门和所述第三反相器的输出信号来进行NAND运算；
第二十二NAND门，用于通过接收所述第二十NAND门和所述第三反相器的输出信号来进行NAND运算，并输出参考信号；
第二十三NAND门，用于通过接收所述第二十二NAND门的输出信号来进行NAND运算，并输出一个输出信号至所述第十八NAND门；以及
与第二十三NAND门交错耦合的第二十四NAND门，用于通过接收所述十一NAND门的输出信号来进行NAND运算，并输出一个输出信号至所述第十七NAND门。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7111185B2 (en) * 2003-12-23 2006-09-19 Micron Technology, Inc. Synchronization device with delay line control circuit to control amount of delay added to input signal and tuning elements to receive signal form delay circuit
JP2006154951A (ja) * 2004-11-25 2006-06-15 Fujitsu Ltd 検証方法及び検証装置
KR100639617B1 (ko) * 2004-12-20 2006-10-31 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
KR100695525B1 (ko) * 2005-01-31 2007-03-15 주식회사 하이닉스반도체 반도체 기억 소자의 지연 고정 루프
KR100562655B1 (ko) * 2005-02-28 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자의 동작 제한 필터 및 그 방법
KR100689837B1 (ko) 2005-08-02 2007-03-08 삼성전자주식회사 지연 동기 회로
KR100834400B1 (ko) * 2005-09-28 2008-06-04 주식회사 하이닉스반도체 Ｄｒａｍ의 동작 주파수를 높이기 위한 지연고정루프 및 그의 출력드라이버
KR100753081B1 (ko) 2005-09-29 2007-08-31 주식회사 하이닉스반도체 내부 어드레스 생성장치를 구비하는 반도체메모리소자
KR100810070B1 (ko) * 2005-09-29 2008-03-06 주식회사 하이닉스반도체 지연고정루프
US7982511B2 (en) * 2006-02-09 2011-07-19 Hynix Semiconductor Inc. DLL circuit and method of controlling the same
US8045406B2 (en) * 2006-10-31 2011-10-25 Samsung Electronics Co., Ltd. Latency circuit using division method related to CAS latency and semiconductor memory device
US7675797B2 (en) * 2006-10-31 2010-03-09 Samsung Electronics Co., Ltd. CAS latency circuit and semiconductor memory device including the same
KR100857450B1 (ko) * 2007-08-10 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치의 출력 인에이블 신호 생성 회로 및방법
KR100934858B1 (ko) * 2008-03-19 2009-12-31 주식회사 하이닉스반도체 반도체 메모리 장치
KR101069671B1 (ko) * 2009-04-15 2011-10-04 주식회사 하이닉스반도체 신호 주파수 변경 회로 및 그 주파수 변경 방법
KR101212724B1 (ko) * 2010-05-31 2012-12-14 에스케이하이닉스 주식회사 클럭발생회로 및 그를 이용한 지연고정루프
JP5653177B2 (ja) * 2010-11-04 2015-01-14 ルネサスエレクトロニクス株式会社 メモリインターフェース回路及び半導体装置
TWI482030B (zh) * 2011-06-21 2015-04-21 Via Tech Inc 補償同步資料匯流排上的非對齊之裝置及方法
JP6596051B2 (ja) * 2016-10-28 2019-10-23 インテグレイテッド シリコン ソリューション インコーポレイテッド 同期半導体集積回路内のクロック式指令タイミング調節
CN109088624B (zh) * 2018-09-21 2020-06-16 上海客益电子有限公司 一种双路时钟信号转脉宽调制信号电路
US11075743B2 (en) * 2019-08-27 2021-07-27 Nxp Usa, Inc. Adjustable high resolution timer
US11742862B2 (en) * 2021-08-25 2023-08-29 Nanya Technology Corporation Delay locked loop device and method for operating the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3893167B2 (ja) * 1996-04-26 2007-03-14 株式会社ルネサステクノロジ 同期型半導体記憶装置
US6075395A (en) * 1997-05-30 2000-06-13 Nec Corporation Synchronous delay circuit
JP3483437B2 (ja) 1997-08-29 2004-01-06 富士通株式会社 半導体装置及びその試験方法
US5949262A (en) 1998-01-07 1999-09-07 International Business Machines Corporation Method and apparatus for coupled phase locked loops
JP3789629B2 (ja) 1998-01-27 2006-06-28 富士通株式会社 半導体装置
KR100280447B1 (ko) * 1998-03-02 2001-02-01 김영환 디지털지연동기루프회로
JPH11353878A (ja) * 1998-04-07 1999-12-24 Fujitsu Ltd 半導体装置
JP4071873B2 (ja) 1998-09-24 2008-04-02 富士通株式会社 半導体集積回路装置
US6205062B1 (en) * 1998-11-13 2001-03-20 Hyundai Electronics Industries Co. Ltd. CAS latency control circuit
KR100321755B1 (ko) * 1999-12-24 2002-02-02 박종섭 록킹 시간이 빠른 지연고정루프
JP4045064B2 (ja) 2000-03-30 2008-02-13 富士通株式会社 半導体記憶装置
US6492852B2 (en) * 2001-03-30 2002-12-10 International Business Machines Corporation Pre-divider architecture for low power in a digital delay locked loop
KR100422572B1 (ko) * 2001-06-30 2004-03-12 주식회사 하이닉스반도체 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
KR100399941B1 (ko) * 2001-06-30 2003-09-29 주식회사 하이닉스반도체 디디알 에스디램의 레지스터 제어 지연고정루프
KR100422585B1 (ko) * 2001-08-08 2004-03-12 주식회사 하이닉스반도체 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법
US6552955B1 (en) * 2001-10-30 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced power consumption
KR100446291B1 (ko) * 2001-11-07 2004-09-01 삼성전자주식회사 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로

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