CN117410338A - 半导体器件 - Google Patents

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CN117410338A
CN117410338A CN202311371926.7A CN202311371926A CN117410338A CN 117410338 A CN117410338 A CN 117410338A CN 202311371926 A CN202311371926 A CN 202311371926A CN 117410338 A CN117410338 A CN 117410338A
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CN
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region
semiconductor
insulating film
semiconductor region
semiconductor substrate
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久田贤一
新井耕一
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Renesas Electronics Corp
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Renesas Electronics Corp
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Abstract

本发明提供半导体器件及其制造方法，其课题在于提高半导体器件的耐压。半导体器件具有由碳化硅构成的第一导电型的半导体衬底(SUB)、在半导体衬底的器件区域(DR)中的第二导电型的体区域(BR)、形成于体区域(BR)内的第一导电型的源极区域(SR)、和隔着栅极绝缘膜(GI1、GI2)形成于体区域BR上的栅电极(GE)。在半导体衬底的终端区域(TR)，具有第二导电型的降低表面电场层(RS1、RS2)、和形成于降低表面电场层(RS1、RS2)内的边缘终端区域(ET)。与降低表面电场层(RS1、RS2)和降低表面电场层(RS1、RS2)接近的半导体衬底(SUB)的表面由抗氧化性绝缘膜(ZM1R)覆盖。

Description

半导体器件
本发明申请是申请日为2017年12月6日、申请号为201711276325.2、发明名称为“半导体器件及其制造方法”的发明申请的分案申请。
技术领域
本发明涉及半导体器件，特别是涉及适用于包含碳化硅衬底的半导体器件及其制造方法且有效的技术。
背景技术
半导体功率元件除了要求高耐压之外，还要求低导通电阻、低开关损失，但当前主流的硅(Si)功率元件已接近理论上的性能极限。碳化硅(SiC)与Si相比，其绝缘破坏电场强度几乎大了1位数，因此，通过将保持耐压的漂移层减薄至约1/10，将杂质浓度提高约100倍，在理论上能够将元件电阻降低3位数以上。另外，由于带隙相对于Si约大了3倍，所以还能够进行高温动作，期待SiC半导体元件的超过Si半导体元件的性能。
着眼于SiC的上述优点，作为高耐压的功率MOSFET(Metal Oxide SemiconductorField Effect Transistor：金属-氧化物半导体场效应晶体管)，正在进行DMOS(Double-Diffused MOSFET：双扩散MOSFET)的研究开发。
DMOS的制造方法的一例记载于专利文献1(日本特开2016－9852号公报)。在此，记载有位于半导体芯片的中央部的元件区域1A、和以包围元件区域1A的方式配置于半导体芯片的周边部的终端区域1B。
现有技术文献
专利文献
专利文献1：日本特开2016－9852号公报
发明内容
本申请发明者对具有器件区域(元件区域)及终端区域(终端区域)的半导体器件进行了探讨。终端区域连续地包围器件区域的周围(整个周围)，为了确保半导体器件的耐压而设置。该半导体器件使用以下的制法来制造。
首先，准备由碳化硅(SiC)构成的半导体衬底(例如n型半导体区域)。接着，在器件区域，依次形成体区域(例如p型半导体区域)、源极区域(例如n型半导体区域)及体接触区域(例如p型半导体区域)，在终端区域，形成边缘终端区域(例如p型半导体区域)、降低表面电场层(例如p型半导体区域)。接着，通过在包含氧的高温环境下氧化半导体衬底的表面，形成由氧化硅膜构成的栅极绝缘膜，之后，在栅极绝缘膜上形成栅电极。
根据本申请发明者的探讨，发现因所述栅极绝缘膜的形成工序而使得半导体器件的耐压降低。即，由氧化硅膜构成的栅极绝缘膜还形成于终端区域，但当由碳化硅(SiC)构成的半导体衬底的表面被氧化时，形成氧化硅(SiO2)、和二氧化硅(CO2)或一氧化碳(CO)。大部分的二氧化碳(CO2)或一氧化碳(CO)挥发，但未挥发而残存的碳原子侵入碳化硅(SiC)的晶格间，成为晶格间碳(表述为“Ci”)。晶格间碳(Ci)在n型半导体区域带负电，在p型半导体区域带正电，发现半导体衬底(例如n型半导体区域)的施主浓度、或降低表面电场层(例如p型半导体区域)受体浓度增加。随之，发现了半导体衬底和降低表面电场层之间的接合耐压降低，终端区域的半导体器件的耐压降低。
上述专利文献1中，同时形成栅极绝缘膜和场绝缘膜，在形成栅极绝缘膜时，终端区域(终端区域)的多晶硅膜成为氧化硅膜。多晶硅膜因为其整体被氧化，所以在终端区域，半导体衬底的表面也会被氧化，有产生与上述相同的课题的可能性。
其它目的和新的特征将根据本说明书的记载及附图变得明了。
如果简单地说明本申请中公开的实施方式中代表性的概要，则如下。
一实施方式的半导体器件在半导体衬底的终端区域具有第二导电型的降低表面电场层、和形成于降低表面电场层内的边缘终端区域。而且，接近降低表面电场层和降低表面电场层的半导体衬底的表面由抗氧化性绝缘膜覆盖。
另外，一实施方式的半导体器件的制造方法中，在半导体衬底的终端区域，在将与降低表面电场层和降低表面电场层接近的半导体衬底的表面由抗氧化性绝缘膜覆盖的状态下，在含有氧的环境下对半导体衬底进行氧化，在器件区域形成栅极绝缘膜。
发明效果
根据本申请中公开的一实施方式，能够提高半导体器件的性能。特别是，能够提高半导体器件的耐压性能。
附图说明
图1是实施方式1的半导体器件的俯视图及剖视图。
图2是沿着图1的A－A线的剖视图。
图3是表示实施方式1的半导体器件的制造方法的剖视图。
图4是是表示接着图3的半导体器件的制造方法的剖视图。
图5是表示接着图4的半导体器件的制造方法的剖视图。
图6是表示接着图5的半导体器件的制造方法的剖视图。
图7是表示接着图6的半导体器件的制造方法的剖视图。
图8是表示接着图7的半导体器件的制造方法的剖视图。
图9是表示接着图8的半导体器件的制造方法的剖视图。
图10是表示接着图9的半导体器件的制造方法的剖视图。
图11是表示接着图10的半导体器件的制造方法的剖视图。
图12是表示接着图11的半导体器件的制造方法的剖视图。
图13是表示实施方式1的栅极绝缘膜的详情的剖视图。
图14是表示变形例1的半导体器件的制造方法的剖视图。
图15是表示变形例2的半导体器件的制造方法的剖视图。
图16是表示实施方式2的半导体器件的制造方法的剖视图。
图17是表示实施方式2的半导体器件的制造方法的剖视图。
图18是表示实施方式2的半导体器件的制造方法的剖视图。
图19是表示变形例3的半导体器件的制造方法的剖视图。
图20是表示变形例4的半导体器件的制造方法的剖视图。
图21是变形例5的半导体器件的剖视图。
图22是变形例5的半导体器件的剖视图。
图23是变形例5的半导体器件的剖视图。
图24是变形例5的半导体器件的剖视图。
图25是变形例6的半导体器件的剖视图。
图26是变形例6的半导体器件的剖视图。
附图标记说明
BCR体接触区域
BR体区域
CH接触孔
DR器件区域
EP外延层
ET边缘终端区域
GE栅电极
GI1、GI2栅极绝缘膜
GR1、GR2、GR3保护环
M1、M2电极
MK1、MK2、MK3、MK4、MK5掩膜
MK6、MK7、MK8掩膜
Q1 MOSFET
RS1、RS2降低表面电场层
S边(侧面)
SR源极区域
SB SiC衬底
SUB半导体衬底
TR终端区域
ZM1R、ZM6R抗氧化性绝缘膜
ZM2R、ZM5R绝缘膜
ZM1、ZM2、ZM3、ZM4绝缘膜
具体实施方式
以下，基于附图详细说明本发明的实施方式。此外，在用于说明实施方式的所有附图中，对于具有同一功能的部件标注同一附图标记，省略其重复的说明。另外，在以下的实施方式中，除特别必要时之外，原则上不再重复对同一或同样的部分的说明。另外，在说明实施方式的附图中，为了易于了解结构，即使在俯视图或立体图等中有时也标注剖面线。
另外，符号“－”及“+”表示导电型为n型或p型杂质的相对浓度，例如，在n型杂质的情况下，杂质浓度按“n－－”、“n－”、“n”、“n+”、“n++”的顺序升高。
另外，本申请中，将由碳化硅(SiC)构成的衬底简称为SiC衬底SB。另外，本申请中，将n型的SiC衬底SB、和形成于其上的由n型的碳化硅(SiC)构成的外延层EP统称为半导体衬底SUB。即，半导体衬底SUB由碳化硅(SiC)构成。SiC衬底SB的杂质浓度比外延层EP的杂质浓度高。
(实施方式1)
使用图1及图2说明本实施方式的半导体器件。图1是本实施方式的半导体器件的俯视图及剖视图。此外，图1的剖视图示出半导体器件的制造方法中的、形成有栅极绝缘膜GI1的状态。俯视图中，在器件区域DR标注剖面线。图2是沿着图1的A－A线的剖视图。
如图1所示，半导体器件在俯视时形成于矩形(正方形或长方形)的半导体衬底SUB上。半导体衬底SUB具有主面和背面，在主面及背面具有四个边S。另外，半导体衬底SUB具有四个侧面S。在主面的中央部配置有器件区域DR，以连续地包围器件区域DR的周围的方式配置有终端区域TR。如后述，在主面上形成有MOSFET(Metal Oxide Semiconductor FieldEffect Transistor)的栅电极、源电极，在背面形成有漏电极。
如图1所示，在终端区域TR，在半导体衬底SUB的主面形成有边缘终端区域ET、降低表面电场(RESURF：Reduced Surface Field)层RS1及RS2。边缘终端区域ET、降低表面电场层RS1及RS2均以包围器件区域DR的周围的方式设置，具有拥有所希望的宽度的环状的形状。降低表面电场层RS2在比半导体衬底SUB的边S更靠内侧(器件区域DR侧)为终端，在降低表面电场层RS2的外侧(边S侧)露出半导体衬底SUB的一部分。即，降低表面电场层RS2的周围由半导体衬底SUB包围。
在终端区域TR，在半导体衬底SUB的主面上形成有抗氧化性绝缘膜ZM1R，抗氧化性绝缘膜ZM1R覆盖降低表面电场层RS2和降低表面电场层RS2的外侧的半导体衬底SUB。抗氧化性绝缘膜ZM1R覆盖降低表面电场层RS2的整个区域，且覆盖与降低表面电场层RS2接触的边缘终端区域ET的一部分。在从抗氧化性绝缘膜ZM1R露出的半导体衬底SUB的主面形成有栅极绝缘膜GI1。
如图2所示，在器件区域DR形成有并联连接有多个MOSFETQ1的MOSFET。MOSFETQ1具有源极区域、漏极区域及栅电极。漏极区域由n型的半导体区域即n型的半导体衬底SUB(即SiC衬底及外延层EP)构成。源极区域SR由n型的半导体区域构成，形成于p型半导体区域即体区域BR内。栅电极GE经由栅极绝缘膜GI1及GI2形成于源极区域SR和半导体衬底SUB间的体区域BR上。即，源极区域SR和半导体衬底SUB间的体区域BR的表面为MOSFETQ1的沟道形成区域。
在体区域BR内形成有p型的半导体区域即体接触区域BCR，体接触区域BCR与体区域BR接触并导通。栅电极GE的上表面及侧面由绝缘膜ZM3覆盖，在绝缘膜ZM3上形成有电极(源电极)M1。在绝缘膜ZM3上形成有露出源极区域SR及体接触区域BCR的接触孔(开口)CH，电极M1也形成于接触孔CH内，与源极区域SR及体接触区域BCR接触。换言之，电极M1与源极区域SR及体接触区域BCR连接。而且，在电极M1上形成有绝缘膜ZM4。另外，在半导体衬底SUB的背面形成有电极(漏电极)M2。
终端区域TR由边缘终端区域ET、降低表面电场层RS1及RS2、降低表面电场层RS1及RS2的外侧(侧面S侧)的半导体衬底SUB构成。边缘终端区域ET是p型的半导体区域，其周围(侧面及底面)被p型的半导体区域即降低表面电场层RS1及RS2覆盖(俯视及剖视)。边缘终端区域ET的杂质浓度比降低表面电场层RS1及RS2的杂质浓度高，边缘终端区域ET与电极M1连接。降低表面电场层由较高浓度的降低表面电场层RS1和较低浓度的降低表面电场层RS2构成，降低表面电场层RS2位于降低表面电场层RS1的外侧(侧面S侧)。另外，降低表面电场层RS2与降低表面电场层RS1具有重合部。降低表面电场层RS1及RS2为相互不同的杂质浓度，但也可以由一个半导体区域形成两者。
在终端区域TR，在半导体衬底SUB的主面上形成有抗氧化性绝缘膜ZM1R。抗氧化性绝缘膜ZM1R覆盖降低表面电场层RS2和降低表面电场层RS2的外侧的半导体衬底SUB，到达侧面S。抗氧化性绝缘膜ZM1R防止降低表面电场层RS2的主面、和降低表面电场层RS2的外侧的半导体衬底SUB的主面被氧化，防止形成氧化硅膜。
此外，栅极绝缘膜GI1由通过热氧化处理而形成的氧化硅膜、通过氮氧化处理形成的氮氧化硅膜或它们的层叠膜构成。栅极绝缘膜GI2由通过CVD法形成的氧化硅膜构成。栅电极GE由多晶硅膜构成，绝缘膜ZM3例如能够为氧化硅膜，绝缘膜ZM4例如能够为聚酰亚胺膜等有机绝缘膜。
另外，电极M1由金属膜构成，例如也可以为将含有铝(Al)或硅(Si)的铝(AlSi)作为主导体膜，并在其上下设置有钛(Ti)、氮化钛(TiN)、氮化钨(TiW)等阻挡膜的层叠膜。电极M2由金属膜构成，例如可以为从接近背面的一侧起层叠镍硅化物(NiSi)/钛(Ti)/镍(Ni)/金(Au)的层叠膜。
另外，抗氧化性绝缘膜ZM1R能够为氮化硅膜或氮氧化硅膜。
此外，器件区域DR和终端区域TR的边界成为降低表面电场层RS1的器件区域DR侧的侧面。
接着，使用图3～图12说明本实施方式的半导体器件的制造方法。图3～图12是表示本实施方式的半导体器件的制造方法的剖视图。图3～图12所示的剖视图中，图中左侧的区域是形成有多个MOSFETQ1的器件区域DR，图中右侧的区域是半导体衬底SUB的周边区域即终端区域TR。
首先，如图3所示，准备n+型的SiC衬底SB。以较高的浓度向SiC衬底SB导入n型的杂质。该n型杂质例如是氮(N)，其杂质浓度例如为1×1019cm－3。
接着，在SiC衬底SB的主面上，通过外延生长法形成由SiC构成的n－型的半导体层即外延层EP。外延层EP以比SiC衬底SB低的杂质浓度包含n型杂质。外延层EP的杂质浓度取决于元件的额定耐压，例如为1×1016cm－3。外延层EP成为在之后形成的MOSFETQ1中沿上下方向流通的电流的路径。即，外延层EP是包含半导体器件的漂移层的层。
接着，在外延层EP(换言之，半导体衬底SUB)的主面上形成被图案化的掩膜MK1。掩膜MK1具有露出体区域BR形成区域及降低表面电场层RS1形成区域、且覆盖其以外的区域的图案。掩膜MK1例如由光致抗蚀剂层(光致抗蚀剂膜)等构成。
接着，对于上部形成有掩膜MK1的外延层EP离子注入p型杂质(例如铝(Al))。由此，在器件区域DR，在从掩膜MK1露出的外延层EP的主面上并排形成多个p－型的半导体区域即体区域(沟道区域)BR。体区域BR的距外延层EP的主面(表面)的深度即接合深度未到达外延层EP的下表面。
另外，在形成体区域BR的同时，在终端区域TR形成降低表面电场层RS1。
接着，如图4所示，在器件区域DR形成源极区域SR。在外延层EP(换言之，半导体衬底SUB)的主面上形成图案化了的掩膜MK2。掩膜MK2在器件区域DR露出体区域BR的内部，覆盖体区域BR的一部分、体区域BR间的外延层EP。另外，掩膜MK2覆盖终端区域TR。掩膜MK2例如由光致抗蚀剂层(光致抗蚀剂膜)等构成。
之后，以掩膜MK2为掩膜，对于外延层EP的上表面离子注入n型杂质(例如氮(N))。由此，在外延层EP的主面形成多个n+型的半导体区域即源极区域SR。各源极区域SR形成于体区域BR的中央部。即，在外延层EP的主面上，在相邻的体区域BR彼此之间存在未形成体区域BR及源极区域SR的外延层EP，在该外延层EP和源极区域SR之间介设有具有0.5μm左右的宽度的体区域BR。源极区域SR的距外延层EP的主面的深度比体区域BR的形成深度浅。源极区域SR的n型杂质浓度比外延层EP的n型杂质浓度高。
接着，如图5所示，在器件区域DR形成体接触区域BCR，在终端区域TR形成边缘终端区域ET。在外延层EP上形成图案化了的掩膜MK3。掩膜MK3在器件区域DR局部地露出体区域BR及源极区域SR的内部。另外，掩膜MK3在终端区域TR露出降低表面电场层RS1的内部，覆盖降低表面电场层RS1的一部分及降低表面电场层RS1的外侧的半导体衬底SUB的主面。掩膜MK3例如由光致抗蚀剂层(光致抗蚀剂膜)等构成。
接着，相对于从掩膜MK3露出的外延层EP的主面，以较高的浓度离子注入p型杂质(例如铝(Al))。由此，在器件区域DR的外延层EP的主面形成p+型的半导体区域即体接触区域BCR。各体接触区域BCR在各源极区域SR的中央部、即各体区域BR的中央部形成。
体接触区域BCR的距半导体衬底SUB的主面的深度比源极区域SR的深度深，与体区域BR接触。此外，也可以在将体接触区域BCR配置于源极区域SR之外的情况下，设置为比源极区域SR浅。图中示出将体接触区域BCR形成得比体区域BR的深度浅的构造，但体接触区域BCR的深度也可以比体区域BR的深度深。体接触区域BCR是为了将体区域BR固定在规定的电位(源极电位)、且为了将体区域BR和电极(源电极)M1电连接而设置的区域。即，体接触区域BCR的p型杂质浓度比体区域BR的p型杂质浓度高，体接触区域BCR和体区域BR相互相接。
不仅在体接触区域BCR，而且在终端区域TR也形成边缘终端区域ET。边缘终端区域ET在降低表面电场层RS1的内部，形成为比降低表面电场层RS1的深度浅、且与降低表面电场层RS1杂质浓度相比为高浓度。边缘终端区域ET的侧面(侧面S侧)与降低表面电场层RS1的侧面(侧面S侧)一致。
接着，如图6所示，在终端区域TR形成降低表面电场层RS2。在外延层EP上形成图案化后的掩膜MK4。掩膜MK4覆盖器件区域DR，在终端区域TR露出降低表面电场层RS1及边缘终端区域ET的侧面S侧的区域、以及降低表面电场层RS1的外侧(侧面S侧)的半导体衬底SUB的主面。掩膜MK4例如由光致抗蚀剂层(光致抗蚀剂膜)等构成。
接着，对于形成有掩膜MK4的外延层EP离子注入p型杂质(例如铝(Al))。然后，在终端区域TR形成降低表面电场层RS2。降低表面电场层RS2具有与降低表面电场层RS1及边缘终端区域ET重合一部分的区域，降低表面电场层RS2的杂质浓度比降低表面电场层RS1的杂质浓度低。另外，降低表面电场层RS2的深度比降低表面电场层RS1的深度深。但降低表面电场层RS2的深度也可以与降低表面电场层RS1的深度相同或者比其稍浅。降低表面电场层RS2未达到侧面S，而在降低表面电场层RS2和侧面S之间存在半导体衬底SUB。
接着，在除去了掩膜MK4之后，将半导体衬底SUB的主面整体由保护膜(例如无定形碳膜)覆盖，对半导体衬底SUB实施高温(例如1700℃)的退火处理，将离子注入的杂质活性化。退火处理结束后，除去保护膜。
接着，如图7所示，以覆盖半导体衬底SUB的主面整体的方式形成绝缘膜ZM1及ZM2。绝缘膜ZM1由具有抗氧化性的氮化硅膜构成，将其膜厚设为例如10～100nm。在此，绝缘膜ZM1优选通过LPCVD(Low Pressure Chemical Vapor Deposition：低压化学气相沉积)法形成。与通过例如P－CVD(Plasma-CVD：等离子体化学气相沉积)法形成的膜相比，致密性且抗氧化性高。即，在形成后述的栅极绝缘膜GI1时，在终端区域TR，防止半导体衬底SUB的主面被氧化的效果好。此外，与通过LPCVD法形成绝缘膜ZM1的情况相比，在半导体衬底SUB的背面侧也形成绝缘膜ZM1。另外，作为绝缘膜ZM1，也可以使用氮氧化硅膜。
绝缘膜ZM2由氧化硅膜构成，将其膜厚设为例如50～100nm。绝缘膜ZM2例如通过逐片CVD法仅形成于半导体衬底SUB的主面侧，不在背面侧形成是至为重要的。
接着，如图8所示，形成抗氧化性绝缘膜ZM1R。抗氧化性绝缘膜ZM1R在终端区域TR将降低表面电场层RS2的主面和降低表面电场层RS2的外侧(侧面S侧)的半导体衬底SUB的主面覆盖。进而，为了覆盖降低表面电场层RS2的整个区域，从降低表面电场层RS2向边缘终端区域ET延伸。
图中未图示，在绝缘膜ZM2上形成覆盖抗氧化性绝缘膜ZM1R的形成区域且露出其以外的区域的掩膜(例如光致抗蚀剂层)。然后，通过干式蚀刻法除去从掩膜露出的绝缘膜ZM2，形成绝缘膜ZM2R。此时，在从掩膜露出的区域残留绝缘膜ZM1并结束干式蚀刻是至为重要的。接着，通过例如使用了热磷酸液的湿式蚀刻法将从掩膜或绝缘膜ZM2R露出的绝缘膜ZM1除去，形成抗氧化性绝缘膜ZM1R。通过该湿式蚀刻，使半导体衬底SUB的主面露出。这样，通过不利用干式蚀刻法而利用湿式蚀刻法除去绝缘膜ZM1，能够防止半导体衬底SUB的主面的损伤。例如，在通过干式蚀刻法除去绝缘膜ZM1，露出半导体衬底SUB的主面的情况下，半导体衬底SUB的主面受到干式蚀刻所致的损伤，因此，栅极绝缘膜GI1的膜质降低，成为泄漏电流的原因。
此外，形成于半导体衬底SUB的背面的绝缘膜ZM1能够通过上述的湿式蚀刻工序除去。因此，通过逐片CVD法形成绝缘膜ZM2，在半导体衬底SUB的背面，绝缘膜ZM1不被绝缘膜ZM2覆盖是至为重要的。
接着，残留抗氧化性绝缘膜ZM1R，除去绝缘膜ZM2R。此外，绝缘膜ZM2R也能够不除去而残留。
接着，如图9所示，形成栅极绝缘膜GI1及GI2。栅极绝缘膜GI1由氧化硅膜或氮氧化硅膜构成，将其膜厚设为例如10nm。栅极绝缘膜GI2是通过CVD法形成的氧化硅膜，将其膜厚设为例如30nm。
在将栅极绝缘膜GI1设为氧化硅膜的情况下，将半导体衬底SUB在氧环境中以例如1100～1250℃进行热处理，形成热氧化硅膜。另外，在将栅极绝缘膜GI1设为氮氧化硅膜的情况下，在形成了上述的热氧化硅膜后，通过在氧化氮(NO或NO2)环境中对热氧化硅膜进行热处理，能够形成氮氧化硅膜。另外，也能够不形成热氧化硅膜，而在氧化氮(NO或NO2)环境中以例如1100～1250℃对半导体衬底SUB进行热处理，形成氮氧化硅膜。
该栅极绝缘膜GI1形成于从抗氧化性绝缘膜ZM1R露出的半导体衬底SUB的主面。即，如图9所示，形成于器件区域DR的整个区域、及终端区域TR的一部分。通过该栅极绝缘膜GI1的形成工序，在终端区域TR，降低表面电场层RS2、和降低表面电场层RS2与侧面S之间的半导体衬底SUB由抗氧化性绝缘膜ZM1R覆盖，因此，两者的主面不能被氧化。因此，在栅极绝缘膜GI1形成工序，在降低表面电场层RS2及降低表面电场层RS2和侧面S之间的半导体衬底SUB不形成晶格间碳(Ci)，能够防止半导体衬底SUB和降低表面电场层RS2之间的接合耐压降低。
在形成了栅极绝缘膜GI1之后，在半导体衬底SUB的主面上、换言之在栅极绝缘膜GI1及抗氧化性绝缘膜ZM1R之上，通过CVD法形成栅极绝缘膜GI2。将栅极绝缘膜设为热氧化硅膜或氮氧化硅膜、和基于CVD法的氧化硅膜的层叠构造，确保栅极绝缘膜的耐压。由碳化硅(SiC)构成的半导体衬底SUB与由硅(Si)构成的半导体衬底相比，热氧化硅膜或氮氧化硅膜的形成速度慢，因此，优选设为上述的层叠构造。另外，优选使基于CVD法的氧化硅膜(栅极绝缘膜GI2)的膜厚比热氧化硅膜或氮氧化硅膜(GI1)的膜厚更厚。
此外，如图9所示，在半导体衬底SUB的背面也形成栅极绝缘膜GI1及GI2。
接着，也可以在氮(N2)环境下对栅极绝缘膜GI1及GI2实施1000℃左右的热处理，改良栅极绝缘膜GI1及GI2的膜质。
接着，如图10所示，形成栅电极GE。栅电极GE例如由多晶硅膜构成，在器件区域DR，以所希望的图案形成于栅极绝缘膜GI1及GI2上。栅电极GE经由栅极绝缘膜GI1及GI2覆盖体区域BR间的半导体衬底SUB的表面、和源极区域SR与半导体衬底SUB之间的体区域BR的表面。另外，栅电极GE与源极区域SR具有重合部。另外，图中未图示，图10所示的多个栅电极GE相互连接(连结)。即，栅电极GE是具有多个开口的一片板状的导体膜，各开口使源极区域SR的一部分及体接触区域BCR露出。
接着，如图11所示，形成绝缘膜ZM3。绝缘膜ZM3形成于半导体衬底SUB的主面上，覆盖栅电极GE及栅极绝缘膜GI2。绝缘膜ZM3例如由使用CVD法形成的氧化硅膜构成。
接着，如图11所示，在绝缘膜ZM3以及栅极绝缘膜GI1及GI2上形成接触孔CH。接触孔CH在器件区域DR使源极区域SR的一部分及体接触区域BCR露出，在终端区域TR使边缘终端区域ET的一部分露出。此外，图中未图示，也形成使栅电极GE的上表面露出的接触孔。
接着，省略图示，也可以使用公知的自对准硅化物技术，在接触孔CH的底面上露出的体接触区域BCR、源极区域SR及栅电极GE的上表面形成硅化物层。硅化物层例如由NiSi(镍硅化物)构成。
接着，将半导体衬底SUB的主面例如由光致抗蚀剂层覆盖，将形成于背面的栅极绝缘膜GI1及GI2除去。
接着，如图12所示，在半导体衬底SUB的主面上形成电极(源电极)M1。电极M1形成于绝缘膜ZM3上，且也被埋入接触孔CH内。即，电极M1在器件区域DR与源极区域SR及体接触区域BCR接触，在终端区域TR与边缘终端区域ET接触。
接着，如图2所示，在半导体衬底SUB的背面形成电极(漏电极)M2。电极M2例如设为镍硅化物(NiSi)/钛(Ti)/镍(Ni)/金(Au)的层叠膜。在半导体衬底SUB的背面形成镍硅化物层(NiSi)之后，通过溅射法等依次形成钛(Ti)/镍(Ni)/金(Au)。
接着，如图2所示，在半导体衬底SUB的主面上，以覆盖电极M1的方式形成由例如聚酰亚胺膜等有机绝缘膜构成的绝缘膜ZM4。
经由上述工序，完成本实施方式的半导体器件。
图13是表示实施方式1的栅极绝缘膜的详情的剖视图。图13中示出栅极绝缘膜GI1。在将半导体衬底SUB的主面进行氧化或氮氧化而形成栅极绝缘膜GI1的情况下，在形成于半导体衬底SUB的主面的半导体区域的杂质浓度高的区域形成膜厚较厚的栅极绝缘膜GI1。即，在源极区域SR、体接触区域BCR及边缘终端区域ET的表面形成具有较厚的膜厚T1的栅极绝缘膜GI1，在半导体衬底SUB、体区域BR及降低表面电场层RS1的表面形成具有较薄的膜厚T2的栅极绝缘膜GI1。即，膜厚T1比膜厚T2厚。因此，在半导体衬底SUB的主面上产生台阶，形成有厚的栅极绝缘膜GI1的区域的半导体衬底SUB的主面的高度比形成有薄的栅极绝缘膜GI1的区域的半导体衬底SUB的主面的高度低。另外，因为由抗氧化性绝缘膜ZM1R覆盖的区域、和形成有厚的栅极绝缘膜GI1的区域在边缘终端区域ET混合存在，所以在边缘终端区域ET的主面产生层差。即，在边缘终端区域ET，由抗氧化性绝缘膜ZM1R覆盖的区域的半导体衬底SUB的主面的高度比形成有厚的栅极绝缘膜GI1的区域的半导体衬底SUB的主面的高度高。在此，高度以半导体衬底SUB的背面为基准。
＜变形例1＞
变形例1是上述实施方式1的变形例。图14是表示变形例1的半导体器件的制造方法的剖视图。
在上述实施方式1中，在使用图9说明的栅极绝缘膜GI2的形成工序之后，如图14所示，实施抗氧化性绝缘膜ZM1R的除去工序。如图14所示，在栅极绝缘膜GI2上形成例如由光致抗蚀剂层构成的掩膜MK5。掩膜MK5覆盖器件区域DR，且覆盖终端区域TR的边缘终端区域ET及降低表面电场层RS1的一部分，且露出抗氧化性绝缘膜ZM1R的整个区域。即，掩膜MK5的端部(侧面S侧)位于比抗氧化性绝缘膜ZM1R的端部(器件区域DR侧)更靠器件区域DR侧。
将从掩膜MK5露出的栅极绝缘膜GI1、GI2以及抗氧化性绝缘膜ZM1R除去。接着，除去掩膜MK5。图14中，由虚线表示所除去的栅极绝缘膜GI1及GI2以及抗氧化性绝缘膜ZM1R。
变形例1中，由于在整个面不残留抗氧化性绝缘膜，所以能够调节晶圆翘曲量，能够容易制造。
＜变形例2＞
变形例2是上述实施方式1的变形例。图15是表示变形例2的半导体器件的制造方法的剖视图。
在上述变形例1中，表示在上述实施方式1的栅极绝缘膜GI2的形成工序之后，除去抗氧化性绝缘膜ZM1R的例子，但在变形例2中，在使用图10说明的栅电极GE形成工序后，实施抗氧化性绝缘膜ZM1R的除去工序。如图15所示，形成覆盖栅极绝缘膜GI2及栅电极的掩膜MK6。掩膜MK6具有与掩膜MK5相同的图案。与变形例1相同，将自掩膜MK6露出的栅极绝缘膜GI1及GI2以及抗氧化性绝缘膜ZM1R除去。接着，除去掩膜MK6。图15中，由虚线表示所除去的栅极绝缘膜GI1及GI2以及抗氧化性绝缘膜ZM1R。
变形例2中，与变形例1相比，能够降低在掩膜MK6的除去工序中栅极绝缘膜GI2的表面损伤的危险性。
(实施方式2)
实施方式2是上述实施方式1的变形例。图16～图18是表示实施方式2的半导体器件的制造方法的剖视图。图16及图17与上述实施方式1的图8及图9对应，图18与图2对应。
在上述实施方式1的图8中，在半导体衬底SUB上形成抗氧化性绝缘膜ZM1R，在其上形成绝缘膜ZM2R，但在本实施方式2中，在半导体衬底SUB上形成绝缘膜ZM5R，在其上形成抗氧化性绝缘膜ZM6R。绝缘膜ZM5R是通过CVD法形成的氧化硅膜，抗氧化性绝缘膜ZM6R是氮化硅膜或氮氧化硅膜。
与上述实施方式1同样地，上层的抗氧化性绝缘膜ZM6R使用干式蚀刻法形成，下层的绝缘膜ZM5R使用湿式蚀刻法形成。
接着，如图17所示，与上述实施方式1同样地形成栅极绝缘膜GI1及GI2。
进而，如图18所示，与上述实施方式1同样地实施栅电极GE、绝缘膜ZM3、电极M1及M2、以及绝缘膜ZM4的形成工序，完成实施方式2的半导体器件。
根据本实施方式2，在抗氧化性绝缘膜ZM6R和半导体衬底SUB之间介设有由氧化硅膜构成的绝缘膜ZM5R，因此能够防止伴随栅极绝缘膜GI1形成时的热处理而在被抗氧化性绝缘膜ZM6R覆盖的半导体衬底SUB的主面上产生缺陷。即，当在半导体衬底SUB的主面上直接形成抗氧化性绝缘膜时，伴随半导体衬底SUB和构成抗氧化性绝缘膜的氮化硅膜之间的热膨胀系数之差的应力作用于半导体衬底SUB的主面，可能会产生缺陷。
＜变形例3＞
变形例3是上述实施方式2的变形例。图19是表示变形例3的半导体器件的制造方法的剖视图。变形例3与上述变形例1对应。
在上述实施方式2中，也如图19所示，可以在形成栅极绝缘膜GI2后，将从掩膜MK7露出的栅极绝缘膜GI1及GI2以及抗氧化性绝缘膜ZM6R除去。图19中为残留绝缘膜ZM5R的例子，但也可以将其除去。掩膜MK7具有与上述变形例1的掩膜MK5相同的图案。
＜变形例4＞
变形例4是上述实施方式2的变形例。图20是表示变形例4的半导体器件的制造方法的剖视图。变形例4与上述变形例2对应。
在上述实施方式2中，也如图20所示，可以在形成栅电极GE后，将从掩膜MK8露出的栅极绝缘膜GI1及GI2以及抗氧化性绝缘膜ZM6R除去。图20中为残留绝缘膜ZM5R的例子，但也可以将其除去。掩膜MK8具有与上述变形例2的掩膜MK6相同的图案。
＜变形例5＞
变形例5是上述实施方式1或2的变形例。图21～图24是变形例5的半导体器件的剖视图。图21～图24是上述实施方式1或2的终端区域TR的边缘终端区域ET、降低表面电场层RS1及RS2的位置关系的变形例。以下，与上述实施方式1对比进行说明。
图21中，边缘终端区域ET的端部(侧面S侧)为从降低表面电场层RS1突出的构造。
图22中，成为将边缘终端区域ET的端部(器件区域DR侧)由降低表面电场层RS1包围、将边缘终端区域ET的端部(侧面S侧)由降低表面电场层RS2包围的构造，降低表面电场层RS2与降低表面电场层RS1分离。
图23中，成为降低表面电场层RS1包围边缘终端区域ET的整体的构造。即，边缘终端区域ET的端部(侧面S侧)也由降低表面电场层RS1包围。
图24中，与图23相比，降低表面电场层RS2位于边缘终端区域ET的外侧，两者分离。
图21～图24中，在边缘终端区域ET的端部(侧面S侧)与侧面S之间的降低表面电场层RS1及RS2、和降低表面电场层RS2与侧面S之间的半导体衬底SUB由抗氧化性绝缘膜ZM1R覆盖是至为重要的。
＜变形例6＞
变形例6是上述实施方式1或2的变形例。图25及图26是变形例6的半导体器件的剖视图。图25及图26是上述实施方式1或2的终端区域TR的变形例。以下，与上述实施方式1对比进行说明。
图25中，边缘终端区域ET的端部(器件区域DR侧)由降低表面电场层RS1包围，但在边缘终端区域ET的端部(侧面S侧)未形成降低表面电场层。取而代之，在边缘终端区域ET和侧面S之间以规定的间隔形成有多列保护环GR1。保护环GR1通过边缘终端区域ET的形成工序形成，具有相同的杂质浓度。
图25中，边缘终端区域ET与侧面S之间的半导体衬底SUB的主面和保护环GR1由抗氧化性绝缘膜ZM1R覆盖至为重要。
图26中，边缘终端区域ET的端部(侧面S侧)从降低表面电场层RS1突出。而且，在降低表面电场层RS2内配置有多列保护环GR2，在降低表面电场层RS2和侧面S之间配置有多列保护环GR3。
保护环GR2通过边缘终端区域ET的形成工序形成，具有相同的杂质浓度。另外，保护环GR3通过降低表面电场层RS2的形成工序形成，具有相同的杂质浓度。
图26中，在边缘终端区域ET的端部(侧面S侧)与侧面S之间的降低表面电场层RS2、保护环GR2、降低表面电场层RS2与侧面S之间的半导体衬底SUB的主面、保护环GR3由抗氧化性绝缘膜ZM1R覆盖至为重要。
以上，基于实施方式具体地说明由本发明人提出的发明，但本发明不限于上述实施方式，在不脱离其宗旨的范围内当然能够进行各种变更。
另外，以下记载在上述实施方式中记载的内容的一部分。
[附注1]
一种半导体器件，其具有：
第一导电型的半导体衬底，其由碳化硅构成，具有主面和背面，在上述主面具有器件区域、包围上述器件区域的周围的终端区域、相对于上述终端区域位于上述器件区域的相反侧的边；
第二导电型的第一半导体区域，其导电性与上述第一导电型相反，在上述器件区域形成于上述半导体衬底的上述主面；
上述第一导电型的第二半导体区域，其形成于上述第一半导体区域的内部；
栅电极，其在上述半导体衬底和上述第二半导体区域之间隔着栅极绝缘膜形成在上述第一半导体区域上；
环状的第三半导体区域，其在上述终端区域形成于上述半导体衬底的上述主面，具有上述第二导电型，俯视时包围上述器件区域的周围；
环状的第四半导体区域，其在所述终端区域形成于上述第三半导体区域和所述边之间，具有上述第二导电型，俯视时包围第三半导体区域的周围；
第一电极，其形成于上述半导体衬底的上述主面上，与上述第一半导体区域、上述第二半导体区域及上述第三半导体区域连接；以及
第二电极，其形成于上述半导体衬底的上述背面上，
在所述主面，所述半导体衬底包含与所述第三半导体区域相接且包围所述第三半导体区域的周围的环状的第五半导体区域，
所述第四半导体区域形成于所述第五半导体区域的内部，
在所述第三半导体区域与所述边之间，所述第四半导体区域及所述第五半导体区域由形成于所述主面上的抗氧化性绝缘膜覆盖。

Claims (8)

1.一种半导体器件，其特征在于，具有：
第一导电型的半导体衬底，其由碳化硅构成，具有主面和背面，在所述主面具有器件区域、包围所述器件区域的周围的终端区域、和相对于所述终端区域位于所述器件区域的相反侧的边；
第二导电型的第一半导体区域，其具有与所述第一导电型相反的导电型，在所述器件区域形成于所述半导体衬底的所述主面；
所述第一导电型的第二半导体区域，其形成于所述第一半导体区域的内部；
栅电极，其在所述半导体衬底与所述第二半导体区域之间，隔着栅极绝缘膜形成于所述第一半导体区域上；
环状的第三半导体区域，其在所述终端区域形成于所述半导体衬底的所述主面，具有所述第二导电型，俯视时包围所述器件区域的周围；
环状的第四半导体区域，其在所述终端区域形成在所述第三半导体区域与所述边之间，具有所述第二导电型，俯视时包围所述第三半导体区域的周围；
第一电极，其形成于所述半导体衬底的所述主面上，与所述第一半导体区域、所述第二半导体区域及所述第三半导体区域连接；以及
第二电极，其形成于所述半导体衬底的所述背面上，
在所述主面上，所述半导体衬底包含与所述第三半导体区域相接且包围所述第三半导体区域的周围的环状的第五半导体区域，
在所述第四半导体区域形成于所述第五半导体区域的内部，
在所述第三半导体区域与所述边之间，所述第四半导体区域及所述第五半导体区域由形成于所述主面上的抗氧化性绝缘膜覆盖，
所述栅极绝缘膜由热氧化硅膜与基于CVD法的氧化硅膜的层叠膜构成，
所述抗氧化性绝缘膜由基于所述CVD法的氧化硅膜覆盖。
2.根据权利要求1所述的半导体器件，其特征在于，
所述抗氧化性绝缘膜由氮化硅膜或氮氧化硅膜构成。
3.根据权利要求1所述的半导体器件，其特征在于，
还具有环状的第六半导体区域，该第六半导体区域形成于所述第三半导体区域的内部，具有所述第二导电型，俯视时包围所述器件区域的周围，
所述第六半导体区域具有由所述栅极绝缘膜覆盖的第一区域、和由所述抗氧化性绝缘膜覆盖的第二区域。
4.根据权利要求3所述的半导体器件，其特征在于，
所述第一区域的表面比所述第二区域的表面更靠近所述半导体衬底的所述背面。
5.根据权利要求1所述的半导体器件，其特征在于，
所述第三半导体区域具有俯视时包围所述器件区域的周围的环状的第七半导体区域及第八半导体区域，
所述第七半导体区域与所述第八半导体区域相比位于靠所述器件区域一侧，
所述第七半导体区域以及所述第八半导体区域具有所述第二导电型，所述第八半导体区域的杂质浓度比所述第七半导体区域的杂质浓度低。
6.根据权利要求5所述的半导体器件，其特征在于，
所述第八半导体区域具有与所述第七半导体区域重合的区域。
7.根据权利要求3所述的半导体器件，其特征在于，
所述第四半导体区域形成有多个，
多个所述第四半导体区域与所述第六半导体区域相比更远离所述器件区域，
多个所述第四半导体区域的杂质浓度比所述第三半导体区域的杂质浓度高。
8.根据权利要求7所述的半导体器件，其特征在于，
还具有形成于所述第五半导体区域的内部且包围所述器件区域的周围的环状的多个第九半导体区域，
所述多个第九半导体区域具有所述第二导电型，所述第九半导体区域的杂质浓度比所述第六半导体区域的杂质浓度低。
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