JP2002016251A - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
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Abstract
(57)【要約】
【課題】 耐電流特性を良好なものとしながら、ゲート
とエミッタ電極との間での短絡発生を低減させるように
した半導体装置を提供する。 【解決手段】 コレクタ電極２４を下面に有するＰ型高
濃度シリコン基板２２上に形成したＮ型エピタキシャル
層２３と、エピタキシャル層２３上部に離間配置したＰ
型不純物拡散領域２５と、Ｐ型不純物拡散領域２５内に
選択的に形成した高濃度のＮ型不純物拡散領域２６と、
Ｐ型不純物拡散領域２５の間のエピタキシャル層２３上
に中間部分については酸化膜２７を介するようにして設
けたゲート絶縁膜２８と、Ｎチャネルの略上方部分とな
るゲート絶縁膜２８上面のみに選択的に形成したゲート
絶縁膜２８よりも小面積のゲート２９と、ゲート２９及
びゲート絶縁膜２８上を覆うようにして設けた層間絶縁
膜３０と、層間絶縁膜３０上にシリコン基板２２の略全
面となるよう形成したエミッタ電極３２とを備える。
とエミッタ電極との間での短絡発生を低減させるように
した半導体装置を提供する。 【解決手段】 コレクタ電極２４を下面に有するＰ型高
濃度シリコン基板２２上に形成したＮ型エピタキシャル
層２３と、エピタキシャル層２３上部に離間配置したＰ
型不純物拡散領域２５と、Ｐ型不純物拡散領域２５内に
選択的に形成した高濃度のＮ型不純物拡散領域２６と、
Ｐ型不純物拡散領域２５の間のエピタキシャル層２３上
に中間部分については酸化膜２７を介するようにして設
けたゲート絶縁膜２８と、Ｎチャネルの略上方部分とな
るゲート絶縁膜２８上面のみに選択的に形成したゲート
絶縁膜２８よりも小面積のゲート２９と、ゲート２９及
びゲート絶縁膜２８上を覆うようにして設けた層間絶縁
膜３０と、層間絶縁膜３０上にシリコン基板２２の略全
面となるよう形成したエミッタ電極３２とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧ＩＧＢＴや
パワーＭＯＳ集積回路等の半導体装置に関する。
パワーＭＯＳ集積回路等の半導体装置に関する。
【０００２】
【従来の技術】従来技術を、図６を参照して説明する。
図６は模式的に示す部分断面図であり、図６において、
１はＰ＋型高濃度シリコン基板２を用いて各素子を縦縞
状に配置するようにしてペレットを形成したプレーナ型
の高耐圧ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂ
ｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。
図６は模式的に示す部分断面図であり、図６において、
１はＰ＋型高濃度シリコン基板２を用いて各素子を縦縞
状に配置するようにしてペレットを形成したプレーナ型
の高耐圧ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂ
ｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。
【０００３】３はＰ＋型高濃度シリコン基板２上に成層
したＮ型シリコンエピタキシャル層であり、４はＰ＋型
高濃度シリコン基板２の下面にアルミニウム（Ａｌ）を
蒸着して形成したコレクタ電極である。また、５はＮ型
シリコンエピタキシャル層２の上部の所定位置に、紙面
に直交する方向に延在させて縦縞状となるよう形成した
Ｐ型不純物拡散領域であり、６はＰ型不純物拡散領域５
の上部の所定位置に同方向の縞状となるよう形成したＮ
＋型不純物拡散領域である。
したＮ型シリコンエピタキシャル層であり、４はＰ＋型
高濃度シリコン基板２の下面にアルミニウム（Ａｌ）を
蒸着して形成したコレクタ電極である。また、５はＮ型
シリコンエピタキシャル層２の上部の所定位置に、紙面
に直交する方向に延在させて縦縞状となるよう形成した
Ｐ型不純物拡散領域であり、６はＰ型不純物拡散領域５
の上部の所定位置に同方向の縞状となるよう形成したＮ
＋型不純物拡散領域である。
【０００４】さらに、７は所定厚さに成膜したゲート絶
縁膜で、Ｎ型シリコンエピタキシャル層２の上面に所定
膜厚となるよう積層した二酸化シリコンの酸化膜８の上
に、互いに隣り合うＰ型不純物拡散領域５間にわたって
積層してある。また、９はゲート絶縁膜７の上面に形成
したポリシリコンのゲートであり、１０はゲート９の上
に、ゲート９に隣接するＮ＋型不純物拡散領域６間にわ
たり積層した層間絶縁膜で、例えばＵＤＯ（Ｕｎ−Ｄｏ
ｐｅｄ Ｏｘｉｄｅ）、ＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐ
ｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）の３層で構成してあり、層間絶縁膜１０の上
にはアルミニウムの蒸着膜で形成されたエミッタ電極１
１が設けてある。
縁膜で、Ｎ型シリコンエピタキシャル層２の上面に所定
膜厚となるよう積層した二酸化シリコンの酸化膜８の上
に、互いに隣り合うＰ型不純物拡散領域５間にわたって
積層してある。また、９はゲート絶縁膜７の上面に形成
したポリシリコンのゲートであり、１０はゲート９の上
に、ゲート９に隣接するＮ＋型不純物拡散領域６間にわ
たり積層した層間絶縁膜で、例えばＵＤＯ（Ｕｎ−Ｄｏ
ｐｅｄ Ｏｘｉｄｅ）、ＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐ
ｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）の３層で構成してあり、層間絶縁膜１０の上
にはアルミニウムの蒸着膜で形成されたエミッタ電極１
１が設けてある。
【０００５】そして、層間絶縁膜１０の上に設けられた
エミッタ電極１１は、可能な限り大面積にして電流が多
く取れるようにし、耐電流特性が良好なものとなるよう
ペレット表面の略全面にわたり形成してある。なお、こ
れに対しポリシリコンのゲートは、ペレット面積の７０
％〜８０％程度の面積となるように形成してある。
エミッタ電極１１は、可能な限り大面積にして電流が多
く取れるようにし、耐電流特性が良好なものとなるよう
ペレット表面の略全面にわたり形成してある。なお、こ
れに対しポリシリコンのゲートは、ペレット面積の７０
％〜８０％程度の面積となるように形成してある。
【０００６】しかしながら上記の従来技術においては、
ゲート９とエミッタ電極１１との層間を分離するために
設けた層間絶縁膜１０が、ゲート９表面に残存するダス
ト等の影響で層間絶縁膜１０にピンホールが空く虞があ
り、ゲート９とエミッタ電極１１とが短絡し易いものと
なっていた。すなわち、ゲート９を形成する際、あるい
はゲート９を形成した後層間絶縁膜１０を形成するまで
の間の過程で、万一、工程の構成上避けられずゲート９
表面にダスト等が付着した場合、ダスト等が存在したま
まの状態の表面に層間絶縁膜１０を積層し、さらに層間
絶縁膜１０の上面にパターニングのためのレジスト膜を
形成してパターニングを実施すると、これにより層間絶
縁膜１０のダスト等が存在していた部分にピンホールが
空く虞があった。また、ピンホールが空いた場合、ピン
ホールが空いたままの状態でエミッタ電極１１を形成す
ると、これによって、ゲート９とエミッタ電極１１とが
短絡することとなる。
ゲート９とエミッタ電極１１との層間を分離するために
設けた層間絶縁膜１０が、ゲート９表面に残存するダス
ト等の影響で層間絶縁膜１０にピンホールが空く虞があ
り、ゲート９とエミッタ電極１１とが短絡し易いものと
なっていた。すなわち、ゲート９を形成する際、あるい
はゲート９を形成した後層間絶縁膜１０を形成するまで
の間の過程で、万一、工程の構成上避けられずゲート９
表面にダスト等が付着した場合、ダスト等が存在したま
まの状態の表面に層間絶縁膜１０を積層し、さらに層間
絶縁膜１０の上面にパターニングのためのレジスト膜を
形成してパターニングを実施すると、これにより層間絶
縁膜１０のダスト等が存在していた部分にピンホールが
空く虞があった。また、ピンホールが空いた場合、ピン
ホールが空いたままの状態でエミッタ電極１１を形成す
ると、これによって、ゲート９とエミッタ電極１１とが
短絡することとなる。
【０００７】
【発明が解決しようとする課題】上記のような状況に鑑
みて本発明はなされたもので、その目的とするところは
可能な限り電流が多く取れるようにして耐電流特性を良
好なものとしながら、ゲートとエミッタ電極との間での
短絡を発生し難いものとし、低減させた半導体装置を提
供することにある。
みて本発明はなされたもので、その目的とするところは
可能な限り電流が多く取れるようにして耐電流特性を良
好なものとしながら、ゲートとエミッタ電極との間での
短絡を発生し難いものとし、低減させた半導体装置を提
供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
コレクタ電極を下面に有する第１導電型の半導体基板
と、この半導体基板上に形成した第２導電型の導電層
と、この導電層上部所定部位に離間配置した第１導電型
の第１導電領域と、この第１導電領域内に選択的に形成
した導電層より高濃度の第２導電型の第２導電領域と、
隣り合う第１導電領域の間に導電層上については所定膜
厚の酸化膜を介するようにして形成したゲート絶縁膜
と、このゲート絶縁膜上面に選択的に形成した該ゲート
絶縁膜よりも小面積のゲートと、このゲート及びゲート
絶縁膜上を覆うようにして設けた層間絶縁膜と、第１導
電領域及び第２導電領域に導通するようにして層間絶縁
膜上に半導体基板上の略全面にわたり形成したエミッタ
電極とを具備してなることを特徴とするものであり、さ
らに、ゲートが、第１導電領域内に形成されるチャネル
の略上方部分のみに形成してあることを特徴とするもの
であり、さらに、チャネルの上方部分が、酸化膜の該チ
ャネル側の端縁部分の上方部位と、第２導電領域の該チ
ャネル側の端縁部分の上方部位との間の部分であること
を特徴とするものであり、さらに、第１導電領域及び第
２導電領域、ゲート絶縁膜が縦縞状に多数形成してある
と共に、ゲートがゲート絶縁膜の両側端部上に第１導電
領域の延在方向に沿って形成してあることを特徴とする
ものである。
コレクタ電極を下面に有する第１導電型の半導体基板
と、この半導体基板上に形成した第２導電型の導電層
と、この導電層上部所定部位に離間配置した第１導電型
の第１導電領域と、この第１導電領域内に選択的に形成
した導電層より高濃度の第２導電型の第２導電領域と、
隣り合う第１導電領域の間に導電層上については所定膜
厚の酸化膜を介するようにして形成したゲート絶縁膜
と、このゲート絶縁膜上面に選択的に形成した該ゲート
絶縁膜よりも小面積のゲートと、このゲート及びゲート
絶縁膜上を覆うようにして設けた層間絶縁膜と、第１導
電領域及び第２導電領域に導通するようにして層間絶縁
膜上に半導体基板上の略全面にわたり形成したエミッタ
電極とを具備してなることを特徴とするものであり、さ
らに、ゲートが、第１導電領域内に形成されるチャネル
の略上方部分のみに形成してあることを特徴とするもの
であり、さらに、チャネルの上方部分が、酸化膜の該チ
ャネル側の端縁部分の上方部位と、第２導電領域の該チ
ャネル側の端縁部分の上方部位との間の部分であること
を特徴とするものであり、さらに、第１導電領域及び第
２導電領域、ゲート絶縁膜が縦縞状に多数形成してある
と共に、ゲートがゲート絶縁膜の両側端部上に第１導電
領域の延在方向に沿って形成してあることを特徴とする
ものである。
【０００９】
【発明の実施の形態】以下本発明の一実施形態を、図１
乃至図５を参照して説明する。図１は第１の製造工程を
説明するために示す要部の斜視図であり、図２は第２の
製造工程を説明するために示す要部の斜視図であり、図
３は第３の製造工程を説明するために示す要部の斜視図
であり、図４は第４の製造工程を説明するために示す要
部の斜視図であり、図５は模式的に示す部分断面図であ
る。
乃至図５を参照して説明する。図１は第１の製造工程を
説明するために示す要部の斜視図であり、図２は第２の
製造工程を説明するために示す要部の斜視図であり、図
３は第３の製造工程を説明するために示す要部の斜視図
であり、図４は第４の製造工程を説明するために示す要
部の斜視図であり、図５は模式的に示す部分断面図であ
る。
【００１０】図１乃至図５において、２１はＰ＋型高濃
度シリコン基板２２を用いて各素子を縦縞状に配置する
ようにし、例えば所定厚さを有する１５ｍｍ×１５ｍ
ｍ、２０ｍｍ×２０ｍｍといった正方形状ペレットに形
成した３．３ｋＶ、８０Ａ仕様のプレーナ型の高耐圧Ｉ
ＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａ
ｒ Ｔｒａｎｓｉｓｔｏｒ）であり、２３はＰ＋型高濃
度シリコン基板２２上に成層したＮ型シリコンエピタキ
シャル層である。２４はＰ＋型高濃度シリコン基板２２
の下面にアルミニウム（Ａｌ）を蒸着して形成したコレ
クタ電極である。
度シリコン基板２２を用いて各素子を縦縞状に配置する
ようにし、例えば所定厚さを有する１５ｍｍ×１５ｍ
ｍ、２０ｍｍ×２０ｍｍといった正方形状ペレットに形
成した３．３ｋＶ、８０Ａ仕様のプレーナ型の高耐圧Ｉ
ＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａ
ｒ Ｔｒａｎｓｉｓｔｏｒ）であり、２３はＰ＋型高濃
度シリコン基板２２上に成層したＮ型シリコンエピタキ
シャル層である。２４はＰ＋型高濃度シリコン基板２２
の下面にアルミニウム（Ａｌ）を蒸着して形成したコレ
クタ電極である。
【００１１】２５は、例えば図５の紙面に直交する方向
に、約８８μｍピッチで延在させ縦縞状となるようＮ型
シリコンエピタキシャル層２３の上部に多数形成した幅
が２５μｍ程度のＰ型不純物拡散領域であり、２６は各
Ｐ型不純物拡散領域２５の上部に、例えば互いの離間寸
法が約４μｍとなるように設けてＰ型不純物拡散領域２
５と同方向の縞状となるよう形成した幅が５μｍ程度の
Ｎ＋型不純物拡散領域である。
に、約８８μｍピッチで延在させ縦縞状となるようＮ型
シリコンエピタキシャル層２３の上部に多数形成した幅
が２５μｍ程度のＰ型不純物拡散領域であり、２６は各
Ｐ型不純物拡散領域２５の上部に、例えば互いの離間寸
法が約４μｍとなるように設けてＰ型不純物拡散領域２
５と同方向の縞状となるよう形成した幅が５μｍ程度の
Ｎ＋型不純物拡散領域である。
【００１２】また、２７は、隣り合うＰ型不純物拡散領
域２５の間のＮ型シリコンエピタキシャル層２３の上面
に、例えば膜厚が約４００ｎｍで、幅が約５２．２μｍ
となるように積層した二酸化シリコンの酸化膜である。
またさらに、２８は、例えば厚さ約７ｎｍの二酸化シリ
コン（ＳｉＯ２）膜と、厚さ約２０ｎｍの窒化シリコン
（ＳｉＮ）膜と、厚さ約１００ｎｍの二酸化シリコン膜
とを順次積層してなる膜厚が約１２７ｎｍのゲート絶縁
膜であり、これは、中間部が酸化膜２７の上に位置し、
また両側縁部が隣り合うＰ型不純物拡散領域２５の側部
分上に位置するように積層してある。
域２５の間のＮ型シリコンエピタキシャル層２３の上面
に、例えば膜厚が約４００ｎｍで、幅が約５２．２μｍ
となるように積層した二酸化シリコンの酸化膜である。
またさらに、２８は、例えば厚さ約７ｎｍの二酸化シリ
コン（ＳｉＯ２）膜と、厚さ約２０ｎｍの窒化シリコン
（ＳｉＮ）膜と、厚さ約１００ｎｍの二酸化シリコン膜
とを順次積層してなる膜厚が約１２７ｎｍのゲート絶縁
膜であり、これは、中間部が酸化膜２７の上に位置し、
また両側縁部が隣り合うＰ型不純物拡散領域２５の側部
分上に位置するように積層してある。
【００１３】さらに、２９は、例えば厚さが約５００ｎ
ｍで、幅が約２．９μｍのポリシリコンのゲートであ
り、これはＰ型不純物拡散領域２５の側部分内に形成さ
れるＮチャネル２５ａの略上方となるゲート酸化膜２８
の側縁部の上面部分のみに形成してある。すなわち、同
一のゲート絶縁膜２８の異なる側縁部上面に、外方側の
側端をゲート酸化膜２８と一致させるようにし、相対す
る側の側端を酸化膜２７の全膜厚部分の直上となるよう
にし、離間距離が約５２．２μｍとなるように設けＰ型
不純物拡散領域２５と同方向に延在するように形成して
ある。
ｍで、幅が約２．９μｍのポリシリコンのゲートであ
り、これはＰ型不純物拡散領域２５の側部分内に形成さ
れるＮチャネル２５ａの略上方となるゲート酸化膜２８
の側縁部の上面部分のみに形成してある。すなわち、同
一のゲート絶縁膜２８の異なる側縁部上面に、外方側の
側端をゲート酸化膜２８と一致させるようにし、相対す
る側の側端を酸化膜２７の全膜厚部分の直上となるよう
にし、離間距離が約５２．２μｍとなるように設けＰ型
不純物拡散領域２５と同方向に延在するように形成して
ある。
【００１４】また、３０は、例えばＵＤＯ（Ｕｎ−Ｄｏ
ｐｅｄ Ｏｘｉｄｅ）、ＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐ
ｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）の３層で構成した層間絶縁膜で、同一のゲー
ト絶縁膜２８の両側部上に相対するように設けたゲート
２９及びその間のゲート絶縁膜２８上を覆うと共に、Ｐ
型不純物拡散領域２５及びＮ＋型不純物拡散領域２６上
に、Ｐ型不純物拡散領域２５と同方向に延在するエミッ
タ開口３１が形成してある。そして、層間絶縁膜３０の
上には、エミッタ開口３１を埋め尽くすようにしてアル
ミニウムの蒸着膜で形成されたエミッタ電極３２が、ペ
レット表面の略全面に、例えばペレット面積の７０％〜
８０％程度の面積となるように形成してある。
ｐｅｄ Ｏｘｉｄｅ）、ＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐ
ｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）の３層で構成した層間絶縁膜で、同一のゲー
ト絶縁膜２８の両側部上に相対するように設けたゲート
２９及びその間のゲート絶縁膜２８上を覆うと共に、Ｐ
型不純物拡散領域２５及びＮ＋型不純物拡散領域２６上
に、Ｐ型不純物拡散領域２５と同方向に延在するエミッ
タ開口３１が形成してある。そして、層間絶縁膜３０の
上には、エミッタ開口３１を埋め尽くすようにしてアル
ミニウムの蒸着膜で形成されたエミッタ電極３２が、ペ
レット表面の略全面に、例えばペレット面積の７０％〜
８０％程度の面積となるように形成してある。
【００１５】このような構成の高耐圧ＩＧＢＴ２１の製
造工程は、次のようになる。先ず、第１の製造工程では
図１に示すように、鏡面研磨されたＰ＋型高濃度シリコ
ン基板２２の上側の表面に、シラン化合物とりん化合物
を高温で分解反応させて所定厚さのＮ型シリコンエピタ
キシャル層２３をエピタキシャル成長させる。さらに、
Ｎ型シリコンエピタキシャル層２３の上に所定パターン
のマスクを形成し、このマスクを用いて、例えばほう素
を上面から所定深さにまで熱拡散してＮ型シリコンエピ
タキシャル層２３の上部に、約８８μｍピッチで縦縞状
に延在する幅が２５μｍ程度のＰ型不純物拡散領域２５
を形成する。
造工程は、次のようになる。先ず、第１の製造工程では
図１に示すように、鏡面研磨されたＰ＋型高濃度シリコ
ン基板２２の上側の表面に、シラン化合物とりん化合物
を高温で分解反応させて所定厚さのＮ型シリコンエピタ
キシャル層２３をエピタキシャル成長させる。さらに、
Ｎ型シリコンエピタキシャル層２３の上に所定パターン
のマスクを形成し、このマスクを用いて、例えばほう素
を上面から所定深さにまで熱拡散してＮ型シリコンエピ
タキシャル層２３の上部に、約８８μｍピッチで縦縞状
に延在する幅が２５μｍ程度のＰ型不純物拡散領域２５
を形成する。
【００１６】続いて、写真蝕刻法を用いてフォトレジス
トの所定パターニングを行い、形成したパターンの開口
部分から、例えばひ素を所定加速電圧で所定のドーズ量
となるようにイオン注入し、さらに熱拡散を行うことで
Ｐ型不純物拡散領域２５の上部に、例えば互いの離間寸
法が約４μｍで、幅が５μｍ程度のＰ型不純物拡散領域
２５と同方向の縦縞状のＮ＋型不純物拡散領域２６を形
成する。
トの所定パターニングを行い、形成したパターンの開口
部分から、例えばひ素を所定加速電圧で所定のドーズ量
となるようにイオン注入し、さらに熱拡散を行うことで
Ｐ型不純物拡散領域２５の上部に、例えば互いの離間寸
法が約４μｍで、幅が５μｍ程度のＰ型不純物拡散領域
２５と同方向の縦縞状のＮ＋型不純物拡散領域２６を形
成する。
【００１７】次に、第２の製造工程では図２に示すよう
に、Ｐ型不純物拡散領域２５及びＮ ＋型不純物拡散領域
２６が形成されたＮ型シリコンエピタキシャル層２３の
上に、例えば膜厚が約４００ｎｍの二酸化シリコン膜を
積層する。そして積層した二酸化シリコン膜を、所定パ
ターンのマスクを設けてエッチングし、隣り合うＰ型不
純物拡散領域２５間に、これと同方向の縦縞状の幅が約
５２．２μｍの酸化膜２７を形成し、Ｐ型不純物拡散領
域２５及びＮ＋型不純物拡散領域２６の上面を露出させ
る。
に、Ｐ型不純物拡散領域２５及びＮ ＋型不純物拡散領域
２６が形成されたＮ型シリコンエピタキシャル層２３の
上に、例えば膜厚が約４００ｎｍの二酸化シリコン膜を
積層する。そして積層した二酸化シリコン膜を、所定パ
ターンのマスクを設けてエッチングし、隣り合うＰ型不
純物拡散領域２５間に、これと同方向の縦縞状の幅が約
５２．２μｍの酸化膜２７を形成し、Ｐ型不純物拡散領
域２５及びＮ＋型不純物拡散領域２６の上面を露出させ
る。
【００１８】その後、酸化膜２７上と、露出するＰ型不
純物拡散領域２５及びＮ＋型不純物拡散領域２６上に、
例えば厚さ約７ｎｍの二酸化シリコン（ＳｉＯ２）膜
と、厚さ約２０ｎｍの窒化シリコン（ＳｉＮ）膜と、厚
さ約１００ｎｍの二酸化シリコン膜とを順次成層し、膜
厚が約１２７ｎｍの絶縁膜２８ａを形成する。
純物拡散領域２５及びＮ＋型不純物拡散領域２６上に、
例えば厚さ約７ｎｍの二酸化シリコン（ＳｉＯ２）膜
と、厚さ約２０ｎｍの窒化シリコン（ＳｉＮ）膜と、厚
さ約１００ｎｍの二酸化シリコン膜とを順次成層し、膜
厚が約１２７ｎｍの絶縁膜２８ａを形成する。
【００１９】次に、第３の製造工程では図３に示すよう
に、成層した絶縁膜２８ａ上にＣＶＤ法（化学反応によ
る気相成長法）により、例えば厚さが約５００ｎｍのポ
リシリコン膜を積層する。そして、写真蝕刻法を用いて
フォトレジストの所定パターニングを行いマスクを形成
し、形成したマスクを用い酸化膜２７の上方部分のポリ
シリコン膜のみ、中間部分を酸化膜２７と同じ幅の約５
２．２μｍだけエッチングによって除去し、除去部分内
に酸化膜２７の上面を露出させる。
に、成層した絶縁膜２８ａ上にＣＶＤ法（化学反応によ
る気相成長法）により、例えば厚さが約５００ｎｍのポ
リシリコン膜を積層する。そして、写真蝕刻法を用いて
フォトレジストの所定パターニングを行いマスクを形成
し、形成したマスクを用い酸化膜２７の上方部分のポリ
シリコン膜のみ、中間部分を酸化膜２７と同じ幅の約５
２．２μｍだけエッチングによって除去し、除去部分内
に酸化膜２７の上面を露出させる。
【００２０】続いて、同様に写真蝕刻法を用いてフォト
レジストの所定パターニングを行い、形成したマスクを
用いポリシリコン膜と絶縁膜２８ａとをエッチングによ
り除去し、これにより隣り合うＰ型不純物拡散領域２５
上に幅が約２０．０μｍの開口部分を形成する。これに
より、Ｐ型不純物拡散領域２５とＮ＋型不純物拡散領域
２６の上面の一部を開口部分内に露出させると共に、絶
縁膜２８ａによってＰ型不純物拡散領域２５と同方向の
縦縞状の幅が約５９．０μｍのゲート絶縁膜２８を形成
し、幅が約２．９μｍのゲート２９を、ポリシリコン膜
によってＰ型不純物拡散領域２５の側部分内に形成され
るＮチャネル２５ａの略上方となるゲート絶縁膜２８の
両側縁部の上面部分に形成する。
レジストの所定パターニングを行い、形成したマスクを
用いポリシリコン膜と絶縁膜２８ａとをエッチングによ
り除去し、これにより隣り合うＰ型不純物拡散領域２５
上に幅が約２０．０μｍの開口部分を形成する。これに
より、Ｐ型不純物拡散領域２５とＮ＋型不純物拡散領域
２６の上面の一部を開口部分内に露出させると共に、絶
縁膜２８ａによってＰ型不純物拡散領域２５と同方向の
縦縞状の幅が約５９．０μｍのゲート絶縁膜２８を形成
し、幅が約２．９μｍのゲート２９を、ポリシリコン膜
によってＰ型不純物拡散領域２５の側部分内に形成され
るＮチャネル２５ａの略上方となるゲート絶縁膜２８の
両側縁部の上面部分に形成する。
【００２１】次に、第４の製造工程では図４に示すよう
に、Ｐ型不純物拡散領域２５と、ゲート絶縁膜２８及び
その両側部上に相対するように設けたゲート２９の上
に、例えばシランと酸素を供給し９００℃の温度下での
熱酸化によってＵＤＯ層を形成すると共に、形成材料、
形成条件を変えてＢＰＳＧ層、ＰＳＧ層を順次成層し、
所定厚さを有するＵＤＯ、ＢＰＳＧ、ＰＳＧの３層で構
成した絶縁膜を形成する。
に、Ｐ型不純物拡散領域２５と、ゲート絶縁膜２８及び
その両側部上に相対するように設けたゲート２９の上
に、例えばシランと酸素を供給し９００℃の温度下での
熱酸化によってＵＤＯ層を形成すると共に、形成材料、
形成条件を変えてＢＰＳＧ層、ＰＳＧ層を順次成層し、
所定厚さを有するＵＤＯ、ＢＰＳＧ、ＰＳＧの３層で構
成した絶縁膜を形成する。
【００２２】続いて写真蝕刻法を用いてフォトレジスト
の所定パターニングを行い、形成したマスクを用い形成
した絶縁膜をエッチングする。これにより、Ｐ型不純物
拡散領域２５及びＮ＋型不純物拡散領域２６上に、Ｐ型
不純物拡散領域２５と同方向に延在する開口幅が１０μ
ｍのエミッタ開口３１を形成し、再びＰ型不純物拡散領
域２５とＮ＋型不純物拡散領域２６の上面の一部をエミ
ッタ開口３１の内底部分内に露出させる。
の所定パターニングを行い、形成したマスクを用い形成
した絶縁膜をエッチングする。これにより、Ｐ型不純物
拡散領域２５及びＮ＋型不純物拡散領域２６上に、Ｐ型
不純物拡散領域２５と同方向に延在する開口幅が１０μ
ｍのエミッタ開口３１を形成し、再びＰ型不純物拡散領
域２５とＮ＋型不純物拡散領域２６の上面の一部をエミ
ッタ開口３１の内底部分内に露出させる。
【００２３】そして、エミッタ開口３１を形成した層間
絶縁膜３０の上に、エミッタ開口３１を埋め尽くすよう
にアルミニウムの蒸着膜を形成する。その後、蒸着膜を
所定形状となるようエッチングし、ペレット表面の略全
面、例えばペレット面積の７０％〜８０％程度を覆うエ
ミッタ電極３２を形成する。
絶縁膜３０の上に、エミッタ開口３１を埋め尽くすよう
にアルミニウムの蒸着膜を形成する。その後、蒸着膜を
所定形状となるようエッチングし、ペレット表面の略全
面、例えばペレット面積の７０％〜８０％程度を覆うエ
ミッタ電極３２を形成する。
【００２４】以上のように構成されたものでは、上記の
第３の製造工程で絶縁膜２８ａ上にポリシリコン膜を積
層し、その後にポリシリコン膜をエッチングによって６
８．８μｍの全幅の約７５．９％にあたる５２．２μｍ
の幅だけ除去してゲート２９を形成し、続く第４の製造
工程でゲート２９の上に、層間絶縁膜３０を形成するＵ
ＤＯ、ＢＰＳＧ、ＰＳＧの３層でなる絶縁膜が積層され
る。このため、絶縁膜２８ａ上にポリシリコン膜を積層
してから層間絶縁膜３０を形成する絶縁膜を積層するま
での過程で、従来と同様に、万一、工程の構成上避けら
れずポリシリコン膜の表面にダスト等が付着するような
ことがあっても、ゲート２９を形成する時にポリシリコ
ン膜の約４分の３が除去されることになり、形成された
ゲート２９の表面にダスト等が付着したままである状態
は非常に希なものとなる。
第３の製造工程で絶縁膜２８ａ上にポリシリコン膜を積
層し、その後にポリシリコン膜をエッチングによって６
８．８μｍの全幅の約７５．９％にあたる５２．２μｍ
の幅だけ除去してゲート２９を形成し、続く第４の製造
工程でゲート２９の上に、層間絶縁膜３０を形成するＵ
ＤＯ、ＢＰＳＧ、ＰＳＧの３層でなる絶縁膜が積層され
る。このため、絶縁膜２８ａ上にポリシリコン膜を積層
してから層間絶縁膜３０を形成する絶縁膜を積層するま
での過程で、従来と同様に、万一、工程の構成上避けら
れずポリシリコン膜の表面にダスト等が付着するような
ことがあっても、ゲート２９を形成する時にポリシリコ
ン膜の約４分の３が除去されることになり、形成された
ゲート２９の表面にダスト等が付着したままである状態
は非常に希なものとなる。
【００２５】この結果、ダスト等が存在したままの状態
のゲート２９表面に絶縁膜を積層し、さらに絶縁膜をパ
ターニングして層間絶縁膜３０を形成してしまう虞は非
常に少なくなり、ダスト等の影響で層間絶縁膜３０にピ
ンホールが空く虞もさらに少ないものとなる。そして、
層間絶縁膜３０上に可能な限り電流が多く取れ、耐電流
特性が良好なものとなるようペレット表面の略全面にわ
たり形成したエミッタ電極３１とゲート２９との間でも
短絡が発生し難くなり、短絡は非常に希なものとなる。
のゲート２９表面に絶縁膜を積層し、さらに絶縁膜をパ
ターニングして層間絶縁膜３０を形成してしまう虞は非
常に少なくなり、ダスト等の影響で層間絶縁膜３０にピ
ンホールが空く虞もさらに少ないものとなる。そして、
層間絶縁膜３０上に可能な限り電流が多く取れ、耐電流
特性が良好なものとなるようペレット表面の略全面にわ
たり形成したエミッタ電極３１とゲート２９との間でも
短絡が発生し難くなり、短絡は非常に希なものとなる。
【００２６】なお、上記の実施形態においては、第３の
製造工程でゲート２９の形成の際に、先ずポリシリコン
膜の中間部分を約５２．２μｍの幅だけ除去してゲート
絶縁膜２８の上面を露出させてから、両側部分をゲート
絶縁膜２８と共に除去して約２．９μｍの幅のゲート２
９を形成するようにしているが、先にポリシリコン膜の
両側部分をゲート絶縁膜２８と共に除去し、その後にポ
リシリコン膜のみ、中間部分を約５２．２μｍの幅だけ
除去してゲート絶縁膜２８の上面を露出させ、約２．９
μｍの幅のゲート２９を形成するようにしてもよい。
製造工程でゲート２９の形成の際に、先ずポリシリコン
膜の中間部分を約５２．２μｍの幅だけ除去してゲート
絶縁膜２８の上面を露出させてから、両側部分をゲート
絶縁膜２８と共に除去して約２．９μｍの幅のゲート２
９を形成するようにしているが、先にポリシリコン膜の
両側部分をゲート絶縁膜２８と共に除去し、その後にポ
リシリコン膜のみ、中間部分を約５２．２μｍの幅だけ
除去してゲート絶縁膜２８の上面を露出させ、約２．９
μｍの幅のゲート２９を形成するようにしてもよい。
【００２７】また、上記では高耐圧ＩＧＢＴについて説
明したが、これと一部同様構造を取るパワーＭＯＳ集積
回路に適用しても、同様の効果を得ることができる。
明したが、これと一部同様構造を取るパワーＭＯＳ集積
回路に適用しても、同様の効果を得ることができる。
【００２８】
【発明の効果】以上の説明から明らかなように、本発明
によれば、エミッタ電極を可能な限り大面積とし、多く
の電流が取れ耐電流特性を良好なものとしながらも、ゲ
ート上にダスト等が存在したままとなってしまう状態が
非常に希となり、ゲートとエミッタ電極との間での短絡
が発生し難くなり、発生が低減する等の効果を奏する。
によれば、エミッタ電極を可能な限り大面積とし、多く
の電流が取れ耐電流特性を良好なものとしながらも、ゲ
ート上にダスト等が存在したままとなってしまう状態が
非常に希となり、ゲートとエミッタ電極との間での短絡
が発生し難くなり、発生が低減する等の効果を奏する。
【図１】本発明の一実施形態における第１の製造工程を
説明するために示す要部の斜視図である。
説明するために示す要部の斜視図である。
【図２】本発明の一実施形態における第２の製造工程を
説明するために示す要部の斜視図である。
説明するために示す要部の斜視図である。
【図３】本発明の一実施形態における第３の製造工程を
説明するために示す要部の斜視図である。
説明するために示す要部の斜視図である。
【図４】本発明の一実施形態における第４の製造工程を
説明するために示す要部の斜視図である。
説明するために示す要部の斜視図である。
【図５】本発明の一実施形態を模式的に示す部分断面図
である。
である。
【図６】従来技術を模式的に示す部分断面図である。
２２…Ｐ型高濃度シリコン基板 ２３…Ｎ型シリコンエピタキシャル層 ２４…コレクタ電極 ２５…Ｐ型不純物拡散領域 ２６…Ｎ型不純物拡散領域 ２７…酸化膜 ２８…ゲート絶縁膜 ２９…ゲート ３０…層間絶縁膜 ３２…エミッタ電極
Claims (4)
- 【請求項１】 コレクタ電極を下面に有する第１導電型
の半導体基板と、この半導体基板上に形成した第２導電
型の導電層と、この導電層上部所定部位に離間配置した
第１導電型の第１導電領域と、この第１導電領域内に選
択的に形成した前記導電層より高濃度の第２導電型の第
２導電領域と、隣り合う前記第１導電領域の間に前記導
電層上については所定膜厚の酸化膜を介するようにして
形成したゲート絶縁膜と、このゲート絶縁膜上面に選択
的に形成した該ゲート絶縁膜よりも小面積のゲートと、
このゲート及び前記ゲート絶縁膜上を覆うようにして設
けた層間絶縁膜と、前記第１導電領域及び前記第２導電
領域に導通するようにして前記層間絶縁膜上に前記半導
体基板上の略全面にわたり形成したエミッタ電極とを具
備してなることを特徴とする半導体装置。 - 【請求項２】 ゲートが、第１導電領域内に形成される
チャネルの略上方部分のみに形成してあることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 チャネルの上方部分が、酸化膜の該チャ
ネル側の端縁部分の上方部位と、第２導電領域の該チャ
ネル側の端縁部分の上方部位との間の部分であることを
特徴とする請求項２記載の半導体装置。 - 【請求項４】 第１導電領域及び第２導電領域、ゲート
絶縁膜が縦縞状に多数形成してあると共に、ゲートが前
記ゲート絶縁膜の両側端部上に前記第１導電領域の延在
方向に沿って形成してあることを特徴とする請求項１記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000196195A JP2002016251A (ja) | 2000-06-29 | 2000-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000196195A JP2002016251A (ja) | 2000-06-29 | 2000-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002016251A true JP2002016251A (ja) | 2002-01-18 |
Family
ID=18694740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000196195A Pending JP2002016251A (ja) | 2000-06-29 | 2000-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002016251A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010073991A1 (ja) * | 2008-12-23 | 2010-07-01 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| WO2015033406A1 (ja) * | 2013-09-04 | 2015-03-12 | 株式会社日立製作所 | 半導体装置およびその製造方法、電力変換装置ならびに鉄道車両 |
| JP2018098288A (ja) * | 2016-12-09 | 2018-06-21 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2000
- 2000-06-29 JP JP2000196195A patent/JP2002016251A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010073991A1 (ja) * | 2008-12-23 | 2010-07-01 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| WO2015033406A1 (ja) * | 2013-09-04 | 2015-03-12 | 株式会社日立製作所 | 半導体装置およびその製造方法、電力変換装置ならびに鉄道車両 |
| JP2018098288A (ja) * | 2016-12-09 | 2018-06-21 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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