JP2012064873A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置1は、n型エピタキシャル層8と、エピタキシャル層8の表層部に形成されたp型ボディ領域12と、ボディ領域12の表層部に形成されたn型ソース領域15と、エピタキシャル層8上に形成されたゲート絶縁膜19と、ゲート絶縁膜19上に形成されたゲート電極20とを含む。ゲート絶縁膜19は、膜中に窒素原子を含み、ボディ領域12外のエピタキシャル層8に接する第1部分191、ボディ領域12に接する第2部分192およびソース領域15に接する第3部分193を含む。ゲート絶縁膜19の第3部分193の膜厚T3は、第1部分191の膜厚T1および第2部分192の膜厚T2よりも大きい。
【選択図】図1
Description
パワーデバイスの構造として、大電流を容易に流すことができ、さらに、高耐圧および低オン抵抗を確保しやすい縦型構造が知られている(たとえば、特許文献1)。
縦型構造のパワーデバイスは、たとえば、n+型の基板と、基板上に積層されたn−型のエピタキシャル層と、エピタキシャル層の表層部に形成されたp型のボディ領域と、ボディ領域の表層部に形成されたn+型のソース領域とを含んでいる。ボディ領域外のエピタキシャル層の表面、ボディ領域の表面およびソース領域の表面に跨って、ゲート絶縁膜が形成されている。このゲート絶縁膜上にゲート電極が形成されている。ソース領域には、ソース電極が電気的に接続されている。ドレイン電極は、基板の裏面に形成されている。これにより、ソース電極およびドレイン電極が、基板の主面に垂直な縦方向に配置された縦型構造のパワーデバイスが構成されている。
好ましくは、前記ソース領域は、1×1019cm−3以上(より好ましくは、1×1020cm−3以上)の濃度で第1導電型不純物を含む(請求項4)。この場合に、ボディ領域外の半導体層およびボディ領域の第1不純物濃度は、1×1019cm−3未満(たとえば5×1015cm−3〜1×1018cm−3)であることが好ましい。これにより、半導体層、ボディ領域およびソース領域表面を熱酸化処理して形成する熱酸化膜でゲート絶縁膜を構成するときに、ソース領域に接する第3部分の膜厚を、半導体層およびボディ領域にそれぞれ接する第1および第2部分よりも厚くすることができる。したがって、第3部分を選択的に厚くしたゲート絶縁膜を容易に形成できる。
好ましくは、前記ボディ領域は、前記ゲート絶縁膜に接する表面における第2導電型不純物の濃度が1×1017cm−3以下(より好ましくは、5×1016cm−3以下)である(請求項7)。この構成により、ゲート絶縁膜を酸化膜で形成する場合に、ソース領域上の第3部分の膜厚を、ボディ領域上の第2部分の膜厚よりも大きくできる。しかも、ボディ領域の不純物濃度が比較的低いので、キャリヤ移動度の高いデバイスを実現できる。
好ましくは、前記ゲート電極に6V以上の電圧が印加される(請求項10)。これにより、ゲート電極直下のボディ領域にチャネルを形成できる。
好ましくは、前記ゲート電極が、ポリシリコン(好ましくは、p型ポリシリコン)からなる(請求項11)。
好ましくは、前記方法は、オフ角が0度〜10度(好ましくは0度〜5度)のシリコン面を有するSiC基板の前記シリコン面上に前記半導体層をエピタキシャル成長させる工程をさらに含む(請求項15)。これにより、半導体層は、オフ角が0度〜10度(好ましくは0度〜5度)のシリコン面を有することになる。したがって、半導体層、ソース領域およびボディ領域の表面は、いずれもオフ角が0度〜10度(好ましくは0度〜5度)のシリコン面となる。これにより、半導体層、ボディ層およびソース領域表面を熱酸化処理して形成する熱酸化膜でゲート絶縁膜を構成するときに、その酸化膜の厚膜化を容易に達成できる。オフ角が前記範囲よりも大きい場合や、SiC結晶のカーボン面上では、ソース領域上に厚い酸化膜を形成するのが困難になる。
図1Aおよび図1Bは、この発明の一実施形態に係る半導体装置の模式的な平面図である。図1Aは全体図、図1Bは内部構成の拡大図をそれぞれ示す。図2は、図1Bの切断線II−IIでの切断面を示す断面図である。
半導体装置1は、SiCを用いたプレーナゲート型VDMOSFET(Vertical Double diffused MOSFET)であり、たとえば、図1Aに示すように、平面視正方形のチップ状である。チップ状の半導体装置1は、たとえば、図1Aの紙面における上下左右方向の長さがそれぞれ数mm程度である。
次に、半導体装置1の内部構造について説明する。
半導体装置1は、n+型(たとえば、濃度が1×1018cm−3〜1×1021cm−3)のSiC基板5を備えている。SiC基板5は、この実施形態では、半導体装置1のドレインとして機能し、その表面6(上面)がSi面(シリコン面)であり、その裏面7(下面)がC面(カーボン面)である。SiC基板5の表面6は、オフ角が0度〜10度(好ましくは0度〜5度)のSi面であることが好ましい。
活性領域10において、エピタキシャル層8の表面9側(Si面側)には、p型のボディ領域12が、行方向および列方向に一定のピッチで行列状(マトリクス状)に配列されて多数形成されている。各ボディ領域12は、たとえば、平面視正方形状であり、たとえば、図1Bの紙面における上下左右方向の長さがそれぞれ7.2μm程度である。ボディ領域12の深さは、たとえば、0.65μm程度である。また、ボディ領域12のp型不純物濃度は、たとえば、1×1016cm−3〜1×1017cm−3(1×1017cm−3以下)である。このような低い不純物濃度は、キャリヤ移動度の高いデバイスの実現に寄与する。p型不純物は、たとえば、Alであってもよい。一方、エピタキシャル層8における、ボディ領域12よりもSiC基板5側(C面側)の領域は、エピタキシャル成長後のままの状態が維持された、n−型のドリフト領域13となっている。
ボディ間領域16上には、当該ボディ間領域16に沿って、格子状のゲート絶縁膜19(図1Bでは図示を省略)が形成されている。ゲート絶縁膜19は、隣り合うボディ領域12の間に跨っていて、ボディ領域12におけるソース領域15を取り囲む部分(ボディ領域12の周縁部)およびソース領域15の外周縁を覆っている。この実施形態では、ゲート絶縁膜19は、窒素を含有する酸化膜、たとえば、窒素および酸素を含有するガスを用いた熱酸化により形成される窒化酸化シリコン膜からなっている。
層間絶縁膜25上には、ソース電極27が形成されている。ソース電極27は、各コンタクトホール26を介して、すべての単位セルのボディコンタクト領域14およびソース領域15に一括して接触している。つまり、ソース電極27は、すべての単位セルに対して共通の配線となっている。ソース電極27上には層間絶縁膜(図示せず)が形成されており、その層間絶縁膜(図示せず)を介して、ソース電極27がソースパッド2(図1A参照)に電気的に接続されている。一方、ゲートパッド4(図1A参照)は、当該層間絶縁膜(図示せず)上に引き回されたゲート配線(図示せず)を介して、ゲート電極20に電気的に接続されている。
図3A〜図3Kは、半導体装置1の製造方法を説明するための模式的な断面図である。
その後、図3Iに示すように、堆積したポリシリコン材料35の不要部分(ゲート電極20以外の部分)がドライエッチングにより除去される。これにより、ポリシリコンからなるゲート電極20が形成される。
そして、図3Kに示すように、層間絶縁膜25およびゲート絶縁膜19が連続してパターニングされることにより、コンタクトホール26が形成される。
その後は、たとえば、層間絶縁膜25上に、Ti、TiNおよびAlが順にスパッタされて、ソース電極27が形成される。また、たとえば、SiC基板5の裏面7に、Ti、Ni、AuおよびAgが順にスパッタされて、ドレイン電極30が形成される。
この半導体装置1では、ソースパッド2を接地した状態(つまり、ソース電極27が0V)で、ソースパッド2(ソース電極27)とドレイン電極30との間(ソース−ドレイン間)にドレイン電圧を印加し、ゲートパッド4(ゲート電極20)に所定の電圧(ゲート閾値電圧以上の電圧。たとえば6V以上)が印加されることにより、各単位セルのボディ領域12の周縁部に環状のチャネルが形成される。これにより、ドレイン電極30からソース電極27へ電流が流れ、各単位セルがオン状態となる。
図6は、膜厚40nmの熱酸化膜(ただし窒素原子を含むもの)のTDDB寿命(定電圧TDDB)を推定した結果を示す。熱酸化膜に印加する電圧を示し、縦軸は熱酸化膜が絶縁破壊に至までの時間を示す。直線L3は、印加電圧を37V,38Vおよび39Vとした場合におけるTDDB寿命の測定結果に基づいて引かれている。たとえば、実際の使用環境において熱酸化膜に30Vの電圧がかかるとすれば、絶縁破壊に至までの時間は、4.24×108sec(322年)となる。したがって、仮に製品の保証寿命を30年とするならば、ゲート絶縁膜19のボディ領域12に接する第2部分の膜厚は、4nm以上とすればよい。前記実施形態では、第1および第2部分191,192におけるゲート絶縁膜19の膜厚T1,T2を、たとえば、30nm以上(好ましくは40nm以上)としているので、第1および第2部分191,192は、30V以上の耐圧を確保でき、かつ、十分なTDDB寿命を有している。
サンプルに対するプロセスフローは次の通りである。まず、SiCエピタキシャル層が形成されたサンプル基板を洗浄し、その後に、n型不純物イオンとしての燐(P)イオンをSiCエピタキシャル層に注入した。そして、熱処理(アニール)によって、注入した燐イオンを活性化し、その後に熱酸化処理(Nを含む酸化ガス雰囲気)を実行した。そして、SiCエピタキシャル層の表面に形成された熱酸化膜の膜厚を測定した。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、前述の実施形態では、半導体材料として化合物半導体の一例であるSiCを用いた構成を例示したが、Siを半導体材料として用いてもよいし、GaN等の他の化合物半導体を用いてもよい。
さらに、前述の半導体装置1の各半導体部分の導電型を反転して、pチャンネル型のトランジスタを構成することもできる。すなわち、半導体装置1において、p型の部分をn型とし、n型の部分をp型としてもよい。
2 ソースパッド
3 除去領域
4 ゲートパッド
5 SiC基板
6 SiC基板の表面(Si面)
7 SiC基板の裏面(C面)
8 エピタキシャル層
9 エピタキシャル層の表面
10 活性領域
11 ガードリング
12 ボディ領域
13 ドリフト領域
14 ボディコンタクト領域
15 ソース領域
19 ゲート絶縁膜
191 第1部分:膜厚T1
192 第2部分:膜厚T2
193 第3部分:膜厚T3
20 ゲート電極
25 層間絶縁膜
26 コンタクトホール
27 ソース電極
28 Ti/TiN層
29 Al層
30 ドレイン電極
31 SiO2マスク
32 SiO2マスク
33 SiO2マスク
34 SiO2マスク
35 ポリシリコン材料
L チャネル長
Claims (16)
- 第1導電型の半導体層と、
前記半導体層の表層部に形成された第2導電型のボディ領域と、
前記ボディ領域の表層部に形成された第1導電型のソース領域と、
前記半導体層上に設けられ、膜中に窒素原子を含み、前記ボディ領域外の前記半導体層に接する第1部分、前記ボディ領域に接する第2部分および前記ソース領域に接する第3部分を含むゲート絶縁膜と、
前記ボディ領域外の前記半導体層、前記ボディ領域および前記ソース領域に跨がる領域において前記ゲート絶縁膜上に設けられたゲート電極とを含み、
前記ゲート絶縁膜の前記第3部分の膜厚が、前記第1部分の膜厚および前記第2部分の膜厚よりも大きい、半導体装置。 - 前記ゲート絶縁膜の前記第3部分の膜厚が、前記第1部分の膜厚の2.03倍以上である、請求項1に記載の半導体装置。
- 前記ゲート絶縁膜の前記第2部分の膜厚が、30nm以上である、請求項1または2に記載の半導体装置。
- 前記ソース領域は、1×1019cm−3以上の濃度で第1導電型不純物を含む、請求項1〜3のいずれか一項に記載の半導体装置。
- オフ角が0度〜10度のシリコン面を有するSiC基板をさらに含み、
前記半導体層が前記SiC基板のシリコン面上に形成されている、請求項1〜4のいずれか一項に記載の半導体装置。 - 前記ゲート絶縁膜の前記第3部分の面積が、前記第1部分の面積および前記第2部分の面積よりも小さい、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記ボディ領域は、前記ゲート絶縁膜に接する表面における第2導電型不純物の濃度が1×1017cm−3以下である、請求項1〜6のいずれか一項に記載の半導体装置。
- 前記ゲート電極は、前記ボディ領域と前記ソース領域との境界線から0.2μm〜1μmだけ前記ソース領域へはみ出している、請求項1〜7のいずれか一項に記載の半導体装置。
- チャネル長が0.65μm以上である、請求項1〜8のいずれか一項に記載の半導体装置。
- 前記ゲート電極に6V以上の電圧が印加される、請求項1〜9のいずれか一項に記載の半導体装置。
- 前記ゲート電極が、ポリシリコンからなる、請求項1〜10のいずれか一項に記載の半導体装置。
- 前記半導体層がSiCからなる、請求項1〜11のいずれか一項に記載の半導体装置。
- 第1導電型の半導体層の表層部に第2導電型のボディ領域を形成する工程と、
前記半導体層を150℃以下に保って前記ボディ領域に第1導電型不純物イオンを注入することにより、1×1019cm−3以上の濃度で第1導電型不純物を含むソース領域を前記ボディ領域の表層部に形成する工程と、
窒素酸化物ガスを含む原料ガスを前記半導体層の表面に供給しながら前記半導体層の表面を酸化することにより、膜中に窒素原子を含み、前記ボディ領域外の前記半導体層に接する第1部分、前記ボディ領域に接する第2部分および前記ソース領域に接する第3部分を含むゲート絶縁膜を形成する酸化工程と、
前記ボディ領域外の前記半導体層、前記ボディ領域および前記ソース領域に跨がる領域において前記ゲート絶縁膜上にゲート電極を形成する工程とを含む、半導体装置の製造方法。 - 前記酸化工程の前における前記ソース領域の層厚が50nm以上である、請求項13に記載の半導体装置の製造方法。
- オフ角が0度〜10度のシリコン面を有するSiC基板の前記シリコン面上に前記半導体層をエピタキシャル成長させる工程をさらに含む、請求項13または14に記載の半導体装置の製造方法。
- 前記ボディ領域を形成する工程が、前記半導体層に第2導電型不純物イオンを注入することにより、1×1017cm−3以下の濃度で第2導電型不純物を表層部に含む前記ボディ領域を形成する工程を含む、請求項13〜15のいずれか一項に記載の半導体装置の製造方法。
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