CN116666351A - 半导体装置和*** - Google Patents

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增渕勇人
木村直树
松本学
森本丰太
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Abstract

一种半导体装置和***。半导体装置包括基板和多个非易失性半导体存储器，基板具有第1主面和朝向与第1主面相反侧的第2主面，并包括：第1布线层、第2布线层、作为内层而形成的多个布线层、以及多个绝缘层，形成在比基板的层构造的中心线靠第1主面侧的布线层以及第1布线层的布线密度的平均值即第1平均值与形成在比基板的层构造的中心线靠第2主面侧的布线层以及第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，作为内层而形成的多个布线层中的第3布线层为用于收发信号的信号层，第3布线层隔着绝缘层而与布线层中的第4布线层以及第5布线层分别相对，第4布线层以及第5布线层为成为接地或电源的平面层。

Description

半导体装置和***
本申请是申请日为2012年3月1日、申请号为201910505029.8、名称为“半导体装置和***”的专利申请的分案申请。
关联申请
本申请享受2011年3月16日申请的日本申请专利编号2011-058140的优先权的利益，该日本专利申请的全部内容在本申请中援用。
技术领域
一般地，本实施方式涉及半导体装置和存储器***。
背景技术
以前，在形成连接器的基板上，使用装载NAND闪存等的非易失性半导体存储元件的半导体存储器***。而且，在半导体存储器***中，除了非易失性半导体存储元件，还装载易失性半导体存储元件、控制非易失性半导体存储元件及易失性半导体存储元件的控制器。
这样的半导体存储器***存在根据其使用环境和规格等制约基板的形状、大小的情况，例如，存在使用在俯视时呈长方形形状的基板的情况。而且，由于近几年的半导体存储器***的小型化的要求，基板倾向于薄型化。由此，在用薄型化的长方形形状的基板时，要求抑制基板的弯曲。
发明内容
一种半导体装置，其中，包括基板和搭载于该基板的多个非易失性半导体存储器，所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器；第2布线层，其设置于所述第2主面；作为内层而形成的多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，所述作为内层而形成的多个布线层中的第3布线层为用于收发信号的信号层，所述第3布线层隔着绝缘层而与所述布线层中的第4布线层以及第5布线层分别相对，所述第4布线层以及所述第5布线层为成为接地或电源的平面层。
一种***，其中，包括：具备连接器的基板、搭载于所述基板的多个非易失性半导体存储器、以及与所述连接器连接的计算机，所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器；第2布线层，其设置于所述第2主面；作为内层而形成的多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，所述作为内层而形成的多个布线层中的第3布线层为用于收发信号的信号层，所述第3布线层隔着绝缘层而与所述布线层中的第4布线层以及第5布线层分别相对，所述第4布线层以及所述第5布线层为成为接地或电源的平面层。
一种半导体装置，其中，包括：具备能够连接于计算机的连接器的基板、搭载于所述基板的与所述连接器电连接的驱动控制电路、以及由该驱动控制电路控制的多个非易失性半导体存储器，所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：第1布线层，其设置于所述第1主面；第2布线层，其设置于所述第2主面；作为内层而形成的多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，所述作为内层而形成的多个布线层中的第3布线层为用于收发信号的信号层，所述第3布线层隔着绝缘层而与所述布线层中的第4布线层以及第5布线层分别相对，所述第4布线层以及所述第5布线层为成为接地或电源的平面层，所述驱动控制电路被搭载于所述基板的所述第1主面。
一种半导体装置，其中，包括基板和搭载于所述基板的多个非易失性半导体存储器，所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器；第2布线层，其设置于所述第2主面；作为内层而形成的多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，所述多个绝缘层的1个形成于包含所述基板的层构造的中心线的区域，形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值之差的绝对值即第1值为7.5％以下，所述作为内层而形成的多个所述布线层中的第3至第5布线层为平面层，所述第3布线层形成在比所述基板的层构造的中心线靠所述第1主面侧，所述第4布线层以及所述第5布线层形成在比所述基板的层构造的中心线靠所述第2主面侧。
一种***，其中，包括：具备连接器的基板、搭载于所述基板的多个非易失性半导体存储器、以及与所述连接器连接的计算机，所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器；第2布线层，其设置于所述第2主面；作为内层而形成的多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，所述多个绝缘层的1个形成于包含所述基板的层构造的中心线的区域，形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值之差的绝对值即第1值为7.5％以下，所述作为内层而形成的多个所述布线层中的第3至第5布线层为平面层，所述第3布线层形成在比所述基板的层构造的中心线靠所述第1主面侧，所述第4布线层以及所述第5布线层形成在比所述基板的层构造的中心线靠所述第2主面侧。
一种半导体装置，其中，包括：基板，其包括能够连接于计算机的连接器；驱动控制电路，其搭载于所述基板，与所述连接器电连接；多个非易失性半导体存储器，其由所述驱动控制电路控制；以及粘结部，其使所述非易失性半导体存储器的表面露出，并且填充于所述非易失性半导体存储器彼此的间隙和所述非易失性半导体存储器与所述基板的间隙。
附图说明
图1是显示第1实施方式涉及的半导体存储器***的构成例的方块图。
图2A是显示半导体存储器***的概略构成的平面图。
图2B是显示作为其他的例子的半导体存储器***的概略构成的平面图。
图3A是图2A显示的半导体存储器***侧面图。
图3B是图2B显示的半导体存储器***侧面图。
图4是显示基板的层构成的图。
图5是显示基板的各层的布线密度的图。
图6是显示在基板的背面层(第8层)形成的布线图形的图。
图7是显示作为比较例的基板的各层的布线密度的图。
图8是用于说明在基板背面层(第8层)形成的布线图形的线宽度和间隔的图。
图9是显示在NAND存储器的间隙被填充的粘结部的图。
图10是显示在基板的第7层形成的缝隙的图。
图11是显示第2实施方式涉及的半导体存储器***具备的基板的层构成的图。
图12是第3实施方式涉及的半导体存储器***的搬送方法中使用的保持部件的外观透视图。
图13是显示如图12所示的保持部件在箱子中被收纳的状态的断面图。
图14是第3实施方式的变形例涉及的保持部件的正面图。
图15是显示打开如图14所示的保持部件的可动部的状态的图。
图16是显示SATA接口的构成例的图。
具体实施方式
以下参照附图，详细地说明实施方式涉及的半导体存储器***。另外，本发明不限定于这些实施方式。
图1是显示第1实施方式涉及的半导体存储器***的构成例的方块图。半导体存储器***100经由SATA接口(ATA I/F)2等的存储器连接接口与个人计算机或者CPU内核等的主机装置(以下，简称为主机)1连接，用作主机1的外部存储器。作为主机1，可列举出个人计算机的CPU，静态相机、摄像机等的成像装置的CPU等。而且，半导体存储器***100经由RS232C接口(RS232C I/F)等的通信接口3在调试用机器200间能发送接收数据。
半导体存储器***100具备作为非易失性半导体存储元件(元件)的NAND型闪存(以下，简称为NAND存储器)10、作为控制器的驱动控制电路(元件)4、作为可进行比NAND存储器10高速的存储操作的易失性半导体存储元件(元件)的DRAM20、电源电路5、状态显示用的LED6、检测驱动内部的温度的温度传感器7。温度传感器7例如直接或间接地测定NAND存储器10的温度。驱动控制电路4，在由温度传感器7的测定结果变为预定的温度以上时，限制向NAND存储器10的信息的写入等，抑制其以上的温度上升。
另外，作为非易失性半导体存储元件，可以用层叠型NAND型闪存、ReRAM(电阻变化式存储器)。而且，作为易失性半导体存储元件，可以用MRAM(磁阻存储器)。MRAM可以具有用于抑制磁向内部的侵入的磁屏蔽部。而且，MRAM自身没有磁屏蔽部时，可以设置覆盖MRAM、NAND存储器10的周围而抑制磁的侵入的封装(未图示)。
电源电路5从由主机1侧的电源电路供给的外部直流电源生成多个不相同的内部直流电源电压，向半导体存储器***100内的各电路供给这些内部直流电源电压。而且，电源电路5检测外部电源的上升，生成上电复位(power-on reset)信号，向驱动控制电路4供给。
图2A是显示半导体存储器***100的概略构成的平面图。图3A是图2A显示的半导体存储器***100的侧面图。在形成布线图形的基板8上装载电源电路5、DRAM20、驱动控制电路4、NAND存储器10。基板8在俯视时呈大致长方形形状。在呈大致长方形形状的基板8的一方的短边侧，设置可与主机1连接的连接器9。连接器9用作上述的SATA接口2、通信接口3。连接器9用作向电源电路5供给从主机1输入的电源的电源输入部。连接器9是例如LIF连接器。另外，在连接器9中，形成从沿着基板8的短边方向的中心位置偏离的位置的缝隙9a，与在主机1侧设置的突起(未图示)等互相嵌套。由此，能防止半导体存储器***100正反逆向卸装。
基板8成为重叠形成合成树脂的多层构造，例如成为8层构造。另外，基板8的层数不限定为8层。图4是显示基板8的层构成的图。在基板8，以在合成树脂构成的各层(绝缘膜8a)的表面或内层中的各种形状形成作为布线层8b的布线图形。例如用铜形成布线图形。经由在基板8形成的布线图形，在基板8上装载的电源电路5、DRAM20、驱动控制电路4、NAND存储器10之间电连接。而且，基板的表面(第1层侧)和背面(第8层侧)覆盖作为保护膜的阻焊剂8c。
图5是显示基板8的各层的布线密度的图。在这里，相比于基板8的层构造的中心线30(也参照图4)从表面层侧形成的第1层到第4层称为上层，相比于中心线30从表面层侧形成的第5层到第8层称为下层。
如图5所示，在基板8的各层形成的布线层8b用作发送接收信号的信号层、接地和成为电源线的平面层。并且，在各层形成的布线图形的布线密度，即，布线层对基板8的表面面积占的比例如图5显示。
在本实施方式，用作接地的第8层形成为网状布线层而不是平面层，所以将其布线密度抑制在30～60％。这里，在基板8的上层全部的布线密度为约60％。因此，通过形成第8层的布线密度为约30％的布线图形，下层全部的布线密度可为约60％，上层全部的布线密度和下层全部的布线密度能大致相等。另外，第8层布线密度在约30～60％的范围调整，可与上层全部的布线密度变得大致相等。
图6是显示在基板8的背面层(第8层)形成的布线图形的图。如图6所示，在基板8的背面层(第8层)形成网状的布线图形。由此，通过将基板8的第8层作为网状布线层，相比于形成平面层，保持布线密度更低。
在背面层形成的布线层还要求用作减轻从半导体存储器***100漏出的并给予其他装置的噪音的影响的屏蔽层的功能。图8是用于说明在基板的背面层(第8层)形成的布线图形的线宽度和间隔的图。如图8所示，在基板8的第8层形成线宽度L为0.3mm，线间隔S为0.9mm的网状布线。这样形成的网状布线中，开口宽度W为
例如，对作为3GHz的SATA基波那样的高频的噪音的屏蔽效果，如下所述。首先，从算出SATA基波的2次高次谐波的1/2波长(λ/2)。这里，C是光速，为3.0×108m/s。f是2次高次谐波的频率，为6.0×109Hz。ε是相对介电常数，为4.6。
根据上述条件，λ成为23.3mm，1/2波长(λ/2)成为11.7mm。即，1/2波长(λ/2)成为开口宽度W(1.27mm)的约10倍。而且，λ/20＝1.2mm，与开口宽度W大致变得相等，因此屏蔽效果成为约-20dB。
图9是显示在NAND存储器10的间隙被填充的粘结部的图。如图9所示，在NAND存储器10与基板8的间隙，填充合成树脂材料构成的粘结部31，粘结NAND存储器10和基板8。而且，粘结部31的一部分从NAND存储器10与基板8的间隙露出。其露出的部分被填充在沿着基板8的长边方向排列的NAND存储器10之间的间隙。因此，粘结部31使NAND存储器10之间在其侧面粘结。另外，粘结部31以不超越NAND存储器10的高度的程度露出，NAND存储器10的表面露出。而且，在图9，使粘结部31被填充到NAND存储器10的高度中间部左右，然而，也可比这低，只要粘结部31接触邻接的NAND存储器10之间。当然，可以比图9所示的高度更高地在NAND存储器10间填充粘结部31。而且，在控制器4和NAND存储器10间，以及控制器4与DRAM20间也能填充粘结部31。
图2B是显示作为其他的例子的半导体存储器***100的概略构成的平面图。图3B是图2B显示的半导体存储器***100的侧面图。由此，可在DNAND存储器10与RAM20间填充粘结部31。
图10是显示在基板8的第7层形成的缝隙的图。图10显示从背面层侧观看基板8的状态，省略显示第8层。而且，用虚线显示在表面层侧组装的NAND存储器10。在基板8的第7层，形成作为布线层的平面层。如图10所示，在基板8的第7层，在作为平面层的第7层的大致整个区域形成布线图形，并在其一部分设置缝隙32(未形成布线层的部分)。缝隙32，在第7层的大致整个区域形成的布线图形中，部分地与NAND存储器10的间隙相对设置。
图7是显示作为比较例的基板的各层的布线密度的图。如图7的比较例所示，在以前的基板中，第8层设为平面层，所以布线密度成为约90％。为此，下层的布线密度成为约75％，与上层的布线密度(约60％)的差变大。由于布线密度不同，在基板8的上层全部中占的绝缘膜8a(合成树脂)与布线部分(铜)的比率变得不同于在基板8的下层全部中占的合成树脂和铜的比率。由此，在基板8的上层和下层，热膨胀系数也不同。由于热膨胀系数的差异，随着基板8的温度变化，在沿着基板8的长边方向的表面层侧，容易发生成为凸形状(图3的上部的凸形状)那样的弯曲。这样的温度变化，在半导体存储器***100的制造过程中容易产生。而且，由于近几年的半导体存储器***的小型化的要求，基板8倾向于薄型化，这样的弯曲也变得容易发生。
另一方面，本实施方式中，第8层布线密度在约30～60％的范围调整，上层全部的布线密度和下层全部的布线密度大致相等，热膨胀系数也变得大致相等。因此，能抑制基板8发生弯曲。而且，因为从中心线30最远离(也参照图4)的第8层调整布线密度，能更大地生成用于抑制弯曲的力矩。
而且，因为在基板8的第8层调整布线密度，相比于在信号层那样的限制布线布局的层调整布线密度的场合，布线设计变得容易，实现成本的抑制。
而且，因为在相邻的NAND存储器10之间的间隙填充粘结部31，根据粘结部31的结合力，发生如图9的箭形符号X所示的将NAND存储器10之间拉近的力。因为将所述NAND存储器10之间拉近的力成为与使第1层侧变成凸形状那样的基板8弯曲的力对抗的力，能抑制基板8的弯曲的发生。如果填充粘结部31，这样的力发生在控制器4与NAND存储器10间，控制器4与DRAM20间，以及NAND存储器10与DRAM20间。
而且，在基板8的第7层的大致整个区域形成的布线图形中，因为在NAND存储器10的间隙相对的部分设置，在缝隙32中部分布线图形的结合力变弱。为此，与通过在NAND存储器10之间的间隙填充粘结部31产生的力(也参照图9的箭形符号X)对抗的力变弱，进一步能有效地抑制基板8的弯曲的发生。
另外，本实施方式中，为了调整基板8的下层全部的布线密度，将第8层的布线层设为网状布线层，然而不限于此，例如可以在直线上形成布线层。而且，调整下层中第8层以外的层，即从第5层到第7层的布线层的布线密度，可以调整作为下层全部的布线密度。当然，在从第5层到第8层的全部的层调整布线密度，可以调整作为下层全部的布线密度。
而且，形成缝隙32的层不限于第7层。在下层中第7层以外的层，即从第5层到第6层及第8层可以形成缝隙。
图11是显示第2实施方式涉及的半导体存储器***具备的基板的层构成的图。本实施方式中，在基板8的第8层的外侧，设置作为第9层的层的最外层。并且，用铜箔覆盖最外层的整个区域作为屏蔽层。这样，用铜箔覆盖最外层的整个区域，能更可靠地防止来自半导体存储器***的噪音的漏出。另外，可用铜箔覆盖比第9层内侧的层的整个区域作为屏蔽层。
图16是显示SATA接口2的构成例的图。在上述实施方式示例的半导体存储器***中，存在需要高速信号的传送的情况。为了在传送高速信号时维持信号质量，需要传送线的特性阻抗的调整、微分模式***损耗特性中的截止频率的最优化、在传送线***适当的扼流线圈的情况。在图16，显示对SATA接口2的输入端及输出端***扼流线圈34的例子。另外，扼流线圈34的***位置优选地可以是SATA接口2的输入输出端，但是可在设备(驱动控制电路4等)的附近。
图12是第3实施方式涉及的半导体存储器***的搬送方法中使用的保持部件的外观透视图。图13是显示如图12所示的保持部件在箱子中被收纳的状态的断面图。本实施方式中，用保持部件50包装半导体存储器***100来搬送。保持部件50抑制由时间变化引起的基板8的弯曲。
保持部件50具备夹持部51和连接部52。对1个保持部件50设置2个夹持部51。夹持部51夹紧沿着基板8的长边方向的部分并保持。为了从两侧保持基板8，对1个保持部件50设置2个夹持部51。形成断面U字状的夹持部51，在其间隙夹紧沿着基板8的长边方向的部分。夹持部51，与随着时间变化沿着基板8的长边方向生成弯曲的力对抗，抑制基板8的弯曲。因此，形成可与弯曲基板8的力对抗的强度的夹持部51。
而且，为了抑制基板8的弯曲，优选地，保持基板8的状态下，夹持部51贴紧在基板8。例如，也可构成为，在夹持部51形成的间隙形成比基板8的厚度略窄，一边扩大其间隙一边在夹持部51***基板8。而且，也可构成为，形成与基板8大致相等的宽度、略宽的宽度，在其间隙简单地***基板8。
连接部52连接2个夹持部51。由此，能将保持部件50一体化。如图13所示，连接部52在箱子内收纳多个半导体存储器***100的时候，保持半导体存储器***100之间的间隔，在搬送时，还用作缓和加入到半导体存储器***100的冲击的缓冲部件。
另外，在夹持部51，分别形成间隔保持部53。间隔保持部53形成为沿着对夹持部51设置连接部52的侧的相反侧延伸。如图13所示，间隔保持部53在箱子内收纳多个半导体存储器***100的时候，保持半导体存储器***100之间的间隔，在搬送时，还用作缓和加入到半导体存储器***100的冲击的缓冲部件。
另外，本实施方式中，尽管说明了夹持部51夹紧基板8，然而，在基板8还组装有例如电阻、电容器等的电子元件(未图示)，NAND存储器10等。因此，在对于基板8的周围部分组装电子元件等时，形成能共同夹紧基板8与电子元件等的宽度的夹持部51即可。
图14是第3实施方式的变形例涉及的保持部件50的正面图。本变形例中，夹持部51构成为具有固定部51a和可动部51b。固定部51a和可动部51b，在相对于夹持部51形成的间隙的底的部分可以旋转地连接，能开关可动部51b。
在各可动部51b，形成关止部55。如图14所示，关止部55在关闭可动部51b的时候互相卡住，保持可动部51b关闭的状态。而且，可动部51b关闭的状态下，在夹持部51形成的间隙的宽度保持恒定。
图15是显示打开如图14所示的保持部件50的可动部51b的状态的图。如图15所示，通过打开可动部51b，能扩大夹持部51的间隙。扩大夹持部51的间隙的状态下，如果在固定部51a上载置半导体存储器***100，关闭可动部51b，相比于一边扩大间隙一边在夹持部51***半导体存储器***100的情况，能容易在保持部件50保持半导体存储器***100。
本领域技术人员能容易地导出新的效果、变形例。因而，比本发明广泛的形态不限于以上表示且记述的特定的详细及有代表性的实施方式。因此，不脱离所附的权利要求及其等同物定义的概括的发明的概念的精神或范围，可以进行各种改变。

Claims (76)

1.一种半导体装置，其中，
包括基板和搭载于该基板的多个非易失性半导体存储器，
所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：
第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器；
第2布线层，其设置于所述第2主面；
作为内层而形成的多个布线层；以及
多个绝缘层，其分别设置于这些布线层之间，
形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，
所述作为内层而形成的多个布线层中的第3布线层为用于收发信号的信号层，
所述第3布线层隔着绝缘层而与所述布线层中的第4布线层以及第5布线层分别相对，所述第4布线层以及所述第5布线层为成为接地或电源的平面层。
2.根据权利要求1所记载的半导体装置，其中，
所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第1布线层相对的第6布线层为成为接地或电源的平面层。
3.根据权利要求2所记载的半导体装置，其中，
所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第6布线层相对的第7布线层以及所述第1布线层为用于收发信号的信号层。
4.根据权利要求1所记载的半导体装置，其中，
所述第4布线层隔着绝缘层而与所述第2布线层相对。
5.根据权利要求1所记载的半导体装置，其中，
所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述第1主面侧并最接近所述中心线的所述布线层的布线密度与所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述第2主面侧并最接近所述中心线的所述布线层的布线密度的差的绝对值即第2值比所述第1值大。
6.根据权利要求2所记载的半导体装置，其中，
所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第6布线层相对的第7布线层的布线密度比所述第1平均值小。
7.根据权利要求2所记载的半导体装置，其中，
所述第4布线层隔着绝缘层而与所述第2布线层相对，所述第3布线层隔着绝缘层而与所述第4布线层相对，所述第3布线层的布线密度比所述第2平均值小。
8.根据权利要求7所记载的半导体装置，其中，
所述第2平均值比所述第1平均值大，
所述第2布线层的布线密度比所述第2平均值小，
所述第5布线层隔着绝缘层而与所述第3布线层相对，所述第5布线层的布线密度比所述第2平均值大。
9.根据权利要求1所记载的半导体装置，其中，
所述第1布线层的表面由阻焊剂覆盖。
10.根据权利要求1所记载的半导体装置，其中，
所述第2布线层的表面由阻焊剂覆盖。
11.根据权利要求1所记载的半导体装置，其中，
所述非易失性半导体存储器为NAND型闪存。
12.根据权利要求11所记载的半导体装置，其中，
在所述基板的所述第1布线层侧，搭载有4个NAND型闪存。
13.根据权利要求1所记载的半导体装置，其中，
所述基板在俯视时呈大致长方形形状。
14.根据权利要求1所记载的半导体装置，其中，
所述第1布线层、所述第2布线层以及所述作为内层而形成的多个布线层由8层布线层构成，所述8层布线层中的4层为用于收发信号的信号层，剩余的4层为包括接地线或电源线的布线层。
15.根据权利要求1所记载的半导体装置，其中，
所述第4布线层以及所述第5布线层形成在比所述基板的层构造的中心线靠所述第2主面侧。
16.根据权利要求1所记载的半导体装置，其中，
所述作为内层而形成的多个布线层包括成为接地或电源的3个平面层和收发信号的3个信号层。
17.根据权利要求1所记载的半导体装置，其中，
所述作为内层而形成的多个所述布线层中的3层为成为接地或电源的平面层，
3层中的1层形成在比所述基板的层构造的中心线靠所述第1主面侧，作为3层中的2层的所述第4布线层以及所述第5布线层形成在比所述基板的层构造的中心线靠所述第2主面侧。
18.一种***，其中，
包括：具备连接器的基板、搭载于所述基板的多个非易失性半导体存储器、以及与所述连接器连接的计算机，
所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：
第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器；
第2布线层，其设置于所述第2主面；
作为内层而形成的多个布线层；以及
多个绝缘层，其分别设置于这些布线层之间，
形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，
所述作为内层而形成的多个布线层中的第3布线层为用于收发信号的信号层，
所述第3布线层隔着绝缘层而与所述布线层中的第4布线层以及第5布线层分别相对，所述第4布线层以及所述第5布线层为成为接地或电源的平面层。
19.根据权利要求18所记载的***，其中，
所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述第1主面侧并最接近所述中心线的所述布线层的布线密度与所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述第2主面侧并最接近所述中心线的所述布线层的布线密度的差的绝对值即第2值比所述第1值大。
20.根据权利要求18所记载的***，其中，
所述非易失性半导体存储器为NAND型闪存。
21.根据权利要求20所记载的***，其中，
还包括与所述非易失性半导体存储器电连接的易失性存储器。
22.根据权利要求18所记载的***，其中，
所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第1布线层相对的第6布线层为成为接地或电源的平面层。
23.根据权利要求22所记载的***，其中，
所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第6布线层相对的第7布线层的布线密度比所述第1平均值小。
24.根据权利要求22所记载的***，其中，
所述第4布线层隔着绝缘层而与所述第2布线层相对，所述第3布线层隔着绝缘层而与所述第4布线层相对，所述第3布线层的布线密度比所述第2平均值小。
25.根据权利要求24所记载的***，其中，
所述第2平均值比所述第1平均值大，
所述第2布线层的布线密度比所述第2平均值小，
所述第5布线层隔着绝缘层而与所述第3布线层相对，所述第5布线层的布线密度比所述第2平均值大。
26.根据权利要求18所记载的***，其中，
还包括搭载于所述基板的电源电路，
所述计算机向所述连接器输入电源，
所述连接器将所述所输入的电源向所述电源电路供给，
所述电源电路构成为，由所述所输入的电源生成内部电压，向所述非易失性半导体存储器供给。
27.根据权利要求18所记载的***，其中，
所述第4布线层以及所述第5布线层形成在比所述基板的层构造的中心线靠所述第2主面侧。
28.根据权利要求18所记载的***，其中，
所述作为内层而形成的多个布线层包括成为接地或电源的3个平面层和收发信号的3个信号层。
29.根据权利要求18所记载的***，其中，
所述作为内层而形成的多个所述布线层中的3层为成为接地或电源的平面层，
3层中的1层形成在比所述基板的层构造的中心线靠所述第1主面侧，作为3层中的2层的所述第4布线层以及所述第5布线层形成在比所述基板的层构造的中心线靠所述第2主面侧。
30.一种半导体装置，其中，
包括：具备能够连接于计算机的连接器的基板、搭载于所述基板的与所述连接器电连接的驱动控制电路、以及由该驱动控制电路控制的多个非易失性半导体存储器，
所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：
第1布线层，其设置于所述第1主面；
第2布线层，其设置于所述第2主面；
作为内层而形成的多个布线层；以及
多个绝缘层，其分别设置于这些布线层之间，
形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，
所述作为内层而形成的多个布线层中的第3布线层为用于收发信号的信号层，
所述第3布线层隔着绝缘层而与所述布线层中的第4布线层以及第5布线层分别相对，所述第4布线层以及所述第5布线层为成为接地或电源的平面层，
所述驱动控制电路被搭载于所述基板的所述第1主面。
31.根据权利要求30所记载的半导体装置，其中，
所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述第1主面侧并最接近所述中心线的所述布线层的布线密度与所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述第2主面侧并最接近所述中心线的所述布线层的布线密度的差的绝对值即第2值比所述第1值大。
32.根据权利要求30所记载的半导体装置，其中，
所述连接器被设置于所述基板的短边，
所述多个非易失性半导体存储器在俯视时，从所述驱动控制电路的位置观察被设置于与所述连接器相反侧。
33.根据权利要求30所记载的半导体装置，其中，
所述多个非易失性半导体存储器为NAND型闪存。
34.根据权利要求30所记载的半导体装置，其中，
还包括与所述非易失性半导体存储器电连接的易失性存储器。
35.根据权利要求34所记载的半导体装置，其中，
所述连接器被设置于所述基板的短边，
所述易失性半导体存储器在俯视时，从所述多个非易失性半导体存储器观察被设置于与所述连接器相同侧。
36.根据权利要求30所记载的半导体装置，其中，
所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第1布线层相对的第6布线层为成为接地或电源的平面层。
37.根据权利要求36所记载的半导体装置，其中，
所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第6布线层相对的第7布线层的布线密度比所述第1平均值小。
38.根据权利要求30所记载的半导体装置，其中，
所述第4布线层隔着绝缘层而与所述第2布线层相对，所述第3布线层隔着绝缘层而与所述第4布线层相对，所述第3布线层的布线密度比所述第2平均值小。
39.根据权利要求38所记载的半导体装置，其中，
所述第2平均值比所述第1平均值大，
所述第2布线层的布线密度比所述第2平均值小，
所述第5布线层隔着绝缘层而与所述第3布线层相对，所述第5布线层的布线密度比所述第2平均值大。
40.根据权利要求30所记载的半导体装置，其中，
还包括显示所述半导体装置的状态的LED。
41.根据权利要求30所记载的半导体装置，其中，
还包括被搭载于所述基板的所述第1主面的易失性存储器，
所述基板在俯视时呈大致长方形形状，
所述多个非易失性半导体存储器为4个NAND型闪存，在所述基板的所述第1主面上，在俯视时，从所述驱动控制电路的位置观察被搭载于与所述易失性存储器相反侧，
所述易失性存储器、所述驱动控制电路与所述4个NAND型闪存被配置于所述基板的长边方向。
42.根据权利要求41所记载的半导体装置，其中，
所述连接器在所述基板的短边上，在俯视时，从所述易失性存储器的位置观察被设置于与所述驱动控制电路相反侧，
所述连接器、所述易失性存储器、所述驱动控制电路与所述4个NAND型闪存被配置于所述基板的长边方向。
43.根据权利要求30所记载的半导体装置，其中，
所述第4布线层以及所述第5布线层形成在比所述基板的层构造的中心线靠所述第2主面侧。
44.根据权利要求30所记载的半导体装置，其中，
所述作为内层而形成的多个布线层包括成为接地或电源的3个平面层和收发信号的3个信号层。
45.根据权利要求30所记载的半导体装置，其中，
所述作为内层而形成的多个所述布线层中的3层为成为接地或电源的平面层，
3层中的1层形成在比所述基板的层构造的中心线靠所述第1主面侧，作为3层中的2层的所述第4布线层以及所述第5布线层形成在比所述基板的层构造的中心线靠所述第2主面侧。
46.一种半导体装置，其中，
包括基板和搭载于所述基板的多个非易失性半导体存储器，
所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：
第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器；
第2布线层，其设置于所述第2主面；
作为内层而形成的多个布线层；以及
多个绝缘层，其分别设置于这些布线层之间，
所述多个绝缘层的1个形成于包含所述基板的层构造的中心线的区域，形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值之差的绝对值即第1值为7.5％以下，
所述作为内层而形成的多个所述布线层中的第3至第5布线层为平面层，
所述第3布线层形成在比所述基板的层构造的中心线靠所述第1主面侧，
所述第4布线层以及所述第5布线层形成在比所述基板的层构造的中心线靠所述第2主面侧。
47.根据权利要求46所记载的半导体装置，其中，
所述作为内层而形成的多个布线层中的至少1个所述布线层为用于收发信号的信号层，
所述信号层隔着绝缘层而与所述第4布线层以及所述第5布线层分别相对。
48.根据权利要求46所记载的半导体装置，其中，
所述第3布线层隔着绝缘层而与所述第1布线层相对。
49.根据权利要求48所记载的半导体装置，其中，
所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第3布线层相对的第6布线层以及所述第1布线层为用于收发信号的信号层。
50.根据权利要求49所记载的半导体装置，其中，
所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第6布线层相对的第7布线层为用于收发信号的信号层，所述第4布线层隔着绝缘层而与所述第7布线层相对。
51.根据权利要求46所记载的半导体装置，其中，
所述第5布线层隔着绝缘层而与所述第2布线层相对。
52.根据权利要求46所记载的半导体装置，其中，
所述第1布线层、所述第2布线层、以及所述作为内层而形成的多个布线层由8层布线层构成。
53.根据权利要求52所记载的半导体装置，其中，
所述8层布线层中的4层为用于收发信号的信号层，包含所述第3至第5布线层的剩余的4层为包括接地线或电源线的布线层。
54.根据权利要求46所记载的半导体装置，其中，
所述第3至第5布线层中的1层为包括接地线的布线层，另外的1层为包括电源线的布线层。
55.根据权利要求54所记载的半导体装置，其中，
所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述第1主面侧并最接近所述中心线的所述布线层的布线密度与所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述第2主面侧并最接近所述中心线的所述布线层的布线密度的差的绝对值即第2值比所述第1值大。
56.根据权利要求54所记载的半导体装置，其中，
所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第3布线层相对的第6布线层的布线密度比所述第1平均值小。
57.根据权利要求54所记载的半导体装置，其中，
所述作为内层而形成的多个布线层中的与隔着绝缘层而与所述第2布线层相对的第7布线层隔着绝缘层相对的第8布线层的布线密度比所述第2平均值小。
58.根据权利要求46所记载的半导体装置，其中，
所述第1布线层的表面由阻焊剂覆盖。
59.根据权利要求46所记载的半导体装置，其中，
所述第2布线层的表面由阻焊剂覆盖。
60.根据权利要求46所记载的半导体装置，其中，
所述非易失性半导体存储器为NAND型闪存。
61.根据权利要求60所记载的半导体装置，其中，
在所述基板的所述第1布线层侧，搭载有4个NAND型闪存。
62.根据权利要求46所记载的半导体装置，其中，
所述基板在俯视时呈大致长方形形状。
63.根据权利要求46所记载的半导体装置，其中，
所述基板包括能够连接于计算机的连接器，
还包括驱动控制电路，该驱动控制电路搭载于所述基板的第1主面，与所述连接器电连接，控制所述多个非易失性半导体存储器。
64.一种***，其中，
包括：具备连接器的基板、搭载于所述基板的多个非易失性半导体存储器、以及与所述连接器连接的计算机，
所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：
第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器；
第2布线层，其设置于所述第2主面；
作为内层而形成的多个布线层；以及
多个绝缘层，其分别设置于这些布线层之间，
所述多个绝缘层的1个形成于包含所述基板的层构造的中心线的区域，
形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值之差的绝对值即第1值为7.5％以下，
所述作为内层而形成的多个所述布线层中的第3至第5布线层为平面层，
所述第3布线层形成在比所述基板的层构造的中心线靠所述第1主面侧，
所述第4布线层以及所述第5布线层形成在比所述基板的层构造的中心线靠所述第2主面侧。
65.根据权利要求64所记载的***，其中，
所述作为内层而形成的多个布线层中的至少1个所述布线层为用于收发信号的信号层，
所述信号层隔着绝缘层而与所述第4布线层以及所述第5布线层分别相对。
66.根据权利要求64所记载的***，其中，
所述第3布线层隔着绝缘层而与所述第1布线层相对。
67.根据权利要求66所记载的***，其中，
所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第3布线层相对的第6布线层以及所述第1布线层为用于收发信号的信号层。
68.根据权利要求67所记载的***，其中，
所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第6布线层相对的第7布线层为用于收发信号的信号层，所述第4布线层隔着绝缘层而与所述第7布线层相对。
69.根据权利要求64所记载的***，其中，
所述第5布线层隔着绝缘层而与所述第2布线层相对。
70.根据权利要求64所记载的***，其中，
所述第1布线层、所述第2布线层、以及所述作为内层而形成的多个布线层由8层布线层构成。
71.根据权利要求64所记载的***，其中，
第3至第5布线层中的1层为包括接地线的布线层，另外的1层为包括电源线的布线层。
72.根据权利要求64所记载的***，其中，
所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述第1主面侧并最接近所述中心线的所述布线层的布线密度与所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述第2主面侧并最接近所述中心线的所述布线层的布线密度的差的绝对值即第2值比所述第1值大。
73.根据权利要求64所记载的***，其中，
还包括驱动控制电路，该驱动控制电路搭载于所述基板的第1主面，与所述连接器电连接，控制所述多个非易失性半导体存储器。
74.根据权利要求73所记载的***，其中，
还包括与所述驱动控制电路电连接的易失性存储器。
75.根据权利要求64所记载的***，其中，
还包括搭载于所述基板的电源电路，
所述计算机向所述连接器输入电源，
所述连接器将所述所输入的电源向所述电源电路供给，
所述电源电路构成为，由所述所输入的电源生成内部电压，向所述非易失性半导体存储器供给。
76.根据权利要求64所记载的***，其中，
所述非易失性半导体存储器为NAND型闪存。
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