CN1396580A - 驱动电路和液晶显示装置 - Google Patents

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Abstract

提供一种驱动电路，包括：工作范围达到高电位侧电源电位、低电位侧电源电位的第一、第二缓冲器电路13、14，其输入端与将输入信号电压输入的一个输入端子共同连接，其输出端与输出端子共同连接；存储部3，对于伽玛特性的标准时和调制时，存储并保持用于使第一和第二缓冲器电路能一起工作的范围内的输入信号电压所对应的基准数据；选择部4，根据确定调制的调制信息，选择标准和与调制对应的基准数据并输出；和比较部5，将输入的数据信号和所述选择部输出的基准数据进行比较。第一和第二缓冲器电路根据比较部5的比较结果信号和控制信号，控制其工作和停止。

Description

驱动电路和液晶显示装置
发明的技术领域
本发明涉及驱动电路，更具体地，涉及适合于驱动电容性负载的驱动电路。
现有技术
以下是与本发明有关的技术的刊物，作为参考：
(1)文献(H.Tsuchi，N.Ideda，H.Hayama，“A New Low PowerTFT-LCD Driver for Portable Device，”SID 00 DIGEST PP 146～149)；
(2)特开2000-338461号公报。
图24是表示液晶显示装置的图像数字数据的驱动电路构成的一例(参考文献(1)的图1)
图24所示的缓冲器即使在单个模拟缓冲器不能全范围地输出的情况下，也可以切换两个模拟缓冲器电路(单个称为“缓冲器电路”)，从而可以全范围地输出。所谓全范围输出是指在驱动电路的电源电压范围的几乎整个区域中的输出。参考图24，第一缓冲器电路1010包括：第一切换开关1041，其固定端与输入端子1001连接，并具有用于切换的第一和第二端子；第一恒流源1013，串联连接在第一切换开关1041的用于切换的第一端子和高电位侧电源VDD之间；P沟道MOS晶体管1011，其源极与第一切换开关1041的第一端子连接、其栅极和漏极连接；第二恒流源1014，连接在P沟道MOS晶体管1011的漏极和低电位侧电压源VSS之间；第二切换开关1042，其固定端与输出端子1002连接，并具有用于切换的第一和第二端子；第三恒流源1015，串联连接在第二切换开关1042的用于切换的第一端子和高电位侧电源VDD之间；P沟道MOS晶体管1012，其源极与第二切换开关1042的第一端子连接、其栅极与P沟道MOS晶体管1011的栅极连接，其漏极与低电位侧电压源VSS连接。
第二缓冲器电路1020包括：第四恒流源1023，串联连接在固定端与输入端子1001连接的第一切换开关1041的用于切换的第二端子和低电位侧电源VSS之间；N沟道MOS晶体管1021，其源极与第一开关1041的第二端子连接、其栅极和漏极连接；第五恒流源1024，连接在N沟道MOS晶体管1021的漏极和高电位侧电源VDD之间；第六开关1025，在其固定端与输出端子1002连接的第二切换开关1042的用于切换的第二端子和低电位侧电源VSS之间串联连接；N沟道MOS晶体管1022，其源极与第二切换开关1042的第二端子连接、其栅极与N沟道MOS晶体管1021的栅极连接，其漏极与高电位侧电压源VDD连接。
此外，还具有预充放电电路1030(预充电电路)，它由输出端子1002和高电位侧电源VDD间的开关1031、和在输出端子1002和低电位侧电源VSS间的开关1032构成，对输出端子1002进行预放电和预充电。
图25显示了6位数字数据驱动器的构成(参考文献(1)的图3)，包括：移位寄存器1100、数据寄存器1110、锁存器1120、电平移位器1130、R-DAC1160(基准电压发生电路1150和ROM译码器1140)、新(New)缓冲器1170。新缓冲器1170由图24所示的电路构成。模拟电压从ROM译码器1140提供给新缓冲器1170。RGB各6位的数据的高位各1比特(D00、D10、D20)从ROM译码器1140提供给新缓冲器1170。根据该1比特，预充放电电路1030向数据线提供适当的电源电压(VDD，VSS)，选择开关1041、1042，选择缓冲器电路1010或电路1020。
在图24所示的驱动电路适用于公共反相驱动方式(将相对的电极Vcom的电压反相的驱动方式)的液晶显示驱动电路，适合于在功率消耗低的例如移动电话等移动终端的液晶显示装置的驱动电路。此外，通过使用全范围输出的驱动电路，可以降低电源电压，进一步使功率消耗降低。即，图24的驱动电路是切换第一缓冲器电路1010和第二缓冲器电路1020以进行全范围输出的驱动电路。
第一缓冲器电路1010和第二缓冲器电路1020分别由于晶体管的阈值电压Vth而存在工作范围的限制，而第一缓冲器电路1010和第二缓冲器电路1020的切换必须在第一缓冲器电路1010和第二缓冲器电路1020共同工作的电压范围之内(Vlim1～Vlim2)进行驱动切换。
在周围温度条件为一定的情况下，可以对应于图像数字数据，切换第一缓冲器电路1010和第二缓冲器电路1020来驱动。
以下，为了理解本发明，参考图6，对用于液晶显示面板的数据线驱动的使用图24所示驱动电路情况下第一缓冲器电路1010和第二缓冲器电路1020的切换进行说明。
图6(A)说明公共反相驱动(将液晶显示装置的相对设置电极的电位Vcom切换为高电位侧电源电压和低电位侧电源电压)中液晶的伽玛特性(灰度与信号电压)以及驱动电路的工作范围(标准)。在包括该图在内的以下同样的图中，灰度和数字数据1对1地关联，具有与极性对应的两个模拟电压。图6(B)是说明公共反相驱动中液晶伽玛特性和驱动电路工作范围(伽玛调制时)的图。
第一模拟缓冲器(与图24的缓冲器1010对应)的工作范围为电压2V～5V(灰度24～63)，第二模拟缓冲器(与图24的缓冲器1020对应)的工作范围为电压0V～3V(灰度24～63)，可驱动切换的范围是2V～3V，例如在使用图像数字数据的高位1比特的灰度32，即使切换第一模拟缓冲器和第二模拟缓冲器的动作，切换时电压(与图像数字数据对应的输入电压)为第一模拟缓冲器和第二模拟缓冲器能分别在正极性和负极性下共同工作的范围，因此可以输出与灰度对应的模拟电压。
因此，如图6(A)所示，在液晶的伽玛特性(灰度、电压特性)的情况下，通过图像数字数据的高位1比特而对32灰度图像分界，从而能够切换第一模拟缓冲器和第二模拟缓冲器。
但是，如图6(A)所示，在调节伽玛特性的情况下，在正极性特性(实线)中32灰度的电压为第一模拟缓冲器(与图24的缓冲器1010对应)的工作范围之外，负极性特性(虚线)中32灰度的电压为第二模拟缓冲器(与图24的缓冲器1020对应)的工作范围之外，不能在32灰度中切换。即，第一模拟缓冲器的工作范围为电压2V～5V(灰度48～63)，第二缓冲器工作范围为电压0V～3V(灰度48-63)。在32灰度中切换第一和第二模拟缓冲器，在正极性中在灰度32～48间，即使输入与该灰度对应的图像数字信号，也不会输出与灰度对应的模拟电压，产生了所谓灰度的跳跃。尽管图6(B)中示出了在正极性和负极性中进行基本同样的伽玛特性的调节的情况，可以容易地理解，也能产生特性不同的调制。
在移动终端等中，为了能应对在宽的温度工作条件下的动作，通过对温度的伽玛特性的调节来保持显示质量，调节电源电压等而抑制功能消耗等，需要进行各种调节。在此情况下，存在不能根据图像数字数据(灰度数据)固定切换的问题。
发明概述
本发明要解决的问题是，提供具有两个缓冲器电路的驱动电路和配备有该驱动电路的液晶显示装置，其中，第一缓冲器电路具有至少高电位的工作范围，第二缓冲器电路具有至少低电位的工作范围。
本发明提供了解决上述问题的手段。根据其一个方面，在驱动输出负载的驱动电路中，包括：两个缓冲器电路，将输入端子共同连接到输入有输入信号电压的一个输入端子，将输出端子共同连接到一个输出端子中，其中，第一缓冲器电路至少具有高电位的工作范围，第二缓冲器电路至少具有低电位的工作范围；存储部，存储并保持用于对上述第一缓冲器电路和第二缓冲器电路动作的切换进行选择的、与在使上述第一缓冲器电路和第二缓冲器电路能一起动作的范围内的电压对应的基准数据；比较部，将输入的数据信号和基准数据进行比较，上述驱动电路根据上述比较部的比较结果信号和控制信号，控制上述第一缓冲器电路和第二缓冲器电路的工作和停止。
根据本发明的另一方面，包括两个缓冲器电路，将输入端子共同连接到输入有输入信号电压的一个输入端子，将输出端子共同连接到一个输出端子中，其中，第一缓冲器电路的工作范围为高电位侧电源电位，第二缓冲器电路的工作范围为低电位侧电源电位；还包括：存储部，与使上述缓冲器电路和第二缓冲器电路能一起动作的范围内的电压对应的能够驱动切换的范围内的电压对应，保存正极性和负极性的基准数据，该基准数据是，与输入的数字数据和信号电压的关系相对应，对于规定了来自低电位侧电源电位的特性的正极性和规定了来自高电位侧电源电位的特性的负极性，用于判断第一缓冲器电路和第二缓冲器电路动作的切换；选择部，输入确定极性的极性信号，根据上述极性信号的值，选择正极性或第二极性的基准数据；比较部，将输入的数字数据和从上述选择部输出的基准数据进行比较；上述第一缓冲器电路和第二缓冲器电路根据上述比较部的比较结果信号和控制信号，控制其工作和停止。
根据本发明的又一方面，本发明所涉及的驱动电路具有两个缓冲器电路，将输入端共同连接到输入有输入信号电压的一个输入端子，将输出端子共同连接到一个输出端子中，其中，第一缓冲器电路至少具有高电位侧电位的工作范围，第二缓冲器电路至少具有低电位侧电位的工作范围；还具有：基准电压发生装置，产生与能使上述第一缓冲器电路和第二缓冲器电路共同动作的电压范围对应的基准电压；比较部，将从上述基准电压发生装置输出的基准电压和上述输入信号电压进行比较，上述第一缓冲器电路和第二缓冲器电路根据上述比较部的比较结果信号和控制信号，控制其动作和停止。
在本发明中，在上述控制信号指示动作的情况下，在上述比较部的比较结果信号表示上述输入的信号电压为等于或大于上述基准数据的值的情况下，使上述第一缓冲器电路动作而使上述第二缓冲器电路停止；在上述比较部的比较结果信号表示上述输入的信号电压为比上述基准数据小的值的情况下，使上述第一缓冲器电路停止而使上述第二缓冲器电路动作。
此外，根据其它方面，液晶显示装置包括灰度电压发生装置，具有在第一、第二参考电压间串联连接的多个电阻，从各抽头生成灰度电压；译码电路，输入数字信号，从上述灰度电压发生装置的输出电压选择对应的电压并输出，上述本发明所涉及的驱动电路将上述译码电路的输出输入，驱动作为输出负载的数据线。
附图说明
图1是表示本发明一实施例的驱动电路的结构的图。
图2是用于说明图1所示的本发明一实施例的驱动电路动作的图。
图3是表示具有多个图1所示的本发明一实施例的驱动电路的多输出驱动电路结构的图。
图4是用于说明本发明驱动电路中驱动切换电压的图。
图5是用于说明本发明一实施例的驱动电路动作的时序图。
图6是说明作为比较例的以往驱动电路中驱动切换电压的图，(A)是公共反相驱动中液晶伽玛特性和驱动电路的工作范围(标准)的示意图，(B)是公共反相驱动中液晶伽玛特性和驱动电路的工作范围(调制)的示意图。
图7是本发明的其它实施例的驱动电路的结构的示意图。
图8是用于说明图7所示的本发明另一实施例的驱动电路动作的图。
图9是表示具有多个图7所示的本发明另一实施例的驱动电路的多输出驱动电路结构的图。
图10是表示图7所示的本发明另一实施例的驱动电路的比较器结构一例的图。
图11是说明图10所示的比较器动作的图。
图12是表示图7所示的本发明另一实施例的驱动电路的比较器结构一例的图。
图13是说明图12所示的比较器动作的图。
图14是表示图12所示的本发明另一实施例的驱动电路的比较器结构一例的图。
图15是说明图14所示的比较器动作的图。
图16(a)是图7的本发明其它实施例的驱动电路结构例的示意图，(b)是说明其动作的图。
图17是表示图1所示的本发明一实施例的驱动电路中模拟缓冲器电路结构一例的图。
图18是表示图7所示的本发明另一实施例的驱动电路中模拟缓冲器电路结构一例的图。
图19是表示图1所示的本发明一实施例的驱动电路中模拟缓冲器电路结构另一例的图。
图20是表示图7所示的本发明另一实施例的驱动电路中模拟缓冲器电路结构另一例的图。
图21是表示图1所示的本发明一实施例的驱动电路中模拟缓冲器电路结构另一例的图。
图22是表示图7所示的本发明另一实施例的驱动电路中模拟缓冲器电路结构另一例的图。
图23是表示图7所示的本发明另一实施例的驱动电路中基准电压发生装置结构一例的图。
图24是文献1(H.Tsuchi，N.Ideda，H.Hayama，“A New Low PowerTFT-LCD Driver for Portable Device，”SID 00 DIGEST PP 146～149)中记载的缓冲器结构的示意图。
图25是文献1中记载的数字数据线驱动器结构的示意图。
发明的实施方式
下面对本发明实施方式进行说明。本发明的驱动电路即使在每个模拟缓冲器中不能全范围输出，但通过切换两个缓冲器也能够全范围地输出。在这种驱动电路中，即使对各种调制也能选择两个缓冲器最佳的一个而一直正常地驱动。即，将各种条件的调制分为多个步骤，在各调制的每个步骤中，设置将与切换的灰度对应的数字数据保存的表，以该表内的数据作为基准数据，与图像数字数据进行比较，根据比较结果，选择两个缓冲器中最佳的缓冲器。
对于各种条件的调制，以在两个缓冲器能够切换的范围内的电压作为基准电压，将所选择的灰度电压和基准电压进行比较，根据其大小选择两个缓冲器中最佳的缓冲器。
在本发明相关的驱动电路的一个实施方式中，在驱动电容负载等输出负载的驱动电路中，具有两个模拟缓冲器电路，其输入端与将输入信号电压(Vin)输入的一个输入端子(1)共同连接，其输出端与输出端子(2)共同连接，其中，第一缓冲器电路(13)至少具有高电位的工作范围，第二缓冲器电路(14)至少具有低电位的工作范围。另外还增加了存储部，存储并保持用于使第一和第二缓冲器电路(13、14)能一起工作的范围内的电压所对应的基准数据，该基准数据是用于判断第一和第二缓冲器电路(13、14)切换的；和比较部(5)，将输入的数据信号和基准数据进行比较。第一、第二缓冲器电路(13、14)根据比较部(5)的比较结果信号(PN)和控制信号，控制其工作和停止。
或者，在本发明的一个优选实施方式中，具有两个模拟缓冲器电路，其输入端与将输入信号电压输入的一个输入端子共同连接，其输出端与输出端子共同连接，其中，第一缓冲器电路(13)的工作范围达到高电位电源的电位，第二缓冲器电路(14)的工作范围达到低电位电源的电位。另外还附加了存储部(3)，分别对应于与灰度和信号电压相关的特性的标准状态和调制时的状态，存储并保持用于使第一和第二缓冲器电路能一起工作的范围内的输入信号电压所对应的基准数据；选择部(4)，根据确定调制的调制信息，选择标准和与调制对应的基准数据并输出；和比较部(5)，将输入的数据信号和上述选择部输出的基准数据进行比较。上述第一和第二缓冲器电路根据比较部(5)的比较结果信号和控制信号，控制其工作和停止。
存储部(3)具有存储单元(3a、3b)，其与使上述第一缓冲器电路和第二缓冲器电路能一起动作的能够驱动切换的范围内(参考图4)的电压对应，保存规定了来自低电位侧电源电位的特性的正极性和规定了来自高电位侧电源电位的特性的负极性的基准数据，该基准数据与输入的数字数据(图像数字数据)和信号电压的关系相对应，用于分别根据正极性和负极性来判断第一缓冲器电路和第二缓冲器电路动作的切换。
选择部(4)输入确定极性的极性信号(POL)，根据上述极性信号的值选择正极性或负极性的基准数据。
存储单元(3a)优选分别对于与灰度和信号电压相关的标准时的伽码特性和调制时的伽码特性，对应于第一缓冲器电路和第二缓冲器电路能一起动作的范围内的输入信号电压，保存正极性的基准数据。
存储单元(3b)优选分别对于与灰度和信号电压相关的标准时的伽码特性和调制时的伽码特性，对应于第一缓冲器电路和第二缓冲器电路能一起动作的范围内的输入信号电压，保存负极性的基准数据。
选择部(4)根据确定极性的极性信号(POL)，选择存储单元(3a、3b)中之一，根据用于确定调制的调制信息，选择与标准或者是调制对应的基准数据。
也可以是，存储单元(3a)保存有多个相应于伽玛特性的调制种类而规定的正极性的基准数据，存储单元(3b)保存有多个相应于伽玛特性的调制种类而规定的负极性的基准数据。在选择部(4)中，根据极性信号，选择存储单元(3a、3b)中之一，根据调制信息，选择与调制种类对应的基准数据并输出。
在控制信号指示动作的情况下，在比较部(5)的比较结果信号表示上述输入数据为等于或大于上述基准数据的值的情况下，使第一缓冲器电路(13)动作而使上述第二缓冲器电路(14)停止；在比较部(5)的比较结果信号表示上述输入的数据为比上述基准数据小的值的情况下，使上述第一缓冲器电路(13)停止而使上述第二缓冲器电路(14)动作。
在本发明的实施方式中，极性信号(POL)是表示液晶显示装置的相对电极的公共电位(Vcom)反相驱动中极性的逻辑值。
在该实施方式中，存储部(3)和选择部(4)也可以设置在驱动电路的外部，和上述驱动电路有电连接。另外，存储部(3)可以是寄存器、ROM或者可写入的EEPROM等非易失性半导体存储装置。
参考图3，在该实施方式中，具有灰度发生装置(200)，它具有在第一、第二参考电压间串联连接的多个电阻(R0、R1、...、Rn)，并从各抽头生成灰度电压；以及输入数字数据信号并从上述灰度发生装置(200)的输出电压选择对应的电压来输出的译码电路(300)。本发明的驱动电路输入来自译码电路(300)的输出，驱动输出负载。对应于多个的驱动电路，设置公共的存储部(3)、选择部(4)。驱动电路最好内置比较部(5)。
本发明在其它实施方式中，参考图7，具有两个缓冲器电路，其输入端共同连接到将输入有输入信号电压Vin的一个输入端子(1)，将输出端子共同连接到输出端子(2)中，其中，第一缓冲器电路(13)至少具有高电位侧电位的工作范围，第二缓冲器电路(14)至少具有低电位侧电位的工作范围；还具有：基准电压发生装置(11)，产生与能使上述第一缓冲器电路(13)和第二缓冲器电路(14)共同动作的电压范围对应的基准电压Vin2；比较部(12)，将从上述基准电压发生装置(11)输出的基准电压Vin2和上述输入信号电压Vin(＝Vin1)进行比较，第一缓冲器电路(13)和第二缓冲器电路(14)根据上述比较部(12)的比较结果信号(VO)和控制信号，控制其动作和停止。在控制信号指示动作的情况下，在比较部(12)的比较结果信号(VO)表示输入信号电压(Vin)为基准电压以上的值的情况下，使第一缓冲器电路(13)动作而使上述第二缓冲器电路(14)停止；在比较部(12)的比较结果信号是表示输入信号电压(Vin)比上述基准数据Vin2小的值的情况下，使上述第一缓冲器电路(13)停止而使上述第二缓冲器电路(14)动作。
在该实施方式中，可以构成为具有第一逻辑电路(图16的22)，它输入比较器(12)的比较结果信号(VO)和控制信号，在上述控制信号为有效时，将上述比较结果信号的逻辑运算结果输出到上述第一缓冲器电路；和第二逻辑电路(图16的23)，它输入比较器(12)的比较结果信号(VO)的反相信号和控制信号，在上述控制信号为有效时，将上述比较结果信号的反相信号的逻辑运算结果输出到上述第二缓冲器电路。
在该实施方式中，参考图9，液晶显示装置具有灰度发生装置(200)，它具有在第一、第二参考电压间串联连接的多个电阻(R0，R1，...，Rn)，从各抽头生成灰度电压；输入数字数据信号并从上述灰度发生装置(200)的输出电压选择对应的电压来输出的译码电路(300)。本发明的驱动电路输入来自译码电路(300)的输出，驱动输出负载。对应于多个的驱动电路，设置共用的一个基准电压发生装置(11)。驱动电路最好内置比较器(12)。
在该实施方式中，参考图10，比较器(12)具有差动放大电路，将输入信号电压Vin(＝Vin1)和基准电压Vin2差动输入；保持电路，通过开关与差动放大电路的输出连接。保持电路由通过开关(113)与差动放大电路的一个输出端连接的触发器电路构成。触发器具有输入与开关(113)的输入端连接的第一反相器(111)、输入端与第一反相器的输出端连接的第二反相器(112)、在上述第二反相器的输出端和上述第一反相器的输入端之间连接的开关(114)。第二反相器(112)的信号作为比较结果信号(VO)输出，在差动放大电路动作时，开关(113)为导通状态，而在接受上述差动电路的输出并锁存时，开关(113)截止，开关(114)导通。
差动放大电路具有在驱动差动对的电流源(105)和电源间设置的开关(108)、以及在接收差动对的输出的输出级晶体管(106)的电源通路中***的开关(109)。为了实现低消耗功率，只在比较动作时这些开关才导通。
进行这样的控制，差动放大电路在工作时，开关(108，109，113)为导通状态，在接收差动放大电路的输出并锁存时，开关(108，109，113)截止，开关(114)导通。
在该实施方式中，参考图12，比较器的触发器具有第一定时反相器(111)，通过开关(113)与差动放大电路的上述输出级晶体管的输出端连接；第二定时反相器(112)，其输入端与第一定时反相器的输出端连接，第二定时反相器(112)的输出端与上述第一定时反相器(111)的输入端连接，第二定时反相器的输出端信号(VO)和/或上述第一定时反相器的输出端信号作为比较结果信号输出，进行如下的控制，在差动放大电路工作时，(108，109，113)全部导通，在接收上述差动放大电路的输出并锁存时，开关(108，109，113)截止。第二定时反相器(112)的输出端的负载电容(C2)的电容值比上述第一定时反相(111)的输出端的负载电容(C2)的电容值大。
在该实施方式，参考图17，18，第一缓冲器电路(13)具有构成源极跟随器的晶体管(412)，其输出端子(2)与低电位侧电源(VSS)连接；第一栅偏压控制装置(晶体管411、电流源414、413、开关551、552)，将输入信号电压输入，向上述源极跟随器结构的晶体管(412)提供栅极偏置电压；以及对输出端子(2)充电的装置(550)。
第二缓冲器电路(14)具有构成源极跟随器的晶体管(422)，其将输出端子(2)与高电位侧电源(VDD)连接；第二栅偏压控制装置(晶体管421、电流源424、423、开关561、562)，将输入信号电压输入，向上述源极跟随器结构的晶体管(422)提供栅极偏置电压；以及将输出端子(2)放电的装置(560)。
在该实施例中，参考图19和图20，第一缓冲器电路(13)构成为第一电压跟随器电路，其由差动放大电路所构成，具有由N沟道MOS晶体管对(313，314)构成的差动对，输入端子(1)与其同相输入端连接、输出端子(2)与其反相输入端连接。第二缓冲器电路(14)构成为第二电压跟随器电路，其由差动放大电路所构成，具有由P沟道MOS晶体管对(323，324)构成的差动对，输入端子(1)与同相输入端连接、输出端子(2)与反相输入端连接。并具有将输出端子(2)充电和放电的装置(15)。
更详细地说，第一缓冲器电路(13)包括：差动级，具有由N沟道MOS晶体管对(313，314)构成的差动对，在上述差动对的输出和高电位电源间连接的负载电路(311，312)；驱动该差动对的电流源(315)，将上述电流源和低电位电源间的电流通路导通和截止的第一开关(511)；输出级，具有MOS晶体管(316)，输入上述差动对的输出，其输出与上述输出端子连接，以及在输出端子(2)与低电位侧电源间连接的电流源(317)和开关(512)。差动对的MOS晶体管对(313，314)的栅极与上述输入端子(1)和输出端子(2)连接。第二缓冲器电路(14)包括：差动级，具有由P沟道MOS晶体管对(323，324)构成的差动对，在上述差动对的输出和低电位电源间连接的负载电路(321，322)，驱动上述差动对的电流源(325)，控制上述电流源和高电位电源间的电流通路导通和截止的开关(521)；输出级，具有MOS晶体管(326)，输入上述差动对的输出，其输出与上述输出端子连接，以及在输出端子(2)与低电位侧电源间连接的电流源(327)和开关(522)。上述差动对的MOS晶体管对(323，324)的栅极与上述输入端子(1)和上述输出端子(2)连接。
在该实施方式中，参考图21和图22，第一缓冲器电路(13)包括：由差动放大电路构成的第一电压跟随器电路，具有由N沟道MOS晶体管对(313，314)构成的差动对，输入端子(1)与同相输入端连接，上述输出端子(2)与反相输入端连接；在低电位电源和输出端子间连接的源极跟随器结构的晶体管(412)；以及第一栅极偏压控制装置(晶体管411，电流源414，413，开关551，552)，将输入信号电压输入，向上述源极跟随器结构的晶体管提供栅极偏置电压。第二缓冲器电路(14)由第二电压跟随器电路构成，第二电压跟随器电路由差动放大电路构成，具有由P沟道MOS晶体管对(323，324)构成的差动对，上述输入端子与同相输入端连接，上述输出端子与反相输入端连接。该第二缓冲器电路(14)包括：在高电位电源和上述输出端子间连接的源极跟随器结构的晶体管(422)；以及第二栅极偏压控制装置(晶体管421，电流源424，423，开关561，562)，将输入信号电压输入，向上述源极跟随器结构的晶体管提供栅极偏置电压。
在该实施方式中，基准电压发生装置(11)具有在第一、第二参考电压间连接的多个电阻元件(R1，R2)，以及开关(120)。在开关(120)导通时，从电阻的连接点将以第一、第二缓冲器电路工作范围重叠来规定的驱动切换范围内的电压作为基准电压输出。作为多个电阻元件(R1，R2)，可以使用二极管连接的晶体管。实施例
为了详细说明上述的实施方式，下面参考附图详细说明本发明的实施例。图1是本发明的驱动电路一实施例的结构的示意图。参考图1，该实施例的驱动电路包括：寄存器3，它具有对在灰度和电压特性的每种调制中(当然也可以包括标准时)，与切换第一、第二模拟缓冲器电路13、14的灰度对应的基准数据(正极性基准数据、负极性基准数据)进行保存的正极性基准数据表3a、负极性基准数据表3b；选择部4，将正极性基准数据表3a、负极性基准数据表3b的输出输入，根据极性信号POL，选择其中之一，根据调制信息选择输出与调制对应的基准数据；比较部5，将输入的图像数字数据与选择部4的输出进行比较；以及第一、第二模拟缓冲器电路13、14，将比较部5的比较结果的输出和控制信号输入，控制动作和停止，输入端与输入端子1共同连接，输出端与输出端子2共同连接，进行正极性和负极性的驱动。正极性基准数据表3a、负极性基准数据表3b的数据将图像数字数据和其比特宽度都用二进制来表示。比较器5由比较两个数字数据大小关系的公知数字比较器构成。输入端子1将与输入比较部5的图像数字数据所对应的模拟电压输入。
在任意的调制步骤中，由选择部4根据极性信号POL，选择与调制步骤对应的基准数据(正极性、负极性)，由比较部5对所选择的基准数据和图像数字数据进行比较，与图像数字数据对应的灰度也根据切换灰度来判断低位和高位，根据从比较部5输出的判断信号PN，选择第一、第二模拟缓冲器电路13、14中之一来驱动。控制信号进行第一、第二模拟缓冲器电路13、14的动作控制。极性信号POL在Vcom反相驱动控制中，Vcom电压根据是低电位侧电位(正极驱动)还是高电位侧电位(负极驱动)而为High(高)或low(低)电平。
图2是图1的电路控制动作的示意图。在控制信号为低电平时，第一、第二模拟缓冲器电路13、14与比较部5的输出PN无关地停止动作(不激活)。在控制信号为高电平时，比较部5的输出PN为高电平时，第一模拟缓冲器电路13动作，第二模拟缓冲器电路14停止(不激活)。
在控制信号为高电平时，比较部5的输出PN为低电平时，第一模拟缓冲器电路13停止(不激活)，第二模拟缓冲器电路14动作。
图3是本发明一实施例的驱动电路适用于多输出驱动电路的构成的示意图。该多输出驱动电路例如用于液晶显示装置的数据线的驱动中。参考图3，该多输出驱动电路具有灰度电压发生装置200，构成作为参考电压的例如电源V1和电源V2间串联连接的多个电阻元件R0～Rn的电阻串，从电阻串的抽头输出与极性对应的模拟电压。来自灰度电压发生装置200的灰度电压(模拟电压)输入到译码器300，译码器300输入图像数字数据，选择输出与图像数字信号对应的灰度电压，输入到驱动电路100中。灰度电压发生装置200也可以将电源V1和电源V2分别作为固定电压，从两倍于灰度数的电阻串的抽头输出与极性对应的模拟电压，而且与将电源V1和电源V2极性反转同步地来将电位电平反转。从与灰度数相同数量的电阻串的抽头输出与极性对应的模拟电压。
驱动电路100由参考图1所说明的上述实施例的结构所构成，具有第一、第二模拟缓冲器电路13、14和比较部5，并在驱动电路100中具有公用的寄存器3和选择部4。
图4是用于说明公共反相驱动中液晶伽玛特性和驱动电路工作范围一例的示意图。用实线表示正极性工作的伽玛特性(极性信号POL＝H)、用虚线表示负极性工作的伽玛特性(极性信号POL＝L)，在寄存器3中存储正极性基准数据和负极性基准数据，以使驱动切换电压Vc在能驱动切换的范围Vlim1、Vlim2的范围内。即，根据该实施例，第一、第二模拟缓冲器电路13、14的切换对每种调制设置与能驱动切换的范围Vlim1、Vlim2内的电压Vc对应的基准数据。在图4的例子(作为标准状态)中，驱动切换电压Vc都为正极性和负极性，预先设定在每个极性中与电压Vc最接近的灰度M、N(正极性为灰度M，负极性为灰度N)所对应的数字数据作为标准状态的基准数据。从而，输入的图像数字数据变为与基准数据相等或者比基准数据大的值时，第一模拟缓冲器电路13动作，在变为比基准数据小的值时，第二模拟缓冲器电路14动作。
另一方面，作为比较例，参考图6(A)、(B)，在0～63灰度中，例如在利用图像数字数据的高位1比特以灰度为32进行第一模拟缓冲器电路(对应于图1的缓冲器电路13)和第二模拟缓冲器电路(对应于图1的缓冲器电路14)的动作切换时，图6(A)中，与灰度32对应的信号电压(输入的灰度电压)在第一、第二模拟缓冲器电路的能驱动切换的范围(Vlim1、Vlim2)内能切换，但是在进行调制的图6(B)中，与灰度32对应的信号电压在能驱动切换的范围(Vlim1、Vlim2)外，在正极性中灰度32～48之间第一模拟缓冲器的输出电压固定为电压Vlim1，在负极性中灰度32～48之间第二模拟缓冲器的输出电压固定为电压Vlim2。即在灰度32～48之间，即使输入与该灰度对应的图像数字信号，也不输出与灰度对应的模拟电压，产生所谓的灰度跳跃。对此，根据本发明，以在能驱动切换的范围(Vlim1、Vlim2)内的电压进行第一、第二模拟缓冲器的动作切换、即进行每个调制时，对切换时的灰度数据进行可变的控制，从而不会产生灰度的跳跃。
图5是表示具有图4的伽玛特性的调制步骤时的定时图。参考图5，在时刻(定时)t1中，极性信号POL变为高电平时，基准数据变为正极性数据DM(与灰度M对应的数据)，与对应于灰度16的图像数字数据D16进行比较，比较部输出PN从高电平变为低电平，从第一模拟缓冲器电路13切换为第二模拟缓冲器电路14，第二模拟缓冲器电路14动作。
在时刻t2，极性信号POL变为低电平时，基准数据变为负极性数据DN(与灰度N对应的数据)，与对应于灰度16的图像数字数据D16进行比较，比较部输出PN变为高电平，选择第一模拟缓冲器电路13。
在时刻t3，极性信号POL变为高电平时，基准数据变为正极性数据(DM)，与对应于灰度40的图像数字数据D40进行比较，比较部输出PN变为高电平，选择第一模拟缓冲器电路13动作。
在时刻t4，极性信号POL变为低电平时，基准数据变为负极性数据(DN)，与对应于灰度40的图像数字数据D40进行比较，比较部输出PN变为高电平，选择第一模拟缓冲器电路13动作。
在时刻t5，极性信号POL变为高电平时，基准数据变为正极性数据(DM)，与对应于灰度63的图像数字数据D63进行比较，比较部输出PN变为高电平，选择第一模拟缓冲器电路13动作。
在时刻t6，极性信号POL变为低电平时，基准数据变为负极性数据(DN)，与对应于灰度63的图像数字数据D63进行比较，比较部输出PN变为低电平，选择第二模拟缓冲器电路14动作。
图7是本发明另一实施例的结构的示意图。参考图7，它包括：基准电压发生装置11，将基准电压发生装置11的输出与输入信号电压Vin(＝Vin1)比较的比较器12，以及第一、第二模拟缓冲器电路13，14。第一、第二模拟缓冲器电路13，14将比较器12的输出和控制信号输入，进行动作和停止的控制，其输入端与输入端子1共同连接，输出端与输出端子2共同连接，进行正极性和负极性的驱动。
基准电压发生装置11在每种调制步骤中，生成能切换驱动第一、第二模拟缓冲器电路13，14的基准电压Vc。即，基准电压Vc设置在第一、第二模拟缓冲器电路13，14能一起工作的电压范围内。
在比较器12中，将根据图像数字数据选择的灰度电压Vin与基准电压Vc进行比较，根据其大小选择驱动第一、第二模拟缓冲器电路13，14中之一。控制信号控制着基准电压发生装置11、比较器12和第一、第二模拟缓冲器电路13，14的动作，除必要时以外，停止动作。此外，比较器12的比较处理的延迟时间也可以是由延迟电路(图中未显示)将输入信号电压Vin进行延迟，提供给第一、第二模拟缓冲器电路13，14中。
图8是图7中结构的控制动作示意图。在控制信号为低电平时，第一、第二模拟缓冲器电路13，14的动作停止(不激活)。在控制信号为高电平时，第一模拟缓冲器电路13动作，第二模拟缓冲器电路14的动作停止(不激活)。
控制信号为高电平时，在比较器12的输出为低电平时，第二模拟缓冲器电路14动作，第一模拟缓冲器电路13停止(不激活)。
图9是图7所示的驱动电路适用于多输出驱动电路的图。多输出驱动电路例如在液晶显示装置的数据驱动线中使用。参考图9，该多输出驱动电路具有灰度电压发生装置200，构成在作为参考电压的例如电源V1和电源V2间串联连接的多个电阻元件R1～Rn的电阻串，从电阻串的抽头输出与极性对应的模拟电压。来自灰度电压发生装置200的灰度电压(模拟电压)输入到译码器300，译码器300输入图像数字数据，选择输出与图像数字信号对应的灰度数据，输入到驱动电路100中。灰度电压发生装置200也可以将电源V1和电源V2分别作为固定电压，从灰度数的两倍的电阻串的抽头输出与极性对应的模拟电压，而且与将电源V1和电源V2极性反转同步地来将电位电平反转。从与灰度数相同数量的电阻串的抽头中输出与极性相对应的模拟电压。
驱动电路100由参考图7所说明的上述实施例的结构所构成，具有第一、第二模拟缓冲器电路13、14和比较部5，在驱动电路100中具有公用的基准电压发生装置11。
图10是图7中所示的实施例中比较器12结构一例的示意图。参考图10，该比较器12具有构成差动对的P沟道MOS晶体管103、104，其源极连接在一起，并与恒流源105的一端连接。在P沟道MOS晶体管103、104的栅极，灰度电压(输入信号电压Vin)和基准电压输入，P沟道MOS晶体管103、104的漏极连接至构成电流镜电路的N沟道MOS晶体管101、102(晶体管102为输入侧，晶体管101为输出侧)。恒流源105的另一端通过开关108与高电位电源VDD连接。
P沟道MOS晶体管103的漏极与N沟道MOS晶体管106的栅极连接。N沟道MOS晶体管1 06的源极与低电位侧电源VSS连接，漏极与恒流源107的一端连接。恒流源107的另一端通过开关109与高电位侧电源VDD连接。
N沟道MOS晶体管106的漏极与开关113的一端连接，开关113(传输开关)的另一端与由输入和输出相互连接的两个反相器所构成的触发器连接。即，开关113(传输开关)的另一端与反相器111的输入端连接，反相器111的输出端与反相器112的输入端连接，反相器112的输出端通过开关114与反相器111的输入端连接。反相器111、112的输出端取出输出VOB、VO。
图11是用于说明图10中的电路结构的比较器12的动作的时序图。利用控制信号，在开关108、109、113导通、开关114截止时，差动放大电路激活，比较结果送至触发器。
下面对图10的比较器12的电路动作进行说明。首先，开关108、109和开关113导通，开关114截止，差动电路动作，进行灰度电压和基准电压的电压比较。灰度电压Vin1比基准电压Vin2低时，晶体管103比晶体管104流过更多的漏电流，N沟道MOS晶体管106的栅极电压增大，晶体管105的漏极和恒流源107的连接点电位变为低电位电平。Vin1比基准电压Vin2高时，晶体管104流过更多的漏电流，N沟道MOS晶体管106的栅极电压减小，晶体管105的漏极和恒流源107的连接点电位变为高电位电平。差动电路的输出通过开关113输入至反相器111(此时开关114截止)。
开关113截止(开关108、109也截止)、开关114导通、由两级反相器构成触发器，反相器111的输入数据(比较结果)被锁存，作为VO输出。
图12是本发明一实施例的比较器12的另一结构的图。该电路比图10的比较器的消耗功率低。
在图12中，差动电路的结构与图11所示的相同。在触发器中，在与反相器111的电源通路的高电位侧电源VDD之间设置开关115P，在与低电位侧电源VSS之间设置开关115N，在与反相器112的电源通路的高电位侧电源VDD之间设置开关116P，在与低电位侧电源VSS之间设置开关116N，去掉图11的开关114。利用反相器111的输出的寄生电容C1、反相器112的输出的寄生电容C2的累积电荷进行保存动作。电容C2比电容C1大。使通过反相器111对电容C1充放电的周期比通过反相器112对电容C2充放电的周期短，触发器稳定地工作。
图13是说明图12中电路动作的时序图。在1输出期间的最初期间中，开关108、109和开关113导通，差动电路的比较结果输入至触发器的反相器111的输入端，在此期间，开关115P、115N、116P、116N截止。接着，开关108、109和开关113截止，开关115P、115N、116P、116N导通。触发器保存数据。
对于反相器112的负载电容C2和反相器111的负载电容C1，通过使C2＞C1，可以防止误动作。即，通过反相器111的输出负载的充电、放电的信号的上升、下降时间设定为比反相器112的短，触发器稳定地工作。
在开关113导通的时间点，差动比较电路的输出对电容C2充电或者放电，比较器的输出V0在开关113截止的时刻t1的前面发生值的变化。
图12的比较器在恒流源105、107控制的电流十分小的情况下，在开关108、109、113导通期间反相器111的输入电位变化缓慢时，由于开关115P、115N、116P、116N截止，因此不产生反相器111、112的贯通电流。从而如果反相器111的输入电位稳定为高或者低后，开关108、109、113截止，开关115P、115N、116P、116N导通，反相器111、112迅速动作，可以实现没有由于贯通电流造成的消耗功率损失的比较器动作，能实现低消耗功率。此外在图12中没有记载，在将比较器的输出VO输入的电路的电源通路中设置开关，可以进一步进行开关115P、115N、116P、116N的同步控制。另一方面，在图10的比较器中，在将恒流源105、107控制的电流抑制得十分小的情况下，反相器111、112的贯通电流导致的功率消耗损失增加，不能实现非常低的功率消耗。
图14是图12所示的电路结构的晶体管层的构成一例的示意图。参考图14，图12的恒流源105、107由P沟道MOS晶体管构成，其栅极被提供有偏置电压BIASP，图12的开关108、109由P沟道MOS晶体管构成，其栅极被提供有控制信号SC1B(SC1的反相信号)。
进一步参考图14，图12的开关113由CMOS传输门构成，P沟道MOS晶体管113P的栅极提供控制信号SC1B，N沟道MOS晶体管113N的栅极中提供有控制信号SC1。开关113在控制信号SC1为高时导通。
反相器111由定时反相器构成，即由栅极连接在一起，漏极连接在一起的构成CMOS(互补MOS)反相器的P沟道MOS晶体管111P和N沟道MOS晶体管111N、源极与电源VDD连接，栅极与控制信号SC1连接，漏极与P沟道MOS晶体管111P的源极连接的P沟道MOS晶体管115P、以及栅极与控制信号SC1B连接，漏极与N沟道MOS晶体管111N的源极连接的N沟道MOS晶体管115N构成。
反相器112由定时反相器构成，即由栅极连接在一起，漏极连接在一起的构成CMOS反相器的P沟道MOS晶体管112P和N沟道MOS晶体管112N、源极与电源VDD连接，栅极与控制信号SC1连接，漏极与P沟道MOS晶体管112P的源极连接的P沟道MOS晶体管116P、以及栅极与控制信号SC1B连接，漏极与N沟道MOS晶体管112N的源极连接的N沟道MOS晶体管116N构成。
图15是表示图14所示的比较器的定时动作的图。在一输出期间的最初期间(t0～t1)中，控制信号SC1为高电平(导通)(SC1B为低电平)，接着成为低电平(SC1B为高电平)。利用控制信号SC1为高电平，使差动电路激活，开关13导通，反相器11、12为不激活状态，利用控制信号SC1为低电平，使开关13截止，反相器11、12激活。
图16是本发明另一实施例的结构的图。参考图16(a)，该电路具有基准电压发生装置11，比较器12，第一模拟缓冲器电路13，第二模拟缓冲器电路14，具有将比较器12的输出VO和控制信号SC0输入的NAND电路22，和将比较器12的输出VO经反相器24反相后的信号和控制信号SC0输入的NAND电路23，NAND电路22和NAND电路23的输出作为控制信号提供给第一模拟缓冲器电路13和第二模拟缓冲器电路14。
控制信号SC1是控制图14所示的比较器12的动作的信号。
图16(b)是用于说明图16(a)的动作的时序图。SC0是控制信号，VO是比较器12的输出。在SC0为低电平时，NAND电路22，23的输出为高电平，SC0为高电平时，NAND电路22输出VO的反相信号，NAND电路23输出VO。
图17显示的是图1所示构成中模拟缓冲器电路13、14的构成的一例的示意图。参考图17，第一模拟缓冲器电路13包括：在输入端子1和高电位电源VDD间串联连接的恒流源413和开关551，源极与输入端子1连接、栅极和漏极连接的P沟道MOS晶体管411，在P沟道MOS晶体管411的漏极和低电位电源VSS间串联连接的恒流源414和开关552，在输出端子2和高电位电源VDD间串联连接的恒流源415和开关554，源极与输出端子2连接、栅极和P沟道MOS晶体管411的栅极连接、漏极通过开关553与低电位电源VSS连接的P沟道MOS晶体管412。在输出端子2和高电位电源VDD间与电流源415和开关554的串联电路并列地连接开关550。
第二模拟缓冲器电路14包括：在输入端子1和低电位电源VSS间串联连接的恒流源423和开关561，源极与输入端子1连接、栅极和漏极连接的N沟道MOS晶体管421，在N沟道MOS晶体管421的漏极和高电位电源VDD间串联连接的恒流源424和开关562，在输出端子2和低电位电源VSS间串联连接的恒流源425和开关564，源极与输出端子2连接、栅极和N沟道MOS晶体管421的栅极连接、漏极通过开关563与高电位电源VDD连接的N沟道MOS晶体管422。在输出端子2和低电位电源VSS间与电流源425和开关564的串联电路并列地连接开关560。
以下说明第一模拟缓冲器电路13动作的一例。根据控制信号进行控制，开关550导通，开关551、552、553、554截止，接着开关551、552导通，然后开关550截止，开关553、554导通。
开关551、552导通，利用晶体管411的作用，晶体管411、412的公共的栅极电位VG1从输入信号电压Vin仅偏离晶体管411的栅极-源极间电压Vgs1的电压，
                VG1＝Vin+Vgs1                (1)
栅极-源极电压Vgs用栅极对源极的电位表示。
此时，晶体管的漏极-源极电流Ids和栅极-源极间电压Vgs之间具有固有的VI特性，晶体管411的栅极-源极间电压Vgs1用晶体管411的Ids-Vgs特性和电流源414所控制的电流I1来确定。
在变为晶体管411的漏极-源极间电流I1(电流源414的电流值)时的栅极-源极间电压为Vgs1(I1)，晶体管411的栅极电压VG1稳定在：
              VG1＝Vin+Vgs1(I1)              (2)
将电压VG1加在晶体管412的栅极，输出电压Vout仅从电压VG1偏离晶体管412的栅极-源极间电压Vgs2的电压：
              Vout＝VG1-Vgs2                 (3)
输出电压Vout稳定在等于晶体管412的漏极-源极间电流I3(电流源415的电流值)的值。此时，晶体管42的栅极-源极间电压Vgs2利用晶体管412的Ids-Vgs特性和电流I3而变为Vgs2(I3)，输出电压Vout稳定在：
              Vout＝VG1-Vgs2(I3)             (4)
从上式(2)和(4)可得到，输入信号电压Vin为一定时的输出电压Vout变为：
              Vout＝Vin+Vgs1(I1)-Vgs2(I3)    (5)
此时，输出电压范围从电源电压VDD和电源电压VSS的电压范围变为仅为至少在晶体管412的栅极-源极间电压Vgs2(I3)的电压差的狭窄电压范围。其中通过控制电流源414和415的电流I1和I3而使晶体管411、412各处的栅极-源极间电压Vgs1(I1)和Vgs2(I3)变为相等，则根据式(5)，输出电压Vout变为与输入信号电压Vin相等的电压。此外，即使晶体管的特性变动，通过设定晶体管411和412的元件尺寸及电流I1和I3使Vgs1(I1)-Vgs2(I3)不变，晶体管的特性变动也不会发生波动，能够输出高精度的电压。
具体地说，将晶体管411和412的元件尺寸和电流I1和I3设定为分别相等，或者使晶体管411、412的沟道长度一致，根据沟道的宽度比设定电流I1和I3等，可以形成晶体管阈值电压变动无波动的电压输出。另外，如果控制电流源413的电流I2与电流源414的电流I1相等，即使在提供输入信号电压Vin的外部电路的电流提供能力低的情况下，也可以使缓冲器电路容易地工作。此外，即使没有电流源413，缓冲器电路也能工作，但是在此情况下提供输入信号电压Vin的外部电路需要充分的电流提供能力。
此外，在第一模拟缓冲器电路13的工作中，一输出期间的前半段通过开关550的控制将输出端子2充电至电压VDD，从而对任意的输入信号电压Vin使晶体管412作为源极跟随器工作，输出端子2可以在上式(5)表示的电压下被快速地驱动。
另外，利用晶体管412的源极跟随器动作的电流提供能力在晶体管412的栅极-源极间电压降低接近阈值电压时，最少也具有电流I3的电流提供能力。从而通过调节电流I3，可以改变缓冲器电路的驱动能力和消耗电流的变化。以上这样的缓冲器电路可以有简单的结构和高的驱动能力，通过考虑晶体管特性变动来设定晶体管421、422的元件尺寸及电流I1和I3，晶体管的特性变动不会发生波动，可以实现高精度的电压输出。
以下说明第二模拟缓冲器电路14的动作的一例。根据控制信号，开关560导通，开关561、562、563、564导通，接着开关561和562导通，接着开关560截止，开关563、564导通。
开关561和562导通，利用开关421的作用，晶体管421、422的公共栅极电位VG2从输入信号电压Vin变为仅偏离晶体管421的栅极-源极间电压Vgs3的电压，表示为
            VG2＝Vin+Vgs3            (1)’
此时，晶体管在漏极-源极间电流Ids和栅极-源极间电压Vgs之间具有固有VI特性，晶体管421的栅极-源极间电压Vgs3利用晶体管421的Ids-Vgs特性和电流I来确定。
晶体管421的漏极-源极间电流变为I4(电流源424的电流值)时的栅极-源极间电压成为Vgs3(I4)时，晶体管421的栅极电压VG2稳定在：
         VG2＝Vin+Vgs3(I4)                 (2)’
向晶体管422的栅极电压施加电压VG2，输出电压Vout从VG2仅偏离晶体管422的栅极-源极间电压Vgs4，
         Vout＝VG2-Vgs4                    (3)’
这样，输出电压Vout稳定在与晶体管422的漏极-源极间电流I5(电流源425的电流值)相等之处。此时晶体管422的栅极-源极间电压Vgs4根据晶体管422的Ids-Vgs特性和电流I5而变为Vgs4(I5)，输出电压Vout稳定在
         Vout＝VG2-Vgs4(I5)                (4)’
根据上式(2)’和上式(4)’，输入信号电压Vin一定时输出电压Vout变为
         Vout＝Vin+Vgs3(I4)-Vgs4(I5)       (5)’
此时，输出电压范围从高电位电源电压VDD和低电位电源电压VSS的电压范围变为仅为至少在晶体管422的栅极-源极间电压Vgs4(I5)的电压差的狭窄电压范围。其中通过控制电流源424和425的电流I4和I5而使晶体管421、422各自的栅极-源极间电压Vgs3(I4)和Vgs4(I5)变为相等，则根据式(5)’，输出电压Vout变为与输入信号电压Vin相等的电压。此外，即使晶体管的特性变动，通过设定晶体管421和422的元件尺寸及电流I4和I5使Vgs3(I4)-Vgs4(I5)不变，晶体管的特性变动不会发生波动，能够输出高精度的电压。具体地说，将晶体管421和422的元件尺寸和电流I4和I5设定为分别相等，或者使晶体管421、422的沟道长度一致，根据沟道的宽度比设定电流I4和I5等，可以形成晶体管阈值电压变动无波动的电压输出。另外，如果控制电流源423的电流I6与电流源424的电流I4相等，即使在提供输入信号电压Vin的外部电路的电流提供能力低的情况下，也可以使缓冲器电路容易地工作。此外，即使没有电流源423，缓冲器电路也能工作，但是在此情况下提供输入信号电压Vin的外部电路需要充分的电流提供能力。
此外，在第二模拟缓冲器电路14的工作中，在一输出期间的前半段，通过开关560的控制将输出端子2放电至电压VSS，从而对任意的输入信号电压Vin使晶体管422作为源极跟随器工作，输出端子2可以在上式(5)’表示的电压下被快速地驱动。
另外，利用晶体管422的源极跟随器动作的电流提供能力在晶体管422的栅极-源极间电压降低接近阈值电压时，最少也具有电流I5的电流提供能力。从而通过调节电流I5，可以改变缓冲器电路的驱动能力和消耗电流的变化。以上这样的缓冲器电路可以以简单的结构而具有高的驱动能力，通过考虑晶体管特性变动来设定晶体管421、422的元件尺寸及电流I4和I5，晶体管的特性变动不会发生波动，可以实现高精度的电压输出。
图18是图7所示实施例中第一、第二模拟缓冲器电路13、14的构成的一例的图。与参考图17说明的内容相同的结构和动作的说明将被省略。
图19是图1所示的实施例中第一、第二模拟缓冲器电路13、14结构一例的图。在该电路结构中，第一、第二模拟缓冲器电路13、14由使用差动放大电路的电压跟随器构成，具有对输出端子2进行预放电、预充电的预充放电装置15。
参考图19，第一模拟缓冲器电路13由差动级和输出级构成。差动级包括P沟道MOS晶体管311、322构成的电流镜电路、尺寸彼此相等的N沟道MOS晶体管构成的差动对313、314、恒流源电路315以及开关511。更详细地说，包括构成差动对的N沟道MOS晶体管313、314，其源极共同连接，并与恒流源315的一端连接，栅级分别连接至输入端子1(Vin)和输出端子2(Vout)；P沟道MOS晶体管311(成为电流镜电路的电流输出侧的晶体管)，其源极与高电位侧电源VDD连接，其栅极与P沟道MOS晶体管3 12的栅极连接，其漏极与N沟道MOS晶体管313的漏极连接；P沟道MOS晶体管312(成为电流镜电路的电流输入侧的晶体管)，其源极与高电位侧电源VDD连接，其栅极和漏极与连接的N沟道MOS晶体管314的漏极连接；以及在恒流源315的另一端与低电位侧电源VSS之间连接的开关511。构成差动对的N沟道MOS晶体管313、314其尺寸相等。N沟道MOS晶体管313的漏极作为输出端。
此外输出级包括：P沟道MOS晶体管316，其源极与输出端子2连接，其栅极输入差动电路的输出电压(N沟道MOS晶体管313的漏极电压)，其漏极与高电位侧电源VDD连接。还具有在输出端子2和低电位侧电源VSS间连接的电流源317和开关512。另外，P沟道MOS晶体管316也可以用漏极与升压电路连接的N沟道MOS晶体管来置换。另外也可以设置用于使差动电路的输出端和输出端子2之间的输出稳定的相位补偿电容。
开关511、512控制着控制端子与控制信号连接导通和截止，在开关截止时切断电流而使动作停止。各开关如果配置成切断电流，则也可以与图19配置不同。
第二模拟缓冲器电路14包括：N沟道MOS晶体管321、322构成的电流镜电路、尺寸彼此相等的P沟道MOS晶体管构成的差动对323、324、恒流源电路325。更详细地说，包括构成差动对的P沟道MOS晶体管323、324，其源极共同连接，并与恒流源325的一端连接，栅级分别连接至输入端子1(Vin)和输出端子2(Vout)；N沟道MOS晶体管321(成为电流镜电路的电流输出侧的晶体管)，其源极与低电位侧电源VSS连接，其栅极与N沟道MOS晶体管322的栅极连接，其漏极与P沟道MOS晶体管323的漏极连接；N沟道MOS晶体管322(成为电流镜电路的电流输入侧的晶体管)，其源极与低电位侧电源VSS连接，其栅极和漏极连接并与P沟道MOS晶体管324的漏极连接；以及在恒流源325的另一端与高电位侧电源VDD之间连接的开关521。构成差动对的P沟道MOS晶体管323、324其尺寸相等。P沟道MOS晶体管323的漏极作为输出端。
此外，输出级包括：N沟道MOS晶体管326，其源极与输出端子2连接，其栅极输入差动电路的输出电压(P沟道MOS晶体管323的漏极电压)，其漏极与低电位侧电源VSS连接。还具有在输出端子2和高电位侧电源VDD间连接的电流源327和开关522。另外，N沟道MOS晶体管326也可以用漏极与降压电路连接的P沟道MOS晶体管来置换。另外也可以设置用于使差动电路的输出端和输出端子2之间的输出稳定的相位补偿电容。
开关521和522控制着控制端子与控制信号连接的导通和截止，在开关截止时切断电流而使动作停止。各开关如果配置成切断电流，则也可以与图19配置不同。
预充电装置15在低电位数据输出时对输出端子2预充电，在高电位数据输出时，对输出端子2预放电。优选地，如果预充电装置15的预充电电压和预放电电压被设置为在使第一模拟缓冲器电路13和第二模拟缓冲器电路14能一起工作的电压范围内设置的驱动切换电压Vc附近时，第一模拟缓冲器电路13由充电动作而进行驱动，第二模拟缓冲器电路14由放电动作而驱动，能够一起进行高速的动作。
图20是在图7的构成中，以第一、第二模拟缓冲器电路13、14如图19所示构成为例的图。第二模拟缓冲器电路13、14的构成和动作与参考图19说明的相同，因此省略其说明。
图21是表示在图1所示的实施例中第一、第二模拟缓冲器电路13、14为另外的构成例的情况。
参考图21，第一模拟缓冲器电路13由如下部分构成：电压跟随器结构的差动放大电路310，具有差动级和输出级；以及源极跟随器放电装置410。第二模拟缓冲器电路14由如下部分构成：电压跟随器结构的差动放大电路320，具有差动级和输出级；以及源极跟随器充电装置420。
第一模拟缓冲器电路13的差动放大电路310由恒流源315、开关511、差动对N沟道MOS晶体管313、314、电流镜电路311和312、栅极接收差动级输出电压的P沟道MOS晶体管316构成。P沟道MOS晶体管316的源极与高电位侧电源VDD连接，漏极与输出端子2连接。差动对的N沟道MOS晶体管313、314的栅极与输出端子1和输出端子2连接。该差动电路与图19的缓冲器电路的差动电路有基本相同的结构(但是没有进行放电作用的电流源317和开关512)。
源极跟随器放电装置410包括：在输入端子1和高电位侧电源VDD间串联连接的恒流源413和开关551；源极与输入端子1连接、栅极与漏极连接的P沟道MOS晶体管411；在P沟道MOS晶体管411的漏极与低电位侧电源VSS间串联连接的恒流源414和开关552；在输出端子2与高电位侧电源VDD间串联连接的恒流源415和开关554；源极与输出端子2连接、栅极与P沟道MOS晶体管411的栅极连接、漏极通过开关553与低电位电源VSS连接的P沟道MOS晶体管412。
第二模拟缓冲器电路14的差动放大电路320由恒流源325、开关521、差动对P沟道MOS晶体管323、324、电流镜电路321和322、栅极接收差动级输出电压的N沟道MOS晶体管326构成。N沟道MOS晶体管326的源极与高电位侧电源VDD连接，漏极与输出端子2连接。差动对的P沟道MOS晶体管323、324的栅极与输入端子1和输出端子2连接。该差动电路与图19的缓冲器电路的差动电路有基本相同的结构(但是没有进行充电作用的电流源327和开关522)。
源极跟随器充电装置420包括：在输入端子1和低电位侧电源VSS间串联连接的恒流源423和开关561；源极与输入端子1连接、栅极与漏极连接的N沟道MOS晶体管421；在N沟道MOS晶体管421的漏极与高电位侧电源VDD间串联连接的恒流源424和开关562；在输出端子2与低电位侧电源VSS间串联连接的恒流源425和开关564；源极与输出端子2连接、栅极与N沟道MOS晶体管421的栅极连接、漏极通过开关563与高电位电源VDD连接的N沟道MOS晶体管422。
在本实施例中，在电压跟随器电路(差动放大电路)中，通过将具有使输出电压稳定的作用的源极跟随器结构的电路进行组合，就不需要相位补偿装置(相位补偿电容)，可以以低的消耗功率进行高速驱动。
第一模拟缓冲器电路13包括：具有电压跟随器结构的差动放大电路310，它能够根据输入信号电压Vin和输出电压Vout二者的输入而产生充电作用、从而使输出电压Vout升高；源极跟随器放电装置410，与差动放大电路310相独立地动作，根据输入信号电压Vin和输出电压Vout的电压差，利用源极跟随动作产生放电作用。
差动放大电路310具有根据输入信号电压Vin和输出电压Vout的电压差来动作的差动级，以及根据差动级的输出产生放电作用的充电装置(晶体管316)。差动放大电路310根据Vin和Vout的电压差动作，在输出电压Vout比电压Vin低的情况下，通过充电作用将输出电压Vout提高至电压Vin。
差动放大电路310可以不设置相位补偿装置而能够高速动作，但是，在反馈型结构中由于电路元件的寄生电容，输出电压Vout的变化反映到充电作用中的响应略有一些延迟，产生过冲(过充电)。
另一方面，源极跟随器放电装置410具有相应于输入信号电压Vin和输出电压Vout的电压差的放电能力，输出电压Vout在比输入电压Vin高的情况下，利用晶体管412的源极跟随器动作的放电作用，可以将输出电压Vout下降至电压Vin。
源极跟随器放电装置410在输入信号电压Vin和输出电压Vout的电压差大时放电能力高、而随着电压差变小放电能力也变小，因此利用放电作用使输出电压Vout的变化接近电压Vin也减缓了。因此，源极跟随器放电装置410在输出电压Vout快速地变化至电压Vin的同时，具有稳定在电压Vin的作用。
即，输出电压Vout在比输入电压Vin更低的情况下，输出电压Vout利用差动放大电路310高速地上升至电压Vin，此时即使产生过冲(过充电)，通过源极跟随器放电装置410，也可以快速地下降至所需要的电压，从而稳定地输出。
另一方面，输出电压Vout在比所希望的电压高的情况下，差动放大电路310不工作，输出电压Vout利用源极跟随器放电装置410，根据Vin和Vout的电压差，利用源极跟随器的放电作用而下降至所需要的电压，从而稳定地输出。
此外，电压跟随器结构的差动放大电路310由于不设置相位补偿电容，只有通过电路元件的寄生电容等而产生的略微的响应延迟，即使在产生过冲的情况下，也将其抑制在十分小的水平。因此，容易实现输出电压的稳定。而且由于不设置相位补偿电容，不需要用于将相位补偿电容充放电的电流，可以抑制电流消耗而实现低功率消耗。
这样，通过差动电路310和源极跟随器放电装置410的组合，在充电时可以进行高速充电并且使输出电压Vout快速地稳定在与输入信号电压Vin相等的电压。
第二模拟缓冲器电路14具有电压跟随器结构的差动放大电路320，它能够根据输入信号电压Vin和输出电压Vout二者的输入而产生放电作用、从而使输出电压Vout降低；源极跟随器充电装置420，与差动放大电路320相独立地动作，根据输入信号电压Vin和输出电压Vout的电压差，利用源极跟随动作产生充电作用。
差动放大电路320具有根据输入信号电压Vin和输出电压Vout二者的电压差来动作的差动级，以及根据差动级的输出产生放电作用的放电装置(晶体管326)。差动放大电路320根据Vin和Vout的电压差动作，在输出电压Vout比电压Vin高的情况下，通过放电作用将输出电压Vout降低至电压Vin。
差动放大电路320可以不设置相位补偿装置而能够高速动作，但是，在反馈型结构中由于电路元件的寄生电容，输出电压Vout的变化反映到充电作用中的响应略有一些延迟，产生下冲(过放电)。
另一方面，源极跟随器充电装置420具有根据输入信号电压Vin和输出电压Vout二者的电压差来充电的能力，在输出电压Vout比输入信号电压Vin低的情况下，可以利用晶体管的源极跟随器动作产生的充电作用将输出电压Vout升高至电压Vin。
源极跟随器充电装置420在输入信号电压Vin和输出电压Vout的电压差大时充电能力也强，在电压差变小时充电能力也变小。因此，由充电作用所引起的输出电压Vout的变化在接近电压Vin时速度也放慢。所以，源极跟随器充电装置420在使输出电压Vout快速地接近电压Vin的同时，还具有稳定在电压Vin的作用。
即，在输出电压Vout比输入信号电压Vin高的情况下，输出电压Vout利用差动放大电路320以更快的速度下降至电压Vin。此时即使产生下冲(过度放电)，通过源极跟随器充电装置420，也可以迅速地升高至所需要的电压，从而稳定地输出。
另一方面，在输出电压Vout比所希望的电压低的情况下，差动放大电路320不工作，输出电压Vout利用源极跟随器充电装置420，根据Vin和Vout的电压差，利用源极跟随器的充电作用而升高至所需要的电压，从而稳定地输出。
此外，电压跟随器结构的差动放大电路320由于不设置相位补偿电容，只有通过电路元件的寄生电容等而产生的略微的响应延迟，即使在产生过冲的情况下，也将其抑制在十分小的水平。因此，容易实现输出电压的稳定。而且由于不设置相位补偿电容，不需要用于将相位补偿电容充放电的电流，可以抑制电流消耗而实现低功率消耗。
这样，通过差动电路320和源极跟随器充电装置420的组合，在放电时可以进行高速放电并且使输出电压Vout快速地稳定在与输入信号电压Vin相等的电压。
此外，在图21的驱动电路中，可以设置预充电装置，在低电位数据输出时对输出端子2预充电，而在高电位数据输出时，对输出端子2预放电。预充电装置的预充电电压和预放电电压优选设置为在第一模拟缓冲器电路13和第二模拟缓冲器电路14能共同工作的电压范围内所设置的驱动切换电压Vc附近，这样第一模拟缓冲器电路13由差动放大电路310的充电动作驱动，第二模拟缓冲器电路14由差动放大电路320的放电动作驱动，能同时高速地动作。
图22显示了在图7的实施例中第一、第二模拟缓冲器电路13、14的结构如图21所示那样构成的情况。
图23(a)是显示图7所示实施例中基准电压发生装置11的构成的示意图。在VDD和VSS间连接开关120和用于分压的电阻R1、R2，分压值Vin2输出。该Vin2(基准电压)如图23(b)所示那样，为与第一、第二模拟缓冲器电路13、14的动作范围的重叠范围对应的可驱动切换的范围(第一)内的电压。电阻R1、R2当然也可以用三极管、二极管等有源元件构成。
另外，作为参考上面的附图说明的模拟缓冲器电路13、14的电路结构，当然可以将各实施例各自的电路组合使用。此外，作为本发明的驱动电路，并不仅适用于液晶显示装置的数据线驱动器。也就是说，高电位侧和低电位侧的两个缓冲器电路的切换在两个缓冲器电路共同工作的电压范围中确实地进行，实现了高精度的全范围电压输出，可适用于任何用途的高精度电压输出缓冲器电路。
虽然在上面说明了本发明的上述实施例，但是本发明并不限于这些实施例，本领域技术人员可以在权利要求的范围内对它们进行各种变形、修正。特别是在上述实施例中，关于两个极性的说明是以有源矩阵型液晶显示装置的数据线驱动电路的优选例子来举例说明的，而在适用于不需要进行极性切换的有源矩阵型有机EL显示装置的数据线驱动电路等的情况下，也可以容易地用于两个极性中只有其中之一始终激活、另一方不激活的情况。而且可以去掉不激活的部分。
如以上说明的那样，在显示元件的特性的调制时等中，调制种类不会波动，能够始终在第一、第二模拟缓冲器电路动作的电压范围内进行切换，在有源矩阵型液晶显示装置的数据线驱动电路中使用的情况下，可以避免灰度跳跃等问题的发生。

Claims (66)

1.一种驱动电路，用于驱动输出负载，其特征在于，包括：
两个缓冲器电路，将输入端子共同连接到输入有输入信号电压的一个输入端子，将输出端子共同连接到一个输出端子中，其中，第一缓冲器电路至少具有高电位的工作范围，第二缓冲器电路至少具有低电位的工作范围；
存储部，存储并保持用于对所述第一缓冲器电路和第二缓冲器电路动作的切换进行选择的基准数据；
比较部，将输入的数据信号和所述基准数据进行比较；
控制装置，根据所述比较部的比较结果信号和控制信号，控制所述第一缓冲器电路和第二缓冲器电路在可工作的范围内的工作和停止。
2.根据权利要求1所述的驱动电路，其特征在于，所述基准数据与对应于能使所述第一缓冲器电路和第二缓冲器电路共同工作的范围内的电压的数据相对应。
3.一种驱动电路，其特征在于，包括：
两个缓冲器电路，将输入端子共同连接到输入有输入信号电压的一个输入端子，将输出端子共同连接到一个输出端子中，其中，第一缓冲器电路的工作范围达到高电位侧电源电位，第二缓冲器电路的工作范围达到低电位侧电源电位；
存储部，用于保存第一、第二极性的基准数据，它们用于对应于输入的数字数据和信号电压之间的关系，在规定根据预定的基准电压信号的特性的第一、第二极性的每一个中，判断所述第一缓冲器电路和第二缓冲器电路动作的切换；
选择部，输入确定极性的极性信号，根据所述极性信号的值，选择所述第一、第二极性的基准数据中之一；
比较部，将输入的数字数据和从所述选择部输出的基准数据进行比较；
控制装置，根据所述比较部的比较结果信号和控制信号，控制所述第一缓冲器电路和第二缓冲器电路在可工作的范围内的工作和停止。
4.根据权利要求3所述的驱动电路，其特征在于，所述第一极性和第二极性的基准数据对应于与在使所述第一缓冲器电路和第二缓冲器电路能够同时工作的范围内的电压对应的数据。
5.一种驱动电路，其特征在于，包括：
两个缓冲器电路，将输入端子共同连接到输入有输入信号电压的一个输入端子，将输出端子共同连接到一个输出端子中，其中，第一缓冲器电路的工作范围达到高电位侧电源电位，第二缓冲器电路的工作范围达到低电位侧电源电位；
存储部，用于对于与灰度和信号电压相关的特性的标准状态以及调制时的状态，保存与所述第一缓冲器电路和第二缓冲器电路能够同时工作的范围内的输入信号电压对应的基准数据；
选择部，根据确定调制的调制信息，选择与标准或调制对应的基准数据并输出；
比较部，将输入的数据和从所述选择部输出的基准数据进行比较；
控制装置，根据所述比较部的比较结果信号和控制信号，控制所述第一缓冲器电路和第二缓冲器电路的工作和停止。
6.根据权利要求5所述的驱动电路，其特征在于，
所述存储部保存与调制种类对应而规定的基准数据；
在所述选择部中，根据输入的调制信息，选择与调制种类对应的基准数据输出。
7.一种驱动电路，其特征在于，包括：
两个缓冲器电路，将输入端子共同连接到输入有输入信号电压的一个输入端子，将输出端子共同连接到一个输出端子中，其中，第一缓冲器电路的工作范围达到高电位侧电源电位，第二缓冲器电路的工作范围达到低电位侧电源电位；
第一存储部，用于分别对于与灰度和信号电压相关的特性的标准状态以及调制时的状态，保存与所述第一缓冲器电路和第二缓冲器电路能够同时工作的范围内的输入信号电压对应的正极性的基准数据；
第二存储部，用于分别对于与灰度和信号电压相关的特性的标准状态以及调制时的状态，保存与所述第一缓冲器电路和第二缓冲器电路能够同时工作的可驱动切换范围内的电压对应的负极性的基准数据；
选择部，根据确定极性的极性信号，选择所述第一、第二存储部之一，根据确定调制的调制信息，选择与标准或调制对应的基准数据并输出；
比较部，将输入的数据和从所述选择部输出的基准数据进行比较；
控制装置，根据所述比较部的比较结果信号和控制信号，控制所述第一缓冲器电路和第二缓冲器电路的工作和停止。
8.根据权利要求7所述的驱动电路，其特征在于，
所述第一存储部保存与调制种类对应而规定的正极性基准数据；
所述第二存储部保存与调制种类对应而规定的负极性基准数据；
在所述选择部中，根据极性信号，选择所述第一、第二存储部之一，根据输入的调制信息，选择输出与调制种类对应的基准数据。
9.根据权利要求1所述的驱动电路，其特征在于，
在所述控制信号是指示动作的值时，所述比较部的比较结果信号表示在所述输入的数据为等于所述基准数据或者为比所述基准数据大的值的情况下，使所述第一缓冲器电路工作而使所述第二缓冲器电路停止；
在所述比较部的比较结果信号表示输入的数据为比所述基准数据小的值的情况下，所述第一缓冲器电路停止而所述第二缓冲器电路动作。
10.根据权利要求7所述的驱动电路，其特征在于，所述极性信号作为表示液晶显示装置的相对电极的公共电位(Vcom)的反相驱动中的极性的逻辑值。
11.根据权利要求7所述的驱动电路，其特征在于，所述第一存储部、所述第二存储部、所述选择部的至少一个构成为与所述驱动电路的外部设置的所述驱动电路电连接。
12.一种驱动电路，其特征在于，包括：
灰度电压发生装置，具有在第一、第二参考电压间串联连接的多个电阻，从各抽头生成灰度电压；
译码电路，输入数字信号，从所述灰度电压发生装置的输出电压选择对应的电压并输出；
多个根据权利要求2所述的驱动电路，将所述译码电路的输出输入，驱动输出负载；
对所述驱动电路的预定个数，至少有一个共用的所述第一和第二存储部、所述选择部。
13.一种驱动电路，用于驱动输出负载，其特征在于，包括：
两个缓冲器电路，将输入端子共同连接到输入有输入信号电压的一个输入端子，将输出端子共同连接到一个输出端子中，其中，第一缓冲器电路至少具有高电位侧电源电位的工作范围，第二缓冲器电路至少具有低电位侧电源电位的工作范围；
基准电压发生装置，产生与能使所述第一缓冲器电路和第二缓冲器电路共同动作的电压范围对应的基准电压；
比较部，将从所述基准电压发生装置输出的基准电压和所述输入信号电压进行比较；
控制装置，根据所述比较部的比较结果信号和控制信号，控制所述第一缓冲器电路和第二缓冲器电路在能够工作的范围内工作和停止。
14.根据权利要求13所述的驱动电路，其特征在于，
在所述控制信号是指示动作的值时，在所述比较部的比较结果信号表示所述输入的数据为等于所述基准数据或者为比所述基准数据大的值的情况下，使所述第一缓冲器电路工作而使所述第二缓冲器电路停止；
在所述比较部的比较结果信号表示所述输入的数据为比所述基准数据小的值的情况下，所述第一缓冲器电路停止，而所述第二缓冲器电路工作。
15.一种驱动电路，其特征在于，包括：
两个缓冲器电路，将输入端子共同连接到输入有输入信号电压的一个输入端子，将输出端子共同连接到一个输出端子中，其中，第一缓冲器电路具有高电位侧电源电位的工作范围，第二缓冲器电路具有低电位侧电源电位的工作范围；
基准电压发生装置，产生与能使所述第一缓冲器电路和第二缓冲器电路共同动作的电压范围对应的基准电压；
比较部，将从所述基准电压发生装置输出的基准电压和输入信号电压进行比较；
第一逻辑电路，输入所述比较部的比较结果信号和控制信号，在所述控制信号为有效时，向所述第一缓冲器电路输出所述比较结果信号的逻辑运算结果；
第二逻辑电路，输入所述比较器的比较结果信号的反相信号和控制信号，在所述控制信号为有效时，向所述第二缓冲器电路输出所述比较结果信号的反相信号的逻辑运算结果。
16.根据权利要求15所述的驱动电路，其特征在于，所述基准电压发生装置设置在所述驱动电路的外部。
17.一种驱动电路，其特征在于，包括：
灰度电压发生装置，具有在第一、第二参考电压间串联连接的多个电阻，从各抽头生成灰度电压；
译码电路，输入数字数据信号，从所述灰度电压发生装置的输出电压选择对应的电压并输出；
多个根据权利要求13所述的驱动电路，将所述译码电路的输出输入，驱动输出负载；
对所述驱动电路的预定个数，至少设有一个共用的所述基准电压发生装置。
18.根据权利要求13所述的驱动电路，其特征在于，所述比较器具有：
将所述输入信号电压和所述基准电压差动输入的差动放大电路；
通过开关与所述差动放大电路的输出连接的保持电路。
19.根据权利要求13所述的驱动电路，其特征在于，
所述比较器具有：
将所述输入信号电压和所述基准电压差动输入的差动放大电路；
通过第一开关与所述差动放大电路的一个输出端连接的触发器电路，
所述触发器具有：
输入端与所述第一开关连接的第一反相器；
输出端与所述第一开关的输出端连接的第二反相器；
在所述第二反相器的输出端和所述第一反相器的输入端之间连接的第二开关，
将所述第二反相器的输出信号作为比较结果信号输出，
进行这样的控制，在所述差动放大电路动作时，所述第一开关为导通状态，在接收所述差动放大电路的输出并锁存的情况下，为使所述第一开关截止、而所述第二开关导通的状态。
20.根据权利要求13所述的驱动电路，其特征在于，
所述比较器具有：
将所述输入信号电压和所述基准电压差动输入的差动放大电路；和
触发器电路，
所述差动放大电路具有：
将所述输入信号电压和所述基准电压差动输入的差动对；
在驱动所述差动对的电流源的电源通路中***的第一开关；
接收所述差动对的输出的输出级晶体管；
在所述输出级晶体管的电源通路中***的第二开关；
所述触发器具有：
输入端通过第三开关与所述输出级晶体管的输出端连接的第一反相器；
输入端与所述第一反相器的输出端连接的第二反相器；
在所述第二反相器的输出端和所述第一反相器的输入端之间连接的第四开关，
所述第二反相器的输出端信号和/或所述第一反相器的输出端信号作为比较结果信号输出，
在所述差动放大电路工作时，所述第一、第二、第三开关全部为导通状态，
进行这样的控制，在触发器接收所述差动放大电路的输出而锁存时，所述第一开关、所述第二开关、所述第三开关截止，所述第四开关为导通状态。
21.根据权利要求13所述的驱动电路，其特征在于，
所述比较器具有：
将所述输入信号电压和所述基准电压差动输入的差动放大电路；和
触发器电路，
所述差动放大电路具有：
将所述输入信号电压和所述基准电压差动输入的差动对；
在驱动所述差动对的电流源的电源通路中***的第一开关；
接收所述差动对的输出的输出级晶体管；
在所述输出级晶体管的电源通路中***的第二开关；
所述触发器具有：
输入端通过第三开关与所述输出级晶体管的输出端连接的第一定时反相器；
输入端与所述第一定时反相器的输出端连接的第二定时反相器；
所述第二定时反相器的输出端和所述第一定时反相器的输入端连接，
所述第二定时反相器的输出端信号和/或所述第一定时反相器的输出端信号作为比较结果信号输出，
进行这样的控制，在所述差动放大电路动作时，所述第一、第二、第三开关全部为导通状态，在接收所述差动放大电路的输出而锁存时，所述第一开关、所述第二开关、所述第三开关截止。
22.根据权利要求13所述的驱动电路，其特征在于，
所述比较器具有：
将所述输入信号电压和所述基准电压差动输入的差动放大电路；和
触发器电路，
所述差动放大电路具有：
将所述输入信号电压和所述基准电压差动输入的差动对；
在驱动所述差动对的电流源的电源路径中***的第一开关；
接收所述差动对的输出的输出级晶体管；
在所述输出级晶体管的电源通路中***的第二开关；
所述触发器具有：
输入端通过第三开关与所述输出级晶体管的输出端连接的第一定时反相器，它具有在构成CMOS反相器的P沟道MOS晶体管的源极和所述高电位侧电源间连接的第四开关，和在构成所述CMOS反相器的N沟道MOS晶体管的源极和低电位侧电源间连接的第五开关；
输入端与所述第一定时反相器的输出端连接的第二定时反相器，它具有在构成CMOS反相器的P沟道MOS晶体管的源极和所述高电位侧电源间连接的第六开关，和在构成所述CMOS反相器的N沟道MOS晶体管的源极和低电位侧电源间连接的第七开关；
所述第二定时反相器的输出端和所述第一定时反相器的输入端连接，
所述第二定时反相器的输出端信号或所述第一、第二定时反相器的输出端信号作为比较结果信号输出，
进行这样的控制，在所述差动放大电路工作时，所述第一、第二、第三开关全部为导通状态，在接收所述差动放大电路的输出而锁存时，所述第一开关、所述第二开关、所述第三开关截止，所述第四、第五、第六和第七开关为导通。
23.根据权利要求21或22所述的驱动电路，其特征在于，所述第二定时反相器的输出端的负载电容的电容值比所述第一定时反相器的输出端的负载电容的电容值大。
24.根据权利要求1所述的驱动电路，其特征在于，
所述第一缓冲器电路包括：
在低电位侧电源和所述输出端子间连接的构成源极跟随器的晶体管，
第一栅极偏压控制装置，输入输入信号电压，向所述构成源极跟随器的晶体管提供栅极偏置电压，和
对所述输出端子进行预充电的装置。
25.根据权利要求1所述的驱动电路，其特征在于，
所述第二缓冲器电路包括：
在所述高电位侧电源和所述输出端子间连接的构成源极跟随器的晶体管，
第二栅极偏压控制装置，输入输入信号电压，向所述构成源极跟随器的晶体管提供栅极偏置电压，和
对所述输出端子进行预放电的装置。
26.根据权利要求1所述的驱动电路，其特征在于，
所述第一缓冲器电路包括：
在低电位侧电源和所述输出端子间连接的构成源极跟随器的第一晶体管；
第一栅极偏压控制装置，输入所述输入信号电压，向所述构成源极跟随器的晶体管提供栅极偏置电压；和
对所述输出端子进行预充电的装置，
所述第二缓冲器电路包括：
在高电位侧电源和所述输出端子间连接的构成源极跟随器的晶体管，
第二栅极偏压控制装置，输入输入信号电压，向所述构成源极跟随器的晶体管提供栅极偏置电压，和
对所述输出端子进行预放电的装置。
27.根据权利要求1所述的驱动电路，其特征在于，
所述第一缓冲器电路包括：
在所述输入端子和高电位侧电源间串联连接的第一电流源和第一开关；
源极与所述输入端子连接、栅极和漏极连接的第一导电型的第一MOS晶体管；
在所述第一MOS晶体管的漏极和低电位侧电源间串联连接的第二电流源和第二开关；
在所述输出端子和所述高电位侧电源间串联连接的第三电流源和第三开关；
源极与所述输出端子连接、栅极与所述第一MOS晶体管的栅极共同连接、漏极通过第四开关与低电位侧电源连接的第一导电型的第二MOS晶体管；
在所述输出端子和所述高电位侧电源之间，具有用于控制所述输出端子的充电的第五开关。
28.根据权利要求1所述的驱动电路，其特征在于，
所述第二缓冲器电路包括：
在所述输入端子和低电位侧电源间串联连接的第四电流源和第六开关；
源极与所述输入端子连接、栅极和漏极连接的第二导电型的第三MOS晶体管；
在所述第三MOS晶体管的漏极和高电位侧电源间串联连接的第五电流源和第七开关；
在所述输出端子和所述低电位侧电源间串联连接的第六电流源和第八开关；
源极与所述输出端子连接、栅极与所述第三MOS晶体管的栅极共同连接、漏极通过第九开关与所述高电位侧电源连接的第二导电型的第四MOS晶体管；
在所述输出端子和所述高电位侧电源之间，具有用于控制所述输出端子的放电的第十开关。
29.根据权利要求1所述的驱动电路，其特征在于，
所述第一缓冲器电路包括：
在所述输入端子和高电位侧电源间串联连接的第一电流源和第一开关；
源极与所述输入端子连接、栅极和漏极连接的第一导电型的第一MOS晶体管；
在所述第一MOS晶体管的漏极和低电位侧电源间串联连接的第二电流源和第二开关；
在所述输出端子和所述高电位侧电源间串联连接的第三电流源和第三开关；
源极与所述输出端子连接、栅极与所述第一MOS晶体管的栅极共同连接、漏极通过第四开关与低电位侧电源连接的第一导电型的第二MOS晶体管，
在所述输出端子和所述高电位侧电源之间，具有用于控制所述输出端子的充电的第五开关，
所述第二缓冲器电路包括：
在所述输入端子和低电位侧电源间串联连接的第四电流源和第六开关；
源极与所述输入端子连接、栅极和漏极连接的第二导电型的第三MOS晶体管；
在所述第三MOS晶体管的漏极和高电位侧电源间串联连接的第五电流源和第七开关；
在所述输出端子和所述低电位侧电源间串联连接的第六电流源和第八开关；
源极与所述输出端子连接、栅极与所述第三MOS晶体管的栅极共同连接、漏极通过第九开关与所述高电位侧电源连接的第二导电型的第四MOS晶体管，
在所述输出端子和所述低电位侧电源之间，具有用于控制所述输出端子的放电的第十开关。
30.根据权利要求1所述的驱动电路，其特征在于，
所述第一缓冲器电路包括由差动放大电路构成的电压跟随器电路，具有由第二导电型的MOS晶体管对所构成的差动对，所述输入端子与同相输入端连接，所述输出端子与反相输入端连接。
31.根据权利要求1所述的驱动电路，其特征在于，
所述第二缓冲器电路包括由差动放大电路构成的电压跟随器电路，具有第一导电型的MOS晶体管对所构成的差动对，所述输入端子与同相输入端连接，所述输出端子与反相输入端连接。
32.根据权利要求1所述的驱动电路，其特征在于，
所述第一缓冲器电路包括由差动放大电路构成的电压跟随器电路，具有由第二导电型的MOS晶体管对所构成的差动对，其所述输入端子与同相输入端连接，所述输出端子与反相输入端连接。
所述第二缓冲器电路包括由差动放大电路构成的电压跟随器电路，具有第一导电型的MOS晶体管对所构成的差动对，所述输入端子与同相输入端连接，所述输出端子与反相输入端连接。
33.根据权利要求30所述的驱动电路，其特征在于，具有对所述输出端子预充电和预放电的装置。
34.根据权利要求1所述的驱动电路，其特征在于，
所述第一缓冲器电路包括
差动级，具有：
由第二导电型的MOS晶体管对所构成的差动对；
在所述差动对的输出和高电位侧电源间连接的负载电路；
驱动所述差动对的电流源；和
第一开关，它控制在所述电流源和低电位电源间电流通路的导通和截止，
MOS晶体管，输入所述差动对的一个输出，其输出与所述输出端子连接，
在所述输出端子和低电位侧电源连接的电流源以及开关，
所述差动对的MOS晶体管对的栅级与所述输入端子和所述输出端子连接。
35.根据权利要求1所述的驱动电路，其特征在于，
所述第二缓冲器电路包括
差动级，具有：
由第一导电型的MOS晶体管对所构成的差动对；
在所述差动对的输出和高电位侧电源间连接的负载电路；
驱动所述差动对的电流源；和
控制所述电流源和所述高电位电源之间电流通路的导通和截止的开关，
MOS晶体管，输入所述差动对的一个输出，其输出与所述输出端子连接，
在所述输出端子和高电位侧电源间连接的电流源以及开关，
所述差动对的MOS晶体管对的栅级与所述输入端子和所述输出端子连接。
36.根据权利要求1所述的驱动电路，其特征在于，
所述第一缓冲器电路包括
第一差动级，具有：
由第二导电型的第一和第二MOS晶体管对所构成的第一差动对；
在所述第一差动对的输出和低电位侧电源间连接的第一负载电路；
驱动所述第一差动对的第一电流源；和
第一开关，它控制在所述第一电流源和低电位电源间电流通路的导通和截止，
第三MOS晶体管，输入所述第一差动对的一个输出，其输出与所述输出端子连接，
在所述输出端子和高电位侧电源连接的第二电流源以及第二开关，
所述第一差动对的MOS晶体管对的栅级与所述输入端子和所述输出端子连接，
所述第二缓冲器电路包括
第二差动级，具有：
由第一导电型的第四和第五MOS晶体管对所构成的第二差动对；
在所述第二差动对的输出和低电位侧电源间连接的第二负载电路；
驱动所述第二差动对的第三电流源；和
第三开关，控制在所述第三电流源和高电位电源间电流通路的导通和截止，
第六MOS晶体管，输入所述第二差动对的一个输出，其输出与所述输出端子连接，
在所述输出端子和高电位侧电源间连接的第四电流源以及第四开关，
所述第二差动对的MOS晶体管对的栅级与所述输入端子和所述输出端子连接。
37.根据权利要求34所述的驱动电路，其特征在于，具有对所述输出端子预充电和预放电的装置。
38.根据权利要求1所述的驱动电路，其特征在于，
所述第一缓冲器电路包括：
电压跟随器电路，由差动放大电路构成，具有
由第二导电型的MOS晶体管对所构成的差动对，其所述输入端子与同相输入端连接，所述输出端子与反相输入端连接；
连接在低电位侧电源和所述输出端子之间的构成源级跟随器的晶体管；
第一栅极偏压控制装置，输入所述输入信号电压，向所述构成源极跟随器的晶体管提供栅极偏置电压。
39.根据权利要求1所述的驱动电路，其特征在于，
所述第二缓冲器电路包括：
电压跟随器电路，由差动放大电路构成，具有
由第一导电型的MOS晶体管对所构成的差动对，其所述输入端子与同相输入端连接，所述输出端子与反相输入端连接；
连接在高电位侧电源和所述输出端子之间的构成源级跟随器的晶体管；
第二栅极偏压控制装置，输入所述输入信号电压，向所述构成源极跟随器的晶体管提供栅极偏置电压。
40.根据权利要求1所述的驱动电路，其特征在于，包括
所述第一缓冲器电路包括：
第一电压跟随器电路，由差动放大电路构成，具有
由第二导电型的MOS晶体管对所构成的差动对，其所述输入端子与同相输入端连接，所述输出端子与反相输入端连接；
连接在低电位侧电源和所述输出端子之间的构成源级跟随器的晶体管；
第一栅极偏压控制装置，输入所述输入信号电压，向所述构成源极跟随器的晶体管提供栅极偏置电压，
所述第二缓冲器电路包括：
第二电压跟随器电路，由差动放大电路构成，具有
由第一导电型的MOS晶体管对所构成的差动对，其所述输入端子与同相输入端连接，所述输出端子与反相输入端连接；
连接在高电位侧电源和所述输出端子之间的构成源级跟随器的晶体管；
第二栅极偏压控制装置，输入所述输入信号电压，向所述构成源极跟随器的晶体管提供栅极偏置电压。
41.根据权利要求38所述的驱动电路，其特征在于，具有对所述输出端子预充电和预放电的装置。
42.根据权利要求1所述的驱动电路，其特征在于，
所述第一缓冲器电路包括
差动级，具有：
由第二导电型的第一和第二MOS晶体管对所构成的差动对；
在所述差动对的输出和所述高电位侧电源之间连接的有源负载电路；
驱动所述差动对的第一电流源；和
第一开关，它控制在所述第一电流源和低电位电源间电流通路的导通和截止，
以及
第三MOS晶体管，输入所述差动对的一个输出，其输出与所述输出端子连接，
所述第一和第二MOS晶体管对的栅级与所述输入端子和所述输出端子连接，
在所述输入端子和高电位侧电源间串联连接的第二电流源和第二开关，
第一导电型的第四MOS晶体管，源极与所述输入端子连接，栅极和漏极连接，
在所述第四MOS晶体管的漏极和低电位侧电源间串联连接的第三电流源和第三开关，
在所述输出端子和所述高电位侧电源间串联连接的第四电流源和第四开关，
第一导电型的第五MOS晶体管，其源极与所述输出端子连接，栅极与所述第四MOS晶体管的栅极共同连接，漏极通过第五开关与低电位侧电源连接。
43.根据权利要求1所述的驱动电路，其特征在于，
所述第二缓冲器电路包括
差动级，具有：
由第一导电型的第六和七MOS晶体管对所构成的差动对；
在所述差动对的输出和低电位侧电源间连接的有源负载电路；
驱动所述差动对的第五电流源；和
第六开关，它控制在所述第五电流源和高电位电源间电流通路的导通和截止，
以及
第八MOS晶体管，输入所述差动对的输出，其输出与所述输出端子连接，
所述第六和第七MOS晶体管对的栅级与所述输入端子和所述输出端子连接，
在所述输入端子和低电位侧电源间串联连接的第六电流源和第七开关，
第二导电型的第九MOS晶体管，源极与所述输入端子连接，栅极和漏极连接，
在所述第九MOS晶体管的漏极和高电位侧电源间串联连接的第七电流源和第八开关，
在所述输出端子和所述低电位侧电源间串联连接的第八电流源和第九开关，
第一导电型第十MOS晶体管，其源极与所述输出端子连接，栅极与所述第九MOS晶体管的栅极共同连接，漏极通过第十开关与高电位侧电源连接。
44.根据权利要求1所述的驱动电路，其特征在于，
所述第一缓冲器电路包括
差动级，具有：
由第二导电型的第一和第二MOS晶体管对所构成的第一差动对；
在所述第一差动对的输出和所述高电位侧电源间连接的有源负载电路；
驱动所述第一差动对的第一电流源；和
第一开关，它控制在所述第一电流源和低电位电源间电流通路的导通和截止，
以及
第三MOS晶体管，输入所述第一差动对的一个输出，其输出与所述输出端子连接，
所述第一和第二MOS晶体管对的栅级与所述输入端子和所述输出端子连接，
在所述输入端子和高电位侧电源间串联连接的第二电流源和第二开关，
第一导电型的第四MOS晶体管，源极与所述输入端子连接，栅极和漏极连接，
在所述第四MOS晶体管的漏极和所述低电位侧电源间串联连接的第三电流源和第三开关，
在所述输出端子和所述高电位侧电源间串联连接的第四电流源和第四开关，
第一导电型第五MOS晶体管，其源极与所述输出端子连接，栅极与所述第四MOS晶体管的栅极共同连接，漏极通过第五开关与低电位侧电源连接，
所述第二缓冲器电路包括
差动级，具有：
由第一导电型的第六和七MOS晶体管对所构成的第二差动对；
在所述第二差动对的输出和所述低电位侧电源间连接的有源负载电路；
驱动所述第二差动对的第五电流源；和
第六开关，它控制在所述第五电流源和高电位电源间电流通路的导通和截止，
以及
第八MOS晶体管，输入所述第二差动对的一个输出，其输出与所述输出端子连接，
所述第六和第七MOS晶体管对的栅级与所述输入端子和所述输出端子连接，
在所述输入端子和低电位侧电源间串联连接的第六电流源和第七开关，
第二导电型的第九MOS晶体管，源极与所述输入端子连接，栅极和漏极连接，
在所述第九MOS晶体管的漏极和高电位侧电源间串联连接的第七电流源和第八开关，
在所述输出端子和所述低电位侧电源间串联连接的第八电流源和第九开关，
第一导电型第十MOS晶体管，其源极与所述输出端子连接，栅极与所述第九MOS晶体管的栅极共同连接，漏极通过第十开关与高电位侧电源连接。
45.根据权利要求13所述的驱动电路，其特征在于，
所述基准电压发生装置具有在所述第一和第二参考电压之间连接的多个电阻和开关，在所述开关导通时，从所述电阻的连接点输出用所述第一、第二缓冲器电路工作范围的重叠规定的驱动切换范围内的电压。
46.一种液晶显示装置，其特征在于，在数据线的驱动中使用根据权利要求1所述的驱动电路。
47.根据权利要求13所述的驱动电路，其特征在于，
所述第一缓冲器电路包括：
在低电位侧电源和所述输出端子间连接的构成源极跟随器的晶体管；
第一偏压控制装置，将输入信号电压输入，向所述构成源极跟随器的晶体管提供栅极偏置电压；和
对所述输出端子预充电的装置。
48.根据权利要求13所述的驱动电路，其特征在于，
所述第二缓冲器电路包括：
在高电位侧电源和所述输出端子间连接的构成源极跟随器的晶体管；
第二偏压控制装置，将输入信号电压输入，向所述构成源极跟随器的晶体管提供栅极偏置电压；和
对所述输出端子预放电的装置。
49.根据权利要求13所述的驱动电路，其特征在于，
所述第一缓冲器电路包括：
在低电位侧电源和所述输出端子间连接的构成源极跟随器的第一晶体管；
第一偏压控制装置，将输入信号电压输入，向所述构成源极跟随器的晶体管提供栅极偏置电压；和
对所述输出端子预充电的装置，
所述第二缓冲器电路包括：
在高电位侧电源和所述输出端子间连接的构成源极跟随器的第二晶体管；
第二偏压控制装置，将输入信号电压输入，向所述构成源极跟随器的晶体管提供栅极偏置电压；和
对所述输出端子预放电的装置。
50.根据权利要求13所述的驱动电路，其特征在于，
所述第一缓冲器电路包括：
在所述输入端子和高电位侧电源之间串连接的第一电流源和第一开关；
源极与所述输入端子连接、栅极和漏极连接的第一导电型的第一MOS晶体管；
在所述第一MOS晶体管的漏极和低电位侧电源间串联连接的第二电流源和第二开关；
在所述输出端子和所述高电位侧电源间串联连接的第三电流源和第三开关；
源极与所述输出端子连接、栅极与所述第一MOS晶体管的栅极共同连接、漏极通过第四开关与低电位侧电源连接的第一导电型的第二MOS晶体管，
在所述输出端子和所述高电位侧电源之间，具有用于控制所述输出端子的充电的第五开关。
51.根据权利要求13所述的驱动电路，其特征在于，
所述第二缓冲器电路包括：
在所述输入端子和低电位侧电源间串联连接的第四电流源和第六开关；
源极与所述输入端子连接、栅极和漏极连接的第二导电型的第三MOS晶体管；
在所述第三MOS晶体管的漏极和高电位侧电源间串联连接的第五电流源和第七开关；
在所述输出端子和所述低电位侧电源间串联连接的第六电流源和第八开关；
源极与所述输出端子连接、栅极与所述第三MOS晶体管的栅极共同连接、漏极通过第九开关与所述高电位侧电源连接的第二导电型的第四MOS晶体管，
在所述输出端子和所述低电位侧电源之间，具有用于控制所述输出端子的放电的第十开关。
52.根据权利要求13所述的驱动电路，其特征在于，
所述第一缓冲器电路包括：
在所述输入端子和高电位侧电源之间串连接的第一电流源和第一开关；
源极与所述输入端子连接、栅极和漏极连接的第一导电型的第一MOS晶体管；
在所述第一MOS晶体管的漏极和低电位侧电源间串联连接的第二电流源和第二开关；
在所述输出端子和所述高电位侧电源间串联连接的第三电流源和第三开关；
源极与所述输出端子连接、栅极与所述第一MOS晶体管的栅极共同连接、漏极通过第四开关与低电位侧电源连接的第一导电型的第二MOS晶体管，
在所述输出端子和所述高电位侧电源之间，具有用于控制所述输出端子的充电的第五开关，
以及
所述第二缓冲器电路包括：
在所述输入端子和低电位侧电源间串联连接的第四电流源和第六开关；
源极与所述输入端子连接、栅极和漏极连接的第二导电型的第三MOS晶体管；
在所述第三MOS晶体管的漏极和高电位侧电源间串联连接的第五电流源和第七开关；
在所述输出端子和所述低电位侧电源间串联连接的第六电流源和第八开关；
源极与所述输出端子连接、栅极与所述第三MOS晶体管的栅极共同连接、漏极通过第九开关与所述高电位侧电源连接的第二导电型的第四MOS晶体管，
在所述输出端子和所述低电位侧电源之间，具有用于控制所述输出端子的放电的第十开关。
53.根据权利要求13所述的驱动电路，其特征在于，
所述第一缓冲器电路包括由差动放大电路构成的电压跟随器电路，具有由第二导电型的MOS晶体管对所构成的差动对，所述输入端子与同相输入端连接，所述输出端子与反相输入端连接。
54.根据权利要求13所述的驱动电路，其特征在于，
所述第二缓冲器电路包括由差动放大电路构成的电压跟随器电路，具有第一导电型的MOS晶体管对所构成的差动对，所述输入端子与同相输入端连接，所述输出端子与反相输入端连接。
55.根据权利要求13所述的驱动电路，其特征在于，
所述第一缓冲器电路包括由差动放大电路构成的电压跟随器电路，具有由第二导电型的MOS晶体管对所构成的差动对，其所述输入端子与同相输入端连接，所述输出端子与反相输入端连接。
所述第二缓冲器电路包括由差动放大电路构成的电压跟随器电路，具有第一导电型的MOS晶体管对所构成的差动对，所述输入端子与同相输入端连接，所述输出端子与反相输入端连接。
56.根据权利要求13所述的驱动电路，
所述第一缓冲器电路包括
差动级，具有：
由第二导电型的MOS晶体管对所构成的差动对；
在所述差动对的输出和高电位侧电源间连接的负载电路；
驱动所述差动对的电流源；和
第一开关，它控制在所述电流源和低电位电源间电流通路的导通和截止，
MOS晶体管，输入所述差动对的一个输出，其输出与所述输出端子连接，
在所述输出端子和低电位侧电源连接的电流源以及开关，
所述差动对的MOS晶体管对的栅级与所述输入端子和所述输出端子连接。
57.根据权利要求13所述的驱动电路，其特征在于，
所述第二缓冲器电路包括
差动级，具有：
由第一导电型的MOS晶体管对所构成的差动对；
在所述差动对的输出和低电位侧电源间连接的负载电路；
驱动所述差动对的电流源；和
控制所述电流源和所述高电位电源之间电流通路的导通和截止的开关，
MOS晶体管，输入所述差动对的一个输出，其输出与所述输出端子连接，
在所述输出端子和高电位侧电源间连接的电流源以及开关，
所述差动对的MOS晶体管对的栅级与所述输入端子和所述输出端子连接。
58.根据权利要求13所述的驱动电路，其特征在于，
所述第一缓冲器电路包括
第一差动级，具有：
由第二导电型的第一和第二MOS晶体管对所构成的第一差动对；
在所述第一差动对的输出和高电位侧电源间连接的第一负载电路；
驱动所述第一差动对的第一电流源；和
第一开关，它控制在所述第一电流源和低电位电源间电流通路的导通和截止，
第三MOS晶体管，输入所述第一差动对的一个输出，其输出与所述输出端子连接，
在所述输出端子和高电位侧电源连接的第二电流源以及第二开关，
所述第一差动对的MOS晶体管对的栅级与所述输入端子和所述输出端子连接，
所述第二缓冲器电路包括
第二差动级，具有：
由第一导电型的第四和第五MOS晶体管对所构成的第二差动对；
在所述第二差动对的输出和低电位侧电源间连接的第二负载电路；
驱动所述第二差动对的第三电流源；和
第三开关，控制在所述第三电流源和高电位电源间电流通路的导通和截止，
第六MOS晶体管，输入所述第二差动对的一个输出，其输出与所述输出端子连接，
在所述输出端子和高电位侧电源间连接的第四电流源以及第四开关，
所述第二差动对的MOS晶体管对的栅级与所述输入端子和所述输出端子连接。
59.根据权利要求55所述的驱动电路，其特征在于，具有对所述输出端子预充电和预放电的装置。
60.根据权利要求13所述的驱动电路，其特征在于，
所述第一缓冲器电路包括：
电压跟随器电路，由差动放大电路构成，具有
由第二导电型的MOS晶体管对所构成的差动对，其所述输入端子与同相输入端连接，所述输出端子与反相输入端连接；
连接在低电位侧电源和所述输出端子之间的构成源级跟随器的晶体管；
第一栅极偏压控制装置，输入所述输入信号电压，向所述构成源极跟随器的晶体管提供栅极偏置电压。
61.根据权利要求13所述的驱动电路，其特征在于，
所述第二缓冲器电路包括：
电压跟随器电路，由差动放大电路构成，具有
由第一导电型的MOS晶体管对所构成的差动对，其所述输入端子与同相输入端连接，所述输出端子与反相输入端连接；
连接在高电位侧电源和所述输出端子之间的构成源级跟随器的晶体管；
第二栅极偏压控制装置，输入所述输入信号电压，向所述构成源极跟随器的晶体管提供栅极偏置电压。
62.根据权利要求13所述的驱动电路，其特征在于，包括
所述第一缓冲器电路包括：
第一电压跟随器电路，由差动放大电路构成，具有
由第二导电型的MOS晶体管对所构成的差动对，其所述输入端子与同相输入端连接，所述输出端子与反相输入端连接；
连接在低电位侧电源和所述输出端子之间的构成源级跟随器的晶体管；
第一栅极偏压控制装置，输入所述输入信号电压，向所述构成源极跟随器的晶体管提供栅极偏置电压，
所述第二缓冲器电路包括：
第二电压跟随器电路，由差动放大电路构成，具有
由第一导电型的MOS晶体管对所构成的差动对，其所述输入端子与同相输入端连接，所述输出端子与反相输入端连接；
连接在高电位侧电源和所述输出端子之间的构成源级跟随器的晶体管；
第二栅极偏压控制装置，输入所述输入信号电压，向所述构成源极跟随器的晶体管提供栅极偏置电压。
63.根据权利要求13所述的驱动电路，其特征在于，
所述第一缓冲器电路包括
差动级，具有：
由第二导电型的第一和第二MOS晶体管对所构成的差动对；
在所述差动对的输出和所述高电位侧电源之间连接的有源负载电路；
驱动所述差动对的第一电流源；和
第一开关，它控制在所述第一电流源和低电位电源间电流通路的导通和截止，
以及
第三MOS晶体管，输入所述差动对的一个输出，其输出与所述输出端子连接，
所述第一和第二MOS晶体管对的栅级与所述输入端子和所述输出端子连接，
在所述输入端子和高电位侧电源间串联连接的第二电流源和第二开关，
第一导电型的第四MOS晶体管，源极与所述输入端子连接，栅极和漏极连接，
在所述第四MOS晶体管的漏极和低电位侧电源间串联连接的第三电流源和第三开关，
在所述输出端子和所述高电位侧电源间串联连接的第四电流源和第四开关，
第一导电型的第五MOS晶体管，其源极与所述输出端子连接，栅极与所述第四MOS晶体管的栅极共同连接，漏极通过第五开关与低电位侧电源连接。
64.根据权利要求13所述的驱动电路，其特征在于，
所述第二缓冲器电路包括
差动级，具有：
由第一导电型的第六和七MOS晶体管对所构成的差动对；
在所述差动对的输出和低电位侧电源间连接的有源负载电路；
驱动所述差动对的第五电流源；和
第六开关，它控制在所述第五电流源和高电位电源间电流通路的导通和截止，
以及
第八MOS晶体管，输入所述差动对的输出，其输出与所述输出端子连接，
所述第六和第七MOS晶体管对的栅级与所述输入端子和所述输出端子连接，
在所述输入端子和低电位侧电源间串联连接的第六电流源和第七开关，
第二导电型的第九MOS晶体管，源极与所述输入端子连接，栅极和漏极连接，
在所述第九MOS晶体管的漏极和高电位侧电源间串联连接的第七电流源和第八开关，
在所述输出端子和所述低电位侧电源间串联连接的第八电流源和第九开关，
第一导电型第十MOS晶体管，其源极与所述输出端子连接，栅极与所述第九MOS晶体管的栅极共同连接，漏极通过第十开关与高电位侧电源连接。
65.根据权利要求13所述的驱动电路，其特征在于，
所述第一缓冲器电路包括
差动级，具有：
由第二导电型的第一和第二MOS晶体管对所构成的第一差动对；
在所述第一差动对的输出和所述高电位侧电源间连接的有源负载电路；
驱动所述第一差动对的第一电流源；和
第一开关，它控制在所述第一电流源和低电位电源间电流通路的导通和截止，
以及
第三MOS晶体管，输入所述第一差动对的一个输出，其输出与所述输出端子连接，
所述第一和第二MOS晶体管对的栅级与所述输入端子和所述输出端子连接，
在所述输入端子和高电位侧电源间串联连接的第二电流源和第二开关，
第一导电型的第四MOS晶体管，源极与所述输入端子连接，栅极和漏极连接，
在所述第四MOS晶体管的漏极和所述低电位侧电源间串联连接的第三电流源和第三开关，
在所述输出端子和所述高电位侧电源间串联连接的第四电流源和第四开关，
第一导电型第五MOS晶体管，其源极与所述输出端子连接，栅极与所述第四MOS晶体管的栅极共同连接，漏极通过第五开关与低电位侧电源连接，
所述第二缓冲器电路包括
差动级，具有：
由第一导电型的第六和七MOS晶体管对所构成的第二差动对；
在所述第二差动对的输出和所述低电位侧电源间连接的有源负载电路；
驱动所述第二差动对的第五电流源；和
第六开关，它控制在所述第五电流源和高电位电源间电流通路的导通和截止，
以及
第八MOS晶体管，输入所述第二差动对的一个输出，其输出与所述输出端子连接，
所述第六和第七MOS晶体管对的栅级与所述输入端子和所述输出端子连接，
在所述输入端子和低电位侧电源间串联连接的第六电流源和第七开关，
第二导电型的第九MOS晶体管，源极与所述输入端子连接，栅极和漏极连接，
在所述第九MOS晶体管的漏极和高电位侧电源间串联连接的第七电流源和第八开关，
在所述输出端子和所述低电位侧电源间串联连接的第八电流源和第九开关，
第一导电型第十MOS晶体管，其源极与所述输出端子连接，栅极与所述第九MOS晶体管的栅极共同连接，漏极通过第十开关与高电位侧电源连接。
66.一种液晶显示装置，其特征在于，在数据线的驱动中使用根据权利要求13所述的驱动电路。
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