CN116169018A - 蚀刻方法 - Google Patents

蚀刻方法 Download PDF

Info

Publication number
CN116169018A
CN116169018A CN202310013829.4A CN202310013829A CN116169018A CN 116169018 A CN116169018 A CN 116169018A CN 202310013829 A CN202310013829 A CN 202310013829A CN 116169018 A CN116169018 A CN 116169018A
Authority
CN
China
Prior art keywords
gas
silicon
etching method
film
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310013829.4A
Other languages
English (en)
Inventor
横山乔大
户村幕树
木原嘉英
须田隆太郎
大类贵俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/JP2020/005847 external-priority patent/WO2021090516A1/ja
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN116169018A publication Critical patent/CN116169018A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32137Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32146Amplitude modulation, includes pulsing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32458Vessel
    • H01J37/32477Vessel characterised by the means for protecting vessels or internal parts, e.g. coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05HPLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00Generating plasma; Handling plasma
    • H05H1/24Generating plasma
    • H05H1/46Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Abstract

本申请所公开的蚀刻方法包括工序(a),所述工序(a)在等离子体处理装置的腔室内准备基板。基板包括含硅膜。蚀刻方法还包括工序(b),所述工序(b)通过来自在腔室内从处理气体形成的等离子体的化学物种来对含硅膜进行蚀刻。处理气体包含含磷气体、含氟气体及含氢气体。含氢气体含有选自由氟化氢、H2、氨及烃组成的组中的至少一种。

Description

蚀刻方法
本申请是申请日为2020年11月2日、发明名称为“蚀刻方法”的中国申请号为202080005420.2的分案申请。
技术领域
本发明的示例性实施方式涉及一种蚀刻方法、处理气体及等离子体处理装置。
背景技术
在电子设备的制造中,对基板的含硅膜进行等离子体蚀刻。在等离子体蚀刻时,使用从处理气体生成的等离子体来进行含硅膜的蚀刻。在美国专利申请公开第2016/0343580号说明书中,公开有包含氟碳化物气体的处理气体作为用于含硅膜的等离子体蚀刻的处理气体。在日本特开2016-39310号公报中,公开有包含烃气体及氢氟碳化物气体的处理气体作为用于含硅膜的等离子体蚀刻的处理气体。
既有技术文献
专利文献
专利文献1:美国专利申请公开第2016/0343580号说明书
专利文献2:日本特开2016-39310号公报
发明内容
发明要解决的技术课题
本发明提供一种在对含硅膜进行等离子体蚀刻时提高蚀刻速率的技术。
用于解决技术课题的手段
在一示例性实施方式中,提供一种蚀刻方法。蚀刻方法包括工序(a),所述工序(a)在等离子体处理装置的腔室内准备基板。基板包括含硅膜。蚀刻方法还包括工序(b),所述工序(b)通过来自在腔室内从处理气体形成的等离子体的化学物种来对含硅膜进行蚀刻。处理气体包含含磷气体、含氟气体及含氢气体。含氢气体含有选自由氟化氢、H2、氨及烃组成的组中的至少一种。
发明效果
根据一示例性实施方式,变得能够在对含硅膜进行等离子体蚀刻时提高蚀刻速率。
附图说明
图1是一示例性实施方式的蚀刻方法的流程图。
图2是可以适用图1所示的蚀刻方法的一例基板的局部放大剖视图。
图3是概略地表示一示例性实施方式的等离子体处理装置的图。
图4中,图4(a)是适用图1所示的蚀刻方法的一例基板的局部放大剖视图,图4(b)是通过由不包含磷的处理气体形成的等离子体进行蚀刻的一例基板的局部放大剖视图。
图5是一示例性实施方式的蚀刻方法的一例时序图。
图6中,图6(a)是表示针对在工序STP中对硅氧化膜进行蚀刻的实验例中所形成的保护膜PF进行XPS分析的结果的图,图6(b)是表示针对在工序STP中对硅氮化膜进行了蚀刻的实验例中所形成的保护膜PF进行XPS分析的结果的图。
图7是关于一示例性实施方式的蚀刻方法的另一例时序图。
图8是表示在第1实验中所求出的处理气体中的PF3气体的流量与硅氧化膜的蚀刻速率的关系的图表。
图9是表示在第1实验中所求出的处理气体中的PF3气体的流量与形成于硅氧化膜上的开口的最大宽度的关系的图表。
图10是表示在第1实验中所求出的处理气体中的PF3气体的流量与选择比的关系的图表。
图11是表示在第2实验中所求出的PF3气体的流量分别与含硅膜的蚀刻速率、掩模的蚀刻速率及选择比的关系的图表。
图12是另一示例性实施方式的蚀刻方法的流程图。
图13是适用图12所示的蚀刻方法的一例基板的局部放大剖视图。
图14是适用图12所示的蚀刻方法的一例基板的局部放大剖视图。
图15是另一示例性实施方式的蚀刻方法的一例时序图。
图16是表示第7实验的结果的图表。
图17是表示第8实验~第11实验的结果的图表。
图18中,图18(a)是表示第12实验的结果的图表,图18(b)是表示第13实验的结果的图表。
具体实施方式
以下,对各种示例性实施方式进行说明。
在一示例性实施方式中,提供一种蚀刻方法。蚀刻方法包括工序(a),所述工序(a)在等离子体处理装置的腔室内准备基板。基板包括含硅膜。蚀刻方法还包括工序(b),所述工序(b)通过来自在腔室内从处理气体形成的等离子体的化学物种来对含硅膜进行蚀刻。处理气体包含含磷气体、含氟气体及含氢气体。含氢气体含有选自由氟化氢、H2、氨及烃组成的组中的至少一种。
在一示例性实施方式中,处理气体还可以包含含有除了氟以外的卤素元素的含卤素气体。
在另一示例性实施方式中,提供一种蚀刻方法。蚀刻方法包括工序(a),所述工序(a)在等离子体处理装置的腔室内准备基板。基板包括含硅膜。蚀刻方法还包括工序(b),所述工序(b)通过来自在腔室内从处理气体形成的等离子体的化学物种来对所述含硅膜进行蚀刻。处理气体包含含磷气体、含氟气体、氢氟碳化物气体及含卤素气体。含卤素气体含有除了氟以外的卤素元素。
在一示例性实施方式中,上述含氟气体可以包含选自由氟碳化物气体及不含碳的含氟气体组成的组中的至少一种气体。不含碳的含氟气体可以为三氟化氮气体或六氟化硫气体。
在一示例性实施方式中,上述含卤素气体可以为Cl2气体和/或HBr气体。
在一示例性实施方式中,作为上述处理气体中的第2气体的流量与第1气体的流量之比的流量比可以大于0且为0.5以下。第1气体为处理气体中所包含的除了含磷气体以外的所有气体。第2气体为含磷气体。流量比可以为0.075以上且0.3以下。
在一示例性实施方式中,蚀刻方法还可以包括在对通过蚀刻而形成的开口进行划分的侧壁面上形成包含处理气体中所包含的磷与氧的键合的保护膜的工序。
在一示例性实施方式中,工序(b)可以包括在腔室内存在等离子体时,向支撑基板的基板支撑器的下部电极周期性地施加电偏置的脉冲波。电偏置为高频偏置功率或者负极性直流电压的脉冲波。限定向下部电极施加电偏置的脉冲波的周期的频率可以为5Hz以上且100kHz以下。
在一示例性实施方式中,蚀刻方法在工序(b)之前,还可以包括将基板支撑器的温度设定为0℃以下的工序。
在又一示例性实施方式中,提供一种蚀刻方法。蚀刻方法包括在等离子体处理装置的腔室内准备基板的工序。基板具有含硅膜及掩模。蚀刻方法包括在腔室内从处理气体生成等离子体来对含硅膜进行蚀刻的工序。处理气体包含氟化氢气体、含磷气体及含碳气体。
在一示例性实施方式中,氟化氢气体的流量、含磷气体的流量及含碳气体的流量中,氟化氢气体的流量可以最大。
在一示例性实施方式中,处理气体还可以包含稀有气体。除了稀有气体以外的处理气体中的所有气体各自的流量中,氟化氢气体的流量可以最大。
在一示例性实施方式中,在工序(b)中,可以将支撑基板的基板支撑器的温度设定为0℃以下的温度或-40℃以下的温度。
在一示例性实施方式中,含磷气体可以含有卤素元素。含磷气体中的卤素元素可以为除了氟以外的卤素元素。
在一示例性实施方式中,氟化氢气体的流量、含磷气体的流量及含碳气体的流量的合计中的含磷气体的流量的比例可以为2%以上。
在一示例性实施方式中,处理气体还可以包含不含氟的含卤素气体。氟化氢气体的流量、含磷气体的流量、含碳气体及含卤素气体的流量的合计中的含卤素气体的流量的比例可以大于0%且为10%以下。
在一示例性实施方式中,含硅膜可以包括硅氧化膜。含硅膜还可以包括硅氮化膜。
在另一示例性实施方式中,提供一种硅氧化膜的等离子体蚀刻用处理气体。处理气体包含氟化氢气体、含磷气体及含碳气体。
在一示例性实施方式中,氟化氢气体的流量、含磷气体的流量及含碳气体的流量中,氟化氢气体的流量可以最大。
在一示例性实施方式中,处理气体还可以包含稀有气体,除了稀有气体以外的所述处理气体中的所有气体各自的流量中,氟化氢气体的流量可以最大。
在一示例性实施方式中,含磷气体可以含有卤素元素。卤素元素可以为除了氟以外的卤素元素。
在一示例性实施方式中,氟化氢气体的流量、含磷气体的流量及含碳气体的流量的合计中的含磷气体的流量的比例可以为2%以上。
以下,参考附图对各种示例性实施方式进行详细地说明。另外,在各附图中,对相同或等同的部分标注相同的符号。
图1是一示例性实施方式的蚀刻方法的流程图。图1所示的蚀刻方法(以下,称为“方法MT”)适用于具有含硅膜的基板。方法MT中,对含硅膜进行蚀刻。
图2是可以适用图1所示的蚀刻方法的一例基板的局部放大剖视图。图2所示的基板W可以用于如DRAM、3D-NAND那样的设备的制造中。基板W具有含硅膜SF。基板W还可以具有基底区域UR。含硅膜SF可以设置于基底区域UR上。
含硅膜SF可以为含硅介电体膜。含硅介电体膜可以包括硅氧化膜或硅氮化膜。含硅介电体膜只要为含有硅的膜,则也可以为具有其他膜种类的膜。并且,含硅膜SF可以包括硅膜(例如,多晶硅膜)。并且,含硅膜SF可以包括硅氮化膜、多晶硅膜、含碳硅膜及低介电常数膜中的至少一种。含碳硅膜可以包括SiC膜和/或SiOC膜。低介电常数膜含有硅,并且可以用作层间绝缘膜。并且,含硅膜SF可以包括具有彼此不同的膜种类的两个以上的含硅膜。两个以上的含硅膜可以包括硅氧化膜及硅氮化膜。含硅膜SF例如可以为包括交替层叠的一个以上的硅氧化膜及一个以上的硅氮化膜的多层膜。含硅膜SF可以为包括交替层叠的多个硅氧化膜及多个硅氮化膜的多层膜。或者,两个以上的含硅膜可以包括硅氧化膜及硅膜。含硅膜SF例如可以为包括交替层叠的一个以上的硅氧化膜及一个以上的硅膜的多层膜。含硅膜SF可以为包括交替层叠的多个硅氧化膜及多个多晶硅膜的多层膜。或者,两个以上的含硅膜可以包括硅氧化膜、硅氮化膜及硅膜。
基板W还可以具有掩模MK。掩模MK设置于含硅膜SF上。掩模MK由具有比在工序ST2中的含硅膜SF的蚀刻速率低的蚀刻速率的材料形成。掩模MK可以由有机材料形成。即,掩模MK可以含有碳。掩模MK例如可以由非晶质碳膜、光致抗蚀剂膜或旋涂碳膜(SOC膜)形成。或者,掩模MK可以由如含硅抗反射膜那样的含硅膜形成。或者,掩模MK可以为由如氮化钛、钨、碳化钨那样的含金属材料形成的含金属掩模。掩模MK可以具有3μm以上的厚度。
掩模MK被图案化。即,掩模MK具有在工序ST2中转印于含硅膜SF上的图案。若掩模MK的图案被转印于含硅膜SF上,则在含硅膜SF上形成如孔或沟槽那样的开口(凹部)。在工序ST2中,形成于含硅膜SF上的开口的纵横比可以为20以上,也可以为30以上、40以上或50以上。另外,掩模MK可以具有线和空间图案。
方法MT中,为了含硅膜SF的蚀刻而使用等离子体处理装置。图3是概略地表示一示例性实施方式的等离子体处理装置的图。图3所示的等离子体处理装置1具备腔室10。腔室10在其内部提供内部空间10s。腔室10包括腔室主体12。腔室主体12具有大致圆筒形状。腔室主体12例如由铝形成。在腔室主体12的内壁面上设置有具有耐腐蚀性的膜。具有耐腐蚀性的膜可以由氧化铝、氧化钇等陶瓷形成。
在腔室主体12的侧壁上形成有通道12p。基板W通过通道12p在内部空间10s与腔室10的外部之间被传送。通道12p通过闸阀12g开闭。闸阀12g沿腔室主体12的侧壁设置。
在腔室主体12的底部设置有支撑部13。支撑部13由绝缘材料形成。支撑部13具有大致圆筒形状。支撑部13在内部空间10s中从腔室主体12的底部向上方延伸。支撑部13支撑基板支撑器14。基板支撑器14被构成为在内部空间10s中支撑基板W。
基板支撑器14具有下部电极18及静电卡盘20。基板支撑器14还可以具有电极板16。电极板16由铝等导体形成,并且具有大致圆盘形状。下部电极18设置于电极板16上。下部电极18由铝等导体形成,并且具有大致圆盘形状。下部电极18与电极板16电连接。
静电卡盘20设置于下部电极18上。基板W载置于静电卡盘20的上表面上。静电卡盘20具有主体及电极。静电卡盘20的主体具有大致圆盘形状,并且由电介体形成。静电卡盘20的电极为膜状电极,并且设置于静电卡盘20的主体内。静电卡盘20的电极经由开关20s与直流电源20p连接。若向静电卡盘20的电极施加来自直流电源20p的电压,则在静电卡盘20与基板W之间产生静电引力。基板W通过其静电引力而被吸引到静电卡盘20,并被静电卡盘20保持。
在基板支撑器14上配置有边缘环25。边缘环25为环状部件。边缘环25可以由硅、碳化硅或石英等形成。基板W配置于静电卡盘20上且被边缘环25包围的区域内。
在下部电极18的内部设置有流路18f。从设置于腔室10的外部的冷却器单元经由配管22a向流路18f供给热交换介质(例如,制冷剂)。供给至流路18f的热交换介质经由配管22b返回至冷却器单元。等离子体处理装置1中,通过热交换介质与下部电极18的热交换来调整载置于静电卡盘20上的基板W的温度。
在等离子体处理装置1中设置有气体供给线24。气体供给线24将来自传热气体供给机构的传热气体(例如,He气体)供给至静电卡盘20的上表面与基板W的背面之间的间隙。
等离子体处理装置1还具备上部电极30。上部电极30设置于基板支撑器14的上方。上部电极30经由部件32支撑于腔室主体12的上部。部件32由具有绝缘性的材料形成。上部电极30和部件32封闭腔室主体12的上部开口。
上部电极30可以包括顶板34及支撑体36。顶板34的下表面为内部空间10s的一侧的下表面,并且划分内部空间10s。顶板34可以由所产生的焦耳热少的低电阻的导电体或半导体形成。顶板34具有沿其板厚方向贯穿顶板34的多个气体排出孔34a。
支撑体36能够装卸自如地支撑顶板34。支撑体36由铝等导电材料形成。在支撑体36的内部设置有气体扩散室36a。支撑体36具有从气体扩散室36a向下方延伸的多个气体孔36b。多个气体孔36b分别与多个气体排出孔34a连通。在支撑体36中形成有气体导入口36c。气体导入口36c与气体扩散室36a连接。在气体导入口36c中连接有气体供给管38。
在气体供给管38中经由流量控制器组41及阀组42连接有气体源组40。由流量控制器组41及阀组42构成气体供给部。气体供给部还可以包括气体源组40。气体源组40包括多个气体源。多个气体源包括在方法MT中所使用的处理气体的源。流量控制器组41包括多个流量控制器。流量控制器组41的多个流量控制器分别为质流控制器或压力控制式流量控制器。阀组42包括多个开闭阀。气体源组40的多个气体源分别经由与流量控制器组41对应的流量控制器及与阀组42对应的开闭阀与气体供给管38连接。
等离子体处理装置1中,沿腔室主体12的内壁面及支撑部13的外周能够装卸自如地设置有屏蔽件46。屏蔽件46防止反应副产物附着于腔室主体12上。关于屏蔽件46,例如通过在由铝形成的母材的表面上形成具有耐腐蚀性的膜而构成。具有耐腐蚀性的膜可以由氧化钇等陶瓷形成。
在支撑部13与腔室主体12的侧壁之间设置有挡板48。关于挡板48,例如通过在由铝形成的部件的表面上形成具有耐腐蚀性的膜(氧化钇等膜)而构成。在挡板48上形成有多个贯穿孔。在挡板48的下方且腔室主体12的底部设置有排气口12e。对于排气口12e来说,经由排气管52连接有排气装置50。排气装置50包括压力调节阀及涡轮分子泵等真空泵。
等离子体处理装置1具备高频电源62及偏置电源64。高频电源62为产生高频功率HF的电源。高频功率HF具有适于生成等离子体的第1频率。第1频率例如为在27MHz~100MHz的范围内的频率。高频电源62经由匹配器66及电极板16与下部电极18连接。匹配器66具有用于使高频电源62的负载侧(下部电极18侧)的阻抗与高频电源62的输出阻抗匹配的电路。另外,高频电源62可以经由匹配器66与上部电极30连接。高频电源62构成一例等离子体生成部。
偏置电源64为产生电偏置的电源。偏置电源64与下部电极18电连接。电偏置具有第2频率。第2频率低于第1频率。第2频率例如为在400kHz~13.56MHz的范围内的频率。在与高频功率HF一起使用的情况下,将电偏置施加至基板支撑器14(一例中,下部电极18),以便将离子引入到基板W。若将电偏置施加至下部电极18,则载置于基板支撑器14上的基板W的电位在由第2频率限定的周期内变动。
在一实施方式中,电偏置可以为具有第2频率的高频功率LF。在与高频功率HF一起使用的情况下,高频功率LF用作高频偏置功率,所述高频偏置功率用于将离子引入到基板W。被构成为产生高频功率LF的偏置电源64经由匹配器68及电极板16与下部电极18连接。匹配器68具有用于使偏置电源64的负载侧(下部电极18侧)的阻抗与偏置电源64的输出阻抗匹配的电路。
另外,使用高频功率LF而不使用高频功率HF,即,可以仅使用单个高频功率来生成等离子体。在这种情况下,高频功率LF的频率可以为大于13.56MHz的频率,例如40MHz。并且,在这种情况下,等离子体处理装置1可以不具备高频电源62及匹配器66。在这种情况下,偏置电源64构成一例等离子体生成部。
在另一实施方式中,电偏置可以为直流电压的脉冲波。关于直流电压的脉冲波,周期性地产生并施加至下部电极18。直流电压的脉冲波的周期由第2频率限定。直流电压的脉冲波的周期包括两个期间。两个期间中的一个期间内的直流电压为负极性直流电压。两个期间中的一个期间内的直流电压的电平(即,绝对值)高于两个期间中的另一个期间内的直流电压的电平(即,绝对值)。另一个期间内的直流电压可以为负极性或正极性。另一个期间内的负极性直流电压的电平可以大于零,也可以为零。在该实施方式中,偏置电源64经由低通滤波器及电极板16与下部电极18连接。另外,用作电偏置的脉冲波可以包含具有除了直流以外的波形的脉冲状电压。
在一实施方式中,偏置电源64可以将电偏置的连续波提供至下部电极18。即,偏置电源64可以将电偏置连续地提供至下部电极18。在执行方法MT的工序STP或工序ST2及工序ST3的期间,将电偏置的连续波施加至下部电极18。
在另一实施方式中,偏置电源64可以将电偏置的脉冲波提供至下部电极18。电偏置的脉冲波可以被周期性地施加至下部电极18。电偏置的脉冲波的周期由第3频率限定。第3频率低于第2频率。第3频率例如为1Hz以上且200kHz以下。在其他例中,第3频率可以为5Hz以上且100kHz以下。
电偏置的脉冲波的周期包括两个期间,即H期间及L期间。H期间内的电偏置的电平(即,电偏置的脉冲的电平)高于L期间内的电偏置的电平。即,可以通过增加或减少电偏置的电平来将电偏置的脉冲波施加至下部电极18。L期间内的电偏置的电平可以大于零。或者,L期间内的电偏置的电平可以为零。即,关于电偏置的脉冲波,可以通过交替切换电偏置对下部电极18的供给与停止供给来施加至下部电极18。其中,在电偏置为高频功率LF的情况下,电偏置的电平为高频功率LF的功率电平。在电偏置为高频功率LF的情况下,电偏置的脉冲中的高频功率LF的电平可以为2kW以上。在电偏置为负极性直流电压的脉冲波的情况下,电偏置的电平为负极性直流电压的绝对值的有效值。电偏置的脉冲波的占空比,即在电偏置的脉冲波的周期中H期间所占的比例例如为1%以上且80%以下。在另一例中,电偏置的脉冲波的占空比可以为5%以上且50%以下。或者,电偏置的脉冲波的占空比可以为50%以上且99%以下。为了执行方法MT的工序ST2及工序ST3,可以将电偏置的脉冲波施加至下部电极18。
在一实施方式中,高频电源62可以供给高频功率HF的连续波。即,高频电源62可以连续地供给高频功率HF。在执行方法MT的工序STP或工序ST2及工序ST3的期间,可以供给高频功率HF的连续波。
在另一实施方式中,高频电源62可以供给高频功率HF的脉冲波。关于高频功率HF的脉冲波,可以周期性地供给。高频功率HF的脉冲波的周期由第4频率限定。第4频率低于第2频率。在一实施方式中,第4频率与第3频率相同。高频功率HF的脉冲波的周期包括两个期间,即H期间及L期间。H期间内的高频功率HF的功率电平高于两个期间中的L期间内的高频功率HF的功率电平。L期间内的高频功率HF的功率电平可以大于零,也可以为零。
另外,高频功率HF的脉冲波的周期可以与电偏置的脉冲波的周期同步。高频功率HF的脉冲波的周期中的H期间可以与电偏置的脉冲波的周期中的H期间同步。或者,高频功率HF的脉冲波的周期中的H期间可以不与电偏置的脉冲波的周期中的H期间同步。高频功率HF的脉冲波的周期中的H期间的时间长度可以与电偏置的脉冲波的周期中的H期间的时间长度相同,也可以不同。
在等离子体处理装置1中进行等离子体处理的情况下,从气体供给部向内部空间10s供给气体。并且,通过供给高频功率HF和/或电偏置来在上部电极30与下部电极18之间生成高频电场。所生成的高频电场由内部空间10s中的气体生成等离子体。
等离子体处理装置1还可以具备控制部80。控制部80可以为具备处理器、存储器等存储部、输入装置、显示装置、信号的输入/输出接口等的计算机。控制部80控制等离子体处理装置1的各部。控制部80中,操作员能够使用输入装置来进行指令的输入操作等以管理等离子体处理装置1。并且,控制部80中,能够通过显示装置来将等离子体处理装置1的操作状况可视化并显示。而且,在存储部中存储有控制程序及配方数据。控制程序由处理器执行,以便在等离子体处理装置1中执行各种处理。处理器执行控制程序,并根据配方数据控制等离子体处理装置1的各部。
再次参考图1。以下,关于方法MT,以方法MT使用等离子体处理装置1适用于图2所示的基板W的情况为例进行说明。在使用等离子体处理装置1的情况下,可以通过由控制部80控制等离子体处理装置1的各部来在等离子体处理装置1中执行方法MT。在以下说明中,对由用于执行方法MT的控制部80进行的等离子体处理装置1的各部的控制也进行说明。
在以下说明中,除了图1以外,参考图4(a)、图4(b)及图5。图4(a)是适用图1所示的蚀刻方法的一例基板的局部放大剖视图,图4(b)是通过由不包含磷的处理气体形成的等离子体进行蚀刻的一例基板的局部放大剖视图。图5是一示例性实施方式的蚀刻方法的一例时序图。在图5中,横轴表示时间。在图5中,纵轴表示高频功率HF的功率电平、电偏置的电平及处理气体的供给状态。高频功率HF的“L”电平表示未供给高频功率HF或者高频功率HF的功率电平低于由“H”表示的功率电平。电偏置的“L”电平表示未将电偏置施加至下部电极18或者电偏置的电平低于由“H”表示的电平。并且,处理气体的供给状态的“ON”表示将处理气体供给至腔室10内,处理气体的供给状态的“OFF”表示停止向腔室10内供给处理气体。
如图1所示,方法MT在工序ST1中开始。在工序ST1中,在腔室10内准备基板W。基板W在腔室10内载置于静电卡盘20上,并被静电卡盘20保持。另外,基板W可以具有300mm的直径。
方法MT中,接着执行工序STP。在工序STP中,对基板W执行等离子体处理。在工序STP中,在腔室10内从处理气体生成等离子体。方法MT包括工序ST2。工序ST2在工序STP的执行期间进行。方法MT还可以包括工序ST3。工序ST3在工序STP的执行期间进行。工序ST2和工序ST3可以同时发生,或者也可以彼此独立地进行。
在工序ST2中,含硅膜SF在工序STP中通过来自在腔室10内从处理气体生成的等离子体的化学物种来进行蚀刻。在工序ST3中,保护膜PF在工序STP中通过来自在腔室10内从处理气体生成的等离子体的化学物种来形成于基板W上。保护膜PF形成于划分形成于含硅膜SF上的开口的侧壁面上。
在工序STP中所使用的处理气体包含卤素元素及磷。在处理气体中所包含的卤素元素可以为氟。处理气体可以包含至少一种含卤素分子。处理气体可以包含氟碳化物或氢氟碳化物中的至少一种作为至少一种含卤素分子。氟碳化物例如为CF4、C3F8、C4F6或C4F8中的至少一种。氢氟碳化物例如为CH2F2、CHF3或CH3F中的至少一种。氢氟碳化物可以包含两个以上的碳。氢氟碳化物例如可以包含三个碳或四个碳。
处理气体可以包含至少一种含磷分子。含磷分子可以为如十氧化四磷(P4O10)、八氧化四磷(P4O8)、六氧化四磷(P4O6)那样的氧化物。十氧化四磷有时称为五氧化二磷(P2O5)。含磷分子可以为如三氟化磷(PF3)、五氟化磷(PF5)、三氯化磷(PCl3)、五氯化磷(PCl5)、三溴化磷(PBr3)、五溴化磷(PBr5)、碘化磷(PI3)那样的卤化物。即,包含磷的分子可以包含氟作为卤素元素。或者,包含磷的分子可以包含除了氟以外的卤素元素作为卤素元素。含磷分子可以为如氟化磷酰(POF3)、氯化磷酰(POCl3)、溴化磷酰(POBr3)那样的卤化磷酰。含磷分子可以为膦(PH3)、磷化钙(Ca3P2等)、磷酸(H3PO4)、磷酸钠(Na3PO4)、六氟磷酸(HPF6)等。含磷分子可以为氟膦类(HxPFy)。其中,x与y之和为3或5。作为氟膦类,例示出HPF2、H2PF3。处理气体可以包含上述含磷分子中的一种以上的含磷分子作为至少一种含磷分子。例如,处理气体可以包含PF3、PCl3、PF5,PCl5,POCl3、PH3、PBr3或PBr5中的至少一种作为至少一种含磷分子。另外,在处理气体中所包含的各含磷分子为液体或固体的情况下,可以通过加热等使其气化而供给至腔室10内。
在工序STP中所使用的处理气体还可以包含碳及氢。处理气体可以包含H2、氟化氢(HF)、烃(CxHy)、氢氟碳化物(CHxFy)或NH3中的至少一种作为包含氢的分子。烃例如为CH4或C3H6。其中,x及y分别为自然数。处理气体可以包含氟碳化物或烃(例如,CH4)作为包含碳的分子。处理气体还可以包含氧。处理气体例如可以包含O2。或者,处理气体可以不包含氧。
在一实施方式中,处理气体包含含磷气体、含氟气体及含氢气体。含氢气体含有选自由氟化氢(HF)、H2、氨(NH3)及烃组成的组中的至少一种。含磷气体包含上述含磷分子中的至少一种。含氟气体包含选自由氟碳化物气体及不含碳的含氟气体组成的组中的至少一种气体。氟碳化物气体为含有上述氟碳化物的气体。不含碳的含氟气体例如为三氟化氮气体(NF3气体)或六氟化硫气体(SF6气体)。并且,处理气体还可以包含氢氟碳化物气体。氢氟碳气体气体为上述氢氟碳化物的气体。并且,处理气体还可以包含含有除了氟以外的卤素元素的含卤素气体。含卤素气体例如为Cl2气体和/或HBr气体。
一例处理气体包含含磷气体、氟碳化物气体、含氢气体及含氧气体(例如,O2气体)或者实质上由这些组成。另一例处理气体包含含磷气体、不含碳的含氟气体、氟碳化物气体、含氢气体、氢氟碳化物气体及含有除了氟以外的卤素元素的含卤素气体或者实质上由这些组成。
在另一实施方式中,处理气体包含上述含磷气体、上述含氟气体、上述氢氟碳化物气体及上述含有除了氟以外的卤素元素的含卤素气体或者实质上由这些组成。
在一实施方式中,处理气体可以包含第1气体及第2气体。第1气体为不含磷的气体。即,第1气体为处理气体中所包含的除了含磷气体以外的所有气体。第1气体可以包含卤素元素。第1气体可以包含上述至少一种含卤素分子的气体。第1气体还可以包含碳及氢。第1气体还可以包含上述包含氢的分子的气体和/或包含碳的分子的气体。第1气体还可以包含氧。第1气体可以包含O2气体。或者,第1气体可以不包含氧。第2气体为含磷气体。即,第2气体为上述含磷气体。第2气体可以包含上述至少一种含磷分子的气体。
在工序STP中所使用的处理气体中,作为第2气体的流量与第1气体的流量之比的流量比可以设定为大于0且为0.5以下。流量比可以设定为0.075以上且为0.3以下。流量比可以设定为0.1以上且为0.25以下。
如图5所示,在工序STP中,将处理气体供给至腔室10内。在工序STP中,腔室10内的气体的压力被设定为指定的压力。在工序STP中,腔室10内的气体的压力可以设定为5mTorr(0.65Pa)以上且100mTorr(13.3Pa)以下的压力。并且,在工序STP中,为了在腔室10内从处理气体生成等离子体而供给高频功率HF。如图5中的实线所示,在工序STP中,可以供给高频功率HF的连续波。在工序STP中,可以使用高频功率LF来代替高频功率HF。在工序STP中,可以供给高频功率HF及电偏置这两种。如图5中的实线所示,在工序STP中,可以将电偏置的连续波施加至下部电极18。高频功率HF的功率电平可以设定为2kW以上且10kW以下的电平。在使用高频功率LF作为电偏置的情况下,高频功率LF的功率电平可以设定为2kW以上的电平。高频功率LF的功率电平可以设定为10kW以上的电平。
为了执行工序STP,控制部80控制气体供给部以将处理气体供给至腔室10内。并且,控制部80控制排气装置50以将腔室10内的气体的压力设定为指定的压力。并且,控制部80控制高频电源62及偏置电源64以供给高频功率HF、高频功率LF或高频功率HF及电偏置。
为了执行工序ST2,控制部80控制气体供给部以将处理气体供给至腔室10内。并且,控制部80控制排气装置50以将腔室10内的气体的压力设定为指定的压力。并且,控制部80控制高频电源62及偏置电源64以供给高频功率HF、高频功率LF或高频功率HF及电偏置。
在一实施方式的方法MT中,在开始工序ST2(或工序STP)时的基板W的温度可以设定为0℃以下的温度。若将基板W的温度设定为这种温度,则工序ST2中的含硅膜SF的蚀刻速率变高。为了设定在开始工序ST2时的基板W的温度,控制部80可以控制冷却器单元。另外,在工序ST2(或工序STP)的执行期间的基板W的温度可以为200℃以下的温度。只要在工序ST2(或工序STP)的执行期间的基板W的温度为200℃以下的温度,则作为蚀刻剂的磷化学物种可以充分地供给至形成于含硅膜SF上的开口的底部。
根据限定反应速度随温度增加的阿伦尼乌斯(Arrhenius)的速度定律,在低温(例如,0℃以下)下,侧蚀量减少。在低温下,保护膜(P-O)的挥发性(材料挥发倾向的尺度)减少。如上所述,由于低挥发性(在化学上坚固),防止侧壁横向蚀刻的保护膜的有效性在低温下增加。而且,由于高纵横比蚀刻,离子能量趋于更高,因此本发明人认识到为了提高保护膜的有效性而应更低的蚀刻温度的益处。因此,在本发明中,具有(通过控制基板W的温度降低来实现)更低的挥发性的保护膜有助于抑制侧壁的蚀刻(波音),因此更为优选。
在一实施方式中,方法MT还可以包括工序STT。工序STT在工序ST2(或工序STP)之前执行。在工序STT中,基板W的温度被设定为0℃以下的温度。在开始工序ST2时的基板W的温度在工序STT中设定。在工序STT中,为了设定基板W的温度,控制部80可以控制冷却器单元。
在工序ST2中,通过来自从处理气体生成的等离子体的卤素化学物种来对含硅膜SF进行蚀刻。在一实施方式中,对从含硅膜SF的整个区域中的掩模MK露出的部分进行蚀刻(参考图4(a))。
在处理气体包含如PF3那样含有磷和卤素元素的分子作为含磷分子的情况下,源自该分子的卤素化学物种有助于含硅膜SF的蚀刻。因此,在工序ST2中,如PF3那样含有磷和卤素元素的含磷分子增加含硅膜SF的蚀刻速率。
在工序ST3中,保护膜PF形成于对通过工序ST2的蚀刻而形成于含硅膜SF上的开口进行划分的侧壁面上(参考图4(a))。保护膜PF在工序STP中通过来自在腔室10内从处理气体生成的等离子体的化学物种来形成。工序ST3可以与工序ST2同时进行。如图4(a)所示,在一实施方式中,保护膜PF可以形成为其厚度沿形成于含硅膜SF上的开口的深度方向减小。
保护膜PF包含硅及在工序STP中所使用的处理气体中所包含的磷。在一实施方式中,保护膜PF还可以包含处理气体中所包含的碳和/或氢。在一实施方式中,保护膜PF还可以包含处理气体中所包含或者含硅膜SF中所包含的氧。在一实施方式中,保护膜PF可以包含磷与氧的键合。
图6(a)是表示针对在工序STP中对硅氧化膜进行蚀刻的实验例中所形成的保护膜PF进行XPS分析的结果的图,图6(b)是表示针对在工序STP中对硅氮化膜进行了蚀刻的实验例中所形成的保护膜PF进行XPS分析的结果的图。图6(a)及图6(b)分别表示P2p频谱。将实验例的工序STP的条件示于以下。
<工序STP的条件>
腔室10内的气体的压力:100mTorr(13.33Pa)
处理气体:50sccm的PF3气体及150sccm的Ar气体
高频功率HF(连续波):40MHz、4500W
高频功率LF(连续波):400kHz、7000W
基板的温度(蚀刻开始前的基板支撑器的温度):-70℃
工序STP的执行期间的时间长度:30秒钟
根据在工序STP中对硅氧化膜进行了蚀刻的实验例,作为保护膜PF的XPS分析的结果,如图6(a)所示,观察到Si-O的键合峰和P-O的键合峰。并且,根据在工序STP中对硅氮化膜进行了蚀刻的实验例,作为保护膜PF的XPS分析的结果,如图6(b)所示,观察到Si-P的键合峰和P-N的键合峰。
在一实施方式中,上述处理气体的等离子体包含从氟化氢生成的等离子体。在一实施方式中,从处理气体生成的等离子体中所包含的化学物种中,氟化氢可以最多。在从含磷气体(包含上述含磷分子的气体)生成的磷化学物种存在于基板W的表面上的状态下,促进氟化氢即蚀刻剂吸附到基板W上。即,在从含磷气体生成的磷化学物种存在于基板W的表面上的状态下,促进向开口(凹部)的底部供给蚀刻剂,从而可以提高含硅膜SF的蚀刻速率。
并且,若处理气体不包含磷,则如图4(b)所示,含硅膜SF还横向蚀刻。其结果,形成于含硅膜SF上的开口的宽度局部变宽。例如,形成于含硅膜SF上的开口的宽度在掩模MK的附近局部变宽。
另一方面,方法MT中,保护膜PF形成于对通过蚀刻而形成于含硅膜SF上的开口进行划分的侧壁面上。在侧壁面被该保护膜PF保护的同时,对含硅膜SF进行蚀刻。因此,根据方法MT,变得能够在对含硅膜SF进行等离子体蚀刻时抑制横向蚀刻。
在一实施方式中,在继续进行工序STP的期间即在工序STP中从处理气体生成等离子体的期间内,可以依次执行各自包括工序ST2和工序ST3的一个以上的循环。在工序STP中,可以依次执行两个以上的循环。
在一实施方式中,如图5中的虚线所示,可以将上述电偏置的脉冲波在工序STP中从偏置电源64施加至下部电极18。即,在从处理气体生成的等离子体存在于腔室10内时,可以将电偏置的脉冲波从偏置电源64施加至下部电极18。在该实施方式中,工序ST2的含硅膜SF的蚀刻主要在电偏置的脉冲波的周期内的H期间内产生。并且,工序ST3的保护膜PF的形成主要在电偏置的脉冲波的周期内的L期间内产生。
另外,在电偏置为高频功率LF的情况下,在电偏置的脉冲波的周期内的H期间内,高频功率LF的功率电平可以设定为2kW以上的电平。在电偏置的脉冲波的周期内的H期间内,高频功率LF的功率电平可以设定为10kW以上的电平。
在一实施方式中,如图5中的虚线所示,可以将上述高频功率HF的脉冲波在工序STP中供给。在高频功率HF的脉冲波的周期内的H期间内,高频功率HF的功率电平可以设定为1kW以上且10kW以下的电平。如图5所示,高频功率HF的脉冲波的周期可以与电偏置的脉冲波的周期同步。如图5所示,高频功率HF的脉冲波的周期中的H期间可以与电偏置的脉冲波的周期中的H期间同步。或者,高频功率HF的脉冲波的周期中的H期间可以不与电偏置的脉冲波的周期中的H期间同步。高频功率HF的脉冲波的周期中的H期间的时间长度可以与电偏置的脉冲波的周期中的H期间的时间长度相同,也可以不同。
图7是关于一示例性实施方式的蚀刻方法的另一例时序图。在图7中,横轴表示时间。在图7中,纵轴表示高频功率HF的功率电平、电偏置的电平、第1气体的供给状态及第2气体的供给状态。高频功率HF的“L”电平表示未供给高频功率HF或者高频功率HF的功率电平低于由“H”表示的功率电平。电偏置的“L”电平表示未将电偏置施加至下部电极18或者电偏置的电平低于由“H”表示的电平。并且,第1气体的供给状态的“ON”表示将第1气体供给至腔室10内,第1气体的供给状态的“OFF”表示停止向腔室10内供给第1气体。并且,第2气体的供给状态的“ON”表示将第2气体供给至腔室10内,第2气体的供给状态的“OFF”表示停止向腔室10内供给第2气体。
如图7所示,在工序STP中,第1气体和第2气体可以彼此交替地供给至腔室10内。工序ST2的含硅膜SF的蚀刻主要在将第1气体供给至腔室10内的期间内产生。并且,工序ST3的保护膜PF的形成主要在将第2气体供给至腔室10内的期间内产生。
如图7中的实线所示,在工序STP中,可以供给高频功率HF的连续波。或者,与图5所示的高频功率HF的脉冲波相同地,在工序STP中,可以供给高频功率HF的脉冲波。高频功率HF的脉冲波在图7中由虚线表示。高频功率HF的脉冲波的周期内的H期间与将第1气体供给至腔室10内的期间同步或者部分重复。并且,高频功率HF的脉冲波的周期内的L期间与将第2气体供给至腔室10内的期间同步或者部分重复。
并且,如图7中的实线所示,在工序STP中,可以将电偏置的连续波施加至下部电极18。或者,与图5所示的电偏置的脉冲波相同地,在工序STP中,可以将电偏置的脉冲波施加至下部电极18。电偏置的脉冲波在图7中由虚线表示。电偏置的脉冲波的周期内的H期间与将第1气体供给至腔室10内的期间同步或者部分重复。并且,电偏置的脉冲波的周期内的L期间与将第2气体供给至腔室10内的期间同步或者部分重复。
通过在蚀刻时使偏置用功率脉冲化而获得的效果主要不是在于沉积且主要也不是在于蚀刻,而是在于在蚀刻阶段和沉积阶段产生分支。并且,在向下部电极供给偏置功率时,主要产生蚀刻。另一方面,在不向下部电极供给偏置功率时,主要产生沉积。通过施加被脉冲化的偏置功率来实现交替的蚀刻阶段及沉积阶段。在蚀刻阶段中,在形成保护膜以保护凹部(开口)的侧壁免受侧蚀之后,产生蚀刻。因此,可以提供一种受控蚀刻:通过保护膜的形成(沉积)和随后的蚀刻的连续阶段来抑制侧壁的波音,另一方面继续增加凹部(开口)的深度。并且,可以提供一种通过改变脉冲的占空比((偏置的开启时间)/(偏置的开启时间+偏置的关闭时间))来控制蚀刻阶段与沉积阶段之间的平衡的机理。更长的偏置的关闭时间有助于形成更厚的保护膜,从而提供对侧蚀的进一步保护。更长的偏置的开启时间增加蚀刻速率,从而控制达到规定的蚀刻深度所需的时间。
以下,对为了评价方法MT而进行的第1实验进行说明。在第1实验中,准备了多个样品基板。多个样品基板分别具有硅氧化膜及设置于该硅氧化膜上的掩模。掩模为由非晶质碳膜形成的掩模。在第1实验中,对多个样品基板适用了方法MT的工序STP。用于多个样品基板各自的处理气体包含彼此不同的流量的PF3气体。将工序STP中的另一个条件示于以下。另外,PF3气体的流量分别为0sccm、15sccm、30sccm、50sccm及100sccm。即,在第1实验中,作为第2气体的流量与第1气体的流量之比的流量比分别为0、0.075、0.15、0.25及0.5。
<工序STP的条件>
腔室10内的气体的压力:25mTorr(3.3Pa)
处理气体:50sccm的CH4气体、100sccm的CF4气体、50sccm的O2气体
高频功率HF(连续波):40MHz、4500W
高频功率LF(连续波):400kHz、7000W
样品基板的温度(蚀刻开始前的基板支撑器的温度):-30℃
工序STP的执行期间的时间长度:600秒钟
在第1实验中,针对多个样品基板各自,求出了形成于硅氧化膜上的开口的最大宽度、硅氧化膜的蚀刻速率及选择比。选择比为将硅氧化膜的蚀刻速率除以掩模的蚀刻速率而获得的值。然后,求出了工序STP中所使用的处理气体中的PF3气体的流量与硅氧化膜的蚀刻速率的关系。并且,求出了工序STP中所使用的处理气体中的PF3气体的流量与形成于硅氧化膜上的开口的最大宽度的关系。并且,求出了工序STP中所使用的处理气体中的PF3气体的流量与选择比的关系。将处理气体中的PF3气体的流量与硅氧化膜的蚀刻速率的关系示于图8中。并且,将处理气体中的PF3气体的流量与形成于硅氧化膜上的开口的最大宽度的关系示于图9中。并且,将处理气体中的PF3气体的流量与选择比的关系示于图10中。
如图8及图10所示,确认到在处理气体包含磷的情况即流量比大于0的情况下,硅氧化膜的蚀刻速率及选择比变高。并且,如图10所示,确认到在处理气体中的PF3气体的流量为15sccm以上且60sccm或50sccm以下的情况下,可以获得相当高的选择比。即,即确认到在流量比为0.075以上且0.3或0.25以下的情况下,可以获得相当高的选择比。并且,如图8所示,确认到在处理气体中的PF3气体的流量为20sccm以上的情况,即流量比为0.1以上的情况下,与不添加PF3的情况相比,蚀刻速率成为1.5倍左右。
并且,如图9所示,确认到在处理气体包含磷的情况下,能够抑制硅氧化膜的开口的最大宽度变小,即硅氧化膜的开口的宽度局部变宽。尤其,确认到在处理气体中的PF3气体的流量为50sccm以上的情况下,可以更显著地抑制硅氧化膜的开口的宽度局部变宽。
并且,在图9中,横轴表示PF3气体的流量,纵轴表示蚀刻凹部(开口)的最大宽度。作为蚀刻剂的氟的量随着PF3气体的流量的增加而增加,蚀刻剂的增加导致蚀刻速率的增加(参考图8)。随着PF3气体的流量的增加而垂直方向的蚀刻速率增加。但是,即使PF3气体的流量增加,凹部(开口)的最大宽度(虽然稍微变小)也大致恒定,直至15sccm(7.5%)的流量为止。超过15sccm(7.5%)的流量中,凹部(开口)的最大宽度减小。因此,通过在蚀刻时使用含磷气体,可以有效地抑制侧蚀(波音)。
关于包含P-O键的保护膜,具有P-O键的保护膜具有低挥发性(即,在化学上坚固)。如本发明人所认识到的,具有P-O键的保护膜的存在有效地保护含硅膜中的凹部的侧壁免受基于具有相对低能量的离子的侵蚀。另一方面,入射到凹部(开口)的底部的离子具有高能量,因此,即使保护膜形成于凹部的底部也去除(蚀刻)凹部的底部。因此,P-O键的保护膜对不希望的侧壁的蚀刻具有选择性保护功能。这是因为,P-O键的保护膜在化学上充分坚固,以足够避免被以浅角度与侧壁碰撞的低能量的离子去除。另一方面,是因为,由于直接冲击而与凹部的底部碰撞的高能量的离子具有充分高的能量,以在凹部的底部蚀刻并去除P-O键的保护膜。进而,由此在抑制侧壁的波音的同时,变得能够进行更高纵横比的蚀刻。
以下,对为了评价方法MT而进行的第2实验进行说明。在第2实验中,准备了多个样品基板。多个样品基板分别具有含硅膜及设置于该含硅膜上的掩模。含硅膜为多个硅氧化膜和多个硅氮化膜交替而成的层叠膜。掩模为由非晶质碳膜形成的掩模。在第2实验中,对多个样品基板适用了方法MT的工序STP。用于多个样品基板各自的处理气体包含彼此不同的流量的PF3气体。将工序STP中的另一个条件示于以下。另外,PF3气体的流量分别为0sccm、5sccm、20sccm及30sccm。
<工序STP的条件>
腔室10内的气体的压力:25mTorr(3.3Pa)
处理气体:含氟气体、氢氟碳化物气体、含有除了氟以外的卤素元素的含卤素气体及PF3气体的混合气体
高频功率HF:40MHz、5500W
高频功率LF:400kHz、8400W
样品基板的温度(蚀刻开始前的基板支撑器的温度):-30℃
在第2实验中,针对多个样品基板各自,求出了含硅膜的蚀刻速率、掩模的蚀刻速率及选择比。选择比为将含硅膜的蚀刻速率除以掩模的蚀刻速率而获得的值。然后,在第2实验中,求出了PF3气体的流量分别与含硅膜的蚀刻速率、掩模的蚀刻速率及选择比的关系。在图11中示出在第2实验中所求出的PF3气体的流量分别与含硅膜的蚀刻速率、掩模的蚀刻速率及选择比的关系。如图11所示,作为第2实验的结果,确认到即使添加至处理气体中的PF3气体的流量小,含硅膜的蚀刻速率也增加。并且,确认到即使添加至处理气体中的PF3气体的流量小,选择比也增加。
以下,参考图12对另一示例性实施方式的蚀刻方法进行说明。图12是另一示例性实施方式的蚀刻方法的流程图。图12所示的蚀刻方法(以下,称为“方法MT2”)适用于具有含硅膜的基板。适用方法MT2的基板例如为图2所示的基板W,并且具有含硅膜SF。方法MT2中,对含硅膜SF进行蚀刻。在方法MT2中进行蚀刻的含硅膜为结合方法MT所述的含硅膜SF。结合方法MT如上所述,适用方法MT2的基板W还可以具有掩模MK及基底区域UR。
方法MT2中,为了含硅膜SF的蚀刻而使用等离子体处理装置。在方法MT2中所使用的等离子体处理装置例如为上述等离子体处理装置1。
以下,以方法MT2使用等离子体处理装置1适用于图2所示的基板W的情况为例对方法MT2进行说明。在使用等离子体处理装置1的情况下,可以通过由控制部80控制等离子体处理装置1的各部来在等离子体处理装置1中执行方法MT2。在以下说明中,对由用于执行方法MT2的控制部80进行的等离子体处理装置1的各部的控制也进行说明。
在以下说明中,除了图12以外,参考图13、图14及图15。图13及图14分别是适用图12所示的蚀刻方法的一例基板的局部放大剖视图。图15是另一示例性实施方式的蚀刻方法的一例时序图。在图15中,横轴表示时间。在图15中,与图7中的纵轴相同地,纵轴表示高频功率HF的功率电平、电偏置的电平及处理气体的供给状态。高频功率HF的“L”电平表示未供给高频功率HF或者高频功率HF的功率电平低于由“H”表示的功率电平。电偏置的“L”电平表示未将电偏置施加至下部电极18或者电偏置的电平低于由“H”表示的电平。并且,处理气体的供给状态的“ON”表示将处理气体供给至腔室10内,处理气体的供给状态的“OFF”表示停止向腔室10内供给处理气体。
如图12所示,方法MT2在工序ST21中开始。在工序ST21中,与方法MT的工序ST1相同地,基板W在腔室10内准备。
方法MT2中,接着执行工序ST22。在工序ST22中,通过来自在腔室10内从处理气体生成的等离子体的化学物种来对含硅膜SF进行蚀刻。
在工序ST22中所使用的处理气体包含氟化氢气体、含磷气体及含碳气体。处理气体还可以包含稀有气体。处理气体还可以包含不含氟的含卤素气体。不含氟的含卤素气体例如含有Cl2、HBr及BCl3中的至少一种。处理气体还可以包含含氧气体。含氧气体例如含有O2
在工序ST22中所使用的处理气体中,含磷气体为结合方法MT所述的含磷气体。在工序ST22中所使用的处理气体中,含碳气体包含烃(CxHy)、氢氟碳化物(CsHtFu)及氟碳化物(CvFw)中的至少一种。其中,x、y、s、t、u、v及w分别为自然数。烃例如为CH4、C3H6等中的至少一种。氢氟碳化物例如为CH2F2、CHF3、CH3F、C2HF5及C3H2F4等中的至少一种。氟碳化物例如为CF4、C2F6、C3F6、C3F8、C4F6、C4F8及C5F8等中的至少一种。在使用包含两个以上的碳原子的含碳气体的情况下,可以进一步提高在掩模MK及含硅膜SF中对开口进行划分的侧壁面的保护效果。
在一实施方式中,在工序ST22中所使用的处理气体中,氟化氢气体的流量、含磷气体的流量及含碳气体的流量中,氟化氢气体的流量可以最大。在工序ST22中所使用的处理气体包含稀有气体的情况下,除了稀有气体以外的处理气体中的所有气体各自的流量中,氟化氢气体的流量可以最大。在处理气体不包含稀有气体的情况下,氟化氢气体的流量与处理气体的流量的比例可以为50%以上且小于99%,在处理气体包含稀有气体的情况下,氟化氢气体的流量与除了稀有气体以外的处理气体的流量的比例可以为50%以上且小于99%。并且,在处理气体不包含稀有气体的情况下,含磷气体的流量与处理气体的流量的比例可以为1%以上且20%以下,在处理气体包含稀有气体的情况下,含磷气体的流量与除了稀有气体以外的处理气体的流量的比例可以为1%以上且20%以下。并且,在处理气体中,氟化氢气体的流量、含磷气体的流量及含碳气体的流量的合计中的含磷气体的流量的比例可以为2%以上。并且,在处理气体不包含稀有气体的情况下,含碳气体的流量与处理气体的流量的比例可以大于0%且为20%以下,在处理气体包含稀有气体的情况下,含碳气体的流量与除了稀有气体以外的处理气体的流量的比例可以大于0%且为20%以下。
在一实施方式中,在工序ST22中所使用的处理气体中,氟化氢气体的流量、含磷气体的流量、含碳气体及含卤素气体的流量的合计中的含卤素气体的流量的比例可以大于0%且为10%以下。
为了执行工序ST22,控制部80控制气体供给部以将处理气体供给至腔室10内。并且,控制部80控制排气装置50以将腔室10内的气体的压力设定为指定的压力。并且,控制部80控制等离子体生成部以从处理气体生成等离子体。等离子体处理装置1中,控制部80控制高频电源62及偏置电源64以供给高频功率HF、高频功率LF或高频功率HF及电偏置。
在一实施方式中,工序ST22中的基板支撑器14(尤其,静电卡盘20)的温度可以设定为0℃以下或-40℃以下的温度。若将基板W的温度设定为这种温度,则工序ST22中的含硅膜SF的蚀刻速率变高。在工序ST22中,为了设定基板支撑器14的温度,控制部80可以控制冷却器单元。
在工序ST22中,如图13及图14所示,通过来自从处理气体生成的等离子体的卤素化学物种来对含硅膜SF进行蚀刻。卤素化学物种包含从氟化氢气体生成的氟化学物种。氟化氢为分子量小的分子,从其生成的化学物种对掩模MK的溅射效果小,因此抑制掩模MK的蚀刻。因此,从氟化氢气体生成的等离子体可以在抑制掩模MK的蚀刻的同时,对含硅膜SF进行蚀刻。并且,从氟化氢气体生成的等离子体可以提高含硅膜SF的蚀刻速率。并且,从含碳气体生成的化学物种保护掩模MK。含碳气体中所包含的分子中的碳原子的数越大,掩模MK的保护效果越高。并且,从含磷气体生成的等离子体可以抑制掩模MK的蚀刻。而且,在从含磷气体生成的磷化学物种存在于基板W的表面上的状态下,促进从氟化氢生成的化学物种即蚀刻剂吸附到基板W上。即,在从含磷气体生成的磷化学物种存在于基板W的表面上的状态下,促进向开口(凹部)的底部供给蚀刻剂,从而可以提高含硅膜SF的蚀刻速率。因此,根据方法MT2,变得能够在对含硅膜SF进行等离子体蚀刻时选择性提高蚀刻速率及蚀刻。并且,在处理气体中所包含的含磷气体包含上述卤素元素的情况和/或处理气体包含上述含卤素气体的情况下,可以进一步提高含硅膜SF的蚀刻速率。另外,即使与含磷气体一起使用含氢气体和含氟气体来代替氟化氢气体,也可以发挥与通过氟化氢气体发挥的效果相同的效果。含氢气体例如为H2气体和/或氢氟碳化物气体。含氟气体例如为氟碳化物气体。
并且,在工序ST22中,磷化学物种(离子和/或自由基)自从含磷气体生成的等离子体供给至基板W。如图13所示,磷化学物种可以将包含磷的保护膜PF形成于基板W的表面上。保护膜PF还可以包含处理气体中所包含的碳和/或氢。在一实施方式中,保护膜PF还可以包含处理气体中所包含或者含硅膜SF中所包含的氧。在一实施方式中,保护膜PF可以包含磷与氧的键合。
代替保护膜PF的形成或除了保护膜PF的形成以外,磷化学物种可以在含硅膜SF中对开口进行划分的侧壁面上形成含硅膜SF中所包含的元素与磷的键合。在含硅膜SF包括硅氧化膜的情况下,磷化学物种在含硅膜SF的侧壁面上形成磷与氧的键合。在图14中,磷由包围“P”的圆表示。在工序ST22中,含硅膜SF的侧壁面因磷化学物种而不活泼化(或钝化)。即,进行含硅膜SF的侧壁面的钝化。
因此,根据方法MT2,可以抑制含硅膜SF的侧壁面被蚀刻而含硅膜SF的开口向横向扩展。
另外,在掩模MK含有碳的情况下,磷化学物种可以在掩模MK的表面上形成碳与磷的键合。碳与磷的键合具有高于掩模MK中的碳之间的键合的键合能。因此,根据方法MT2,在对含硅膜SF进行等离子体蚀刻时,掩模MK受到保护。
如图15所示,在工序ST22中,可以与参考图7进行说明的工序STP中的高频功率HF的连续波或脉冲波相同地供给高频功率HF的连续波或脉冲波。并且,在工序ST22中,可以与参考图7进行说明的工序STP中的电偏置的连续波或脉冲波相同地供给电偏置的连续波或脉冲波。
即,在一实施方式中,如图15中的虚线所示,可以将上述电偏置的脉冲波在工序ST22中从偏置电源64施加至下部电极18。换言之,在从处理气体生成的等离子体存在于腔室10内时,可以将电偏置的脉冲波从偏置电源64施加至下部电极18。在该实施方式中,工序ST22的含硅膜SF的蚀刻主要在电偏置的脉冲波的周期内的H期间内产生。并且,工序ST22的保护膜PF的形成和/或钝化处理主要在电偏置的脉冲波的周期内的L期间内产生。
在一实施方式中,如图15中的虚线所示,可以将上述高频功率HF的脉冲波在工序ST22中供给。如图15所示,高频功率HF的脉冲波的周期可以与电偏置的脉冲波的周期同步。如图15所示,高频功率HF的脉冲波的周期中的H期间可以与电偏置的脉冲波的周期中的H期间同步。或者,高频功率HF的脉冲波的周期中的H期间可以不与电偏置的脉冲波的周期中的H期间同步。高频功率HF的脉冲波的周期中的H期间的时间长度可以与电偏置的脉冲波的周期中的H期间的时间长度相同,也可以不同。
以下,对为了评价方法MT2而进行的各种实验进行说明。以下所说明的实验并不限定本发明。
(第3实验~第6实验)
在第3实验~第6实验中,准备了具有与图2所示的基板W相同的结构的多个样品基板。多个样品基板分别具有含硅膜及设置于该含硅膜上的掩模。含硅膜为具有交替层叠的多个硅氧化膜和多个硅氮化膜的多层膜。掩模为由非晶质碳膜形成的掩模。在第3实验~第6实验各自中,使用等离子体处理装置1从处理气体生成等离子体来对样品基板的含硅膜进行了蚀刻。在第3实验中所使用的处理气体包含H2气体、氢氟碳化物气体、氟碳化物气体、含氟气体及含卤素气体。除了第3实验的处理气体以外,在第4实验中所使用的处理气体还包含PF3气体。在第5实验中所使用的处理气体包含氟化氢气体、氟碳化物气体及氧气体。在第6实验中所使用的处理气体包含氟化氢气体、氟碳化物气体及PF3气体。将第3实验~第6实验各自的其他条件示于以下。
<第3实验~第6实验各自的其他条件>
腔室10内的气体的压力:27mTorr(3.6Pa)
高频功率HF(连续波):40MHz、4400W
高频功率LF(连续波):400kHz、6000W
基板支撑器14的温度:-40℃
在第3实验~第6实验各自中,从含硅膜的蚀刻的结果,求出了含硅膜的蚀刻速率、选择比及形成于含硅膜上的开口的最大宽度(波音CD)。选择比为将含硅膜的蚀刻速率除以掩模的蚀刻速率而获得的值。在第3实验~第6实验中的含硅膜的蚀刻速率分别为310nm/分钟、336nm/分钟、296nm/分钟、597nm/分钟。并且,在第3实验~第6实验中的选择比分别为3.24、4.1、6.52、7.94。并且,在第3实验~第6实验中的波音CD分别为106nm、104nm、128nm、104nm。从第3实验~第6实验的结果,确认到在第4实验及第6实验中,与第3实验及第5实验相比,可以获得高蚀刻速率和高选择比这两个,并且可以获得小的波音CD。尤其,在第6实验中,与第3实验相比,可以获得2倍左右的蚀刻速率。因此,确认到通过在对含硅膜进行等离子体蚀刻时使用包含氟化氢气体、含碳气体及含磷气体的处理气体,能够提高蚀刻速率及蚀刻选择性。并且,确认到通过在对含硅膜进行等离子体蚀刻时使用包含氟化氢气体、含碳气体及含磷气体的处理气体,可以抑制含硅膜的开口向横向扩展。
(第7实验)
在第7实验中,准备了与第3实验~第6实验中所准备的多个样品基板相同的多个样品基板。在第7实验中,使用等离子体处理装置1从处理气体生成等离子体来对多个样品基板的含硅膜进行了蚀刻。在第7实验中所使用的处理气体包含氟化氢气体及氟碳化物气体。在第7实验中,用于多个样品基板的处理气体各自中的PF3气体的流量的比例彼此不同。其中,PF3气体的流量的比例为PF3气体的流量与处理气体的流量的比例。第7实验中的其他条件与上述第3实验~第6实验的对应条件相同。
在第7实验中,从多个样品基板各自的含硅膜的蚀刻的结果,求出了含硅膜的蚀刻速率。然后,求出了PF3气体的流量的比例与含硅膜的蚀刻速率的关系。将其结果示于图16中。如图16所示,确认到只要PF3气体的流量与处理气体的流量的比例为2%以上(或2.5%以上),则可以获得高蚀刻速率。即,确认到只要含磷气体的流量相对于包含氟化氢气体、含碳气体及含磷气体的处理气体的流量为2%以上(或2.5%以上),则可以获得高蚀刻速率。
(第8实验~第11实验)
在第8实验及第9实验各自中,准备了分别具有硅氧化膜的多个基板。在第8实验及第9实验各自中,使用等离子体处理装置1从处理气体生成等离子体来对多个样品基板的硅氧化膜进行了蚀刻。在第8实验及第9实验各自中,在对多个样品基板的硅氧化膜进行了蚀刻时的基板支撑器14的温度彼此不同。在第10实验及第11实验各自中,准备了分别具有硅氮化膜的多个基板。在第10实验及第11实验各自中,使用等离子体处理装置1从处理气体生成等离子体来对多个样品基板的硅氮化膜进行了蚀刻。在第10实验及第11实验各自中,在对多个样品基板的硅氮化膜进行了蚀刻时的基板支撑器14的温度彼此不同。在第8实验~第11实验各自中所使用的处理气体包含氟化氢气体及氟碳化物气体。PF3气体的流量与在第8实验及第10实验中所使用的处理气体的流量的比例为2.5%。在第9实验及第11实验中所使用的处理气体不包含PF3气体。第8实验~第11实验各自的其他条件与上述第3实验~第6实验的对应条件相同。
在第8实验及第9实验中,从多个样品基板各自的硅氧化膜的蚀刻的结果,求出了硅氧化膜的蚀刻速率。在第10实验及第11实验中,从多个样品基板各自的硅氮化膜的蚀刻的结果,求出了硅氮化膜的蚀刻速率。将在第8实验~第11实验中所设定的基板支撑器14的温度与所获得的蚀刻速率的关系示于图17中。在图17中,凡例No.8、No.9、No.10、No.11分别是指第8实验~第11实验的结果。如图17所示,确认到在处理气体中包含PF3气体的第8实验中,硅氧化膜的蚀刻速率高于使用了不包含PF3气体的处理气体的第9实验的硅氧化膜的蚀刻速率。并且,从第8实验的结果,确认到通过在使用包含PF3气体的处理气体的情况下将基板支撑器14的温度设定为0℃以下,硅氧化膜的蚀刻速率变得更高。并且,确认到通过在使用包含PF3气体的处理气体的情况下将基板支撑器14的温度设定为-40℃以下,硅氧化膜的蚀刻速率显著地变高。
(第12实验及第13实验)
在第12实验中,使用等离子体处理装置1,从作为氟化氢气体及氩气的混合气体的处理气体生成等离子体来对硅氧化膜进行了蚀刻。在第13实验中,使用等离子体处理装置1,从作为氟化氢气体、氩气及PF3气体的混合气体的处理气体生成等离子体来对硅氧化膜进行了蚀刻。在第12实验及第13实验中,一边变更静电卡盘20的温度,一边对硅氧化膜进行了蚀刻。在第12实验及第13实验中,使用四极质谱仪测定了对硅氧化膜进行蚀刻时的气相中的氟化氢(HF)的量和SiF3的量。在图18(a)及图18(b)中示出第12实验的结果及第13实验的结果。图18(a)示出第12实验中的对硅氧化膜进行蚀刻时的静电卡盘20的温度分别与氟化氢(HF)的量及SiF3的量的关系。并且,图18(b)示出第13实验中的对硅氧化膜进行蚀刻时的静电卡盘20的温度分别与氟化氢(HF)的量及SiF3的量的关系。
如图18(a)所示,在第12实验中,在静电卡盘20的温度为约-60℃以下的温度的情况下,作为蚀刻剂的氟化氢(HF)的量减少,作为通过硅氧化膜的蚀刻而生成的反应生成物的SiF3的量增加。即,在第12实验中,在静电卡盘20的温度为约-60℃以下的温度的情况下,对硅氧化膜进行蚀刻时的蚀刻剂的量增加。另一方面,如图18(b)所示,在第13实验中,在静电卡盘20的温度为20℃以下的温度的情况下,氟化氢(HF)的量减少而SiF3的量增加。即,在第13实验中,在静电卡盘20的温度为20℃以下的温度的情况下,对硅氧化膜进行蚀刻时的蚀刻剂的量增加。在第13实验中所使用的处理气体与在第12实验中所使用的处理气体在包含PF3气体的方面不同。因此,在第13实验中,在对硅氧化膜进行蚀刻时,形成在硅氧化膜的表面上存在磷化学物种的状态。因此,能够理解,在磷化学物种存在于硅氧化膜的表面上的状态下,即使静电卡盘20的温度为20℃以下的相对高的温度,也促进蚀刻剂吸附到硅氧化膜上。由此,确认到在磷化学物种存在于基板的表面上的状态下,促进向开口(凹部)的底部供给蚀刻剂,从而可以提高含硅膜的蚀刻速率。
以下,对为了评价方法MT及方法MT2而进行的第14实验~第16实验进行说明。在第14实验~第16实验中,使用等离子体处理装置1,生成了彼此不同的处理气体的等离子体。在第14实验中所使用的处理气体包含含氢气体、含氟气体、含有除了氟以外的卤素元素的含卤素气体、氢氟碳化物气体及氟碳化物气体及烃气体。在第15实验中所使用的处理气体包含氢氟碳化物气体、含氟气体及含有除了氟以外的卤素元素的含卤素气体。在第16实验中所使用的处理气体包含氟化氢气体及氟碳化物气体。在第14实验~第16实验各自中,使用四极质谱仪测定了腔室10内的气相中的等离子体的化学物种的量。其结果,在第14实验~第16实验各自中,所测定的化学物种的量中的其量最多的化学物种为氟化氢。具体而言,在第14实验~第16实验中所测定的氟化氢的量分别为35.5%、45.5%、66.7%。由此,确认到在处理气体中包含氟化氢的情况下,等离子体中的氟化氢的量变得最多。
以上,对各种示例性实施方式进行了说明,但是并不限定上述示例性实施方式,可以进行各种各样的追加、省略、替换及变更。并且,能够组合不同的实施方式中的要件来形成其他实施方式。
例如,在方法MT及方法MT2各自中所使用的等离子体处理装置可以为除了等离子体处理装置1以外的电容耦合型等离子体处理装置。或者,在方法MT及方法MT2各自中所使用的等离子体处理装置可以为感应耦合型等离子体处理装置、ECR(电子回旋共振)等离子体处理装置或使用微波等表面波而生成等离子体的等离子体处理装置等。
并且,除了具备将高频功率LF供给至下部电极18的偏置电源64以外,等离子体处理装置还可以具备被构成为将负极性直流电压的脉冲间歇地或周期性地施加至下部电极18的另一个偏置电源。
并且,所公开的实施方式还包含以下(A1)项~(A17)项、(B1)项~(B92)项及(C1)项~(C19)项的方式。
(A1).一种蚀刻方法,其包括:在等离子体处理装置的腔室内准备基板的工序,该基板包括含硅膜;及
通过来自在所述腔室内从处理气体形成的等离子体的化学物种来对所述含硅膜进行蚀刻的工序,所述处理气体包含卤素元素及磷。
(A2).根据(A1)所述的蚀刻方法,其还包括在对通过所述蚀刻而形成的开口进行划分的侧壁面上形成保护膜的工序,所述保护膜包含所述处理气体中所包含的磷。
(A3).根据(A2)所述的蚀刻方法,其中,进行蚀刻的所述工序与形成保护膜的所述工序同时发生。
(A4).根据(A1)至(A3)中任一项所述的蚀刻方法,其中,所述处理气体包含PF3、PCl3、PF5,PCl5,POCl3、PH3、PBr3或PBr5中的至少一种作为所述包含磷的分子。
(A5).根据(A1)至(A4)中任一项所述的蚀刻方法,其中,所述处理气体还包含碳及氢。
(A6).根据(A5)所述的蚀刻方法,其中,所述处理气体包含H2、HF、CxHy、CHxFy或NH3中的至少一种作为所述包含氢的分子,其中,x及y分别为自然数。
(A7).根据(A1)至(A6)中任一项所述的蚀刻方法,其中,所述卤素元素为氟。
(A8).根据(A1)至(A7)中任一项所述的蚀刻方法,其中,所述处理气体还包含氧。
(A9).根据(A1)至(A8)中任一项所述的蚀刻方法,其中,所述含硅膜为含硅介电体膜。
(A10).根据(A1)至(A9)中任一项所述的蚀刻方法,其中,所述含硅膜包括硅氧化膜、硅氮化膜或硅膜中的至少一个膜。
(A11).根据(A1)至(A8)中任一项所述的蚀刻方法,其中,所述含硅膜包括具有彼此不同的膜种类的两个以上的含硅膜。
(A12).根据(A11)所述的蚀刻方法,其中,所述两个以上的含硅膜包括硅氧化膜及硅氮化膜。
(A13).根据(A11)所述的蚀刻方法,其中,所述两个以上的含硅膜包括硅氧化膜及硅膜。
(A14).根据(A11)所述的蚀刻方法,其中,所述两个以上的含硅膜包括硅氧化膜、硅氮化膜及硅膜。
(A15).根据(A1)至(A14)中任一项所述的蚀刻方法,其中,所述基板还具有设置于所述含硅膜上的掩模。
(A16).根据(A1)至(A15)中任一项所述的蚀刻方法,其中,在开始进行蚀刻的所述工序时,将所述基板的温度设定为0℃以下的温度。
(A17).一种等离子体处理装置,其具备:
腔室;
基板支撑器,该基板支撑器构成为在所述腔室内支撑基板;
气体供给部,该气体供给部构成为将用于对含硅膜进行蚀刻的处理气体供给至所述腔室内,该处理气体包含卤素元素及磷;及
高频电源,该高频电源构成为产生高频功率以在所述腔室内从所述处理气体生成等离子体。
(B1).一种蚀刻方法,其包括:
在等离子体处理装置的腔室内准备基板的工序,该基板包括含硅膜;及
通过来自在所述腔室内从处理气体形成的等离子体的化学物种来对所述含硅膜进行蚀刻的工序,所述处理气体包含卤素元素及磷,
所述处理气体包含不含磷的第1气体及含有磷的第2气体,
作为所述第2气体的流量与所述第1气体的流量之比的流量比大于0且为0.5以下。
(B2).根据(B1)所述的蚀刻方法,其中,所述流量比为0.075以上且0.3以下。
(B3).根据(B1)所述的蚀刻方法,其中,所述流量比为0.1以上且0.25以下。
(B4).根据(B1)至(B3)中任一项所述的蚀刻方法,其中,所述处理气体包含PF3作为所述包含磷的分子。
(B5).根据(B1)至(B3)中任一项所述的蚀刻方法,其中,所述处理气体包含PF3、PCl3、PF5、PCl5、POCl3、PH3、PBr3或PBr5中的至少一种作为所述包含磷的分子。
(B6).根据(B1)至(B5)中任一项所述的蚀刻方法,其中,所述处理气体还包含碳及氢。
(B7).根据(B6)所述的蚀刻方法,其中,所述处理气体包含H2、HF、CxHy、CHxFy或NH3中的至少一种作为所述包含氢的分子,其中,x及y分别为自然数。
(B8).根据(B1)至(B7)中任一项所述的蚀刻方法,其中,所述卤素元素为氟。
(B9).根据(B1)至(B8)中任一项所述的蚀刻方法,其中,所述处理气体包含氟碳化物作为所述包含卤素元素的分子。
(B10).根据(B1)至(B9)中任一项所述的蚀刻方法,其中,所述处理气体还包含氧。
(B11).根据(B1)至(B9)中任一项所述的蚀刻方法,其中,所述处理气体不包含氧。
(B12).根据(B1)至(B11)中任一项所述的蚀刻方法,其中,在进行蚀刻的所述工序中,在对通过所述蚀刻而形成的开口进行划分的侧壁面上形成保护膜。
(B13).根据(B12)所述的蚀刻方法,其中,所述保护膜包含磷与氧的键合。
(B14).根据(B13)所述的蚀刻方法,其中,所述保护膜还包含磷与硅的键合。
(B15).根据(B1)至(B14)中任一项所述的蚀刻方法,其中,在开始进行蚀刻的所述工序时,将所述基板的温度设定为0℃以下的温度。
(B16).根据(B1)至(B15)中任一项所述的蚀刻方法,其中,在进行蚀刻的所述工序中,向支撑所述基板的基板支撑器内的下部电极供给具有2kW以上的功率电平的高频偏置功率。
(B17).根据(B16)所述的蚀刻方法,其中,所述功率电平为10kW以上。
(B18).一种蚀刻方法,其包括:
在等离子体处理装置的腔室内准备基板的工序,该基板包括含硅膜;
通过来自在所述腔室内从处理气体形成的等离子体的化学物种来对所述含硅膜进行蚀刻的工序,所述处理气体包含卤素元素及磷;及
在对通过所述蚀刻而形成的开口进行划分的侧壁面上形成包含所述处理气体中所包含的磷与氧的键合的保护膜的工序。
(B19).根据(B18)所述的蚀刻方法,其中,进行蚀刻的所述工序与形成保护膜的所述工序同时发生。
(B20).根据(B18)所述的蚀刻方法,其中,进行蚀刻的所述工序与形成保护膜的所述工序彼此独立地进行。
(B21).根据(B18)至(B20)中任一项所述的蚀刻方法,其中,所述保护膜的厚度沿所述开口的深度方向减少。
(B22).根据(B18)至(B21)中任一项所述的蚀刻方法,其中,为了执行进行蚀刻的所述工序及形成保护膜的所述工序,将电偏置的脉冲波施加至支撑所述基板的基板支撑器内的下部电极,所述电偏置为高频偏置功率或者负极性直流电压的脉冲波。
(B23).根据(B22)所述的蚀刻方法,其中,在进行蚀刻的所述工序中,施加至所述下部电极的所述高频偏置功率具有2kW以上的功率电平。
(B24).根据(B23)所述的蚀刻方法,其中,所述功率电平为10kW以上。
(B25).根据(B18)至(B24)中任一项所述的蚀刻方法,其中,使用高频功率的脉冲波生成所述等离子体。
(B26).根据(B18)至(B25)中任一项所述的蚀刻方法,其中,所述处理气体包含不含磷的第1气体及含有磷的第2气体。
(B27).根据(B26)所述的蚀刻方法,其中,将所述第1气体和所述第2气体交替地供给至所述腔室内。
(B28).根据(B26)所述的蚀刻方法,其中,作为所述第2气体的流量与所述第1气体的流量之比的流量比大于0且为0.5以下。
(B29).根据(B28)所述的蚀刻方法,其中,所述流量比为0.075以上且0.3以下。
(B30).根据(B28)所述的蚀刻方法,其中,所述流量比为0.1以上且0.25以下。
(B31).根据(B18)至(B30)中任一项所述的蚀刻方法,其中,所述保护膜还包含磷与硅的键合。
(B32).根据(B18)至(B31)中任一项所述的蚀刻方法,其中,所述处理气体包含PF3作为所述包含磷的分子。
(B33).根据(B18)至(B31)中任一项所述的蚀刻方法,其中,所述处理气体包含PF3、PCl3、PF5,PCl5,POCl3、PH3、PBr3或PBr5中的至少一种作为所述包含磷的分子。
(B34).根据(B18)至(B33)中任一项所述的蚀刻方法,其中,所述处理气体还包含碳及氢。
(B35).根据(B34)所述的蚀刻方法,其中,所述处理气体包含H2、HF、CxHy、CHxFy或NH3中的至少一种作为所述包含氢的分子,其中,x及y分别为自然数。
(B36).根据(B18)至(B35)中任一项所述的蚀刻方法,其中,所述卤素元素为氟。
(B37).根据(B18)至(B36)中任一项所述的蚀刻方法,其中,所述处理气体包含氟碳化物作为所述包含卤素元素的分子。
(B38).根据(B18)至(B37)中任一项所述的蚀刻方法,其中,所述氧从所述含硅膜提供。
(B39).根据(B38)所述的蚀刻方法,其中,所述处理气体不包含氧。
(B40).根据(B18)至(B37)中任一项所述的蚀刻方法,其中,所述处理气体还包含氧。
(B41).根据(B18)至(B40)中任一项所述的蚀刻方法,其中,在开始进行蚀刻的所述工序时,将所述基板的温度设定为0℃以下的温度。
(B42).一种蚀刻方法,其包括:
在等离子体处理装置的腔室内准备基板的工序,该基板包括含硅膜;
在所述腔室内由包含卤素元素及磷的处理气体生成等离子体的工序;及
在所述腔室内存在所述等离子体时,向支撑所述基板的基板支撑器的下部电极施加电偏置的脉冲波的工序,
所述电偏置为高频偏置功率或者负极性直流电压的脉冲波。
(B43).根据(B42)所述的蚀刻方法,其中,通过交替地切换所述电偏置向所述下部电极的供给和停止供给来将所述电偏置的所述脉冲波施加至所述下部电极。
(B44).根据(B42)所述的蚀刻方法,其中,通过增大或减小所述电偏置的电平来将所述电偏置的所述脉冲波施加至所述下部电极。
(B45).根据(B42)至(B44)中任一项所述的蚀刻方法,其中,将所述电偏置的所述脉冲波周期性地施加至所述下部电极,
所述电偏置的所述脉冲波的周期包括两个期间,
所述两个期间中的一个期间内的所述电偏置的所述脉冲波的电平高于所述两个期间中的另一个期间内的所述电偏置的所述脉冲波的电平,
在所述周期中所述一个期间所占的比例即占空比为1%以上且80%以下。
(B46).根据(B45)所述的蚀刻方法,其中,限定所述周期的频率为5Hz以上且100kHz以下。
(B47).根据(B45)或(B46)所述的蚀刻方法,其中,所述电偏置在所述一个期间内具有2kW以上的功率电平。
(B48).根据(B47)所述的蚀刻方法,其中,所述功率电平为10kW以上。
(B49).根据(B42)至(B48)中任一项所述的蚀刻方法,其中,所述处理气体包含不含磷的第1气体及含有磷的第2气体。
(B50).根据(B49)所述的蚀刻方法,其中,将所述第1气体和所述第2气体交替地供给至所述腔室内。
(B51).根据(B50)所述的蚀刻方法,其中,在所述脉冲波的周期中,供给所述第1气体的期间与将所述电偏置施加至所述下部电极的期间至少部分重复。
(B52).根据(B49)所述的蚀刻方法,其中,作为所述第2气体的流量与所述第1气体的流量之比的流量比大于0且为0.5以下。
(B53).根据(B52)所述的蚀刻方法,其中,所述流量比为0.075以上且0.3以下。
(B54).根据(B52)所述的蚀刻方法,其中,所述流量比为0.1以上且0.25以下。
(B55).根据(B42)至(B54)中任一项所述的蚀刻方法,其中,施加电偏置的脉冲波的所述工序包括:对所述含硅膜进行蚀刻而形成开口的阶段;及在对所述开口进行划分的侧壁面上形成保护膜的阶段,形成开口的所述阶段与形成保护膜的所述阶段彼此独立地进行。
(B56).根据(B55)所述的蚀刻方法,其中,所述保护膜包含磷与氧的键合。
(B57).根据(B56)所述的蚀刻方法,其中,所述保护膜还包含磷与硅的键合。
(B58).根据(B42)至(B57)中任一项所述的蚀刻方法,其中,所述处理气体包含PF3作为所述包含磷的分子。
(B59).根据(B42)至(B57)中任一项所述的蚀刻方法,其中,所述处理气体包含PF3、PCl3、PF5,PCl5,POCl3、PH3、PBr3或PBr5中的至少一种作为所述包含磷的分子。
(B60).根据(B42)至(B59)中任一项所述的蚀刻方法,其中,所述处理气体还包含碳及氢。
(B61).根据(B60)所述的蚀刻方法,其中,所述处理气体包含H2、HF、CxHy、CHxFy、CxHyFz或NH3中的至少一种作为所述包含氢的分子,其中,x、y及z分别为自然数。
(B62).根据(B42)至(B61)中任一项所述的蚀刻方法,其中,所述卤素元素为氟。
(B63).根据(B42)至(B62)中任一项所述的蚀刻方法,其中,所述处理气体包含氟碳化物作为所述包含卤素元素的分子。
(B64).根据(B42)至(B63)中任一项所述的蚀刻方法,其中,所述处理气体还包含氧。
(B65).根据(B42)至(B63)中任一项所述的蚀刻方法,其中,所述处理气体不包含氧。
(B66).根据(B42)至(B65)中任一项所述的蚀刻方法,其中,在开始进行蚀刻的所述工序时,将所述基板的温度设定为0℃以下的温度。
(B67).一种蚀刻方法,其包括:
在等离子体处理装置的腔室内准备基板的工序,该基板包括具有彼此不同的膜种类的两个以上的含硅膜;
将所述基板设定为0℃以下的工序;及
通过来自在所述腔室内从处理气体形成的等离子体的化学物种来对所述含硅膜进行蚀刻的工序,所述处理气体包含PF3
(B68).根据(B67)所述的蚀刻方法,其中,所述含硅膜包括硅氧化膜。
(B69).根据(B67)或(B68)所述的蚀刻方法,其中,所述处理气体包含不含磷的第1气体及PF3含有第2气体。
(B70).根据(B69)所述的蚀刻方法,其中,作为所述第2气体的流量与所述第1气体的流量之比的流量比大于0且为0.5以下。
(B71).根据(B70)所述的蚀刻方法,其中,所述流量比为0.075以上且0.3以下。
(B72).根据(B70)所述的蚀刻方法,其中,所述流量比为0.1以上且0.25以下。
(B73).根据(B67)至(B72)中任一项所述的蚀刻方法,其中,所述处理气体还包含氟碳化物。
(B74).根据(B67)至(B73)中任一项所述的蚀刻方法,其中,所述处理气体还包含碳及氢。
(B75).根据(B74)所述的蚀刻方法,其中,所述处理气体包含H2、HF、CxHy、CHxFy或NH3中的至少一种作为所述包含氢的分子,其中,x及y分别为自然数。
(B76).根据(B67)至(B75)中任一项所述的蚀刻方法,其中,所述处理气体还包含氧。
(B77).根据(B67)至(B75)中任一项所述的蚀刻方法,其中,所述处理气体不包含氧。
(B78).根据(B67)至(B77)中任一项所述的蚀刻方法,其中,在进行蚀刻的所述工序中,在对通过所述蚀刻而形成的开口进行划分的侧壁面上形成保护膜。
(B79).根据(B67)至(B77)中任一项所述的蚀刻方法,其中,进行蚀刻的所述工序包括:对所述含硅膜进行蚀刻而形成开口的阶段;及在对所述开口进行划分的侧壁面上形成保护膜的阶段,形成开口的所述阶段与形成保护膜的所述阶段彼此独立地进行。
(B80).根据(B78)或(B79)所述的蚀刻方法,其中,所述保护膜包含磷与氧的键合。
(B81).根据(B80)所述的蚀刻方法,其中,所述保护膜还包含磷与硅的键合。
(B82).根据(B67)至(B81)中任一项所述的蚀刻方法,其中,在进行蚀刻的所述工序中,向支撑所述基板的基板支撑器内的下部电极供给具有2kW以上的功率电平的高频偏置功率。
(B83).根据(B82)所述的蚀刻方法,其中,所述功率电平为10kW以上。
(B84).根据(B67)至(B83)中任一项所述的蚀刻方法,其中,在进行蚀刻的所述工序中,向支撑所述基板的基板支撑器内的下部电极供给负极性直流电压的脉冲波。
(B85).根据(B1)至(B84)中任一项所述的蚀刻方法,其中,所述含硅膜为含硅介电体膜。
(B86).根据(B1)至(B85)中任一项所述的蚀刻方法,其中,所述含硅膜包括硅氧化膜、硅氮化膜或硅膜中的至少一个膜。
(B87).根据(B1)至(B84)中任一项所述的蚀刻方法,其中,所述含硅膜包括具有彼此不同的膜种类的两个以上的含硅膜。
(B88).根据(B87)所述的蚀刻方法,其中,所述两个以上的含硅膜包括硅氧化膜及硅氮化膜。
(B89).根据(B87)所述的蚀刻方法,其中,所述两个以上的含硅膜包括交替层叠的多个硅氧化膜及多个硅氮化膜。
(B90).根据(B87)所述的蚀刻方法,其中,所述两个以上的含硅膜包括硅氧化膜及硅膜。
(B91).根据(B87)所述的蚀刻方法,其中,所述两个以上的含硅膜包括交替层叠的多个硅氧化膜及多个多晶硅膜。
(B92).根据(B1)至(B91)中任一项所述的蚀刻方法,其中,所述基板还具有设置于所述含硅膜上的掩模。
(C1).一种蚀刻方法,其包括:
(a)在等离子体处理装置的腔室内准备具有含硅膜及掩模的基板的工序;及
(b)在所述腔室内从处理气体生成等离子体来对所述含硅膜进行蚀刻的工序,该处理气体包含氟化氢气体、含磷气体及含碳气体。
(C2).根据(C1)所述的蚀刻方法,其中,所述氟化氢气体的流量、所述含磷气体的流量及所述含碳气体的流量中,所述氟化氢气体的流量最大。
(C3).根据(C1)所述的蚀刻方法,其中,所述处理气体还包含稀有气体,
除了所述稀有气体以外的所述处理气体中的所有气体各自的流量中,所述氟化氢气体的流量最大。
(C4).根据(C1)至(C3)中任一项所述的蚀刻方法,其中,在所述(b)中,将支撑所述基板的基板支撑器的温度设定为0℃以下的温度。
(C5).根据(C4)所述的蚀刻方法,其中,在所述(b)中,将支撑所述基板的基板支撑器的温度设定为-40℃以下的温度。
(C6).根据(C1)至(C5)中任一项所述的蚀刻方法,其中,所述含磷气体含有卤素元素。
(C7).根据(C6)所述的蚀刻方法,其中,所述卤素元素为除了氟以外的卤素元素。
(C8).根据(C1)至(C7)中任一项所述的蚀刻方法,其中,所述氟化氢气体的流量、所述含磷气体的流量及所述含碳气体的流量的合计中的所述含磷气体的流量的比例为2%以上。
(C9).根据(C1)至(C8)中任一项所述的蚀刻方法,其中,所述处理气体还包含不含氟的含卤素气体。
(C10).根据(C9)所述的蚀刻方法,其中,所述氟化氢气体的流量、所述含磷气体的流量、所述含碳气体及所述含卤素气体的流量的合计中的所述含卤素气体的流量的比例大于0%且为10%以下。
(C11).根据(C1)至(C10)中任一项所述的蚀刻方法,其中,所述含硅膜包括硅氧化膜。
(C12).根据(C11)所述的蚀刻方法,其中,所述含硅膜还包括硅氮化膜。
(C13).一种处理气体,其用于对硅氧化膜进行等离子体蚀刻,所述处理气体包含氟化氢气体、含磷气体及含碳气体。
(C14).根据(C13)所述的处理气体,其中,所述氟化氢气体的流量、所述含磷气体的流量及所述含碳气体的流量中,所述氟化氢气体的流量最大。
(C15).根据(C13)所述的处理气体,其中,所述处理气体还包含稀有气体,除了所述稀有气体以外的所述处理气体中的所有气体各自的流量中,所述氟化氢气体的流量最大。
(C16).根据(C13)至(C15)中任一项所述的处理气体,其中,所述含磷气体包含卤素元素。
(C17).根据(C16)所述的处理气体,其中,所述卤素元素为除了氟以外的卤素元素。
(C18).根据(C13)至(C15)中任一项所述的处理气体,其中,所述氟化氢气体的流量、所述含磷气体的流量及所述含碳气体的流量的合计中的所述含磷气体的流量的比例为2%以上。
(C19).一种等离子体处理装置,其具备:
腔室;
基板支撑器,该基板支撑器设置于所述腔室内;
气体供给部,该气体供给部构成为将包含氟化氢气体、含磷气体及含碳气体的处理气体供给至所述腔室内;
等离子体生成部,该等离子体生成部构成为由所述处理气体生成等离子体;及
控制部,该控制部构成为为了对通过所述基板器支撑支撑的基板的含硅膜进行蚀刻,控制所述气体供给部以将所述处理气体供给至所述腔室内,并且控制所述等离子体生成部以由所述腔室内的所述处理气体生成等离子体。
根据以上说明可以理解,在本说明书中出于说明的目的对本发明的各种实施方式进行了说明,在不脱离本发明的范围及要旨的情况下可以进行各种变更。因此,并不限定本说明书中所公开的各种实施方式,真正的范围和要旨由所附的权利要求书表示。
符号说明
1-等离子体处理装置,10-腔室,14-基板支撑器,80-控制部,W-基板,SF-含硅膜。

Claims (20)

1.一种蚀刻方法,其包括:
(a)在等离子体处理装置的腔室内准备基板的工序,该基板包括含硅膜;及
(b)通过来自在所述腔室内从处理气体形成的等离子体的化学物种来对所述含硅膜进行蚀刻的工序,所述处理气体包含含磷气体、含氟气体以及含有选自由氟化氢、H2、氨及烃组成的组中的至少一种的含氢气体。
2.根据权利要求1所述的蚀刻方法,其中,所述含氟气体包含选自由氟碳化物气体及不含碳的含氟气体组成的组中的至少一种气体。
3.根据权利要求2所述的蚀刻方法,其中,所述不含碳的含氟气体为三氟化氮气体或六氟化硫气体。
4.根据权利要求1至3中任一项所述的蚀刻方法,其中,所述处理气体还包含含有除了氟以外的卤素元素的含卤素气体。
5.一种蚀刻方法,其包括:
(a)在等离子体处理装置的腔室内准备基板的工序,该基板包括含硅膜;及
(b)通过来自在所述腔室内从处理气体形成的等离子体的化学物种来对所述含硅膜进行蚀刻的工序,所述处理气体包含含磷气体、含氟气体、氢氟碳化物气体及含有除了氟以外的卤素元素的含卤素气体。
6.根据权利要求5所述的蚀刻方法,其中,所述含氟气体包含选自由氟碳化物气体及不含碳的含氟气体组成的组中的至少一种气体。
7.根据权利要求6所述的蚀刻方法,其中,所述不含碳的含氟气体为三氟化氮气体或六氟化硫气体。
8.根据权利要求4至7中任一项所述的蚀刻方法,其中,所述含卤素气体为Cl2气体和/或HBr气体。
9.根据权利要求1至8中任一项所述的蚀刻方法,其中,
作为所述处理气体中的第2气体的流量与第1气体的流量之比的流量比大于0且为0.5以下,
所述第1气体为所述处理气体中所包含的除了所述含磷气体以外的所有气体,
所述第2气体为所述含磷气体。
10.根据权利要求9所述的蚀刻方法,其中,所述流量比为0.075以上且0.3以下。
11.根据权利要求1至10中任一项所述的蚀刻方法,其还包括在对通过所述蚀刻而形成的开口进行划分的侧壁面上形成包含所述处理气体中所包含的磷与氧的键合的保护膜的工序。
12.根据权利要求1至11中任一项所述的蚀刻方法,其中,
所述(b)包括在所述腔室内存在所述等离子体时,向支撑所述基板的基板支撑器的下部电极周期性地施加电偏置的脉冲波,
所述电偏置为高频偏置功率或者负极性直流电压的脉冲波。
13.根据权利要求12所述的蚀刻方法,其中,限定向所述下部电极施加所述电偏置的所述脉冲波的周期的频率为5Hz以上且100kHz以下。
14.根据权利要求1至13中任一项所述的蚀刻方法,其在所述(b)之前还包括将支撑所述基板的基板支撑器的温度设定为0℃以下的工序。
15.一种蚀刻方法,其包括:
(a)在等离子体处理装置的腔室内准备具有含硅膜及掩模的基板的工序;及
(b)在所述腔室内从处理气体生成等离子体来对所述含硅膜进行蚀刻的工序,该处理气体包含氟化氢气体、含磷气体及含碳气体。
16.根据权利要求15所述的蚀刻方法,其中,所述氟化氢气体的流量、所述含磷气体的流量及所述含碳气体的流量中,所述氟化氢气体的流量最大。
17.根据权利要求15所述的蚀刻方法,其中,所述处理气体还包含稀有气体,除了所述稀有气体以外的所述处理气体中的所有气体各自的流量中,所述氟化氢气体的流量最大。
18.根据权利要求15至17中任一项所述的蚀刻方法,其中,在所述(b)中,将支撑所述基板的基板支撑器的温度设定为0℃以下或-40℃以下的温度。
19.根据权利要求15至18中任一项所述的蚀刻方法,其中,所述处理气体还包含不含氟的含卤素气体。
20.根据权利要求1至19中任一项所述的蚀刻方法,其中,所述含硅膜包括硅氧化膜、硅氧化膜与硅氮化膜或者硅氧化膜与多晶硅膜。
CN202310013829.4A 2019-11-08 2020-11-02 蚀刻方法 Pending CN116169018A (zh)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP2019203326 2019-11-08
JP2019-203326 2019-11-08
PCT/JP2020/005847 WO2021090516A1 (ja) 2019-11-08 2020-02-14 エッチング方法
JPPCT/JP2020/005847 2020-02-14
JP2020152786 2020-09-11
JP2020-152786 2020-09-11
CN202080005420.2A CN114175214B (zh) 2019-11-08 2020-11-02 蚀刻方法
PCT/JP2020/041026 WO2021090798A1 (ja) 2019-11-08 2020-11-02 エッチング方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN202080005420.2A Division CN114175214B (zh) 2019-11-08 2020-11-02 蚀刻方法

Publications (1)

Publication Number Publication Date
CN116169018A true CN116169018A (zh) 2023-05-26

Family

ID=75848515

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202310013829.4A Pending CN116169018A (zh) 2019-11-08 2020-11-02 蚀刻方法
CN202080005420.2A Active CN114175214B (zh) 2019-11-08 2020-11-02 蚀刻方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202080005420.2A Active CN114175214B (zh) 2019-11-08 2020-11-02 蚀刻方法

Country Status (6)

Country Link
US (3) US11551937B2 (zh)
EP (1) EP4050641A4 (zh)
JP (2) JP6990799B2 (zh)
KR (2) KR102401025B1 (zh)
CN (2) CN116169018A (zh)
WO (1) WO2021090798A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210210355A1 (en) * 2020-01-08 2021-07-08 Tokyo Electron Limited Methods of Plasma Processing Using a Pulsed Electron Beam
CN116034455A (zh) * 2021-04-08 2023-04-28 东京毅力科创株式会社 蚀刻方法和等离子体处理***
KR20240009537A (ko) * 2021-06-21 2024-01-22 도쿄엘렉트론가부시키가이샤 플라즈마 처리 장치 및 플라즈마 처리 방법
JP7348672B2 (ja) * 2021-12-03 2023-09-21 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム
WO2023189292A1 (ja) * 2022-03-31 2023-10-05 東京エレクトロン株式会社 プラズマ処理装置
WO2024043239A1 (ja) * 2022-08-26 2024-02-29 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
WO2024062995A1 (ja) * 2022-09-22 2024-03-28 東京エレクトロン株式会社 基板処理方法及び基板処理装置
WO2024117212A1 (ja) * 2022-12-01 2024-06-06 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2650970B2 (ja) * 1987-07-31 1997-09-10 株式会社日立製作所 ドライエッチング方法
JP3115715B2 (ja) 1992-11-12 2000-12-11 三菱電機株式会社 高誘電率を有する多元系酸化物膜のエッチング方法、高融点金属含有膜のエッチング方法および薄膜キャパシタ素子の製造方法
JP3191896B2 (ja) * 1993-11-02 2001-07-23 松下電器産業株式会社 半導体装置の製造方法
JPH07147273A (ja) * 1993-11-24 1995-06-06 Tokyo Electron Ltd エッチング処理方法
JPH08181116A (ja) * 1994-12-26 1996-07-12 Mitsubishi Electric Corp ドライエッチング方法及びドライエッチング装置
TW473857B (en) 1996-04-26 2002-01-21 Hitachi Ltd Method of manufacturing semiconductor device
US6635185B2 (en) 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
JP2000294545A (ja) * 1999-04-09 2000-10-20 Nec Corp 半導体装置及びその製造方法
JP2001035832A (ja) 1999-07-16 2001-02-09 Canon Inc ドライエッチング方法
US7338907B2 (en) * 2004-10-04 2008-03-04 Sharp Laboratories Of America, Inc. Selective etching processes of silicon nitride and indium oxide thin films for FeRAM device applications
US7951683B1 (en) * 2007-04-06 2011-05-31 Novellus Systems, Inc In-situ process layer using silicon-rich-oxide for etch selectivity in high AR gapfill
JP5235596B2 (ja) 2008-10-15 2013-07-10 東京エレクトロン株式会社 Siエッチング方法
US7993937B2 (en) 2009-09-23 2011-08-09 Tokyo Electron Limited DC and RF hybrid processing system
US8193094B2 (en) * 2010-06-21 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Post CMP planarization by cluster ION beam etch
US9793126B2 (en) * 2010-08-04 2017-10-17 Lam Research Corporation Ion to neutral control for wafer processing with dual plasma source reactor
US8608973B1 (en) * 2012-06-01 2013-12-17 Lam Research Corporation Layer-layer etch of non volatile materials using plasma
JP2014049466A (ja) 2012-08-29 2014-03-17 Tokyo Electron Ltd エッチング処理方法及び基板処理装置
US20140248718A1 (en) * 2013-03-04 2014-09-04 Jisoo Kim Patterning of magnetic tunnel junction (mtj) film stacks
JP6211947B2 (ja) * 2013-07-31 2017-10-11 東京エレクトロン株式会社 半導体装置の製造方法
TWI695423B (zh) 2014-06-18 2020-06-01 法商液態空氣喬治斯克勞帝方法研究開發股份有限公司 用於tsv/mems/功率元件蝕刻的化學物質
JP6199250B2 (ja) * 2014-07-25 2017-09-20 東京エレクトロン株式会社 被処理体を処理する方法
JP6423643B2 (ja) 2014-08-08 2018-11-14 東京エレクトロン株式会社 多層膜をエッチングする方法
JP6400425B2 (ja) 2014-10-15 2018-10-03 東京エレクトロン株式会社 多層膜をエッチングする方法
US9997373B2 (en) 2014-12-04 2018-06-12 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US10246772B2 (en) * 2015-04-01 2019-04-02 Applied Materials, Inc. Plasma enhanced chemical vapor deposition of films for improved vertical etch performance in 3D NAND memory devices
US9922806B2 (en) 2015-06-23 2018-03-20 Tokyo Electron Limited Etching method and plasma processing apparatus
JP6327295B2 (ja) 2015-08-12 2018-05-23 セントラル硝子株式会社 ドライエッチング方法
US9754767B2 (en) 2015-10-13 2017-09-05 Applied Materials, Inc. RF pulse reflection reduction for processing substrates
TWI692799B (zh) 2015-12-18 2020-05-01 美商應用材料股份有限公司 清潔方法
JP6568822B2 (ja) * 2016-05-16 2019-08-28 東京エレクトロン株式会社 エッチング方法
US9960049B2 (en) * 2016-05-23 2018-05-01 Applied Materials, Inc. Two-step fluorine radical etch of hafnium oxide
US10790140B2 (en) * 2017-02-14 2020-09-29 Applied Materials, Inc. High deposition rate and high quality nitride
US10361091B2 (en) 2017-05-31 2019-07-23 Lam Research Corporation Porous low-k dielectric etch
KR102623767B1 (ko) * 2017-09-01 2024-01-10 도쿄엘렉트론가부시키가이샤 에칭 방법
JP6883495B2 (ja) * 2017-09-04 2021-06-09 東京エレクトロン株式会社 エッチング方法
US10410878B2 (en) 2017-10-31 2019-09-10 American Air Liquide, Inc. Hydrofluorocarbons containing —NH2 functional group for 3D NAND and DRAM applications
KR20200123481A (ko) 2018-03-16 2020-10-29 램 리써치 코포레이션 유전체들의 고 종횡비 피처들의 플라즈마 에칭 화학물질들
US10453684B1 (en) 2018-05-09 2019-10-22 Applied Materials, Inc. Method for patterning a material layer with desired dimensions

Also Published As

Publication number Publication date
CN114175214A (zh) 2022-03-11
CN114175214B (zh) 2023-01-31
KR20210057061A (ko) 2021-05-20
US20220157610A1 (en) 2022-05-19
US20230197458A1 (en) 2023-06-22
EP4050641A4 (en) 2023-12-13
KR20220082068A (ko) 2022-06-16
JPWO2021090798A1 (ja) 2021-11-25
JP6990799B2 (ja) 2022-02-03
WO2021090798A1 (ja) 2021-05-14
KR102401025B1 (ko) 2022-05-24
US11615964B2 (en) 2023-03-28
US20220199412A1 (en) 2022-06-23
JP2022020007A (ja) 2022-01-27
US11551937B2 (en) 2023-01-10
EP4050641A1 (en) 2022-08-31

Similar Documents

Publication Publication Date Title
CN114175214B (zh) 蚀刻方法
US20220328323A1 (en) Etching method and plasma processing apparatus
US11456180B2 (en) Etching method
CN105390387A (zh) 蚀刻方法
JP6956288B2 (ja) 基板処理方法、プラズマ処理装置、及びエッチングガス組成物
US11600501B2 (en) Etching method and plasma processing apparatus
KR20220150845A (ko) 기판 처리 방법 및 플라즈마 처리 장치
TW202125624A (zh) 蝕刻方法
WO2022230118A1 (ja) エッチング方法
JP7343461B2 (ja) エッチング方法及びプラズマ処理装置
US11417535B2 (en) Etching method and plasma processing apparatus
KR20240006488A (ko) 기판 처리 방법 및 기판 처리 장치
JP2022077710A (ja) エッチング方法
CN117242551A (zh) 蚀刻方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination