CN115642088A - 一种沟槽型SiC MOSFET器件结构及其制造方法 - Google Patents
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Abstract
本申请公开了一种沟槽型SiC MOSFET器件结构及其制造方法，该方法包括：在SiC衬底上生长SiC外延层；在SiC外延层形成体区；对体区进行源注入，形成源极；在体区内通过刻蚀形成栅沟槽；沉积形成第一介电层和第二介电层，第一介电层覆盖于栅沟槽的第一侧壁、第二侧壁以及底部，第二介电层填充于栅沟槽的第一侧壁和第二侧壁之间的中空区域；去除部分覆盖于第一侧壁的第一介电层，并至少保留覆盖于栅沟槽底部的第一介电层，形成空置区域；在露出于空置区域的第一侧壁表面生长栅氧化层；于栅氧化层和第二介电层之间填充填充物，形成栅极。通过该种栅沟槽填充方式，可降低栅沟槽底部电场，优化反向截止状态时栅沟槽底部电场分布，提升器件的可靠性。
Description
技术领域
本申请涉及半导体领域，具体涉及一种沟槽型SiC MOSFET器件结构及其制造方法。
背景技术
现代电力电子装置正朝着高功率密度和高效率的方向发展。碳化硅功率器件因其卓越的高压、高频、高温和高功率密度等器件特性，近年来在高效电能转换领域得到了迅速发展。SiC MOSFET器件具有开关速度快、耐高压和功耗低等优点，其主要分为平面型和沟槽型，沟槽型功率SiC MOSFET器件有着更低的导通电阻和更大的电流密度，可以实现更低的导通电阻，具有集成度高、导通电阻低、开关速度快、开关损耗小等优点，在低压和高压领域成为相关应用的主流，随着应用领域的广泛扩展及设备性能的不断提升，对沟槽型功率SiCMOSFET器件的可靠性要求也越来越高。然而沟槽型功率SiC MOSFET器件存在底部电场较大、容易被击穿或注入界面态的问题，限制了其在高可靠性场景的应用。
发明内容
本申请提供一种沟槽型SiC MOSFET器件制作方法以及一种沟槽型SiC MOSFET器件结构，以解决现有的因沟槽型功率SiC MOSFET器件存在栅沟槽底部电场较大、栅氧易损伤和击穿，限制了其在高可靠性场景的应用的问题。
本申请实施例提供一种沟槽型SiC MOSFET器件制作方法，所述方法包括：
在SiC衬底上形成SiC外延层；
在所述SiC外延层形成体区；
对所述体区进行源注入，形成源极；
在所述体区内通过刻蚀形成栅沟槽，所述栅沟槽的底部位于所述SiC外延层的漂移区，所述栅沟槽的第一侧壁穿过所述源极或与所述源极接触；
沉积形成第一介电层和第二介电层，所述第一介电层覆盖于所述栅沟槽的所述第一侧壁、第二侧壁以及底部，所述第二介电层填充于所述栅沟槽的第一侧壁和第二侧壁之间的中空区域；
去除部分覆盖于所述第一侧壁的第一介电层，并至少保留覆盖于所述栅沟槽底部的部分第一介电层，形成空置区域；
在露出于所述空置区域的第一侧壁表面生长栅氧化层；
于所述栅氧化层和所述第二介电层之间填充填充物，形成栅极。
在一些实施方式中，在对所述体区进行源注入之后，在所述体区内通过刻蚀形成栅沟槽之前，所述方法还包括：对所述体区进行P+注入，形成P+区；
于所述栅氧化层和所述第二介电层之间填充多晶硅之后，所述方法还包括：在所述源极和所述P+区的对应位置表面形成Ni salicide，获得源极欧姆接触层。
在一些实施方式中，所述方法还包括：
于所述源极欧姆接触层表面形成接触孔；
在所述接触孔中填充金属，形成源极电极。
在一些实施方式中，所述沉积形成第一介电层和第二介电层，包括：
沉积氧化硅，以使所述氧化硅覆盖于所述SiC外延层表面以及覆盖于所述栅沟槽的侧壁和底部；
在所述氧化硅上表面沉积氮化硅，以使所述氮化硅填充于所述栅沟槽的剩余区域中；
去除所述栅沟槽之外区域的氮化硅和氧化硅，保留栅沟槽中的氮化硅和氧化硅，其中，所述栅沟槽中的所述氧化硅形成所述第一介电层，所述栅沟槽中的所述氮化硅形成所述第二介电层。
在一些实施方式中，所述去除所述栅沟槽之外区域的氮化硅和氧化硅，包括：
采用CMP或干法回刻的方式去除顶部的氮化硅、并去除所述栅沟槽中高出所述SiC外延层的氮化硅；
采用CMP的方式去除高出所述SiC外延层的氧化硅。
在一些实施方式中，所述去除部分覆盖于所述第一侧壁的第一介电层，并至少保留覆盖于所述栅沟槽底部的第一介电层，包括：
在所述SiC外延层表面涂敷光刻胶，采用光刻工艺对所述光刻胶进行图形化处理，以形成图形化的光刻胶；
依据所述图形化的光刻胶，采用湿法回刻工艺去除部分覆盖于所述第一侧壁的第一介电层，并至少保留覆盖于所述栅沟槽底部的第一介电层。
在一些实施方式中，所述去除部分覆盖于所述第一侧壁的第一介电层，并至少保留覆盖于所述栅沟槽底部的第一介电层，包括：
去除所述覆盖于所述第一侧壁、且与所述第二介电层相同深度的第一介电层。
在一些实施方式中，于所述栅氧化层和所述第二介电层之间填充填充物，形成栅极，包括：
沉积多晶硅，使所述栅氧化层和所述第二介电层之间的区域形成多晶硅栅，并去除SiC外延层表面的多晶硅。
根据本发明的另一方面，提供一种沟槽型SiC MOSFET器件结构，所述沟槽型SiCMOSFET器件结构包括：
位于SiC衬底上的SiC外延层；
位于所述SiC外延层中的体区；
位于所述体区中的源极；
位于所述体区内的栅沟槽，所述栅沟槽的底部位于所述SiC外延层的漂移区，所述栅沟槽的第一侧壁穿过所述源极或与所述源极接触；
在所述栅沟槽的所述第一侧壁生长的栅氧化层；
覆盖于所述栅沟槽的底部及第二侧壁表面的第一介电层；
填充于所述栅沟槽内、且与所述第一介电层相接触的第二介电层；
填充于所述栅沟槽内、且位于所述栅氧化层和所述第二介电层之间的栅极。
在一些实施方式中，所述沟槽型SiC MOSFET器件结构还包括：
对所述体区进行P+注入后形成的P+区；
在所述源极和所述P+区的对应位置表面形成的源极欧姆接触层；
在所述源极欧姆接触层表面形成的接触孔以及填充于所述接触孔中的源极金属。
与现有技术相比，本申请具有以下优点：
本申请实施例提供的沟槽型SiC MOSFET器件制作方法包括：在SiC衬底上生长SiC外延层；在SiC外延层形成体区；对体区进行源注入，形成源极；在体区内通过刻蚀形成栅沟槽，栅沟槽的底部位于SiC外延层的漂移区，栅沟槽的第一侧壁穿过源极或与源极接触；沉积形成第一介电层和第二介电层，第一介电层覆盖于栅沟槽的第一侧壁、第二侧壁以及底部，第二介电层填充于栅沟槽的第一侧壁和第二侧壁之间的中空区域；去除部分覆盖于第一侧壁的第一介电层，并至少保留覆盖于栅沟槽底部的第一介电层，形成空置区域；在露出于空置区域的第一侧壁表面生长栅氧化层；于栅氧化层和第二介电层之间填充填充物，形成栅极。通过在栅沟槽中沉积形成第一介电层和第二介电层，在去除部分覆盖于第一侧壁的第一介电层、至少保留覆盖于栅沟槽底部的部分第一介电层、以形成空置区域之后，在露出于空置区域的第一侧壁表面生长栅氧化层，并于栅氧化层和第二介电层之间填充填充物，形成栅极；通过该种栅沟槽填充方式，可使得栅沟槽内剩余的第一介电层和第二介电层形成用于保护栅氧化层的厚氧化层，降低栅沟槽底部电场，优化反向截止状态时栅沟槽底部电场分布，提升器件的可靠性；并且，栅沟槽底部和侧壁的厚氧化层可大幅度降低栅电荷，优化器件的开关特性。并且，上述栅沟槽填充方式无需精确控制体区的深度，无需严格控制栅极在栅沟槽中的位置，可使得沟槽型SiC MOSFET器件的制造工艺简单，且对设备和机台要求较低，具有较高的可制造性。
上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是本申请实施例提供的沟槽型SiC MOSFET器件制作方法的流程示意图；
图2为本申请实施例提供的沟槽型SiC MOSFET器件结构的示意图；
图3-图17为本实施例提供的沟槽型SiC MOSFET器件制作工艺的示意图；
【符号说明】
衬底1、SiC外延层2、体区3、源极4、栅沟槽5、第一介电层6、第二介电层7、栅极8、栅氧化层9、P+区10、Nisalicide11、接触孔12、源极金属13、介质层14、表面金属15、背面金属16、光刻胶17、临时保护层18、漂移区、第一侧壁19、第二侧壁20
具体实施方式
在下面的描述中阐述了很多具体细节以便于充分理解本申请。但是本申请能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施的限制。
相较于传统硅(Si)材料，碳化硅(Silicon Carbide，简称SiC)具有禁带宽度宽、临界击穿电场高、饱和漂移速度大和热导率高等优点，是制备高压大功率器件的理想材料，在高能效、高功率、高温电力电子技术中应用广泛，已成为当前功率半导体技术的研究热点。基于SiC制备的功率MOSFET器件具有电流密度大、击穿电压高、损耗低、高温特性好及耐辐射等优点，相比传统的Si基功率MOSFET器件，可简化功率电子***的拓扑结构、减小***体积、降低功率损耗。功率SiC MOSFET器件结构有平栅型和沟槽型两种，平栅型功率SiCMOSFET器件由于存在寄生结型场效应晶体管(Junction Field Electric Transistor，JFET)结构，导致器件导通电阻增加，增加器件功耗。沟槽型功率SiC MOSFET器件由于采用了沟槽栅极结构，不存在JFET区，器件导通电阻可显著降低，并且导电沟道由横向改为纵向，有效节约了器件面积，功率密度大幅提升。
由于沟槽型功率SiC MOSFET器件有着更低的导通电阻和更大的电流密度，因此其具有集成度高、导通电阻低、开关速度快、开关损耗小等优点，在低压和高压领域成为相关应用的主流，随着应用领域的广泛扩展及设备性能的不断提升，对沟槽型功率SiC MOSFET器件的可靠性要求也越来越高。
然而，沟槽型功率SiC MOSFET器件由于受沟槽栅底角处电场聚集效应的影响，其存在底部电场较大、容易被击穿或注入界面态的问题，限制了其在高可靠性场景的应用。具体的，沟槽型功率SiC MOSFET器件有着更低的导通电阻和更大的电流密度，但由于栅沟槽底部电场过大，栅氧化层易损伤和击穿，限制了其在高可靠性场景的应用。为了保护栅沟槽的栅氧化层，现有的沟槽型SiC MOSFET器件通过深体区提前耗尽的方式保护栅沟槽底部的栅氧化层，即，体区纵向上处于栅沟槽的下方，当器件承受反向耐压时耗尽层展宽、直至沟槽两侧的耗尽层互相闭合，以保护栅沟槽底部的栅氧化层。然而，该工艺中需要精确控制体区的深度，使得工艺复杂度较高，例如，体区深度太浅会导致对栅氧化层的保护减弱，器件浪涌能力变弱，体区深度太深会导致器件耐压降低。
针对现有的沟槽型功率SiC MOSFET器件存在的上述问题，为了解决现有的因沟槽型功率SiC MOSFET器件存在栅沟槽底部电场较大、栅氧易损伤和击穿，限制了其在高可靠性场景的应用的问题，以及为了降低工艺复杂度，本申请实施例提供一种沟槽型SiCMOSFET器件制作方法以及一种沟槽型SiC MOSFET器件结构，请参考图1、图2以及图3-图17理解该实施例，图1为本实施例提供的沟槽型SiC MOSFET器件制作方法的流程图，图2为本实施例提供的沟槽型SiC MOSFET器件结构的示意图；图3-图17为本实施例提供的沟槽型SiC MOSFET器件制作工艺的示意图。
如图1-图17所示，本实施例提供的沟槽型SiC MOSFET器件制作方法包括如下步骤：
S1：在SiC衬底1上形成SiC外延层2；具体可在重掺杂的SiC衬底1的上表面生长轻掺杂的SiC外延层2。
S2：在SiC外延层2形成体区3(如图3所示)；例如，对SiC外延层2进行Al离子注入，注入能量可以为500-800Kev，注入剂量可以为E13原子数每平方厘米。
S3：对所述体区3进行源注入，形成源极4(如图4所示)，例如，对体区3进行N+注入，注入能量可以为50-70Kev，注入剂量可以为E15原子数每平方厘米。
S4：在所述体区3内通过刻蚀形成栅沟槽5，栅沟槽5的底部位于SiC外延层2的漂移区(如图6所示)，栅沟槽5内壁包括第一侧壁19、第二侧壁20以及沟槽底部，所述栅沟槽5的第一侧壁19穿过所述源极4或与所述源极4接触，以形成沟道；在本实施例中，刻蚀形成栅沟槽5时可采用等离子体干法刻蚀，栅沟槽5的宽度为2um、深度为1.5um。
S5：沉积形成第一介电层6和第二介电层7，所述第一介电层6覆盖于所述栅沟槽5的第一侧壁19、第二侧壁20以及沟槽底部，所述第二介电层7填充于所述栅沟槽5的第一侧壁19和第二侧壁20之间的中空区域(如图7-图11所示)。
S6：去除部分覆盖于所述第一侧壁19的第一介电层6，并至少保留覆盖于所述栅沟槽5底部的部分第一介电层6，形成空置区域(如图12所示)。
S7：在露出于所述空置区域的第一侧壁19表面生长栅氧化层9(如图13所示)；栅氧化层9的厚度可以为400-800A，生长栅氧化层9的方式可以为采用化学汽相沉积法各向同性生长。
S8：于所述栅氧化层9和所述第二介电层7之间填充填充物，形成栅极8(如图14所示)。
通过在栅沟槽5中沉积形成第一介电层6和第二介电层7，在去除部分覆盖于第一侧壁19的第一介电层6、至少保留覆盖于栅沟槽5底部的部分第一介电层6、以形成空置区域之后，在露出于空置区域的第一侧壁19表面生长栅氧化层9，并于栅氧化层9和第二介电层7之间填充填充物，形成栅极8；通过该种栅沟槽5填充方式，可使得剩余的第一介电层6和第二介电层7形成用于保护栅氧化层9的厚氧化层，降低栅沟槽5底部电场，优化反向截止状态时栅沟槽5底部电场分布，提升器件的可靠性；并且，栅沟槽5底部和侧壁的厚氧化层可大幅度降低栅电荷，优化器件的开关特性。并且，上述栅沟槽5填充方式无需精确控制体区3的深度，无需严格控制栅极8在栅沟槽5中的位置，可使得制造工艺简单，且对设备和机台要求较低，具有较高的可制造性。
在本实施例中，在对体区3进行源注入之后，在所述体区3内通过刻蚀形成栅沟槽5之前，所述方法还包括：对所述体区3进行P+注入，形成P+区10(如图5所示)；并且，在于所述栅氧化层9和所述第二介电层7之间填充多晶硅之后，所述方法还包括：在源极4和P+区10的对应位置表面形成Nisalicide11，获得源极欧姆接触层。该过程具体可以为：沉积400A厚度的氧化硅作为临时保护层18，在源极4和P+区10的对应位置形成开口(如图15所示)，沉积1000A厚度的金属镍(Ni)，经400-500℃退火工艺，去除氧化硅(临时保护层18)表面多余的Ni，再经600-700℃退火工艺，以此在在源极4和P+区10的对应位置的SiC外延层2表面形成Nisalicide11(如图16所示)。
在本实施例中，在于所述栅氧化层9和所述第二介电层7之间填充填充物，以形成栅极8之后，所述方法还包括：于所述源极欧姆接触层表面形成接触孔12，具体可在ILD沉积工艺后形成介质层14，采用光刻刻蚀工艺形成接触孔12；在接触孔12中填充金属，形成源极电极13，例如采用W塞工艺在接触孔12中填充金属钨。在此基础上组装表面金属15及背面金属16，可最终形成如图2所示的沟槽型SiC MOSFET器件。
在本实施例中，第一介电层6可以为氧化硅，第二介电层7可以为氮化硅在上述步骤S5中，所述沉积形成第一介电层6和第二介电层7，具体包括如下内容：
首先，沉积氧化硅(如图7所示)，厚度可以为7000A，以使氧化硅覆盖于SiC外延层2表面以及覆盖于所述栅沟槽5的侧壁(第一侧壁19和第二侧壁20)和底部；
其次，在所述氧化硅上表面沉积氮化硅，厚度可以为6000A，以使所述氮化硅覆盖于所述氧化硅表面、并填充于所述栅沟槽5的剩余区域中(如图8所示)；
最后，去除所述栅沟槽5之外区域的氮化硅和氧化硅，保留栅沟槽5中的氮化硅和氧化硅，使所述栅沟槽5中的氧化硅和氮化硅的高度与所述SiC外延层2的高度一致(如图9图11所示)，其中，所述栅沟槽5中的氧化硅形成第一介电层6，栅沟槽5中的氮化硅形成第二介电层7。
在本实施例中，可通过如下方式去除所述栅沟槽5之外区域的氮化硅和氧化硅：首先，采用CMP或干法回刻的方式去除顶部表面的氮化硅，以露出氧化硅(如图9所示)、并去除所述栅沟槽5中高出所述SiC外延层2的氮化硅(如图10所示)；其次，采用CMP工艺去除高出所述SiC外延层2的氧化硅(如图11所示)。CMP(Chemical Mechanical Polishing，化学机械抛光)采用将机械摩擦和化学腐蚀相结合的工艺对半导体材料表明进行平整处理，与机械抛光相比，CMP工艺能使半导体材料表面变得更加平坦，并且加工成本低、加工方法简单。
上述步骤S6中的去除部分覆盖于第一侧壁19的第一介电层6，并至少保留覆盖于栅沟槽5底部的部分第一介电层6，其表征在栅沟槽5深度方向上，去除的第一介电层6仅为覆盖于第一侧壁19的第一介电层6中的一部分，且保留在栅沟槽5底部的第一介电层6可以为覆盖于栅沟槽5底部的第一介电层6中的部分或全部，以此实现在栅沟槽5的第一侧壁19生长栅氧化层9的同时，栅沟槽5底部的部分或全部第一介电层6能够得以保留。在本实施例中，可去除覆盖于第一侧壁19、且与第二介电层7相同深度的第一介电层6，即，去除第一侧壁19和第二介电层7之间的第一介电层6，以使该区域形成空置区域，且栅沟槽5底部的全部第一介电层6得以保留。在本实施例中，具体可通过如下方式实现上述去除部分第一介电层6的过程：在所述SiC外延层2表面涂敷光刻胶17，采用光刻工艺对所述光刻胶17进行图形化处理，以形成图形化的光刻胶17；依据所述图形化的光刻胶17，采用湿法回刻工艺去除部分覆盖于所述第一侧壁19的第一介电层6，并至少保留覆盖于所述栅沟槽5底部的第一介电层6(如图12所示)。需要说明的是，氮化硅(第二介电层7)可在上述去除部分覆盖于第一侧壁19的第一介电层6时、使覆盖于第二侧壁20的第一介电层6免于去除。
在本实施例中，上述步骤S8中的于所述栅氧化层9和所述第二介电层7之间填充填充物，形成栅极8，具体可以是指：沉积掺杂磷的多晶硅，注入剂量可以为1E20原子数每平方厘米，使所述栅氧化层9和所述第二介电层7之间的区域形成多晶硅栅，并去除SiC外延层2表面的多晶硅。
通过上述过程，可使得栅沟槽5中剩余的第一介电层6和第二介电层7形成用于保护栅氧化层9的厚氧化层，降低栅沟槽5底部电场，优化反向截止状态时栅沟槽5底部电场分布，提升器件的可靠性；并且，栅沟槽5底部和侧壁的厚氧化层(剩余的第一介电层6和第二介电层7)可大幅度降低栅电荷，优化器件的开关特性。
本实施例提供的沟槽型SiC MOSFET器件制作方法，在SiC衬底1上生长SiC外延层2；在SiC外延层2形成体区3；对体区3进行源注入，形成源极4；在体区3内通过刻蚀形成栅沟槽5，栅沟槽5的底部位于SiC外延层2的漂移区，栅沟槽5的第一侧壁19穿过源极4或与源极4接触；沉积形成第一介电层6和第二介电层7，第一介电层6覆盖于栅沟槽5的第一侧壁19、第二侧壁20以及底部，第二介电层7填充于栅沟槽5的第一侧壁19和第二侧壁20之间的中空区域；去除部分覆盖于第一侧壁19的第一介电层6，并至少保留覆盖于栅沟槽5底部的第一介电层6，形成空置区域；在露出于空置区域的第一侧壁19表面生长栅氧化层9；于栅氧化层9和第二介电层7之间填充填充物，形成栅极8。该方法通在栅沟槽5中沉积形成第一介电层6和第二介电层7，在去除部分覆盖于第一侧壁19的第一介电层6、至少保留覆盖于栅沟槽5底部的第一介电层6、以形成空置区域之后，在露出于空置区域的第一侧壁19表面生长栅氧化层9，并于栅氧化层9和第二介电层7之间填充填充物，形成栅极8；通过该种栅沟槽5填充方式，可使得栅沟槽内剩余的第一介电层6和第二介电层7形成用于保护栅氧化层9的厚氧化层，降低栅沟槽5底部电场，优化反向截止状态时栅沟槽5底部电场分布，提升器件的可靠性；并且，栅沟槽5底部和侧壁的厚氧化层(栅沟槽内剩余的第一介电层6和第二介电层7)可大幅度降低栅电荷，优化器件的开关特性。进一步的，上述栅沟槽5填充方式无需精确控制体区3的深度，无需严格控制栅极8在栅沟槽5中的位置，可使得制造工艺简单，且对设备和机台要求较低，具有较高的可制造性。
本申请另一实施例提供一种沟槽型SiC MOSFET器件结构，该沟槽型SiC MOSFET器件结构通过上述实施例提供的沟槽型SiC MOSFET器件制作方法制作获得，如图2所示，该沟槽型SiC MOSFET器件结构包括：
位于SiC衬底1上的SiC外延层2；
位于所述SiC外延层2中的体区3；
位于所述体区3中的源极4；
位于所述体区3内的栅沟槽5，所述栅沟槽5的底部位于所述SiC外延层2的漂移区，所述栅沟槽5的第一侧壁19穿过所述源极4或与所述源极4接触；
在所述栅沟槽5的所述第一侧壁19生长的栅氧化层9；
覆盖于所述栅沟槽5的底部及第二侧壁20表面的第一介电层6；
填充于所述栅沟槽5内、且与所述第一介电层6相接触的第二介电层7；
填充于所述栅沟槽5内、且位于所述栅氧化层9和所述第二介电层7之间的栅极8。
在本实施例中，上述沟槽型SiC MOSFET器件结构还包括：对体区3进行P+注入后形成的P+区10；在源极4和P+区10的对应位置表面形成的源极欧姆接触层；在源极欧姆接触层表面形成的接触孔12以及填充于接触孔12中的源极电极13。
本实施例提供的沟槽型SiC MOSFET器件结构，栅氧化层9生长于栅沟槽5的第一侧壁19；第一介电层6覆盖于栅沟槽5的底部及第二侧壁20表面；第二介电层7填充于栅沟槽5内、且与第一介电层6相接触；栅极8填充于栅沟槽5内、且位于栅氧化层9和第二介电层7之间。该种栅沟槽填充方式使得栅沟槽中的第一介电层6和第二介电层7形成用于保护栅氧化层9的厚氧化层，降低栅沟槽5底部电场，优化反向截止状态时栅沟槽5底部电场分布，提升器件的可靠性；并且，栅沟槽5底部和侧壁的厚氧化层(第一介电层6和第二介电层7)可大幅度降低栅电荷，优化器件的开关特性。
应当说明的是，在本专利的示例和说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本申请虽然以较佳实施例公开如上，但其并不是用来限定本申请，任何本领域技术人员在不脱离本申请的精神和范围内，都可以做出可能的变动和修改，因此本申请的保护范围应当以本申请权利要求所界定的范围为准。
Claims (10)
1.一种沟槽型SiC MOSFET器件制作方法，其特征在于，所述方法包括：
在SiC衬底上形成SiC外延层；
在所述SiC外延层形成体区；
对所述体区进行源注入，形成源极；
在所述体区内通过刻蚀形成栅沟槽，所述栅沟槽的底部位于所述SiC外延层的漂移区，所述栅沟槽的第一侧壁穿过所述源极或与所述源极接触；
沉积形成第一介电层和第二介电层，所述第一介电层覆盖于所述栅沟槽的所述第一侧壁、第二侧壁以及底部，所述第二介电层填充于所述栅沟槽的第一侧壁和第二侧壁之间的中空区域；
去除部分覆盖于所述第一侧壁的第一介电层，并至少保留覆盖于所述栅沟槽底部的部分第一介电层，形成空置区域；
在露出于所述空置区域的第一侧壁表面生长栅氧化层；
于所述栅氧化层和所述第二介电层之间填充填充物，形成栅极。
2.根据权利要求1所述的方法，其特征在于，在对所述体区进行源注入之后，在所述体区内通过刻蚀形成栅沟槽之前，所述方法还包括：对所述体区进行P+注入，形成P+区；
于所述栅氧化层和所述第二介电层之间填充多晶硅之后，所述方法还包括：在所述源极和所述P+区的对应位置表面形成Nisalicide，获得源极欧姆接触层。
3.根据权利要求2所述的方法，其特征在于，所述方法还包括：
于所述源极欧姆接触层表面形成接触孔；
在所述接触孔中填充金属，形成源极电极。
4.根据权利要求1所述的方法，其特征在于，所述沉积形成第一介电层和第二介电层，包括：
沉积氧化硅，以使所述氧化硅覆盖于所述SiC外延层表面以及覆盖于所述栅沟槽的侧壁和底部；
在所述氧化硅上表面沉积氮化硅，以使所述氮化硅填充于所述栅沟槽的剩余区域中；
去除所述栅沟槽之外区域的氮化硅和氧化硅，保留栅沟槽中的氮化硅和氧化硅，其中，所述栅沟槽中的所述氧化硅形成所述第一介电层，所述栅沟槽中的所述氮化硅形成所述第二介电层。
5.根据权利要求4所述的方法，其特征在于，所述去除所述栅沟槽之外区域的氮化硅和氧化硅，包括：
采用CMP或干法回刻的方式去除顶部的氮化硅、并去除所述栅沟槽中高出所述SiC外延层的氮化硅；
采用CMP的方式去除高出所述SiC外延层的氧化硅。
6.根据权利要求1所述的方法，其特征在于，所述去除部分覆盖于所述第一侧壁的第一介电层，并至少保留覆盖于所述栅沟槽底部的第一介电层，包括：
在所述SiC外延层表面涂敷光刻胶，采用光刻工艺对所述光刻胶进行图形化处理，以形成图形化的光刻胶；
依据所述图形化的光刻胶，采用湿法回刻工艺去除部分覆盖于所述第一侧壁的第一介电层，并至少保留覆盖于所述栅沟槽底部的第一介电层。
7.根据权利要求1或6所述的方法，其特征在于，所述去除部分覆盖于所述第一侧壁的第一介电层，并至少保留覆盖于所述栅沟槽底部的第一介电层，包括：
去除所述覆盖于所述第一侧壁、且与所述第二介电层相同深度的第一介电层。
8.根据权利要求1所述的方法，其特征在于，于所述栅氧化层和所述第二介电层之间填充填充物，形成栅极，包括：
沉积多晶硅，使所述栅氧化层和所述第二介电层之间的区域形成多晶硅栅，并去除SiC外延层表面的多晶硅。
9.一种沟槽型SiC MOSFET器件结构，其特征在于，所述沟槽型SiC MOSFET器件结构包括：
位于SiC衬底上的SiC外延层；
位于所述SiC外延层中的体区；
位于所述体区中的源极；
位于所述体区内的栅沟槽，所述栅沟槽的底部位于所述SiC外延层的漂移区，所述栅沟槽的第一侧壁穿过所述源极或与所述源极接触；
在所述栅沟槽的所述第一侧壁生长的栅氧化层；
覆盖于所述栅沟槽的底部及第二侧壁表面的第一介电层；
填充于所述栅沟槽内、且与所述第一介电层相接触的第二介电层；
填充于所述栅沟槽内、且位于所述栅氧化层和所述第二介电层之间的栅极。
10.根据权利要求9所述的沟槽型SiC MOSFET器件结构，其特征在于，还包括：
对所述体区进行P+注入后形成的P+区；
在所述源极和所述P+区的对应位置表面形成的源极欧姆接触层；
在所述源极欧姆接触层表面形成的接触孔以及填充于所述接触孔中的源极金属。
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