CN115224111A - 沟槽栅器件的制备方法及沟槽栅器件 - Google Patents

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CN115224111A CN202210883259.XA CN202210883259A CN115224111A CN 115224111 A CN115224111 A CN 115224111A CN 202210883259 A CN202210883259 A CN 202210883259A CN 115224111 A CN115224111 A CN 115224111A
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Abstract

本发明涉及一种沟槽栅器件的制备方法沟槽栅器件。沟槽栅器件的制备方法包括：在第一半导体材料层内形成沟槽，所述第一半导体材料层具有第一导电类型；在所述沟槽底端的所述第一半导体材料层内形成屏蔽区；在所述屏蔽区上和所述沟槽的至少部分侧壁上形成导电半导体层；在所述沟槽内形成覆盖所述沟槽的侧壁以及所述导电半导体层的栅介质层；在所述栅介质层上形成栅极。本发明所提供的沟槽栅器件的制备方法及沟槽栅器件，能提高器件的整体耐压能力，并且具有较高的生产效率。

Description

沟槽栅器件的制备方法及沟槽栅器件
技术领域
本发明涉及半导体领域，特别是涉及一种沟槽栅器件的制备方法及沟槽栅器件。
背景技术
沟槽栅器件相比于平面栅器件，可以大大缩小元胞尺寸，进而大幅度提升电流密度。例如，沟槽栅金属氧化物半导体场效应晶体管(MOSFET，Metal-Oxide-SemiconductorField-Effect Transistor)相比于平面栅MOSFET，性能得到大幅提升。但是，沟槽栅器件性能的充分发挥，还取决于器件的整体耐压。现有技术中的沟槽栅器件，由于沟槽底部拐角的电场集中效应，使得栅介质层容易被击穿，降低了器件的可靠性。
发明内容
有鉴于此，本申请实施例为解决背景技术中存在的至少一个问题而提供一种沟槽栅器件的制备方法及沟槽栅器件。
为达到上述目的，本申请的技术方案是这样实现的：
第一个方面，在本实施例中提供了一种沟槽栅器件的制备方法，所述方法包括：
在第一半导体材料层内形成沟槽；
在所述沟槽底端的所述第一半导体材料层内形成屏蔽区，所述屏蔽区与所述第一半导体材料层的导电类型相反；
在所述屏蔽区上和所述沟槽的至少部分侧壁上形成导电半导体层；
在所述沟槽内形成覆盖所述沟槽的侧壁以及所述导电半导体层的栅介质层；
在所述栅介质层上形成栅极。
可选的，所述在所述屏蔽区上和所述沟槽的至少部分侧壁上形成导电半导体层，包括：
在所述沟槽内填充导电半导体材料，所述导电半导体材料填满所述沟槽；
在所述导电半导体材料上形成掩膜层，所述掩膜层在于所述沟槽对应的位置处具有开口，并且所述开口在第一方向上的尺寸小于所述沟槽在所述第一方向上的尺寸；
利用所述掩膜层，对所述沟槽内的所述导电半导体材料进行刻蚀，以去除部分所述导电半导体材料，形成所述导电半导体层；所述沟槽在所述第一方向上的尺寸大于所述沟槽在第二方向上的尺寸，所述第一方向垂直于所述第二方向，所述第一方向和第二方向均垂直于所述沟槽的深度方向。
可选的，所述在所述沟槽内填充导电半导体材料，包括：
通过低压化学气相沉积工艺，在所述沟槽内填充导电半导体材料，并填满所述沟槽。
可选的，所述在所述沟槽内形成覆盖所述沟槽的侧壁以及所述导电半导体层的栅介质层，包括：
先执行热氧化工艺，再执行沉积工艺，以在所述沟槽内形成覆盖所述沟槽的侧壁以及所述导电半导体层的栅介质层；其中，所述沉积工艺为低压化学气相沉积工艺。
可选的，所述方法还包括：
在第一半导体材料层内形成源极区，所述源极区与所述导电半导体层导电连接。
可选的，所述第一半导体材料层为碳化硅外延层。
第二个方面，在本实施例中提供了一种沟槽栅器件，所述沟槽栅器件包括：
第一半导体材料层；
沟槽，从所述第一半导体材料层的顶表面向所述第一半导体材料层的内部延伸；
屏蔽区，位于所述沟槽底端的第一半导体材料层中，所述屏蔽区与所述第一半导体材料层的导电类型相反；
导电半导体层，位于所述屏蔽区的上表面以及所述沟槽的至少部分侧壁，与所述屏蔽区导电连接，并通过所述沟槽的开口向外引出；
栅介质层，设置于所述沟槽内，并包覆所述导电半导体层和所述沟槽的侧壁；
栅极，设置于所述栅介质层上，并通过所述沟槽的开口向外引出。
可选的，所述沟槽在第一方向的宽度大于所述沟槽在第二方向的宽度；所述导电半导体层位于所述屏蔽区的上表面以及所述沟槽在第一方向的两个侧壁上；所述第一方向垂直于所述第二方向，所述第一方向和所述第二方向均垂直于所述沟槽的深度方向。
可选的，所述导电半导体层包括相互连接的第一导电段和第二导电段，所述第一导电段位于所述沟槽的底部并与所述屏蔽区抵接，所述第二导电段位于所述沟槽在第一方向的侧壁并从所述沟槽的开口引出；所述屏蔽区与所述导电半导体层导电连接，进而通过所述导电半导体层与源极区导电连接。
可选的，所述沟槽的深度为1-2微米，所述屏蔽区的深度为0.2-0.3微米。
本申请实施例所提供的一种沟槽栅器件的制备方法及沟槽栅器件，包括在第一半导体材料层内形成沟槽；在所述沟槽底端的所述第一半导体材料层内形成屏蔽区；在所述屏蔽区上和所述沟槽的至少部分侧壁上形成导电半导体层；在所述沟槽内形成覆盖所述沟槽的侧壁以及所述导电半导体层的栅介质层及在栅介质层上形成栅极；其中，通过在屏蔽区上和沟槽的至少部分侧壁上形成导电半导体层，从而有利于通过导电半导体层对屏蔽区的电位进行控制，沟槽底端形成的屏蔽区能减少沟槽拐角的电场集中效应，增加栅介质层的耐压，进而提高器件的整体耐压能力，并且通过先在第一半导体材料层内形成沟槽，再在沟槽底端形成屏蔽区的方式，可以缩短屏蔽区离子的注入时间，具有较高的生产效率。如此，本申请实施例所提供的沟槽栅器件的制备方法及沟槽栅器件，能提高器件的整体耐压能力，并且具有较高的生产效率。
本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本申请实施例提供的沟槽栅器件的制备方法的流程示意图；
图2为本申请实施例提供的沟槽栅器件的制备方法中形成沟槽后的一种剖视示意图；
图3为本申请实施例提供的沟槽栅器件的制备方法中形成屏蔽区后的一种剖视示意图；
图4为本申请实施例提供的沟槽栅器件的制备方法中填充导电半导体材料后的一种剖视示意图；
图5为本申请实施例提供的沟槽栅器件的制备方法中填充导电半导体材料后的俯视示意图；
图6为本申请实施例提供的沟槽栅器件的制备方法中填充导电半导体材料并将第一掩膜层更换为第二掩膜层后的俯视示意图；
图7为本申请实施例提供的沟槽栅器件的制备方法中形成导电半导体层后的一种剖视示意图；
图8为本申请实施例提供的沟槽栅器件的制备方法中形成导电半导体层后的对应图7中A-A向的另一种剖视示意图；
图9为本申请实施例提供的沟槽栅器件的制备方法中形成栅介质层及栅极后的一种剖视示意图；
图10为本申请实施例提供的沟槽栅器件的制备方法中形成栅介质层及栅极后的对应图9中B-B向的另一种剖视示意图；
图11为本申请实施例提供的沟槽栅器件的制备方法中形成导电半导体层的流程示意图。
附图标记说明：
20、第一半导体材料层；30、沟槽；40、屏蔽区；50、导电半导体层；51、导电半导体材料；52、第一导电段；53、第二导电段；60、栅介质层；61、第一介质段；62、第二介质段；70、栅极；81、第一掩膜层；82、第二掩膜层。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。
不同于平面栅器件，沟槽栅器件将栅极制作在沟槽内，在这样的器件结构中，沟槽底部拐角因为电场集中效应，使得栅介质层容易被击穿，降低了器件的可靠性。碳化硅(SiC)具有高临界电场、高热导率以及高饱和漂移速率，尤其是在碳化硅基MOSFET的应用方面，与相同功率的硅基MOSFET相比，碳化硅基MOSFET的性能有较大提升。但是由于碳化硅的临界击穿电场强度远远大于硅，且沟槽底部拐角存在电场集中效应，碳化硅基的MOSFET击穿极易发生在栅介质层处，降低器件可靠性，需要采用一定的方法降低电场集中效应对器件可靠性的影响。
针对上述技术问题，本申请实施例提供了一种沟槽栅器件的制备方法，如图1所示，所述方法包括：
步骤101：在第一半导体材料层20内形成沟槽30；
步骤102：在所述沟槽30底端的所述第一半导体材料层20内形成屏蔽区40，所述屏蔽区40与所述第一半导体材料层20的导电类型相反；
步骤103：在所述屏蔽区40上和所述沟槽30的至少部分侧壁上形成导电半导体层50；
步骤104：在所述沟槽30内形成覆盖所述沟槽30侧壁以及所述导电半导体层50的栅介质层60；
步骤105：在所述栅介质层60上形成栅极70。
本申请实施例提供的沟槽栅器件的制备方法，可以用于上述碳化硅基沟槽栅MOSFET的制备，下面主要以碳化硅基沟槽栅MOSFET为例进行介绍。能够理解，本申请实施例的沟槽栅器件的制备方法也可以用于其它半导体器件的制备。本申请实施例的沟槽栅器件的制备方法，用于形成沟槽栅器件的元胞区的部分结构，因此仅展示元胞区的结构，沟槽栅器件的其它区域，例如终端区未予示出。
如图2所示，在步骤101中，第一半导体材料层20可以是在基底(未在图中示出)上外延生长形成的外延层(EPI，Epitaxy)。第一半导体材料层20具有第一导电类型，第一导电类型例如为P型或N型。第一导电类型可以通过在第一半导体材料层20中掺杂P型或N型杂质而形成。
示例性地，步骤101中，在第一半导体材料层20内形成沟槽30，可以通过光刻工艺实现。具体的，先在第一半导体材料层20上沉积掩膜材料，再通过光刻和刻蚀工艺，在掩膜材料中定义出沟槽30的预设形成位置，从而形成图案化的第一掩膜层81，该工艺为本技术领域人员所熟知，此处不再赘述。接着，以图案化的第一掩膜层81为掩膜，对第一半导体材料层20进行刻蚀，直至形成符合预设深度要求的沟槽30，沟槽30的深度为预设，但不能穿透第一半导体材料层20。刻蚀形成沟槽30的工艺，可以采用干法刻蚀工艺。在一些实施例中，沟槽30的深度可以是1-2微米。在一些实施例中，第一掩膜层81的材料可以是氮化硅、氧化硅、氮氧化硅等无机薄膜材料；第一掩膜层81具体可以为硬掩膜层(Hard Mask)。第一掩膜层81可以通过化学气相沉积(Chemical Vapor Deposition，CVD)工艺形成。
如图3所示，在步骤102中，屏蔽区40的导电类型为第二导电类型，即与第一半导体材料层20的导电类型是相反的。在本实施例中，第一半导体材料层20的导电类型为N型，屏蔽区40的导电类型为P型，这样，相对P型的第一半导体材料层，沟槽栅器件可以获得损耗更小、更高耐压、通过更大电流的性能，可以适用于更大功率的半导体器件中；当然，在其它实施例中，第一半导体材料层20的导电类型还可以为P型，屏蔽区40的导电类型还可以为N型。
示例性地，步骤102中，在沟槽30底端的第一半导体材料层20内形成屏蔽区40，即在沟槽30底端的第一半导体材料层20内进行P型掺杂，形成与第一半导体材料层20的导电类型相反的屏蔽区40。掺杂可以通过离子注入的工艺；其中，注入的离子可以是硼、铟、镓等至少一种p型离子。由于已开设沟槽30，离子从沟槽底部向下注入，注入深度比较浅。因此离子注入所需的能量较小，所需的时间少，可以大大减少离子注入机台的作业时间，生产效率高于相关技术中先离子注入后开槽的方式。或者说，相比不设置屏蔽区40的沟槽栅器件的制造，本申请实施例虽然增加设置了屏蔽区40，但采用先开槽后离子注入的方式设置屏蔽区40，对整个沟槽栅器件的生产效率的影响比较小。
在一些实施例中，如图3所示，在步骤102中，形成后的屏蔽区40的形状可以从沟槽30底部向上延伸，至少包覆沟槽30的一个底部和侧壁的相接处，即屏蔽区40至少与一部分沟槽30的侧壁抵接。这样，屏蔽区40的设置，可以减少沟槽30底部拐角处的电场集中效应，增加沟槽30内的栅介质层60的耐压性能，提高沟槽栅器件的可靠性。在一些实施例中，沟槽30底部的形状为圆弧形，相应地，屏蔽区40与沟槽30抵接的部分也是圆弧形，可以更好的抵接沟槽30。沟槽30底部的形状为圆弧形，更便于步骤103步骤中沉积导电半导体，沉积的导电半导体稳定性更高，粘接强度更大。为更好的减少沟槽30底部拐角处的电场集中效应，屏蔽区40的深度为预设。在一些实施例中，屏蔽区40的深度可以是0.2-0.3微米。在一些实施例中，屏蔽区40的形状可以从沟槽30底部向上延伸，包覆沟槽30底部的两个拐角处，进一步减少沟槽30底部拐角处的电场集中效应。
示例性地，如图4-图8所示，在步骤103中，导电半导体层50与屏蔽区40抵接，并且导电连接。屏蔽区40通过导电半导体层50导电连接至沟槽栅器件的低电位或接地，发挥屏蔽作用，以更好实现减少沟槽30底部拐角处的电场集中效应的效果。导电半导体层50的设置，可以使沟槽30底部的屏蔽区40导电连接至沟槽栅器件的低电位或接地，而不必为了接地，将屏蔽区40延伸至第一半导体材料层20的顶壁。即从第一半导体材料层20的顶壁开始离子注入工艺，注入足够深度后，即大于沟槽30深度后再开沟槽30。并且，在一些实施例中，导电半导体层50的掺杂浓度设置的足够高，有利于导电半导体层50在连接至低电位或接地时与相连的结构之间形成良好的欧姆接触。因此，本申请实施例通过导电半导体层50的设置，可以执行先开沟槽30，再通过离子注入工艺设置屏蔽区40，大大减少了离子注入的时间，具有较高的生产效率。导电半导体层50可以是多晶硅(polysilicon)掺杂导电杂质形成，例如在多晶硅的基体上掺杂P型或N型的杂质。在一些实施例中，掺杂浓度可以是1020atom/cm3以上，这样，导电半导体层50可以具有本申请实施例所需的良好导电性能。
示例性地，如图9和图10所示，上述步骤104中，栅介质层60用于隔开栅极70和第一半导体材料层20，即隔开栅极70和第一半导体材料层20内的沟道区，也用于隔开导电半导体层50和栅极70。因此，栅介质层60需要覆盖沟槽30侧壁以及导电半导体层50。在一些实施例中，栅介质层60的材料可以氧化硅。
示例性地，如图9和图10所示，上述步骤105中，栅极70形成于栅介质层60上。通过栅介质层60，栅极70实现了与第一半导体材料层20内沟道区的隔开。栅极70的材料可以与导电半导体层50的材料相同。在实际制备中，栅极70的材料可以是多晶硅。
在一些实施例中，如图11所示，在步骤103中，所述在所述屏蔽区40上和所述沟槽30的至少部分侧壁上形成导电半导体层50，可以包括：
步骤1031：在所述沟槽30内填充导电半导体材料51，所述导电半导体材料51填满所述沟槽30，参见图4和图5；
步骤1032：在所述导电半导体材料51上形成掩膜层，所述掩膜层在所述沟槽30对应的位置处具有开口，并且所述开口在第一方向上的尺寸小于所述沟槽30在所述第一方向上的尺寸，参见图6；
步骤1033：利用所述掩膜层，对所述沟槽30内的所述导电半导体材料51进行刻蚀，以去除部分所述导电半导体材料，形成所述导电半导体层50；所述沟槽30在所述第一方向上的尺寸大于所述沟槽30在第二方向上的尺寸，所述第一方向垂直于所述第二方向，所述第一方向和第二方向均垂直于所述沟槽30的深度方向，所述沟槽30的深度方向可以称为第三方向。
示例性地，如图4和图5所示，上述步骤1031中，可以通过沉积的工艺，在沟槽30内填充导电半导体材料51，并填满沟槽30。在一些实施例中，导电半导体材料51可以沉积至沟槽30外的第一掩膜层上，即导电半导体材料51溢出至沟槽30外，以便充分填满沟槽30。溢出的导电半导体材料51可以在后续工艺步骤中去除，例如通过顶面平坦化工艺等。
示例性地，上述步骤1032中，在导电半导体材料51上形成掩膜层前，可以将开沟槽30的第一掩膜层和第一掩膜层上沉积的部分导电半导体材料51一并去除，并进行顶面平坦化工艺，参见图6。为了区别起见，将步骤103中的掩膜层称为第二掩膜层82。因为第一掩膜层81的开口是用于刻蚀沟槽的，因此沟槽30任意两个相对侧壁的间距和第一掩膜层81的开口基本是一样大的。因此，为了在去除导电半导体材料的过程中，使沟槽30的至少部分侧壁保留导电半导体材料，需要在步骤103中设置第二掩膜层82。第二掩膜层82，在沟槽30对应的位置处具有开口，并且开口在第一方向上的尺寸小于沟槽30在第一方向上的两个侧壁的间距。这里，开口在第一方向上的尺寸，可以是开口在第一方向的宽度。这里，至少部分侧壁保留导电半导体材料51的目的是：使屏蔽区40通过导电半导体材料51有效导电连接至低电位或接地，即只要使导电半导体材料51从屏蔽区40延伸至能够导电连接至低电位或接地的位置，而不必所有的侧壁都保留导电半导体材料51。在一些实施例中，有效导电连接至低电位或接地可以是有效导电连接至第一半导体材料层20的顶表面，从而通过顶表面的布线层导电连接至低电位或接地；在一些实施例中，有效导电连接至低电位或接地可以是有效导电连接至源极区，从而与源极区共同导电连接至低电位或接地。在本实施例中，沟槽30为矩形槽，可以使沟槽30的至少一侧的侧壁保留导电半导体材料。基于工艺的考虑，保留导电半导体材料51的为沟槽30在第一方向的两个相对侧壁。能够理解，仅在其中一侧的侧壁保留导电半导体材料51，也能实现上述目的；或者，在一侧的侧壁中的部分区域保留导电半导体材料51，保留的区域是从屏蔽区40延伸至导电连接至第一半导体材料层20的顶表面，也能实现上述目的。
示例性地，如图7和图8所示，上述步骤1033中，可以基于第二掩膜层82，对沟槽30内的导电半导体材料进行刻蚀，并且具体可以采用干法刻蚀工艺实现。通过刻蚀，可以使得刻蚀后沟槽30的至少部分侧壁保留足够的导电半导体材料，形成导电半导体层50。
示例性地，第一方向和第二方向，可以理解为沟槽30的横截面的长度方向和宽度方向，均垂直于沟槽30的深度方向，即第三方向。第三方向可以理解为第一半导体材料层20的厚度方向。
在一些实施例中，上述步骤1031中，可以通过低压化学气相沉积(LPCVD，LowPressure Chemical Vapor Deposition)工艺，在沟槽30内填充导电半导体材料，并填满沟槽30。LPCVD具有较好的填孔能力，使导电半导体材料更好的沉积至沟槽30的侧壁。结合步骤1033中的干法刻蚀工艺，使形成的导电半导体层50的导电性能良好，进而使上述的屏蔽区40能通过导电半导体层50，有效导电连接至低电位或接地。
在一些实施例中，如图8和图9所示，上述步骤104中，在沟槽30内形成覆盖沟槽30侧壁以及导电半导体层50的栅介质层60，可以包括：
先执行热氧化工艺，再执行沉积工艺，以在沟槽30内形成覆盖沟槽30侧壁以及导电半导体层50的栅介质层60；其中，沉积工艺为LPCVD工艺。
示例性地，热氧化工艺可以使得屏蔽区40上和沟槽30的至少部分侧壁上形成的导电半导体层50的表层氧化，形成氧化层，在一些实施例中，导电半导体层50的材料可以是多晶硅，相应地，氧化层可以是氧化硅。
示例性地，沉积工艺可以在导电半导体层50表面形成氧化层的基础上，进一步在沟槽30所有侧壁形成氧化层，最终形成栅介质层60。在一些实施例中，沉积工艺可以是LPCVD。
在一些实施例中，所述方法还可以包括：
在第一半导体材料层20内形成源极区(未在图中示出)，所述源极区与所述导电半导体层50导电连接。
示例性地，在本实施例中，源极区可以导电连接至沟槽栅器件的低电位或接地，上述的屏蔽区40可以通过导电半导体层50导电连接至源极区，也就是使得屏蔽区40导电连接至沟槽栅器件的低电位或接地，更好实现减少沟槽30底部拐角处的电场集中效应。
在一些实施例中，第一半导体材料层20可以是碳化硅外延层。如前所述，碳化硅具有高临界电场、高热导率以及高饱和漂移速率，使得碳化硅基MOSFET相比于硅基MOSFET的性能有较大提升。因此，本实施例的第一半导体材料层20的材料设置为碳化硅。能够理解，本申请实施例的沟槽栅器件的制备方法也适用于第一半导体材料层20采用其它材料的半导体器件。
本申请实施例还提供了一种沟槽栅器件，如图9和图10所示，沟槽栅器件包括第一半导体材料层20、沟槽30、屏蔽区40、导电半导体层50、栅介质层60和栅极70。其中第一半导体材料层20可以是基底上外延生长形成的外延层。
如图9和图10所示，沟槽30从第一半导体材料层20的顶表面向第一半导体材料层20的内部延伸；即沟槽30沿第一半导体材料层20的厚度方向，即第三方向延伸。沟槽30的延伸长度，即深度为预设，但不能穿透第一半导体材料层20。在一些实施例中，沟槽30的深度可以是1-2微米。
如图9和图10所示，屏蔽区40位于沟槽30底端的第一半导体材料层20中，所述屏蔽区40与所述第一半导体材料层20的导电类型相反。例如，第一半导体材料层20的导电类型是N型，那么屏蔽区40的导电类型为P型。第一半导体材料层20的导电类型是P型，那么屏蔽区40的导电类型为N型。在本实施例中，第一半导体材料层20的导电类型可以是N型，屏蔽区40的导电类型可以是P型。这样，沟槽栅器件可以获得损耗更小、更高耐压、通过更大电流的性能，可以适用于更大功率的半导体器件中。导电类型可以通过在第一半导体材料层20中掺杂P型或N型杂质而形成。
如图9和图10所示，导电半导体层50覆盖屏蔽区40的上表面以及沟槽30的至少部分侧壁，与屏蔽区40导电连接，并通过沟槽30的开口向外引出，导电半导体层50具有第一导电类型或第二导电类型；这里，导电半导体层50通过沟槽30的开口向外引出，可以是导电连接至源极区，而源极区是导电连接至沟槽栅器件的低电位或接地的，因此屏蔽区40可以通过导电半导体层50导电连接至沟槽栅器件的低电位或接地，以更好实现减少沟槽30底部拐角处的电场集中效应的效果。
如图9和图10所示，栅介质层60设置于沟槽30内，并包覆导电半导体层50和沟槽30侧壁；栅介质层60用于隔开栅极70和第一半导体材料层20，即隔开栅极70和沟道区，也用于隔开导电半导体层50和栅极70。因此，栅介质层60需要覆盖沟槽30的侧壁以及导电半导体层50。
如图9和图10所示，栅极70设置于栅介质层60上，并通过沟槽30的开口向外引出。通过栅介质层60，栅极70实现了与第一半导体材料层20，即沟道区的隔开。形成栅极70的材料可以是多晶硅。栅极70通过沟槽30的开口向外引出，可以实现与对外的导电连接，例如输入正向电压等。
在一些实施例中，如图9和图10所示，沟槽30在第一方向的宽度可以大于沟槽30在第二方向的宽度；导电半导体层50位于屏蔽区40的上表面以及沟槽30在第一方向的两个侧壁上；第一方向垂直于第二方向，第一方向和第二方向均垂直于沟槽30的深度方向。示例性地，第一方向和第二方向，可以理解为沟槽30的横截面的长度方向和宽度方向，均垂直于沟槽30的深度方向。即导电半导体层50位于屏蔽区40的上表面以及沟槽30在长度方向的两个侧壁。在一些实施例中，沟槽30可以是一个横截面为矩形的槽，第一方向为矩形的长度方向，第二方向为矩形的宽度方向。
在一些实施例中，如图9和图10所示，导电半导体层50可以包括相互连接的第一导电段52和第二导电段53，第一导电段52位于沟槽30的底部并与屏蔽区40抵接，第二导电段53位于沟槽30在第一方向的侧壁并从沟槽30的开口引出；屏蔽区40与导电半导体层50导电连接，进而通过导电半导体层50与源极区导电连接。第一导电段52和第二导电段53是相互连接的，即是导电连接的，屏蔽区40可以通过与第一导电段52的导电连接，导电连接至第二导电段53。第二导电段53从沟槽30的开口引出，即与源极区导电连接。因此屏蔽区40与源极区导电连接。并且，在一些实施例中，导电半导体层50的掺杂浓度设置的足够高，有利于导电半导体层50与低电位或地形成金属欧姆接触，使屏蔽区40形成更好的屏蔽作用。
在一些实施例中，如图9和图10所示，栅介质层60可以包括位于栅极70的底面的第一介质段61和位于栅极70侧面的第二介质段62，第一介质段61与第二介质段62连接。示例性地，第一介质段61位于栅极70的底面，并包覆导电半导体层50的上表面，用于隔开栅极70和导电半导体层50。第二介质段62位于栅极70的侧面，并包覆沟槽30的侧壁，用于隔开栅极70和第一半导体材料层20，即隔开栅极70和沟道区。
在一些实施例中，如图9所示，形成后的屏蔽区40的形状可以从沟槽30底部向上延伸，至少包覆沟槽30的一个底部和侧壁的相接处，即屏蔽区40至少与一部分沟槽30的侧壁抵接。这样，屏蔽区40的设置，可以减少沟槽30底部拐角处的电场集中效应，增加沟槽30内的栅介质层60的耐压性能，提高沟槽栅器件的可靠性。在一些实施例中，沟槽30底部的形状为圆弧形，相应地，屏蔽区40与沟槽30抵接的部分也是圆弧形，可以更好的抵接沟槽30。沟槽30底部的形状为圆弧形，更便于步骤103步骤中沉积导电半导体，沉积的导电半导体稳定性更高，粘接强度更大。为更好的减少沟槽30底部拐角处的电场集中效应，屏蔽区40的深度为预设。在一些实施例中，屏蔽区40的深度可以是0.2-0.3微米。在一些实施例中，屏蔽区40的形状可以从沟槽30底部向上延伸，包覆沟槽30底部的两个拐角处，进一步减少沟槽30底部拐角处的电场集中效应。
需要说明的是，本申请提供的沟槽栅器件实施例与沟槽栅器件的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。但需要进一步说明的是，本申请实施例提供的沟槽栅器件，其各技术特征组合已经可以解决本申请所要解决的技术问题；因而，本申请实施例所提供的沟槽栅器件可以不受本申请实施例提供的沟槽栅器件的制备方法的限制，任何能够形成本申请实施例所提供的沟槽栅器件结构的制备方法所制备的沟槽栅器件均在本申请保护的范围之内。
应当理解，以上实施例均为示例性的，不用于包含权利要求所包含的所有可能的实施方式。在不脱离本公开的范围的情况下，还可以在以上实施例的基础上做出各种变形和改变。同样的，也可以对以上实施例的各个技术特征进行任意组合，以形成可能没有被明确描述的本发明的另外的实施例。因此，上述实施例仅表达了本发明的几种实施方式，不对本发明专利的保护范围进行限制。

Claims (10)

1.一种沟槽栅器件的制备方法，其特征在于，所述方法包括：
在第一半导体材料层内形成沟槽；
在所述沟槽底端的所述第一半导体材料层内形成屏蔽区，所述屏蔽区与所述第一半导体材料层的导电类型相反；
在所述屏蔽区上和所述沟槽的至少部分侧壁上形成导电半导体层；
在所述沟槽内形成覆盖所述沟槽的侧壁以及所述导电半导体层的栅介质层；
在所述栅介质层上形成栅极。
2.根据权利要求1所述的沟槽栅器件的制备方法，其特征在于，所述在所述屏蔽区上和所述沟槽的至少部分侧壁上形成导电半导体层，包括：
在所述沟槽内填充导电半导体材料，所述导电半导体材料填满所述沟槽；
在所述导电半导体材料上形成掩膜层，所述掩膜层在于所述沟槽对应的位置处具有开口，并且所述开口在第一方向上的尺寸小于所述沟槽在所述第一方向上的尺寸；
利用所述掩膜层，对所述沟槽内的所述导电半导体材料进行刻蚀，以去除部分所述导电半导体材料，形成所述导电半导体层；所述沟槽在所述第一方向上的尺寸大于所述沟槽在第二方向上的尺寸，所述第一方向垂直于所述第二方向，所述第一方向和第二方向均垂直于所述沟槽的深度方向。
3.根据权利要求2所述的沟槽栅器件的制备方法，其特征在于，所述在所述沟槽内填充导电半导体材料，包括：
通过低压化学气相沉积工艺，在所述沟槽内填充导电半导体材料，并填满所述沟槽。
4.根据权利要求1或2所述的沟槽栅器件的制备方法，其特征在于，所述在所述沟槽内形成覆盖所述沟槽的侧壁以及所述导电半导体层的栅介质层，包括：
先执行热氧化工艺，再执行沉积工艺，以在所述沟槽内形成覆盖所述沟槽的侧壁以及所述导电半导体层的栅介质层；其中，所述沉积工艺为低压化学气相沉积工艺。
5.根据权利要求2所述的沟槽栅器件的制备方法，其特征在于，所述方法还包括：
在第一半导体材料层内形成源极区，所述源极区与所述导电半导体层导电连接。
6.根据权利要求1或2所述的沟槽栅器件的制备方法，其特征在于，所述第一半导体材料层为碳化硅外延层。
7.一种沟槽栅器件，其特征在于，所述沟槽栅器件包括：
第一半导体材料层；
沟槽，从所述第一半导体材料层的顶表面向所述第一半导体材料层的内部延伸；
屏蔽区，位于所述沟槽底端的第一半导体材料层中，所述屏蔽区与所述第一半导体材料层的导电类型相反；
导电半导体层，位于所述屏蔽区的上表面以及所述沟槽的至少部分侧壁，与所述屏蔽区导电连接，并通过所述沟槽的开口向外引出；
栅介质层，设置于所述沟槽内，并包覆所述导电半导体层和所述沟槽的侧壁；
栅极，设置于所述栅介质层上，并通过所述沟槽的开口向外引出。
8.根据权利要求7所述的沟槽栅器件，其特征在于，所述沟槽在第一方向的宽度大于所述沟槽在第二方向的宽度；所述导电半导体层位于所述屏蔽区的上表面以及所述沟槽在第一方向的两个侧壁上；所述第一方向垂直于所述第二方向，所述第一方向和所述第二方向均垂直于所述沟槽的深度方向。
9.根据权利要求8所述的沟槽栅器件，其特征在于，所述导电半导体层包括相互连接的第一导电段和第二导电段，所述第一导电段位于所述沟槽的底部并与所述屏蔽区抵接，所述第二导电段位于所述沟槽在第一方向的侧壁并从所述沟槽的开口引出；所述屏蔽区与所述导电半导体层导电连接，进而通过所述导电半导体层与源极区导电连接。
10.根据权利要求7所述的沟槽栅器件，其特征在于，所述沟槽的深度为1-2微米，所述屏蔽区的深度为0.2-0.3微米。
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